JP2010200450A - 半導体集積回路および電源装置 - Google Patents

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Abstract

【課題】出力負荷電流が変化しても出力電圧特性の低下を避けることのできる半導体集積回路および電源装置の提供を図る。
【解決手段】第１電源線ＶINと第２電源線ＧＮＤとの間に直列に設けられた第１スイッチ素子５１および第２スイッチ素子５２を有し、該第１および第２スイッチ素子をオン／オフ制御して所定の出力電圧を出力する電源回路１００の半導体集積回路１０であって、前記電源回路の出力負荷電流に相当する電流を検出する電流検出回路８と、該電流検出回路により検出された電流値に応じて、電源電圧および前記出力電圧により規定されるスイッチング時間を制御するスイッチング時間制御回路２，３と、前記スイッチング時間制御回路の出力信号に応じて前記第１および第２スイッチ素子を制御するスイッチ素子制御回路４と、を有するように構成する。
【選択図】図７

Description

この出願は、半導体集積回路および電源装置に関する。
近年、携帯端末を始めとして様々な電子機器において、一定の電源電圧を所望の電圧に変換して出力するＤＣ−ＤＣコンバータ（電源装置）が幅広く利用されている。このようなＤＣ−ＤＣコンバータとして、オン時間固定ボトム検出コンパレータ方式ＤＣ−ＤＣコンバータが提案されている。
図１は電源装置の一例を概略的に示すブロック図であり、オン時間固定ボトム検出コンパレータ方式ＤＣ−ＤＣコンバータを示すものである。
図１において、参照符号１００はＤＣ−ＤＣコンバータ（電源装置）、１０はＤＣ−ＤＣコンバータ用ＩＣ（半導体集積回路）、１はエラーコンパレータ、そして、１０２はオン期間（ｔon）ジェネレータを示している。
さらに、参照符号３はＲＳフリップフロップ、４はドライブロジック回路（スイッチング素子制御回路）、５１および５２は第１および第２スイッチングトランジスタ（ｎＭＯＳトランジスタ）、６はコイル、そして、７は平滑用コンデンサを示している。
図１に示されるように、電源装置１００は、半導体集積回路１０、スイッチングトランジスタ５１，５２、コイル６、および、平滑用コンデンサ７を有する。
トランジスタ５１および５２は、電源電圧ＶINが印加された高電位電源線と接地電位ＧＮＤが印加された接地線との間に直列に接続される。ここで、図１の電源装置１００では、トランジスタ５１および５２は、半導体集積回路１０の外部に設けるようになっているが、半導体集積回路１０の内部に設けることもできる。
これらトランジスタ５１および５２のゲートには、ドライブロジック回路４からの制御信号DRVHおよびDRVLが供給され、これによりトランジスタ５１および５２はオン／オフ制御される。
また、トランジスタ５１および５２は、両方ともオンして貫通電流が流れることがないように、例えば、ＡＳＴ（Anti Shoot Through）回路を利用してスイッチング時に両方ともオフする短い期間を挿入するようになっている。
トランジスタ５１および５２の接続ノードＬＸ（ＬＸ端子）は、コイル６を介して電源装置１００の出力端子ＯＵＴに接続され、また、出力端子ＯＵＴと接地線ＧＮＤとの間には平滑用コンデンサ７が設けられている。
なお、抵抗ＥＳＲは、平滑用コンデンサ７の寄生抵抗を示している。また、抵抗ＥＳＲは、寄生抵抗ではなく別に設けるようにしてもよい。
半導体集積回路１０は、エラーコンパレータ１、ｔonジェネレータ１０２、ＲＳフリップフロップ３、ドライブロジック回路４、および、抵抗Ｒ1，Ｒ2，Ｒtを有する。
エラーコンパレータ１は、出力電圧Ｖoを抵抗Ｒ1，Ｒ2で分圧した電圧ＦＢと基準電圧VREFとを比較して出力信号ERROUTをフリップフロップ３のセット端子Ｓに供給する。
フリップフロップ３のリセット端子Ｒには、ｔonジェネレータ１０２の出力信号TONOUTが供給されている。ｔonジェネレータ１０２には、フリップフロップ３の出力信号Ｑ，電源電圧ＶIN，出力電圧Ｖoおよびトランジスタ５２の制御信号DVRL等が供給されている。また、ｔonジェネレータ１０２は、抵抗Ｒtを介して接地線ＧＮＤに接続されている。
以上のような構成を有するオン時間固定ボトム検出コンパレータ方式ＤＣ−ＤＣコンバータ１００は、電源電圧ＶINおよび出力電圧Ｖoから規定される固定オン時間と、抵抗ＥＳＲによる出力電圧Ｖoにおけるリップル電圧を利用して出力電圧Ｖoの制御を行う。
まず、オン期間ｔon（固定オン時間）においては、高電位電源線からトランジスタ５１を介して電流が供給され、これにより、コイル６を流れるコイル電流ＩLXが増加して、例えば、平滑用コンデンサ７の寄生抵抗ＥＳＲにより出力電圧Ｖoが上昇する。
ここで、上述したように、トランジスタ５１がオンするとき、トランジスタ５２は確実にオフするようになっている。
一方、オフ期間ｔoffになると、コイル６に蓄積されたエネルギーが負荷Ｒoに供給され、これにより、コイル６を流れるコイル電流ＩLが減少して、平滑用コンデンサ７の寄生抵抗ＥＳＲにより出力電圧Ｖoが降下する。
出力電圧Ｖoを抵抗Ｒ1およびＲ2で分圧した電圧が、基準電圧VREF以下になると、エラーコンパレータ１の出力信号ERROUTが高レベル『Ｈ』になって、ＲＳフリップフロップ３がセットされる。
そして、ＲＳフリップフロップ３のＱ出力が高レベル『Ｈ』になり、ｔonジェネレータ１０２を介して再びオン期間ｔonになる。このような、オン期間ｔonおよびオフ期間ｔoffを繰り返すことにより、出力電圧Ｖoの平均値が所定のレベルに保持される。
すなわち、ボトム検出コンパレータ方式ＤＣ−ＤＣコンバータ１００は、エラーコンパレータ１により、分圧された出力電圧Ｖoと基準電圧VREFとを比較することで、オフ期間ｔoffのデューティを制御して出力電圧Ｖoを安定させるようになっている。
図２は図１の電源装置におけるｔonジェネレータ１０２の一例を示す回路図である。
図２に示されるように、ｔonジェネレータ１０２は、抵抗Ｒ31，Ｒ32，Ｒ51，Ｒ52、コンパレータ２１，２７、ｐＭＯＳトランジスタ２２，２３、ｎｐｎバイポーラトランジスタ２４、コンデンサ２５、および、ｎＭＯＳトランジスタ２６を有する。
なお、抵抗Ｒtは、図１におけるｔonジェネレータ１０２の外部に設けられた抵抗Ｒtに対応する。
コンパレータ２１は、電源電圧ＶINを抵抗Ｒ31およびＲ32で分圧した電圧と、トランジスタ２４のエミッタ電圧とを比較し、その出力信号をトランジスタ２４のベースに供給する。これにより、トランジスタ２４のベース−エミッタ間に所定の電流Ｉ20が流れる。
このトランジスタ２４を流れる電流Ｉ20は、カレントミラー接続されたトランジスタ２２および２３により、電流Ｉ20に対応した電流Ｉ21がトランジスタ２３に流れることになる。
トランジスタ５１がオンしているとき、電流Ｉ21による電荷がコンデンサ２５に蓄積され、そのコンデンサ２５による電圧ＶCTが出力電圧Ｖoを抵抗Ｒ51，Ｒ52で分圧した電圧Ｖtrefを超えると、コンパレータ２７の出力信号TONOUTが出力される。
これにより、ＲＳフリップフロップ３がリセットされ、そのＱ出力が低レベル『Ｌ』になって、オン期間ｔonが終了する。
ここで、スイッチングトランジスタ５２がオンのとき、すなわち、スイッチングトランジスタ５１がオフしているとき、制御信号DRVLは高レベル『Ｈ』なので、トランジスタ２６がオンしてコンデンサ２５に対する電荷の蓄積は行われない。
なお、従来、所定のレベルに制御された電圧を出力するためのＤＣ−ＤＣコンバータとしては、様々なものが提案されている。
米国特許第７２２１１３４号明細書 米国特許第６１４７４７８号明細書 米国特許出願公開第２００６／０１１９３４０号明細書
図１および図２を参照して説明した電源装置は、電源電圧ＶINおよび出力電圧Ｖoに依存してオン時間が固定となっており、出力負荷電流Ｉoが変化すると、レギュレーションの悪化といった出力電圧特性の低下を招くおそれがあった。
この出願は、出力負荷電流が変化しても出力電圧特性の低下を避けることのできる半導体集積回路および電源装置の提供を目的とする。
第１実施形態によれば、第１電源線と第２電源線との間に直列に設けられた第１スイッチ素子および第２スイッチ素子を有し、該第１および第２スイッチ素子をオン／オフ制御して所定の出力電圧を出力する電源回路の半導体集積回路が提供される。
半導体集積回路は、電流検出回路と、スイッチング時間制御回路と、スイッチ素子制御回路と、を有する。
電流検出回路は、電源回路の出力負荷電流に相当する電流を検出し、スイッチング時間制御回路は、電流検出回路により検出された電流値に応じて、電源電圧および出力電圧により規定されるスイッチング時間を制御する。
スイッチ素子制御回路は、スイッチング時間制御回路の出力信号に応じて第１および第２スイッチ素子を制御する。
各実施形態によれば、出力負荷電流が変化しても出力電圧特性の低下を避けることのできる半導体集積回路および電源装置を提供することができる。
電源装置の一例を概略的に示すブロック図である。 図１の電源装置におけるｔonジェネレータの一例を示す回路図である。 図１の電源装置のシミュレーション波形の一例を示す図である。 図３のシミュレーション波形における負荷電流が０Ａのときを拡大して示す図である。 図３のシミュレーション波形における負荷電流が３Ａのときを拡大して示す図である。 図１の電源装置における課題を説明するための図である。 第１実施例の電源装置を概略的に示すブロック図である。 図７の電源装置におけるｔonジェネレータの一例を示す回路図である。 第１実施例の電源装置のシミュレーション波形の一例を示す図である。 図９のシミュレーション波形における負荷電流が０Ａのときを拡大して示す図である。 図９のシミュレーション波形における負荷電流が３Ａのときを拡大して示す図である。 第１実施例の電源装置の動作を説明するための図である。 第１実施例の電源装置の動作を図１の電源装置と比較して説明するための図（その１）である。 第１実施例の電源装置の動作を図１の電源装置と比較して説明するための図（その２）である。 第２実施例の電源装置を概略的に示すブロック図である。 第３実施例の電源装置を概略的に示すブロック図である。 第４実施例の電源装置を概略的に示すブロック図である。 第５実施例の電源装置を概略的に示すブロック図である。 第６実施例の電源装置を概略的に示すブロック図である。 第７実施例の電源装置を概略的に示すブロック図である。 第８実施例の電源装置を概略的に示すブロック図である。 第９実施例の電源装置を概略的に示すブロック図である。 第１０実施例の電源装置を概略的に示すブロック図である。 第１１実施例の電源装置を概略的に示すブロック図である。 第１２実施例の電源装置を概略的に示すブロック図である。 第１３実施例の電源装置を概略的に示すブロック図である。 第１４実施例の電源装置を概略的に示すブロック図である。 第１５実施例の電源装置を概略的に示すブロック図である。 第１６実施例の電源装置を概略的に示すブロック図である。 図８のｔonジェネレータの変形例を示すブロック図である。 第１７実施例の電源装置を概略的に示すブロック図である。 第１８実施例の電源装置を概略的に示すブロック図である。 第１８実施例の電源装置の動作を説明するための図である。 第１９実施例の電源装置を概略的に示すブロック図である。 第１９実施例の電源装置における要部を説明するための図である。
まず、半導体集積回路および電源装置の各実施例を詳述する前に、図１の電源装置におけるロードレギュレーションの悪化の原因について考察する。
図３は図１の電源装置のシミュレーション波形の一例を示す図であり、図４および図５はそのシミュレーション波形の一部を拡大して示すものである。ここで、図４は図３のシミュレーション波形における負荷電流Ｉoが０Ａ（無負荷状態）のときを示し、また、図５は図３のシミュレーション波形における負荷電流Ｉoが３Ａ（有負荷状態）のときを示している。
図３に示されるように、負荷Ｒoを流れる負荷電流Ｉoが、Ｉo＝０ＡからＩo＝３Ａに変化すると、各波形は、過渡状態を経て図４に示す波形から図５に示す波形のように変化する。
ここで、図３〜図５において、各波形は、上から、図２のコンパレータ２７の入力電圧ＶCTおよびＶtref、出力電圧Ｖo、図１のエラーコンパレータ１の入力電圧ＦＢおよびVREF、ノードＬＸの電圧、並びに、コイル電流ＩLXをそれぞれ示している。
図６は図１の電源装置における課題を説明するための図であり、図３における過渡状態を除き、図４および図５を繋げて簡略化したものである。
図６に示されるように、出力電圧Ｖoは、エラーコンパレータ１により比較される抵抗Ｒ1，Ｒ2で分圧された電圧ＦＢが基準電圧VREFになったのに相当する電圧Ｖobを最低電圧とし、一定のｔon期間で上昇してｔoff期間で最低電圧Ｖobまで下降する波形となる。
次に、ロードレギュレーション悪化の原因を説明する。
出力電圧リップルΔＶoは、例えば、平滑用コンデンサ７の寄生抵抗ＥＳＲに流れ込む電流ＩESRに依存する。
負荷電流Ｉo＝０Ａ（無負荷状態）のコイル電流の交流成分ＩLX0Aは、ＩLX0A＝ＩESRであったのに対し、負荷電流Ｉo＝３Ａ（有負荷状態）になると負荷抵抗Ｒoと平滑用コンデンサ７の寄生抵抗ＥＳＲの抵抗値ＲESRによって決められる。
そして、コイル電流の交流成分ＩLX3Aは、抵抗ＥＳＲの交流電流ＩESRと負荷抵抗Ｒoの電流Ｉoに分流されるため、電流ＩESRが小さくなって出力電圧ΔＶoの値は小さくなる。そして、ΔＶoが小さくなると、その中心電圧の変化量がロードレギュレーションの絶対値変化量になるのでその分悪化する。
具体的に、無負荷状態の出力電圧リップルΔＶo0Aとし、有負荷状態の出力電圧リップルΔＶo3Aとすると、
ΔＶo0A＝（ＶIN−Ｖo)／Ｌ×Ｔon×ＲESR
ΔＶo3A＝（ＶIN−Ｖo)／Ｌ×Ｔon×｛(ＲESR×ＲRo)／(ＲESR＋ＲRo)｝
となる。ここで、Ｔonはｔon期間の時間を表し、ＲESRは抵抗ＥＳＲの抵抗値を表し、ＲRoは負荷Ｒoの抵抗値を表し、Ｌはコイル６のインダクタンスを表している。
すなわち、無負荷状態の出力電圧リップルΔＶo0Aおよび有負荷状態の出力電圧リップルΔＶo3Aは、ΔＶo0A＞ΔＶo3Aと異なっている。これにより、無負荷状態のときの平均出力電圧Ｖo0Aと、有負荷状態のときの平均出力電圧Ｖo3Aとの間に電位差が生じてレギュレーションが悪化する。
なお、時間Ｔonは、αを定数として、
Ｔon＝（Ｖo／ＶIN）×Ｒt×α
と表される。
このように、有負荷状態では、コイル電流ＩLXは抵抗ＥＳＲと負荷Ｒoによって分流されるため、ロードレギュレーションが悪化することになる。このロードレギュレーションの悪化は、ＥＳＲ／Ｒoの値が大きいほど顕著なものとなる。
さらに、スイッチングトランジスタ５１やコイル６の抵抗、或いは、出力負荷条件等によって、無負荷状態のオフ期間ｔoff0Aと有負荷状態のオフ期間ｔoff3Aが変化するため、発振周波数が一定にならないといった課題もある。
すなわち、電源装置の発振周波数が一定ではなく、所定の周波数幅で変化すると、その周波数幅の全体に対してノイズ対策を行わなければならないことにもなる。
上述した解決すべき課題は、オン時間固定ボトム検出コンパレータ方式ＤＣ−ＤＣコンバータだけに存在するものではなく、リップル電圧を利用して出力電圧の制御を行う様々な電源装置においても同様に存在する。
さらに、電源装置の発振周波数が所定の周波数幅で変化し、その周波数幅の全体に対してノイズ対策を行わなければならないといった課題は、リップル電圧を利用しない電源装置においても存在する。
以下、半導体集積回路および電源装置の各実施例を、添付図面を参照して詳述する。
図７は第１実施例の電源装置を概略的に示すブロック図であり、ボトム検出コンパレータ方式ＤＣ−ＤＣコンバータを示すものである。
図７において、参照符号１００は電源装置（ボトム検出コンパレータ方式ＤＣ−ＤＣコンバータ）、１０は半導体集積回路（ＤＣ−ＤＣコンバータ用ＩＣ）、１はエラーコンパレータ、２はｔonジェネレータ、そして、３はＲＳフリップフロップを示している。
さらに、参照符号４はドライブロジック回路（スイッチング素子制御回路）、５１および５２は第１および第２スイッチングトランジスタ（ｎＭＯＳトランジスタ）、６はコイル、７は平滑用コンデンサ、そして、８は電流検出回路を示している。
ここで、ｔonジェネレータ２およびＲＳフリップフロップ３は、オン時間（スイッチング時間）を制御するスイッチング時間制御回路に対応する。
図７に示されるように、電源装置（電源回路）１００は、半導体集積回路１０、コイル６、および、平滑用コンデンサ７を有する。
半導体集積回路１０は、エラーコンパレータ１、ｔonジェネレータ２、ＲＳフリップフロップ３、ドライブロジック回路４、スイッチングトランジスタ５１，５２、電流検出回路８、および、抵抗Ｒ1，Ｒ2，Ｒt，Ｒｓを有する。
トランジスタ５１および５２は、電源電圧ＶINが印加された高電位電源線と接地電位ＧＮＤが印加された接地線との間に電流検出回路８を介して直列に接続される。すなわち、電流検出回路８は、トランジスタ５１のソースと接続ノードＬＸ（ＬＸ端子）の間に設けられている。
ここで、電流検出回路８は、例えば、トランジスタ５１のオン抵抗を利用して電流を検出する電流検出回路や、知られている様々な回路を適用することができる。また、図７の電源装置１００では、トランジスタ５１および５２は、半導体集積回路１０の内部に設けるようになっているが、半導体集積回路１０の外部に設けることもできる。さらに、例えば、電流検出回路８としてチップ抵抗を利用する場合には、そのチップ抵抗を半導体集積回路１０の外部に設けることになる。
トランジスタ５１および５２のゲートには、ドライブロジック回路４からの制御信号DRVHおよびDRVLが供給され、これによりトランジスタ５１および５２はオン／オフ制御される。
また、トランジスタ５１および５２は、両方ともオンして貫通電流が流れることがないように、例えば、ＡＳＴ回路を利用してスイッチング時に両方ともオフする短い期間を挿入するようになっている。
ノードＬＸは、コイル６を介して電源装置１００の出力端子ＯＵＴに接続され、また、出力端子ＯＵＴと接地線ＧＮＤとの間には平滑用コンデンサ７が設けられている。なお、抵抗ＥＳＲは、平滑用コンデンサ７の寄生抵抗を示している。また、抵抗ＥＳＲは、寄生抵抗ではなく別に設けるようにしてもよい。
エラーコンパレータ１は、出力電圧Ｖoを抵抗Ｒ1，Ｒ2で分圧した電圧ＦＢと基準電圧VREFとを比較して出力信号ERROUTをフリップフロップ３のセット端子Ｓに供給する。
フリップフロップ３のリセット端子Ｒには、ｔonジェネレータ２の出力信号TONOUTが供給されている。ｔonジェネレータ２には、フリップフロップ３の出力信号Ｑ，電源電圧ＶIN，出力電圧Ｖoおよびトランジスタ５２の制御信号DVRLが供給されている。
さらに、本第１実施例において、ｔonジェネレータ２には、トランジスタ５１および５２の間、すなわち、トランジスタ５１のソースとノードＬＸとの間に設けられた電流検出回路８の出力信号Ｖsが供給されている。
なお、ｔonジェネレータ２は、抵抗Ｒtを介して接地線ＧＮＤに接続され、また、電流検出回路８の出力信号Ｖsを供給する信号線は、抵抗Ｒsを介して接地線ＧＮＤに接続されている。また、図７は、電流検出回路８で検出された電流が抵抗Ｒsにより電圧信号Ｖsに変換されてｔonジェネレータ２に供給される様子を示している。
ここで、電流検出回路８により検出される電流は、トランジスタ５１がオンするときトランジスタ５２はオフしているため、トランジスタ５１からノードＬＸを経てコイル６に流れるコイル電流ＩLXに相当する。
そして、ＤＣ−ＤＣコンバータ１００は、電源電圧ＶINおよび出力電圧Ｖoから規定されるオン時間に対して電流検出回路８の出力信号Ｖsに応じた変化を加え、抵抗ＥＳＲによる出力電圧Ｖoにおけるリップル電圧を利用して出力電圧Ｖoの制御を行うことになる。
まず、オン期間ｔonにおいては、高電位電源線からトランジスタ５１を介して電流が供給され、これにより、コイル６を流れるコイル電流ＩLXが増加して、例えば、平滑用コンデンサ７の寄生抵抗ＥＳＲにより出力電圧Ｖoが上昇する。
ここで、オン期間ｔonは、電流検出回路８の出力信号Ｖsに応じて調整された可変のオン時間に対応する。なお、前述したように、トランジスタ５１がオンするとき、トランジスタ５２は確実にオフするようになっている。
一方、オフ期間ｔoffになると、コイル６に蓄積されたエネルギーが負荷Ｒoに供給され、これにより、コイル６を流れるコイル電流ＩLが減少して、平滑用コンデンサ７の寄生抵抗ＥＳＲにより出力電圧Ｖoが降下する。
出力電圧Ｖoを抵抗Ｒ1およびＲ2で分圧した電圧ＦＢが基準電圧VREF以下になると、エラーコンパレータ１の出力信号ERROUTが高レベル『Ｈ』になって、ＲＳフリップフロップ３がセットされる。
そして、ＲＳフリップフロップ３のＱ出力が高レベル『Ｈ』になり、ｔonジェネレータ２を介して再びオン期間ｔonになる。このオン期間ｔonも、電流検出回路８の出力信号Ｖsに応じて調整されることになる。
このような、オン期間ｔonおよびオフ期間ｔoffを繰り返すことにより、出力電圧Ｖoの平均値が一定に保持される。
図８は図７の電源装置におけるｔonジェネレータの一例を示す回路図である。
図８に示されるように、ｔonジェネレータ２は、抵抗Ｒ31，Ｒ32，Ｒ51，Ｒ52、コンパレータ２１，２７、ｐＭＯＳトランジスタ２２，２３、ｎｐｎバイポーラトランジスタ２４、コンデンサ２５、ｎＭＯＳトランジスタ２６、および、加算器２８を有する。なお、抵抗Ｒtは、図７におけるｔonジェネレータ２の外部に設けられた抵抗Ｒtに対応する。
コンパレータ２１は、電源電圧ＶINを抵抗Ｒ31およびＲ32で分圧した電圧と、トランジスタ２４のエミッタ電圧とを比較し、その出力信号をトランジスタ２４のベースに供給する。これにより、トランジスタ２４のベース−エミッタ間に所定の電流Ｉ20が流れる。
このトランジスタ２４を流れる電流Ｉ20は、カレントミラー接続されたトランジスタ２２および２３により、電流Ｉ20に対応した電流Ｉ21がトランジスタ２３に流れることになる。
トランジスタ５１がオンしているとき、電流Ｉ21による電荷がコンデンサ２５に蓄積され、そのコンデンサ２５による電圧ＶCTが電圧Ｖtrefを超えると、コンパレータ２７の出力信号TONOUTが出力される。
電圧Ｖtrefは、加算器２８により、出力電圧Ｖoを抵抗Ｒ51，Ｒ52で分圧した電圧と電流検出回路８の出力信号Ｖsとを加算したレベルの電圧となっている。
コンパレータ２７の出力信号TONOUTが出力されると、ＲＳフリップフロップ３がリセットされ、そのＱ出力が低レベル『Ｌ』になって、オン期間ｔonが終了する。
ここで、スイッチングトランジスタ５２がオンのとき、すなわち、スイッチングトランジスタ５１がオフしているとき、制御信号DRVLは高レベル『Ｈ』なので、トランジスタ２６がオンしてコンデンサ２５に対する電荷の蓄積は行われない。
図９は第１実施例の電源装置のシミュレーション波形の一例を示す図であり、図１０および図１１はそのシミュレーション波形の一部を拡大して示すものである。ここで、図１０は図９のシミュレーション波形における負荷電流Ｉoが０Ａ（無負荷状態）のときを示し、また、図１１は図９のシミュレーション波形における負荷電流Ｉoが３Ａ（有負荷状態）のときを示している。
図９に示されるように、負荷Ｒoを流れる負荷電流Ｉoが、Ｉo＝０ＡからＩo＝３Ａに変化すると、各波形は、過渡状態を経て図１０に示す波形から図１１に示す波形のように変化する。
ここで、図９〜図１１において、各波形は、上から、図８のコンパレータ２７の入力電圧ＶCTおよびＶtref、出力電圧Ｖo、図１のエラーコンパレータ１の入力電圧ＦＢおよびVREF、ノードＬＸの電圧、並びに、コイル電流ＩLXをそれぞれ示している。
図９および図１１における参照符号ＰＰで示されるように、コンパレータ２７で電圧ＶCTを比較判定する電圧Ｖtrefは、有負荷状態では高電位側に盛り上がった波形となってｔon期間ｔon3Aを無負荷状態のｔon期間ｔon0Aよりも長くなるように制御されている。
図１２は第１実施例の電源装置の動作を説明するための図であり、図９における過渡状態を除き、図１０および図１１を繋げて簡略化したものである。
図１２に示されるように、出力電圧Ｖoは、エラーコンパレータ１により比較される抵抗Ｒ1，Ｒ2で分圧された電圧ＦＢが基準電圧VREFになったのに相当する電圧Ｖobを最低電圧とし、ｔon期間で上昇してｔoff期間で最低電圧Ｖobまで下降する波形となる。
本第１実施例において、トランジスタ５１のソースとノードＬＸとの間に設けられた電流検出回路８は、実質的にコイル電流ＩLXを検出することになる。そして、図８の加算器２８は、コイル電流ＩLXに対応した出力信号Ｖsと、出力電圧Ｖoを抵抗Ｒ51，Ｒ52で分圧した電圧とを加算して電圧Ｖｔrefを生成する。
これにより、コンパレータ２７により電圧ＶCTと比較される電圧Ｖｔrefは、例えば、Ｉo＝３Ａとなる有負荷状態において、高電位側に盛り上がった波形（ＰＰ）となる。
その結果、有負荷状態のｔon期間ｔon3Aは、Ｉo＝０Ａの無負荷状態におけるｔon0AよりもΔｔon3Aだけ長くなる。ここで、Δｔon3Aは、加算器２８で加算される信号Ｖsにより変化し、電流検出回路８により検出される電流（ＩLX）が大きいとΔｔon3Aの値も大きくなる。
なお、ｔon期間の時間Ｔonは、例えば、電流検出回路８により検出される電流（コイル電流ＩLX），信号Ｖsを供給する信号線と接地線ＧＮＤとの間の抵抗Ｒs，電源電圧ＶINおよび出力電圧Ｖoを使用して、次のように表される。なお、βは定数を示している。
Ｔon＝｛（Ｖo＋ＩLX×Ｒｓ）／ＶIN｝×Ｒt×β
このように、本第１実施例の電源装置では、電流検出回路８で検出される電流レベルに応じてｔon期間を調整することにより、無負荷状態の出力電圧リップルΔＶo0Aおよび有負荷状態の出力電圧リップルΔＶo3Aが同程度になる。このとき、コイル電流ＩLXの代わりに負荷電流Ｉoをモニタしてｔon期間を調整してもよい。
その結果、無負荷状態のときの平均出力電圧Ｖo0Aおよび有負荷状態のときの平均出力電圧Ｖo3Aがほぼ一致して、出力負荷の大きさに関わらずレギュレーションを一定に保持することが可能になる。
さらに、出力負荷の影響を取り除くことにより、電源装置の発振周波数を一定にすることができる。このように、電源装置の発振周波数を一定にすることにより、電源装置を適用する回路の周波数（例えば、クロック周波数）との相互干渉を避けて設計を行うといったノイズ対策の設計自由度を向上させることが可能になる。
図１３および図１４は第１実施例の電源装置の動作を図１の電源装置と比較して説明するための図であり、図１３はロードレギュレーションを示し、また、図１４は発振周波数の負荷電流（出力負荷）依存性を示す。ここで、図１３において、縦軸は出力電圧リップルΔＶo［％］，横軸は負荷電流Ｉo［Ａ］を示し、また、図１４において、縦軸は発振周波数ｆosc［ＫＨz］，横軸は負荷電流Ｉo［Ａ］を示す。
なお、図１３および図１４において、特性曲線Ｌ１１およびＬ１２は図１の電源装置によるものであり、また、特性曲線Ｌ２１およびＬ２２は第１実施例の電源装置によるものである。
まず、図１３の曲線Ｌ１１に示されるように、図１の電源装置は、負荷電流Ｉoが増加するのに伴って出力電圧リップルΔＶoが大きくなってロードレギュレーションが悪化する。
具体的に、図１の電源装置において、例えば、Ｉo＝０Ａのとき、ΔＶoは−０．０２を上回っていたのが、Ｉo＝３Ａになると、ΔＶoは−０．１４を下回ってロードレギュレーションが悪化しているのが分かる。
これに対して、図１３の曲線Ｌ１２に示されるように、第１実施例の電源装置は、負荷電流Ｉoが増加しても出力電圧リップルΔＶoは大きく変化せず、ロードレギュレーションは殆ど悪化しない。
具体的に、第１実施例の電源装置において、Ｉo＝０Ａのとき、ΔＶoは−０．０２を上回っていたのに対して、Ｉo＝３Ａのときでも、ΔＶoは−０．０２を少し下回る程度でロードレギュレーションの悪化が殆ど生じないのが分かる。
さらに、図１４の曲線Ｌ２１に示されるように、図１の電源装置は、負荷電流Ｉoが増加するのに伴って発信周波数ｆoscが大きく変化する。
具体的に、図１の電源装置において、例えば、Ｉo＝０Ａのとき、ｆoscは５０４ＫＨz程度だったのが、Ｉo＝３Ａになると、ｆoscは５５２ＫＨz程度になり、約４８ＫＨz変化しているのが分かる。
これに対して、図１４の曲線Ｌ２２に示されるように、第１実施例の電源装置は、負荷電流Ｉoが増加しても発信周波数ｆoscが大きく変化することはない。
具体的に、第１実施例の電源装置において、例えば、Ｉo＝０Ａのとき、ｆoscは５０２ＫＨz程度だったのが、Ｉo＝３Ａになると、ｆoscは５１３ＫＨz程度となり、約１１ＫＨzの変化で図１の電源装置の１／４程度と小さいことが分かる。
なお、上述したロードレギュレーションに関する効果は、第１実施例のボトム検出コンパレータ方式ＤＣ−ＤＣコンバータに限定されるものではなく、以下に説明するリップル電圧を利用した様々な電源装置においても発揮される。
さらに、電源装置の発振周波数の変化を小さくする効果は、後述するリップル電圧を利用しない電源装置においても発揮される。
図１５は第２実施例の電源装置を概略的に示すブロック図である。
図１５と前述した図７との比較から明らかなように、本第２実施例では、電流検出回路８をトランジスタ５１のソースとノードＬＸとの間に設けるのではなく、コイル６と出力端子ＯＵＴとの間に設け、コイル電流ＩLXを検出するようになっている。
ここで、本第２実施例において、コイル６は、通常、半導体集積回路１０の外部素子として設けるため、電流検出回路８も半導体集積回路１０の外部に設けるか、或いは、半導体集積回路１０に内蔵する場合にはそのための接続ピンが必要になる。
なお、図７および図１５の比較から明らかなように、電流検出回路８を設ける位置により、その電流検出回路８からｔonジェネレータ２に供給される信号Ｖsの波形（形状）は多少異なったものになるが、ｔonジェネレータ２の動作は同様に行われる。
図１６は第３実施例の電源装置を概略的に示すブロック図であり、図１７は第４実施例の電源装置を概略的に示すブロック図である。
図１６および図１７に示す第３および第４実施例では、上述した第１および第２実施例における抵抗（寄生抵抗）ＥＳＲによる出力電圧Ｖoのリップル電圧を利用する代わりに、コイル６，抵抗９１およびコンデンサ９２，９３を利用してリップルを生成する。
ここで、直列接続された抵抗９１およびコンデンサ９２は、コイル６の両端に接続され、その抵抗９１およびコンデンサ９２の接続ノード（Ａ）がコンデンサ９３を介して、電圧ＦＢが入力するコンパレータ１の一方の端子に接続されている。
すなわち、本第３および第４実施例では、低ＥＳＲのコンデンサを平滑用コンデンサ７として使用し、ノードＬＸと出力端子ＯＵＴ間で、抵抗９１，コンデンサ９２およびコイル６によるハイパスフィルタを構成する。
そして、コンデンサ９３による容量カップリングで電圧ＦＢにリップルを与え、コンパレータ１からリップル成分が重畳された出力信号ERROUT'を出力させるようになっている。
図１６と図７との比較から明らかなように、本第３実施例は、抵抗ＥＳＲを使用しない方式の電源装置において、第１実施例のように、電流検出回路８をトランジスタ５１のソースとノードＬＸとの間に設けるようにしたものである。
また、図１７と図１５との比較から明らかなように、第４実施例は、抵抗ＥＳＲを使用しない方式の電源装置において、第２実施例のように、電流検出回路８をコイル６と出力端子ＯＵＴとの間に設けるようにしたものである。
なお、スイッチングトランジスタ５１，５２は、半導体集積回路１０の外部に設けることもできるのはいうまでもない。これは、以下の各実施例でも同様である。
図１８は第５実施例の電源装置を概略的に示すブロック図であり、図１９は第６実施例の電源装置を概略的に示すブロック図である。
図１８および図１９に示す第５および第６実施例も、抵抗ＥＳＲによる出力電圧Ｖoのリップル電圧を利用するのではなく、コンパレータ１で電圧ＥＢと比較する基準電圧VREF'をVREFジェネレータ９４の出力信号とするようになっている。
ここで、ｔonジェネレータ２と接地線ＧＮＤとの間には抵抗Ｒt1が設けられ、また、VREFジェネレータ９４と接地線ＧＮＤとの間には抵抗Ｒt2が設けられている。なお、平滑用コンデンサ７としは、低ＥＳＲのコンデンサが使用されている。
VREFジェネレータ９４は、鋸波形状の電圧信号を発生し、この時間と共に変化するリップル波形の基準電圧VREF'で電圧ＦＢを比較することにより、コンパレータ１からリップル成分が重畳された出力信号ERROUT'を出力させるようになっている。
図１８に示されるように、本第５実施例は、抵抗ＥＳＲを使用しない方式の電源装置において、電流検出回路８を電源電圧ＶINが印加された高電位電源線とトランジスタ５１のドレインとの間に設けるようにしたものである。
ここで、電流検出回路８を高電位電源線とトランジスタ５１のドレインとの間に設けた場合も、電流検出回路８をトランジスタ５１のソースとノードＬＸとの間に設けた場合と同様に、電流検出回路８は、コイル電流ＩLXに相当する電流を検出する。
また、図１９に示されるように、本第６実施例は、抵抗ＥＳＲを使用しない方式の電源装置において、電流検出回路８をノードＬＸとコイル６との間に設けるようにしたものである。
ここで、電流検出回路８をノードＬＸとコイル６との間に設けた場合も、電流検出回路８をコイル６と出力端子ＯＵＴとの間に設けた場合と同様に、電流検出回路８は、コイル電流ＩLXを検出することになる。
なお、電流検出回路８を設ける個所は、他の実施例においても同様に変更することができるのはいうまでもない。
図２０は第７実施例の電源装置を概略的に示すブロック図であり、図２１は第８実施例の電源装置を概略的に示すブロック図である。
図２０および図２１に示す第７および第８実施例では、基準電圧VREFに対して加算器９５によりカレントバッファ９６の出力信号を加え、リップル波形が重畳された基準電圧VREF'により電圧ＦＢを比較するようになっている。これにより、コンパレータ１からは、リップル成分が重畳された出力信号ERROUT'が出力される。
加算器９５で基準電圧VREFに重畳するリップル波形は、スイッチングトランジスタ５２のソースと接地線ＧＮＤとの間に設けた電流検出回路（リップル用電流検出回路）９７の出力信号Ｖssをカレントバッファ９６の反転入力（負入力）に供給して生成する。なお、カレントバッファ９６の非反転入力（正入力）は、接地線ＧＮＤに繋がれている。
ここで、電流検出回路９７は、トランジスタ５２がオンするときに流れる電流Ｉsyncを検出するもので、トランジスタ５２がオンするとき、トランジスタ５１は確実にオフしており、トランジスタ５２に流れる電流Ｉsyncはコイル電流ＩLXとなる。
そして、図２０に示す第７実施例では、電流検出回路８をトランジスタ５１のソースとノードＬＸとの間に設けるようになっており、また、図２１に示す第８実施例では、電流検出回路８をコイル６と出力端子ＯＵＴとの間に設けるようになっている。
図２２は第９実施例の電源装置を概略的に示すブロック図、図２３は第１０実施例の電源装置を概略的に示すブロック図、そして、図２４は第１１実施例の電源装置を概略的に示すブロック図である。
上述した各実施例では、出力電圧Ｖoをフィードバックして生成した電圧ＦＢをエラーコンパレータ１により基準電圧VREF(VREF')と比較し、そのコンパレータ１の出力信号ERROUT(ERROUT')をＲＳフリップフロップ３のセット端子Ｓに入力している。
これに対して、図２２〜図２４の第９〜第１１実施例では、エラーアンプ１１により電圧ＦＢと基準電圧VREFとの電位差を直流電圧の信号COMPに変換し、コンパレータ１２によりその信号COMPを電流検出回路９７（８）の出力信号Ｖss（Ｖs）と比較する。
そして、コンパレータ１２の出力信号ICOMPOUTをＲＳフリップフロップ３のセット端子Ｓに入力するようになっている。なお、エラーアンプ１１の電圧ＦＢが供給される入力と出力との間には、直列接続されたコンデンサ７１および抵抗７２が接続されている。
ここで、図２２および図２３の第９および第１０実施例では、コンパレータ１２により、エラーアンプ１１の出力信号COMPと、スイッチングトランジスタ５２のソースおよび接地線ＧＮＤ間に設けられた電流検出回路９７の出力信号Ｖssとを比較する。
また、図２４の第１１実施例では、コンパレータ１２により、エラーアンプ１１の出力信号COMPと、コイル６および出力端子ＯＵＴ間に設けられた電流検出回路８の出力信号Ｖsとを比較する。すなわち、電流検出回路８の出力信号Ｖsは、ｔonジェネレータ２だけでなくコンパレータ１２にも供給されている。
そして、図２２の第９実施例では、電流検出回路８をトランジスタ５１のソースとノードＬＸとの間に設けるようになっており、また、図２３の第１０実施例では、電流検出回路８をコイル６と出力端子ＯＵＴとの間に設けるようになっている。
さらに、図２４の第１１実施例では、電流検出回路８をコイル６と出力端子ＯＵＴとの間に設け、その出力信号Ｖsをｔonジェネレータ２およびコンパレータ１２に供給するようになっている。
このように、第９〜第１１実施例のように、リップル電圧を利用しない電源装置では、発振周波数を一定に保持することができ、例えば、所定の発振周波数幅を有する電源装置を使用する場合よりも、ノイズ対策の自由度を向上させることができる。
すなわち、電源装置の発振周波数が出力負荷電流の大きさで変化すると、その変化する全ての幅の発振周波数に対するノイズ対策を行わなければならず、様々な制約やノイズ対策のためのコストアップが生じることになるが、それらを低減することが可能になる。
図２５〜図２９は第１２〜第１６実施例の電源装置を概略的に示すブロック図であり、バック(Buck)コンバータ、ブースト(Boost)コンバータ、および、バックブースト(Buck-Boost)コンバータに切り替え可能な電源装置（ＤＣ−ＤＣコンバータ）を示している。
ここで、バックコンバータは、電源電圧ＶIN（入力電圧）よりも低い出力電圧Ｖo（平均出力電圧）を生成するＤＣ−ＤＣコンバータであり、また、ブーストコンバータは、電源電圧ＶINよりも高い出力電圧Ｖoを生成するＤＣ−ＤＣコンバータである。
さらに、バックブーストコンバータは、正の電源電圧ＶINから負の出力電圧／Ｖoを生成、すなわち、入力電圧のグランド（接地）レベルに対して負の出力電圧を生成するＤＣ−ＤＣコンバータである。
第１２〜第１６実施例は、モード制御回路１３に対してバック(Buck)，ブースト(Boost)またはバックブースト(Buck-Boost)のモードを指示することにより、ドライブロジック回路４が４つのスイッチングトランジスタ５３〜５６を制御する。
ここで、スイッチングトランジスタ５３および５４は、上述した第１および第２スイッチングトランジスタ５１および５２に対応する。なお、スイッチングトランジスタ５５および５６は、第３および第４スイッチングトランジスタに対応する。
図２５の第１２実施例は、抵抗ＥＳＲを使用してリップルを重畳する方式（第１実施例参照）のモード制御機能を有する電源装置において、電流検出回路８をトランジスタ５３のソースとノードＬＸとの間に設けるようにしたものである。
また、図２６の第１３実施例は、抵抗ＥＳＲを使用してリップルを重畳する方式（第２実施例参照）のモード制御機能を有する電源装置において、電流検出回路８をコイル６と出力端子ＯＵＴとの間に設けるようにしたものである。
さらに、図２７の第１４実施例は、VREFジェネレータ９４を使用してリップル成分を重畳する方式（第５実施例参照）のモード制御機能を有する電源装置において、電流検出回路８をトランジスタ５３のソースとノードＬＸとの間に設けるようにしたものである。
また、図２８の第１５実施例では、VREFジェネレータ９４を使用してリップル成分を重畳する方式（第６実施例参照）のモード制御機能を有する電源装置において、電流検出回路８をコイル６とトランジスタ５５および５６の接続ノードとの間に設けたものである。
ここで、図２８の第１５実施例では、コイル６，コンデンサ７，スイッチングトランジスタ５３〜５６および電流検出回路８を半導体集積回路１０の外部に設けるようになっている。
さらに、図２９の第１６実施例では、エラーアンプ１１を使用した方式（第１０実施例参照）のモード制御機能を有する電源装置において、電流検出回路８をノードＬＸとコイル６との間に設けたものである。
ここで、電流検出回路８をノードＬＸとコイル６との間に設けた場合も、電流検出回路８をコイル６とトランジスタ５５および５６の接続ノードとの間に設けた場合と同様に、電流検出回路８は、コイル電流ＩLXを検出することになる。
なお、第１２〜第１６実施例において、ｔonジェネレータ２に対して、トランジスタ２６のオン／オフを制御する信号は、モード制御回路１３により設定されるモードに対応して適切な制御信号がドライブロジック回路４から供給される。
図３０は図８のｔonジェネレータの変形例を示すブロック図であり、ｔonジェネレータ２をデジタル回路としたものである。
図３０に示されるように、ｔonジェネレータ２は、カウンタ２０１、コンパレータ２０２、分周器２０３、および、アナログ／デジタル変換器（ＡＤＣ：Ａ／Ｄコンバータ）２０４〜２０７を有する。
カウンタ２０１は、クロックＣＫをカウントし、トランジスタ５２の制御信号DRVLによりリセットされる。ＡＤＣ２０４，２０５および２０６は、それぞれ電源電圧ＶIN，出力電圧Ｖoおよび電流検出回路８の出力信号ＶsをＡ／Ｄ変換する。
出力電圧Ｖoをデジタル変換したＡＤＣ２０６の出力信号および電流検出回路８の出力信号Ｖsをデジタル変換したＡＤＣ２０７の出力信号は、加算器２０５で加算され、信号ｂとして分周器２０３に供給される。
分周器２０３には、電源電圧ＶINをデジタル変換したＡＤＣ２０４の出力信号ａも供給され、分周器２０３からは、（ｂ／ａ）×γの信号がコンパレータ２０２に出力される。なお、γは定数を示している。
コンパレータ２０２は、カウンタ２０１の出力信号および信号（ｂ／ａ）×γを比較して、ＲＳフリップフロップ３のリセット端子Ｒに供給する信号TONOUTを出力する。
この信号TONOUTは、電流検出回路８により検出された電流（コイル電流ＩLX）の変動を考慮して、コイル電流ＩLXが大きければ、オン期間ｔonを長くするように遅れて出力されるようになっている。
このように、ｔonジェネレータ２は、図８のようなアナログ回路および図３０のようなデジタル回路により実現可能なものである。なお、図８および図３０の回路は単なる例であり様々な回路を適用することができるのはいうまでもない。
図３１は第１７実施例の電源装置を概略的に示すブロック図である。
図３１と前述した図７の第１実施例との比較から明らかなように、本第１７実施例では、高電位電源線に接続されるスイッチングトランジスタをｐＭＯＳトランジスタ５１’とし、そのトランジスタ５１’の制御信号も論理を反転させた信号DRVH’としている。
このように、スイッチングトランジスタ５１，５２（５３〜５６）は、ｎＭＯＳトランジスタに限定されるものではなく、ｐＭＯＳトランジスタ、或いは、他のスイッチング素子を適用することができる。
図３２は第１８実施例の電源装置を概略的に示すブロック図であり、図３３は第１８実施例の電源装置の動作を説明するための図である。
図３２および図３３と前述した第１実施例を示す図７および図９（ＦＢとVREFの波形図）との比較から明らかなように、本第１８実施例は、オン期間ｔonを制御する代わりに、オフ期間ｔoffを制御するものである。
すなわち、第１実施例では、オン時間固定のＤＣ−ＤＣコンバータに基づいて、そのオン時間を出力負荷電流に応じて制御するが、第１８実施例では、オフ時間固定のＤＣ−ＤＣコンバータに基づいて、そのオフ時間を出力負荷電流に応じて制御するものである。
図３２に示されるように、ＲＳフリップフロップ３のリセット端子Ｒには、ｔoffジェネレータ２’の出力信号TOFFOUTが供給され、第１実施例の通常固定のｔon時間を制御する代わりに、通常固定のｔoff時間を制御するようになっている。
このとき、図３３に示されるように、コンパレータ１は、出力電圧Ｖoを抵抗Ｒ1，Ｒ2で分圧した電圧ＦＢと基準電圧VREFとを比較してＲＳフリップフロップ３に出力信号ERROUTを出力する。そして、スイッチングトランジスタ５１および５２に対する制御信号DRVHおよびDRVLを調整して出力電圧Ｖoを制御する。
なお、ドライブロジック回路４には、ＲＳフリップフロップ３の反転出力ＸＱが供給され、また、ｔoffジェネレータ２’にも、ＲＳフリップフロップ３の反転出力ＸＱがフィードバックされる。
図３４は第１９実施例の電源装置を概略的に示すブロック図であり、図３５は第１９実施例の電源装置における要部を説明するための図である。
図３４と前述した図２２の第９実施例との比較から明らかなように、本第１９実施例では、電流検出回路（リップル用電流検出回路）９７の出力信号Ｖssを利用して電流検出回路８の動作を制御するようになっている。
すなわち、図３５に示されるように、コンパレータ８０により、電流検出回路９７の出力信号Ｖssと基準電圧Ｖrefcを比較し、ＶssがＶrefcよりも小さいときは、出力負荷電流Ｉoが小さい（軽負荷）として電流検出回路８の出力信号Ｖsを使用した制御は行わない。
これは、上述した各実施例の電流検出回路８の出力信号Ｖsを使用した制御は、出力負荷電流Ｉoが大きいときに有効なものであり、無負荷状態や軽負荷状態では、固定のオン時間（オフ時間）を制御する必要がないからである。
そして、本第１９実施例によれば、無負荷状態や軽負荷状態では、電流検出回路８等を停止してより一層の消費電力の低減を図ることが可能になる。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１電源線と第２電源線との間に直列に設けられた第１スイッチ素子および第２スイッチ素子を有し、該第１および第２スイッチ素子をオン／オフ制御して所定の出力電圧を出力する電源回路の半導体集積回路であって、
前記電源回路の出力負荷電流に相当する電流を検出する電流検出回路と、
該電流検出回路により検出された電流値に応じて、電源電圧および前記出力電圧により規定されるスイッチング時間を制御するスイッチング時間制御回路と、
前記スイッチング時間制御回路の出力信号に応じて前記第１および第２スイッチ素子を制御するスイッチ素子制御回路と、を有することを特徴とする半導体集積回路。
（付記２）
付記１に記載の半導体集積回路において、前記電源回路は、
前記第１および第２スイッチ素子による電流を接続ノードを介して出力端子に流すコイルと、
前記出力端子と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする半導体集積回路。
（付記３）
付記２に記載の半導体集積回路において、
前記電流検出回路は、前記第１スイッチ素子と前記接続ノードとの間に設けられることを特徴とする半導体集積回路。
（付記４）
付記２に記載の半導体集積回路において、
前記電流検出回路は、前記第１電源線と前記第１スイッチ素子との間に設けられることを特徴とする半導体集積回路。
（付記５）
付記２に記載の半導体集積回路において、
前記電流検出回路は、前記コイルと前記出力端子との間に設けられることを特徴とする半導体集積回路。
（付記６）
付記２に記載の半導体集積回路において、
前記電流検出回路は、前記接続ノードと前記コイルとの間に設けられることを特徴とする半導体集積回路。
（付記７）
付記１〜６のいずれか１項に記載の半導体集積回路において、前記スイッチング時間制御回路は、
前記電源電圧に基づく電圧信号と、前記出力電圧に基づく基準信号および前記電流検出回路により検出された前記電流値に基づく信号を加算した電圧信号とを比較する第１コンパレータを有することを特徴とする半導体集積回路。
（付記８）
付記１〜７のいずれか１項に記載の半導体集積回路において、
前記スイッチング時間制御回路は、前記第１スイッチング素子のオン時間を制御することを特徴とする半導体集積回路。
（付記９）
付記１〜８のいずれか１項に記載の半導体集積回路において、さらに、
前記出力電圧を基準電圧と比較するエラーコンパレータと、
前記基準電圧を発生する基準電圧ジェネレータと、を有することを特徴とする半導体集積回路。
（付記１０）
付記９に記載の半導体集積回路において、
前記電源回路は、前記平滑用コンデンサの寄生抵抗，または，前記出力端子と前記第２電源線との間に前記平滑用コンデンサと直列に設けられた抵抗による前記出力電圧に重畳されたリップルを利用して前記出力電圧の制御を行い、
前記基準電圧ジェネレータは、固定の前記基準電圧を発生することを特徴とする半導体集積回路。
（付記１１）
付記９に記載の半導体集積回路において、
前記出力電圧は、前記コイルを含むハイパスフィルタによりリップルが重畳されて、前記エラーコンパレータに供給され、
前記基準電圧ジェネレータは、固定の前記基準電圧を発生することを特徴とする半導体集積回路。
（付記１２）
付記９に記載の半導体集積回路において、
前記基準電圧ジェネレータは、リップルが重畳された前記基準電圧を発生することを特徴とする半導体集積回路。
（付記１３）
付記９に記載の半導体集積回路において、さらに、
前記第２電源線と前記第２スイッチ素子との間に設けられたリップル用電流検出回路を有することを特徴とする半導体集積回路。
（付記１４）
付記１３に記載の半導体集積回路において、
前記基準電圧ジェネレータは、固定の電圧と、前記リップル用電流検出回路の出力電圧を加算してリップルが重畳された前記基準電圧を発生することを特徴とする半導体集積回路。
（付記１５）
付記１〜８のいずれか１項に記載の半導体集積回路において、さらに、
前記第２電源線と前記第２スイッチ素子との間に設けられたリップル用電流検出回路と、
前記出力電圧を基準電圧と比較するエラーアンプと、
該エラーアンプの出力信号を前記リップル用電流検出回路の出力信号と比較する第２コンパレータと、を有することを特徴とする半導体集積回路。
（付記１６）
付記１５に記載の半導体集積回路において、さらに、
前記リップル用電流検出回路の出力により、前記出力負荷電流が小さいときには前記電流検出回路の動作を停止することを特徴とする半導体集積回路。
（付記１７）
付記１〜１６のいずれか１項に記載の半導体集積回路において、該半導体集積回路は、前記第１および第２スイッチング素子を内蔵することを特徴とする半導体集積回路。
（付記１８）
付記１〜１７のいずれか１項に記載の半導体集積回路において、
前記電源回路は、複数のモードを有し、
前記半導体集積回路は、さらに、
前記第１電源線および前記第２電源線との間に直列に設けられた第３スイッチ素子および第４スイッチ素子と、
前記複数のモードのいずれかを設定するモード制御回路と、を有し、前記出力端子は、前記第３スイッチ素子および前記コイルを介して前記接続ノードに接続されることを特徴とする半導体集積回路。
（付記１９）
付記１８に記載の半導体集積回路において、
前記複数のモードは、バックモード，ブーストモードおよびバックブーストであることを特徴とする半導体集積回路。
（付記２０）
付記１〜１９のいずれか１項に記載の半導体集積回路と、
前記第１および第２スイッチ素子による電流を接続ノードを介して出力端子に流すコイルと、
前記出力端子と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
１ エラーコンパレータ
２，１０２ ｔonジェネレータ
３ ＲＳフリップフロップ
４ ドライブロジック回路（スイッチング素子制御回路）
６ コイル
７ 平滑用コンデンサ
８ 電流検出回路
１０ 半導体集積回路（ＤＣ−ＤＣコンバータ用ＩＣ）
１１ エラーアンプ
５１，５３ スイッチングトランジスタ（第１スイッチ素子）
５２，５４ スイッチングトランジスタ（第２スイッチ素子）
５５ スイッチングトランジスタ（第３スイッチ素子）
５６ スイッチングトランジスタ（第４スイッチ素子）
９７ 電流検出回路（リップル用電流検出回路）
１００ 電源装置（電源回路：ＤＣ−ＤＣコンバータ）

Claims (10)

  1. 第１電源線と第２電源線との間に直列に設けられた第１スイッチ素子および第２スイッチ素子を有し、該第１および第２スイッチ素子をオン／オフ制御して所定の出力電圧を出力する電源回路の半導体集積回路であって、
    前記電源回路の出力負荷電流に相当する電流を検出する電流検出回路と、
    該電流検出回路により検出された電流値に応じて、電源電圧および前記出力電圧により規定されるスイッチング時間を制御するスイッチング時間制御回路と、
    前記スイッチング時間制御回路の出力信号に応じて前記第１および第２スイッチ素子を制御するスイッチ素子制御回路と、を有することを特徴とする半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、前記電源回路は、
    前記第１および第２スイッチ素子による電流を接続ノードを介して出力端子に流すコイルと、
    前記出力端子と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする半導体集積回路。
  3. 請求項２に記載の半導体集積回路において、
    前記電流検出回路は、前記第１スイッチ素子と前記接続ノードとの間に設けられることを特徴とする半導体集積回路。
  4. 請求項２に記載の半導体集積回路において、
    前記電流検出回路は、前記コイルと前記出力端子との間に設けられることを特徴とする半導体集積回路。
  5. 請求項１〜４のいずれか１項に記載の半導体集積回路において、前記スイッチング時間制御回路は、
    前記電源電圧に基づく電圧信号と、前記出力電圧に基づく基準信号および前記電流検出回路により検出された前記電流値に基づく信号を加算した電圧信号とを比較する第１コンパレータを有することを特徴とする半導体集積回路。
  6. 請求項１〜５のいずれか１項に記載の半導体集積回路において、さらに、
    前記出力電圧を基準電圧と比較するエラーコンパレータと、
    前記基準電圧を発生する基準電圧ジェネレータと、を有することを特徴とする半導体集積回路。
  7. 請求項１〜５のいずれか１項に記載の半導体集積回路において、さらに、
    前記第２電源線と前記第２スイッチ素子との間に設けられたリップル用電流検出回路と、
    前記出力電圧を基準電圧と比較するエラーアンプと、
    該エラーアンプの出力信号を前記リップル用電流検出回路の出力信号と比較する第２コンパレータと、を有することを特徴とする半導体集積回路。
  8. 請求項７に記載の半導体集積回路において、さらに、
    前記リップル用電流検出回路の出力により、前記出力負荷電流が小さいときには前記電流検出回路の動作を停止することを特徴とする半導体集積回路。
  9. 請求項１〜８のいずれか１項に記載の半導体集積回路において、
    前記電源回路は、複数のモードを有し、
    前記半導体集積回路は、さらに、
    前記第１電源線および前記第２電源線との間に直列に設けられた第３スイッチ素子および第４スイッチ素子と、
    前記複数のモードのいずれかを設定するモード制御回路と、を有し、前記出力端子は、前記第３スイッチ素子および前記コイルを介して前記接続ノードに接続されることを特徴とする半導体集積回路。
  10. 請求項１〜９のいずれか１項に記載の半導体集積回路と、
    前記第１および第２スイッチ素子による電流を接続ノードを介して出力端子に流すコイルと、
    前記出力端子と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
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