JP6071521B2 - 量子化器,比較回路および半導体集積回路 - Google Patents
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Description
(付記1)
アナログ信号を入力して二値化した信号を出力する量子化器であって、
前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
ことを特徴とする量子化器。
前記量子化器は、pチャネル型MOSトランジスタおよびnチャネル型MOSトランジスタを有する第1インバータを含み、
前記貫通電流検出部は、
前記二値化した信号が第1の値に遷移する場合の、前記第1インバータを流れる第1貫通電流を検出する第1貫通電流検出素子と、
前記二値化した信号が第2の値に遷移する場合の、前記第1インバータを流れる第2貫通電流を検出する第2貫通電流検出素子と、を含む、
ことを特徴とする付記1に記載の量子化器。
前記第1貫通電流検出素子は、第1電源線と前記第1インバータの間に設けられ、
前記第2貫通電流検出素子は、前記第1インバータと第2電源線の間に設けられている、
ことを特徴とする付記2に記載の量子化器。
前記フィードバック部は、
前記第1貫通電流検出素子により検出された前記第1貫通電流をカレントミラーする第1フィードバック素子群と、
前記第2貫通電流検出素子により検出された前記第2貫通電流をカレントミラーする第2フィードバック素子群と、を含む、
ことを特徴とする付記3に記載の量子化器。
前記第1フィードバック素子群は、前記第1貫通電流検出素子で検出された前記第1貫通電流に相当する電荷を、前記量子化器の入力に与えて放電させ、
前記第2フィードバック素子群は、前記第2貫通電流検出素子で検出された前記第2貫通電流に相当する電荷を、前記量子化器の入力に与えて充電させる、
ことを特徴とする付記4に記載の量子化器。
前記第1フィードバック素子群は、前記第1貫通電流検出素子で検出された前記第1貫通電流に相当する電荷よりも大きい電荷を、前記量子化器の入力に与えて放電させ、
前記第2フィードバック素子群は、前記第2貫通電流検出素子で検出された前記第2貫通電流に相当する電荷よりも大きい電荷を、前記量子化器の入力に与えて充電させる、
ことを特徴とする付記4に記載の量子化器。
前記第1貫通電流検出素子および前記第1フィードバック素子群は、トランジスタサイズを調整してカレントミラー比が制御され、
前記第2貫通電流検出素子および前記第2フィードバック素子群は、トランジスタサイズを調整してカレントミラー比が制御されている、
ことを特徴とする付記6に記載の量子化器。
前記量子化器は、さらに、
前記第1インバータの出力を受け取り、pチャネル型MOSトランジスタおよびnチャネル型MOSトランジスタを有する第2インバータを含み、
前記第2インバータは、前記第1インバータの出力を反転して前記二値化した信号を出力する、
ことを特徴とする付記2乃至付記7のいずれか1項に記載の量子化器。
前記量子化器は、さらに、
前記第1貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第1スイッチ素子と、
前記第2貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第2スイッチ素子と、
を含む、ことを特徴とする付記8に記載の量子化器。
前記第1フィードバック素子群は、前記第1スイッチ素子がオフして前記第2スイッチ素子がオンし、前記第1貫通電流検出素子が前記第1貫通電流を検出したとき、前記第1インバータの入力における電荷を放電し、
前記第2フィードバック素子群は、前記第1スイッチ素子がオンして前記第2スイッチ素子がオフし、前記第2貫通電流検出素子が前記第2貫通電流を検出したとき、前記第1インバータの入力における電荷を充電する、
ことを特徴とする付記9に記載の量子化器。
入力信号と基準信号のレベルを比較増幅する増幅器と、
前記増幅器の出力アナログ信号を入力して二値化した信号を出力する量子化器と、
前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
ことを特徴とする比較回路。
前記量子化器は、付記2乃至付記10のいずれか1項に記載の量子化器である、
ことを特徴とする比較回路。
さらに、
前記二値化した信号に従って、前記入力信号と前記基準信号のレベルの差を広げるように、前記入力信号および前記基準信号の少なくとも一方のレベルを制御するヒステリシス生成部、を有する、
ことを特徴とする付記11または付記12に記載の比較回路。
付記11乃至付記13のいずれか1項に記載の比較回路を含み、
前記比較回路は、前記入力信号のレベルが前記基準信号のレベルよりも高いときに前記二値化した信号を出力する、
ことを特徴とする半導体集積回路。
前記入力信号は、微小電力の電源出力から生成され、
前記半導体集積回路は、前記入力信号の電位が前記基準信号の電位よりも高いときにパワーオンリセット信号である前記二値化した信号を出力する、パワーマネジメントICである、
ことを特徴とする付記14に記載の半導体集積回路。
11,101 増幅器
12,102 量子化器
13 ヒステリシス生成部
VDD 第1電源線(電源電圧)
VM 入力信号(入力電位)
VP 基準信号(規定電位)
GND 第2電源線(グランド)
Claims (9)
- アナログ信号を入力して二値化した信号を出力する量子化器であって、
第1インバータと、
前記二値化した信号が第1の値に遷移する場合の、前記第1インバータを流れる第1貫通電流を検出する第1貫通電流検出素子と、
前記二値化した信号が第2の値に遷移する場合の、前記第1インバータを流れる第2貫通電流を検出する第2貫通電流検出素子と、
前記第1貫通電流または前記第2貫通電流に基づいて、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
ことを特徴とする量子化器。 - 前記第1貫通電流検出素子は、第1電源線と前記第1インバータの間に設けられ、
前記第2貫通電流検出素子は、前記第1インバータと第2電源線の間に設けられている、
ことを特徴とする請求項1に記載の量子化器。 - アナログ信号を入力して二値化した信号を出力する量子化器であって、
前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、
pチャネル型MOSトランジスタおよびnチャネル型MOSトランジスタを有する第1インバータと、を有し、
前記貫通電流検出部は、
第1電源線と前記第1インバータの間に設けられ、前記二値化した信号が第1の値に遷移する場合の、前記第1インバータを流れる第1貫通電流を検出する第1貫通電流検出素子と、
前記第1インバータと第2電源線の間に設けられ、前記二値化した信号が第2の値に遷移する場合の、前記第1インバータを流れる第2貫通電流を検出する第2貫通電流検出素子と、を含み、
前記フィードバック部は、
前記第1貫通電流検出素子により検出された前記第1貫通電流をカレントミラーする第1フィードバック素子群と、
前記第2貫通電流検出素子により検出された前記第2貫通電流をカレントミラーする第2フィードバック素子群と、を含む、
ことを特徴とする量子化器。 - 前記量子化器は、さらに、
前記第1インバータの出力に接続された第2インバータを含み、
前記第2インバータは、前記第1インバータの出力を反転して前記二値化した信号を出力する、
ことを特徴とする請求項1乃至請求項3のいずれか1項に記載の量子化器。 - アナログ信号を入力して二値化した信号を出力する量子化器であって、
前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、
pチャネル型MOSトランジスタおよびnチャネル型MOSトランジスタを有する第1インバータと、
前記第1インバータの出力を受け取り、pチャネル型MOSトランジスタおよびnチャネル型MOSトランジスタを有する第2インバータと、
前記第1貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第1スイッチ素子と、
前記第2貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第2スイッチ素子と、を有し、
前記貫通電流検出部は、
前記二値化した信号が第1の値に遷移する場合の、前記第1インバータを流れる第1貫通電流を検出する第1貫通電流検出素子と、
前記二値化した信号が第2の値に遷移する場合の、前記第1インバータを流れる第2貫通電流を検出する第2貫通電流検出素子と、を含み、
前記第2インバータは、前記第1インバータの出力を反転して前記二値化した信号を出力する、
ことを特徴とする量子化器。 - 前記第1フィードバック素子群は、前記第1スイッチ素子がオフして前記第2スイッチ素子がオンし、前記第1貫通電流検出素子が前記第1貫通電流を検出したとき、前記第1インバータの入力における電荷を放電し、
前記第2フィードバック素子群は、前記第1スイッチ素子がオンして前記第2スイッチ素子がオフし、前記第2貫通電流検出素子が前記第2貫通電流を検出したとき、前記第1インバータの入力における電荷を充電する、
ことを特徴とする請求項5に記載の量子化器。 - 入力信号と基準信号のレベルを比較増幅する増幅器と、
前記増幅器の出力アナログ信号を入力して二値化した信号を出力する量子化器と、を有し、
前記量子化器は、
第1インバータと、
前記二値化した信号が第1の値に遷移する場合の、前記第1インバータを流れる第1貫通電流を検出する第1貫通電流検出素子と、
前記二値化した信号が第2の値に遷移する場合の、前記第1インバータを流れる第2貫通電流を検出する第2貫通電流検出素子と、
前記第1貫通電流または前記第2貫通電流に基づいて、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
ことを特徴とする比較回路。 - さらに、
前記二値化した信号に従って、前記入力信号と前記基準信号のレベルの差を広げるように、前記入力信号および前記基準信号の少なくとも一方のレベルを制御するヒステリシス生成部、を有する、
ことを特徴とする請求項7に記載の比較回路。 - 請求項7または請求項8の比較回路を含み、
前記比較回路は、前記入力信号のレベルが前記基準信号のレベルよりも高いときに前記二値化した信号を出力する、
ことを特徴とする半導体集積回路。
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