JP5034451B2

JP5034451B2 - 電流モードｄｃ−ｄｃコンバータ制御回路および電流モードｄｃ−ｄｃコンバータの制御方法

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Publication number: JP5034451B2
Application number: JP2006305333A
Authority: JP
Inventors: 守仁長谷川; 敬史松本; 竜太永井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-11-10
Filing date: 2006-11-10
Publication date: 2012-09-26
Anticipated expiration: 2026-11-10
Also published as: TW200822510A; JP2008125220A; TWI349415B; US20080111530A1; US7733074B2

Description

本発明は、電流モードＤＣ−ＤＣコンバータに関するものであって、特に、出力電圧の変動に対する高速応答性に優れた電流モードＤＣ−ＤＣコンバータに関するものである。

図３の特許文献１に開示されるＤＣ−ＤＣコンバータは、高周波数でオン・オフ可能なスイッチング素子をオン・オフ動作させて直流の入力電圧Ｖi nを直流の出力電圧Ｖo u tに変換するスイッチング電源部１１０と、このスイッチング電源部１１０における該スイッチング素子のオン・オフ動作を制御するための制御部１１２とで構成される。

制御部１１２は、誤差増幅器１１４と、スイッチング制御回路１１６と、バイアス電流選択回路１２２Ａと、抵抗分圧回路１４４とを含んでいる。さらに、誤差増幅器１１４は、演算増幅器からなる差動増幅器１３８と、この差動増幅器１３８内の各部にバイアス電流を供給する定電流源回路１４０と、差動増幅器１３８の出力端子とグランド電位との間に接続された出力回路１４２とを含んでいる。

差動増幅器１３８の内部には、入力電圧の差分電圧を生成する差動入力部や、この差動入力部から取り出された差分電圧を増幅する電圧増幅部等が含まれており、これらの各部が定電流源回路１４０からのバイアス電流Ｉの下で動作するようになっている。そして、バイアス電流Ｉが大きいほど、差動増幅器１３８の応答感度または応答速度が増大するようになっている。

定電流源回路１４０には並列接続された少なくとも２つの独立した定電流源回路１４０Ａ、１４０Ｂが含まれている。第１の定電流源１４０Ａは差動増幅器１３８内の各部に一定のバイアス電流ＩＡを定常的に供給する。第２の定電流源１４０Ｂは、後述するバイアス電流選択回路１２２Ａによるオン・オフ制御を受け、誤差増幅器１１４に第１の応答特性を持たせるときはオフ状態に保たれ、誤差増幅器１１４に第２の応答特性を持たせるときはオン状態に切り換えられる。

バイアス電流選択回路１２２Ａは、スイッチング電源部１１０で得られる抵抗分圧回路１４４からの帰還信号ＫＶｏｕｔを上限監視値ＡＭと比較して、定電流源回路１４０より差動増幅器１３８内の各部に供給するバイアス電流としてＫＶｏｕｔ≦ＡＭのときはＩＡを選択し（第２の定電流源１４０Ｂをオフ状態に保ち）、ＫＶｏｕｔ＞ＡＭのときは（ＩＡ＋ＩＢ）を選択する（第２の定電流源１４０Ｂをオン状態にする）ようになっている。

制御部１１２では、直流出力電圧Ｖo u tが上限監視値ＡＭの範囲を出たときは、制御系のスイッチング制御動作を停止させるのではなく、誤差増幅器１１４の応答特性を応答性の高いものに切り換えてスイッチング制御動作を続行させる。これにより、通常動作条件内で入力電圧が急激かつ大幅に変動しても、制御系の動作を停止させることなく迅速かつ的確に対応することができる。

その他このような技術に関するものとして特許文献２に開示されているものがある。
特開２００５−８６９９２号公報特開２００５−２８７１６５号公報

特許文献１に開示される技術では、直流出力電圧Ｖｏｕｔが上限監視値ＡＭの範囲を出たとき、誤差増幅器１１４の応答特性を、バイアス電流ＩＡから（ＩＡ＋ＩＢ）に切り換えることで、応答性の高いものに切り換えてスイッチング制御動作を行なっている。しかしながら、応答性の高いものにしたとしても応答性の傾きが数倍程度に変化するだけであり、出力電圧の急激な変化に十分対応できないおそれが生じ問題である。

本発明は前記背景技術に鑑みなされたものであり、出力電圧の変動に対する高速応答性に優れた電流モードＤＣ−ＤＣコンバータの制御回路、電流モードＤＣ−ＤＣコンバータおよびその制御方法を提供することを目的とする。

その解決手段は、コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータ制御回路であって、出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出する出力電圧検出部と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するピーク電流設定部とを備え、前記ピーク電流設定部は、前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記誤差増幅器の出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力する限界電圧出力部と、前記出力電圧検出部の検出結果に応じて、前記誤差増幅器と前記限界電圧出力部とを切替える切替部と、を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路である。

また、他の解決手段は、コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータであって、出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出する出力電圧検出部と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するピーク電流設定部とを備え、前記ピーク電流設定部は、前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記誤差増幅器の出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力する限界電圧出力部と、前記出力電圧検出部の検出結果に応じて、前記誤差増幅器と前記限界電圧出力部とを切替える切替部と、を含む電流モードＤＣ−ＤＣコンバータ制御回路を備えることを特徴とする電流モードＤＣ−ＤＣコンバータである。

さらに、他の解決手段は、コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータ制御方法であって、出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出するステップと、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するステップとを備え、前記ピーク電流設定値の設定のステップは、前記出力電圧の、前記目的電圧からの差電圧を増幅するステップと、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記増幅のステップにより出力される電圧における下限電圧値以下または上限電圧値以上の限界の電圧値を出力するステップと、前記出力電圧の検出のステップによる検出結果に応じて、前記増幅のステップと前記限界の電圧値の出力のステップとを切替えるステップと、を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ制御方法である。

本発明の電流モードＤＣ−ＤＣコンバータ制御回路、電流モードＤＣ−ＤＣコンバータおよびその制御方法では、出力電圧が目的電圧を挟んだ所定の電圧範囲内にない場合に、出力電圧の電圧レベルの高低に応じて、コイル電流のピーク電流設定値を、下限値または上限値に設定している。これにより、ピーク電流設定値を必要最小限の期間で設定することができる。

本発明によれば、出力電圧の変動に対する高速応答性に優れた電流モードＤＣ−ＤＣコンバータの制御回路、電流モードＤＣ−ＤＣコンバータおよびその制御方法を提供することが可能となる。

以下、本発明の電流モードＤＣ−ＤＣコンバータ制御回路、電流モードＤＣ−ＤＣコンバータおよびその制御方法について具体化した実施形態を図１〜図２に基づき図面を参照しつつ詳細に説明する。

（第１実施形態）
図１は第１実施形態にかかるＤＣ−ＤＣコンバータ１の構成を示す回路図である。降圧型のＤＣ−ＤＣコンバータ１は、メインスイッチング素子ＦＥＴ１と、同期スイッチング素子ＦＥＴ２と、メインスイッチング素子ＦＥＴ１に流れる電流を検知する、カレントミラー回路で構成される電流検知器ＩＳと、検知したメインスイッチング素子ＦＥＴ１の電流を電圧に変換する変換抵抗Ｒｓと、インダクタＬと、平滑コンデンサＣと、メインスイッチング素子ＦＥＴ１を駆動するメイン側ドライバＤＲＶ１と、同期スイッチング素子ＦＥＴ２を駆動する同期側ドライバＤＲＶ２と、制御部１０とを備えている。

出力端子（ＶＯＵＴ）には、図示されていない負荷が接続されると共に、負荷への電荷供給用に平滑コンデンサＣが接続されている。また、制御部１０においては、出力電圧ＶＯＵＴを検出するために、出力電圧ＶＯＵＴから接地電位に向って抵抗素子Ｒ２、Ｒ１が直列に接続されている。さらに、位相補償用の抵抗素子Ｒ５および容量素子Ｃ５が抵抗素子Ｒ２に並列に接続されている。

抵抗素子Ｒ２、Ｒ１の分圧点（ＶＭ１）は出力電圧ＶＯＵＴの検出点であり、誤差増幅器ＥＲＡの反転入力端子（−）に接続されている。誤差増幅器ＥＲＡの非反転入力端子（＋）には参照電圧Ｖｒｅｆが接続されている。誤差増幅器ＥＲＡの出力は、次段の比較器ＣＯＭＰ３の非反転入力端子（＋）に接続されている。比較器ＣＯＭＰ３の反転入力端子（−）には、電流検知器ＩＳで検知され、変換抵抗Ｒｓで変換された電流検出電圧ＶＳが入力される。電流検出電圧ＶＳとは、入力電圧ＶＩＮからメインスイッチング素子ＦＥＴ１を介してインダクタＬに入力される電流の検出信号を電圧に変換したものである。

また、誤差増幅器ＥＲＡの出力から反転入力端子（−）に向けて位相補償が形成されている。位相補償は、抵抗素子Ｒ６および容量素子Ｃ６が直列に接続され、それらに並列に容量素子Ｃ７が接続されたものと、これらを経由する帰還ループを開閉するスイッチＳＷ１とを経て誤差増幅器ＥＲＡの反転入力端子（−）、すなわち出力電圧ＶＯＵＴの検出点である抵抗素子Ｒ２、Ｒ１の分岐点（ＶＭ１）に接続されている。スイッチＳＷ１の開閉制御は、後述するウィンドウコンパレータの出力により行なわれる。

一方、出力電圧ＶＯＵＴは抵抗素子Ｒ２、Ｒ１と同抵抗値を有する抵抗素子Ｒ４、Ｒ３により分圧されている。抵抗素子Ｒ４、Ｒ３の分圧点（ＶＭ２）は抵抗素子Ｒ２、Ｒ１の分圧点（ＶＭ１）と同電位である。比較器ＣＯＭＰ１では、非反転端子（＋）に分圧点（ＶＭ２）が接続され、反転端子（−）に上限閾値電圧（Ｖｒｅｆ＋ΔＶ１）が接続されている。比較器ＣＯＭＰ２では、非反転端子（＋）に下限閾値電圧（Ｖｒｅｆ−ΔＶ１）が接続され、反転端子（−）に分圧点（ＶＭ２）が接続されている。比較器ＣＯＭＰ１および比較器ＣＯＭＰ２の出力はオアゲートＯＲ１の入力に接続されている。

これにより、オアゲートＯＲ１の出力において、ＶＭ２＞Ｖｒｅｆ＋ΔＶ１またはＶＭ２＜Ｖｒｅｆ−ΔＶ１の場合はハイレベル、Ｖｒｅｆ＋ΔＶ１≧ＶＭ２≧Ｖｒｅｆ−ΔＶ１の場合はローレベルが出力される。すなわち、比較器ＣＯＭＰ１、比較器ＣＯＭＰ２およびオアゲートＯＲ１は、分圧点電圧ＶＭ２が下限閾値電圧（Ｖｒｅｆ−ΔＶ１）から上限閾値電圧（Ｖｒｅｆ＋ΔＶ１）に至る範囲にあるときのみローレベルを出力するウィンドウコンパレータを構成している。

また、比較器ＣＯＭＰ４は、電流リミッタであり、電流検出電圧ＶＳが上限閾値電圧Ｖｔｈ以上になるとローレベルを出力する。さらに、比較器ＣＯＭＰ５は、誤差増幅器ＥＲＡの出力が下限閾値電圧Ｖｔｌ以上になるとアンドゲートＡＮＤ２を経て発振器ＯＳＣの出力をＲＳフリップフロップＦＦ１のセット端子（Ｓ）に伝達するようになる。

比較器ＣＯＭＰ３の出力は、アンドゲートＡＮＤ１を経て、ＲＳフリップフロップＦＦ１のリセット端子（／Ｒ）に接続されている。なお、アンドゲートＡＮＤ１の一端には、電流リミッタである比較器ＣＯＭＰ４の出力が接続されている。アンドゲートＡＮＤ１からのローレベルの信号によりＲＳフリップフロップＦＦ１の内容がリセットされる。また、ＲＳフリップフロップＦＦ１のセット端子（Ｓ）には、アンドゲートＡＮＤ２からの出力に応じてＲＳフリップフロップＦＦ１の内容がセットされ、出力端子（Ｓ）からハイレベルの出力信号が出力される。

駆動論理回路ＤＲＶＬでは、ＲＳフリップフロップＦＦ１からハイレベルかつ比較器ＣＯＭＰ５からハイレベルが入力されると、メイン側ドライバＤＲＶ１にハイレベルが、同期側ドライバＤＲＶ２にローレベルが出力される。なお、比較器ＣＯＭＰ５からの出力がローレベルになると、メイン側ドライバＤＲＶ１にローレベルが、同期側ドライバＤＲＶ２にハイレベルが出力される。

ＮＭＯＳ型のメインスイッチング素子ＦＥＴ１では、ドレイン端子が入力電圧ＶＩＮに、ソース端子がインダクタＬの一端子に接続されている。また、ＮＭＯＳ型の同期スイッチング素子ＦＥＴ２では、ドレイン端子がインダクタＬの一端子に接続され、ソース端子が接地電位に接続されている。インダクタＬの他端子は出力端子（ＶＯＵＴ）に接続されている。

上記の接続を有する第１実施形態のＤＣ−ＤＣコンバータ１は、いわゆる電流モードでスイッチング制御が行われる降圧型の同期整流式ＤＣ−ＤＣコンバータである。

メインスイッチング素子ＦＥＴ１が導通してインダクタＬの一端子が入力電圧ＶＩＮに接続されると、他端子の出力電圧ＶＯＵＴに比して大きな電圧が一端子に印加されることになり、端子間電圧差およびインダクタンス値により決定される所定の時間傾きでインダクタＬに流れる電流が増大する。インダクタＬに蓄積される電磁エネルギが増大すると共に平滑コンデンサＣおよび不図示の負荷に電力供給が行なわれる。メインスイッチング素子ＦＥＴ１が非導通となり、同期スイッチング素子ＦＥＴ２が導通となると、それまでに蓄積されているインダクタＬの電磁エネルギとの連続性の必要から、非導通直前の電流との電流値の連続性を有してインダクタＬに電流が流れ続ける。この電流は同期スイッチング素子ＦＥＴ２を介して供給されるので、インダクタＬの一端子は接地電位に略等しくなり、出力電圧ＶＯＵＴの他端子に比して低い電圧が印加されることとなる。これにより、負の時間傾きを有して電流が減少する。インダクタＬに蓄積されている電磁エネルギは、同期スイッチング素子ＦＥＴ２を介して流れる電流と共に、平滑コンデンサＣおよび不図示の負荷に放出される。

平滑コンデンサＣおよび不図示の負荷に電力供給しながら出力電圧ＶＯＵＴを所定の電圧値に維持するために、出力電圧ＶＯＵＴを分岐点（ＶＭ１）で検出して、メインスイッチング素子ＦＥＴ１および同期スイッチング素子ＦＥＴ２の導通・非導通のタイミングを調整する。分岐点（ＶＭ１）の検出電圧ＶＭ１が参照電圧Ｖｒｅｆに一致する状態で出力電圧ＶＯＵＴが目的電圧に等しくなる。ＤＣ−ＤＣコンバータ１では、出力電圧ＶＯＵＴが常時フィードバックされ、参照電圧Ｖｒｅｆを中心にして制御されることにより目的電圧を中心にした出力電圧ＶＯＵＴに定電圧化される。

アンドゲートＡＮＤ２からの出力信号によりＲＳフリップフロップＦＦ１がセットされ、Ｑ出力端子からハイレベル信号が出力されることにより、メインスイッチング素子ＦＥＴ１が導通を開始する。誤差増幅器ＥＲＡでは、抵抗素子Ｒ２、Ｒ１の分岐点（ＶＭ１）において分圧された検出電圧ＶＭ１が入力され、参照電圧Ｖｒｅｆからの検出電圧ＶＭ１の差電圧を誤差増幅して誤差増幅電圧ＶＥＲＡを出力する。誤差増幅電圧ＶＥＲＡは、検出電圧ＶＭ１が参照電圧Ｖｒｅｆに比して不足している場合に、その不足の程度に応じて高い電圧が出力される。比較器ＣＯＭＰ３では、誤差増幅電圧ＶＥＲＡを電流検出電圧ＶＳと比較して、電流検出電圧ＶＳが誤差増幅電圧ＶＥＲＡを超えるとローレベルのリセット信号を出力する。これにより、ＲＳフリップフロップＦＦ１はリセットされ、Ｑ出力端子からローレベルの信号が出力されることにより、メインスイッチング素子ＦＥＴ１は非導通となる。

メインスイッチング素子ＦＥＴ１の非導通タイミングは、誤差増幅電圧ＶＥＲＡの電圧レベルに電流検出電圧ＶＳが到達するタイミングで決定される。このタイミングでメインスイッチング素子ＦＥＴ１が非導通とされることから、メインスイッチング素子ＦＥＴ１を介してインダクタＬに入力されるピーク電流値が、目的電圧に対する出力電圧ＶＯＵＴの不足の程度に応じて決定されることとなる。すなわち、出力電圧ＶＯＵＴの、目的電圧からの不足分が僅少の場合には、検出電圧ＶＭ１と参照電圧Ｖｒｅｆとの差電圧も僅少となり、この差電圧を誤差増幅した誤差増幅電圧ＶＥＲＡの電圧レベルも低くなる。小さな電流検出電圧ＶＳにおいて比較器ＣＯＭＰ３の出力電圧がローレベルに反転して、メインスイッチング素子ＦＥＴ１が非導通となる。インダクタＬに入力されるピーク電流は小さいものとなる。出力電圧ＶＯＵＴが、目的電圧から大きく低下している場合には、検出電圧ＶＭ１の参照電圧Ｖｒｅｆからの不足分も大きくなり、この差電圧を誤差増幅した誤差増幅電圧ＶＥＲＡの電圧レベルは高い電圧レベルとなる。大きな電流検出電圧ＶＳに至って比較器ＣＯＭＰ３の出力電圧がローレベルに反転して、メインスイッチング素子ＦＥＴ１が非導通となる。インダクタＬに入力されるピーク電流は大きなものとなる。

アンドゲートＡＮＤ２からＲＳフリップフロップＦＦ１のＳ端子に入力される信号は、発振器ＯＳＣから出力される所定周期のクロック信号に基づいて生成されるパルス信号である。電流モードのスイッチングレギュレータでは、発振器ＯＳＣから出力されるパルス信号の周期毎に出力電圧ＶＯＵＴの不足分に応じてインダクタＬに入力されるピーク電流が制御されることにより制御が行われる。

さて、誤差増幅器ＥＲＡの出力から反転入力端子（−）には、スイッチＳＷ１が導通される際に、抵抗素子Ｒ６、容量素子Ｃ６および容量素子Ｃ７を介して構成される位相補償は、ＤＣ−ＤＣコンバータ等のフィードバック制御が行われる制御系において一般的に採用される回路構成である。反転入力端子（−）への検出電圧ＶＭ１の急激な変化に対して出力から負帰還をかけることにより、急激な過渡応答をある程度抑制して制御系の安定を図ることを目的としている。しかしながら、位相補償は、誤差増幅電圧ＶＥＲＡが検出電圧ＶＭ１の変化を妨げる方向に働くため、過度な負帰還は出力電圧ＶＯＵＴの急激な変化に対する出力電圧ＶＯＵＴの回復動作を抑制することにもなりかねない。系の安定性を維持するための過渡応答特性を犠牲にせざるを得ない場合がある。

また、高速応答性を極限まで追及すると誤差増幅器ＥＲＡの入出力間に位相補償を備えない構成とすることが考えられる。この場合には、誤差増幅器ＥＲＡに入力される検出電圧ＶＭ１の参照電圧Ｖｒｅｆからの差電圧を、誤差増幅器ＥＲＡのゲインで誤差増幅することができる。しかしながら、負帰還されない大きなゲインで誤差増幅してしまうと、検出電圧ＶＭ１から出力電圧ＶＯＵＴに至り再び検出電圧ＶＭ１に戻る、系のフィードバック制御において、制御系が安定せず発振してしまうこととなる。

そこで、第１実施形態のＤＣ−ＤＣコンバータ１では、位相補償を設けない誤差増幅器ＥＲＡのゲインを利用する高速応答性と、位相補償を備えることによる制御系の安定性を両立するために、位相補償を開閉するスイッチＳＷ１を備えている。

スイッチＳＷ１は、公知のアナログスイッチで構成され、比較器ＣＯＭＰ１、ＣＯＭＰ２およびオアゲートＯＲ１からなるウィンドウコンパレータの出力値により制御される。オアゲートＯＲ１の出力値、すなわち、ウィンドウコンパレータの出力値がハイレベルの場合にはスイッチＳＷ１は開かれ、ウィンドウコンパレータの出力値がローレベルの場合にはＳＷ１は閉じられる。

これにより、ＶＭ２＞Ｖｒｅｆ＋ΔＶ１またはＶＭ２＜Ｖｒｅｆ−Δ１のように目的電圧がΔＶ１の範囲で外れた場合には、位相補償を設けない誤差増幅器ＥＲＡのゲインを利用する高速応答が行なわれ、Ｖｒｅｆ＋ΔＶ１≧ＶＭ２≧Ｖｒｅｆ−ΔＶ１の場合には、位相補償を備えて安定して制御が行われることになる。

以上詳細に説明したとおり、第１実施形態にかかるＤＣ−ＤＣコンバータ制御回路、ＤＣ−ＤＣコンバータおよびその制御方法によれば、出力電圧が目的電圧を挟んだ所定の電圧範囲内にない場合に、出力電圧の電圧レベルの高低に応じて、コイル電流のピーク電流設定値を、下限値または上限値に設定している。これにより、ピーク電流設定値を必要最小限の期間で設定することができる。

また、第１実施形態にかかるＤＣ−ＤＣコンバータ１では、出力電圧ＶＯＵＴの目的電圧からの差電圧を増幅する誤差増幅器ＥＲＡと、誤差増幅器ＥＲＡの入出力間に接続され、制御系の動作状態の安定化を図る位相補償（抵抗素子Ｒ６、容量素子Ｃ６および容量素子Ｃ７）と、出力電圧ＶＯＵＴが目的電圧を挟んだ所定の電圧範囲にない場合に位相補償を、誤差増幅器から切り離すスイッチＳＷ１を備えて、コイル電流のピーク電流設定値の設定が行なわれている。これにより、位相補償を設けない誤差増幅器ＥＲＡのゲインを利用する高速応答性と、位相補償を備えることによる制御系の安定性を両立することができる。

さらに、第１実施形態にかかるＤＣ−ＤＣコンバータ１では、分圧点電圧ＶＭ２が所定の電圧範囲である上限閾値電圧（Ｖｒｅｆ＋ΔＶ１）よりも高電圧であることを判別する比較器ＣＯＭＰ１と、分圧点電圧ＶＭ２が所定の電圧範囲である下限閾値電圧（Ｖｒｅｆ−ΔＶ１）よりも低電圧であることを判別する比較器ＣＯＭＰ２と、比較器ＣＯＭＰ１からの出力信号および比較器ＣＯＭＰ２からの出力信号の論理和をとるオアゲートＯＲ１を備えて、出力電圧ＶＯＵＴが目的電圧を挟んだ所定の電圧範囲にあるか否かが検知されている。これにより、容易な回路構成で出力電圧ＶＯＵＴが目的電圧を挟んだ所定の電圧範囲にあるか否かを検知することができる。

（第２実施形態）
図２は第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａの構成を示す回路図である。第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａは、第１実施形態にかかるＤＣ−ＤＣコンバータ１における制御部１０が制御部１０Ａとなった部分が異なる。従って、異なる部分を中心に説明し、同様の部分はその説明を簡略化または省略する。

第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａの制御部１０Ａでは、スイッチＳＷ１が削除され、誤差増幅器ＥＲＡでは常に位相補償を備える状態となっている。スイッチＳＷ１の削除に代わり、比較器ＣＯＭＰ３の非反転入力端子（＋）への接続を誤差増幅器ＥＲＡの出力もしくは比較器ＣＯＭＰ２の出力のうちから切り換えるスイッチＳＷ２を備えている。

スイッチＳＷ２は、比較器ＣＯＭＰ１，ＣＯＭＰ２およびオアゲートＯＲ１からなるウィンドウコンパレータの出力により切り換えられる。ウィンドウコンパレータの出力が、ローレベルの場合は誤差増幅器ＥＲＡの出力が選択され、ハイレベルの場合は比較器ＣＯＭＰ２の出力が選択される。

これにより、ＶＭ２＞Ｖｒｅｆ＋ΔＶ１またはＶＭ２＜Ｖｒｅｆ−Δ１のように目的電圧がΔＶ１の範囲で外れた場合には、比較器ＣＯＭＰ２のゲインを利用する高速応答が行なわれ、Ｖｒｅｆ＋ΔＶ１≧ＶＭ２≧Ｖｒｅｆ−ΔＶ１の場合には、位相補償を備えて安定して制御が行われることになる。

第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａでは、出力電圧ＶＯＵＴの目的電圧からの差電圧を増幅する誤差増幅器ＥＲＡと、出力電圧が目的電圧を挟んだ所定の電圧範囲内にない場合に、出力電圧ＶＯＵＴの電圧レベルの高低に応じて、誤差増幅器ＥＲＡの出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力する限界電圧出力部と、ウィンドウコンパレータの検出結果に応じて、誤差増幅器ＥＲＡと限界電圧出力部とを切り換えるスイッチＳＷ２を備えて、コイル電流のピーク電流設定値の設定が行なわれている。これにより、位相補償を設けない誤差増幅器ＥＲＡのゲインを利用する高速応答性と、位相補償を備えることによる制御系の安定性を両立することができる。

また、第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａでは、分圧点電圧ＶＭ２が所定の電圧範囲である上限閾値電圧（Ｖｒｅｆ＋ΔＶ１）よりも高電圧であることを判別する比較器ＣＯＭＰ１と、分圧点電圧ＶＭ２が所定の電圧範囲である下限閾値電圧（Ｖｒｅｆ−ΔＶ１）よりも低電圧であることを判別する比較器ＣＯＭＰ２と、比較器ＣＯＭＰ１からの出力信号および比較器ＣＯＭＰ２からの出力信号の論理和をとるオアゲートＯＲ１を備えて、出力電圧ＶＯＵＴが目的電圧を挟んだ所定の電圧範囲にあるか否かが検知されている。これにより、容易な回路構成で出力電圧ＶＯＵＴが目的電圧を挟んだ所定の電圧範囲にあるか否かを検知することができる。

さらに、第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａでは、比較器ＣＯＭＰ２は、限界電圧出力部を兼ねている。これにより、より簡易な回路構成にすることができる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、降圧型ＤＣ−ＤＣコンバータの場合を例に説明したが、本発明はこれに限定されるものではなく、昇圧型ＤＣ−ＤＣコンバータやその他のタイプのＤＣ−ＤＣコンバータに対しても同様に適用することができる。

なお、ＤＣ−ＤＣコンバータ１は、電流モードＤＣ−ＤＣコンバータの一例、ＤＣ−ＤＣコンバータ１Ａは、電流モードＤＣ−ＤＣコンバータの一例、比較器ＣＯＭＰ１，ＣＯＭＰ２およびオアゲートＯＲ１からなるウィンドウコンパレータは出力電圧検出部の一例、誤差増幅器ＥＲＡ、抵抗素子Ｒ６、容量素子Ｃ６、容量素子Ｃ７、スイッチＳＷ１はピーク電流設定部の一例、抵抗素子Ｒ６、容量素子Ｃ６、容量素子Ｃ７は位相補償の一例、スイッチＳＷ１はスイッチ部の一例である。また、比較器ＣＯＭＰ１は第１コンパレータの一例、比較器ＣＯＭＰ２は第２コンパレータの一例、比較器ＣＯＭＰ２は限界電圧出力部の一例である。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータ制御回路であって、出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出する出力電圧検出部と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するピーク電流設定部と、を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
（付記２）請求項１に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、前記ピーク電流設定部は、前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、前記誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償と、前記出力電圧が前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記位相補償を、前記誤差増幅器から切り離すスイッチ部と、を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
（付記３）請求項２に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、前記出力電圧検出部は、前記所定の電圧範囲の上限電圧値より高電圧であることを判別する第１コンパレータと、前記所定の電圧範囲の下限電圧値より低電圧であることを判別する第２コンパレータと、前記第１コンパレータからの出力信号および前記第２コンパレータからの出力信号の論理和をとるオアゲートと、を含むことを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
（付記４）請求項１に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、前記ピーク電流設定部は、前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記誤差増幅器の出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力する限界電圧出力部と、前記出力電圧検出部の検出結果に応じて、前記誤差増幅器と前記限界電圧出力部とを切替える切替部と、を含むことを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
（付記５）請求項４に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、前記出力電圧検出部は、前記所定の電圧範囲の上限電圧値より高電圧であることを判別する第１コンパレータと、前記所定の電圧範囲の下限電圧値より低電圧であることを判別する第２コンパレータと、前記第１コンパレータからの出力信号および前記第２コンパレータからの出力信号の論理和をとるオアゲートと、を含むことを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
（付記６）請求項５に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、前記第２コンパレータは、前記限界電圧出力部を兼ねることを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
（付記７）請求項１乃至請求項６のうちいずれか一項に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、前記誤差増幅器の出力、または／および前記限界電圧出力部の出力は、前記コイル電流のピーク値を設定することを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
（付記８）コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータであって、出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出する出力電圧検出部と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するピーク電流設定部と、を含む電流モードＤＣ−ＤＣコンバータ制御回路を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ。
（付記９）請求項８に記載の電流モードＤＣ−ＤＣコンバータであって、前記ピーク電流設定部は、前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、前記誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償と、前記出力電圧が前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記位相補償を、前記誤差増幅器から切り離すスイッチ部と、を含むことを特徴とする電流モードＤＣ−ＤＣコンバータ。
（付記１０）請求項８に記載の電流モードＤＣ−ＤＣコンバータであって、前記ピーク電流設定部は、前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記誤差増幅器の出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力する限界電圧出力部と、前記出力電圧検出部の検出結果に応じて、前記誤差増幅器と前記限界電圧出力部とを切替える切替部と、を含むことを特徴とする電流モードＤＣ−ＤＣコンバータ。
（付記１１）コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータ制御方法であって、出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出するステップと、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するステップと、を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ制御方法。
（付記１２）請求項１１に記載の電流モードＤＣ−ＤＣコンバータ制御方法であって、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するステップは、前記出力電圧の、前記目的電圧からの差電圧を増幅するステップと、前記差電圧を増幅するステップの入出力間に接続され、制御系の動作状態の安定化を図るステップと、前記出力電圧が前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記位相補償を、前記誤差増幅器から切り離すステップと、を含むことを特徴とする電流モードＤＣ−ＤＣコンバータ制御方法。
（付記１３）請求項１１に記載の電流モードＤＣ−ＤＣコンバータ制御方法であって、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するステップは、前記出力電圧の、前記目的電圧からの差電圧を増幅するステップと、前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記誤差増幅器の出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力するステップと、前記出力電圧検出部の検出結果に応じて、前記誤差増幅器と前記限界電圧出力部とを切替えるステップと、を含むことを特徴とする電流モードＤＣ−ＤＣコンバータ制御方法。

第１実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。第２実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。従来技術のＤＣ−ＤＣコンバータの構成を示す回路図である。

１、１ＡＤＣ−ＤＣコンバータ
１０、１０Ａ制御部
Ｃ平滑コンデンサ
ＣＯＭＰ１、ＣＯＭＰ２比較器
ＥＲＡ誤差増幅器
ＦＥＴ１メインスイッチング素子
ＦＥＴ２同期スイッチング素子
ＦＦ１ＲＳフリップフロップ
ＩＳ電流検知器
Ｌインダクタ
ＯＲ１オアゲート
ＳＷ１、ＳＷ２スイッチ
ＶＥＲＡ誤差増幅電圧
ＶＭ１検出電圧
ＶＭ２分圧点電圧
ＶＯＵＴ出力電圧
ＶＳ電流検出電圧
Ｖｒｅｆ参照電圧

Claims

コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータ制御回路であって、
出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出する出力電圧検出部と、
前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するピーク電流設定部とを備え、
前記ピーク電流設定部は、
前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、
前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記誤差増幅器の出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力する限界電圧出力部と、
前記出力電圧検出部の検出結果に応じて、前記誤差増幅器と前記限界電圧出力部とを切替える切替部と、
を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
請求項１に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、
前記出力電圧検出部は、
前記所定の電圧範囲の上限電圧値より高電圧であることを判別する第１コンパレータと、
前記所定の電圧範囲の下限電圧値より低電圧であることを判別する第２コンパレータと、
前記第１コンパレータからの出力信号および前記第２コンパレータからの出力信号の論理和をとるオアゲートと、
を含む
ことを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
請求項２に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、
前記第２コンパレータは、前記限界電圧出力部を兼ねる
ことを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
請求項１乃至請求項３のうちいずれか一項に記載の電流モードＤＣ−ＤＣコンバータ制御回路であって、
前記誤差増幅器の出力、または／および前記限界電圧出力部の出力は、前記コイル電流のピーク値を設定する
ことを特徴とする電流モードＤＣ−ＤＣコンバータ制御回路。
コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータであって、
出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出する出力電圧検出部と、
前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するピーク電流設定部とを備え、
前記ピーク電流設定部は、
前記出力電圧の、前記目的電圧からの差電圧を増幅する誤差増幅器と、
前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記誤差増幅器の出力電圧における下限電圧値以下または上限電圧値以上の電圧値を出力する限界電圧出力部と、
前記出力電圧検出部の検出結果に応じて、前記誤差増幅器と前記限界電圧出力部とを切替える切替部と、
を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ。
コイル電流のピーク値を制御する電流モードＤＣ−ＤＣコンバータ制御方法であって、
出力電圧が、目的電圧を挟んだ所定の電圧範囲内にあるか否かを検出するステップと、
前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記コイル電流のピーク電流設定値を、下限値または上限値に設定するステップとを備え、
前記ピーク電流設定値の設定のステップは、
前記出力電圧の、前記目的電圧からの差電圧を増幅するステップと、
前記出力電圧が、前記目的電圧を挟んだ前記所定の電圧範囲内にない場合に、前記出力電圧の電圧レベルの高低に応じて、前記増幅のステップにより出力される電圧における下限電圧値以下または上限電圧値以上の限界の電圧値を出力するステップと、
前記出力電圧の検出のステップによる検出結果に応じて、前記増幅のステップと前記限界の電圧値の出力のステップとを切替えるステップと、
を備えることを特徴とする電流モードＤＣ−ＤＣコンバータ制御方法。