JP2009295961A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】2つのチップ1、21それぞれに縦型パワーMOSFETを作り込んでおき、2つのチップ1、21を互いに裏面同士が接続されるように貼り合せることで、一体化する。具体的には、Pチャネル型のパワーMOSFETとNチャネル型のパワーMOSFETとが互いのドレイン同士を電気的に接続した構造とする。このような構成とすれば、各半導体素子の間にリードフレームを配置した構造ではないため、その分、半導体装置の小型化を図ることができる。
【選択図】図1
Description
請求項5に記載の半導体装置を製造することができる。
本発明の第1実施形態について説明する。図1は、本実施形態にかかる半導体装置の断面図である。また、図2は、図1に示す半導体装置の等価回路図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態のように第1、第2チップ1、21に対してPチャネル型のパワーMOSFETとNチャネル型のパワーMOSFETを形成するのではなく、第1、第2チップ1、21に共にPチャネル型のパワーMOSFETを形成したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態の半導体装置も、第1実施形態のように第1、第2チップ1、21に対してPチャネル型のパワーMOSFETとNチャネル型のパワーMOSFETを形成するのではなく、第1チップ1に対してNチャネル型のIGBTを形成し、第2チップ21に対してNチャネル型のパワーMOSFETを形成したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態の半導体装置は、第1チップ1を電子回路もしくは回路配線が形成された回路チップとし、第2チップ21に形成されたNチャネル型のパワーMOSFETと第1チップ1内の電子回路もしくは回路配線の所望箇所とをリードフレーム無しで接続したものである。なお、本実施形態では、第2チップ21のうちソース電極30やゲート配線31が形成された方の表面を第1チップ1側に向けて配置していること、および、アップドレイン構造としていないこと以外は、基本的に第1実施形態に示したNチャネル型のパワーMOSFETと同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態の半導体装置も、第1チップ1を電子回路もしくは回路配線が形成される回路チップとし、第2チップ21に形成されたNチャネル型のパワーMOSFETと回路チップとをリードフレーム無しで接続したものであるが、さらに回路チップに対しても縦型半導体素子を内蔵させた構造としている。なお、本実施形態では、第1チップ1のうちの縦型半導体素子以外については、基本的に第4実施形態と同様であるため、第4実施形態と異なる部分についてのみ説明する。
(1)上記各実施形態において半導体装置の構造について説明したが、各半導体装置に対する外部接続用端子の接続形態については様々な形態が考えられる。
2、51 P+型シリコン基板
4 N型チャネル層
5 P+型ソース領域
8、28、58 ゲート電極
13 表面ドレイン電極
14、34 裏面ドレイン電極
21 第2チップ
22 N+型シリコン基板
24 P型チャネル層
25 N+型ソース領域
30 ソース電極
40 導体部材
41、42 第1、第2ウェハ
41a、42a 貫通穴
54 P型チャネル層
55 N+型エミッタ領域
60 エミッタ電極
62 裏面コレクタ電極
Claims (15)
- 第1導電型の第1半導体基板(2)および前記第1半導体基板(2)の上に形成された第1導電型のドリフト層(3)を備え、前記ドリフト層(3)のセル部において、前記ドリフト層(3)の表層部に形成された第2導電型のチャネル層(4)と、前記チャネル層(4)の表層部に形成された第1導電型のソース領域(5)と、前記チャネル層(4)のうち前記ソース領域(5)と前記ドリフト層(3)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜(7)に対して前記チャネル領域と反対側に配置されたゲート電極(8)と、前記ソース領域(5)および前記チャネル層(4)と電気的に接続されたソース電極(10)と、前記第1半導体基板(2)の裏面に形成された裏面ドレイン電極(14)と、を有してなる第1導電型チャネルのパワーMOSFETが形成された第1チップ(1)と、
第2導電型の第2半導体基板(22)および前記第2半導体基板(22)の上に形成された第2導電型のドリフト層(23)を備え、前記ドリフト層(23)のセル部において、前記ドリフト層(23)の表層部に形成された第1導電型のチャネル層(24)と、前記チャネル層(24)の表層部に形成された第2導電型のソース領域(25)と、前記チャネル層(24)のうち前記ソース領域(25)と前記ドリフト層(23)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(27)と、前記ゲート絶縁膜(27)に対して前記チャネル領域と反対側に配置されたゲート電極(28)と、前記ソース領域(25)および前記チャネル層(24)と電気的に接続されたソース電極(30)と、前記第2半導体基板(22)の裏面に形成された裏面ドレイン電極(34)と、を有してなる第2導電型チャネルのパワーMOSFETが形成された第2チップ(21)と、を備え、
前記第1、第2チップ(1、21)が互いの前記裏面ドレイン電極(14、34)が向かい合わされ、導体材料(40)を介して電気的に接合されることにより一体化されていることを特徴とする半導体装置。 - 前記第1チップ(1)は、前記ドリフト層(3)の表面から前記第1半導体基板(2)に達し、前記ドリフト層(3)よりも高濃度な第1導電型のコンタクト領域(12)が形成されていると共に、前記ドリフト層(3)の表面側において前記コンタクト領域(12)と電気的に接続される表面ドレイン電極(13)が形成されたアップドレイン構造とされ、
前記第2チップ(21)は、前記ドリフト層(23)の表面から前記第2半導体基板(22)に達し、前記ドリフト層(23)よりも高濃度な第2導電型のコンタクト領域(32)が形成されていると共に、前記ドリフト層(23)の表面側において前記コンタクト領域(32)と電気的に接続される表面ドレイン電極(33)が形成されたアップドレイン構造とされていることを特徴とする請求項1に記載の半導体装置。 - 前記第1チップ(1)の前記ドリフト層(3)上に形成された第1リードフレーム(103)と、
前記第2チップ(21)の前記ドリフト層(23)上に形成された第2リードフレーム(106)と、
前記第1チップ(1)の端面および前記第2チップ(21)の端面と接し、前記第1チップ(1)に備えられた前記裏面ドレイン電極(14)と前記第2チップ(21)に備えられた前記裏面ドレイン電極(34)とに電気的に接続されると共に、前記第1、第2リードフレーム(103、106)とを接続する接続部(107)と、を備えていることを特徴とする請求項1に記載の半導体装置。 - 第1導電型の第1半導体基板(2)および前記第1半導体基板(2)の上に形成された第1導電型のドリフト層(3)を備え、前記ドリフト層(3)のセル部において、前記ドリフト層(3)の表層部に形成された第2導電型のチャネル層(4)と、前記チャネル層(4)の表層部に形成された第1導電型のソース領域(5)と、前記チャネル層(4)のうち前記ソース領域(5)と前記ドリフト層(3)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜(7)に対して前記チャネル領域と反対側に配置されたゲート電極(8)と、前記ソース領域(5)および前記チャネル層(4)と電気的に接続されたソース電極(10)と、前記第1半導体基板(2)の裏面に形成された裏面ドレイン電極(14)と、を有してなる第1導電型チャネルのパワーMOSFETが形成された第1チップ(1)と、
第1導電型の第2半導体基板(2)および前記第2半導体基板(2)の上に形成された第1導電型のドリフト層(3)を備え、前記ドリフト層(3)のセル部において、前記ドリフト層(3)の表層部に形成された第2導電型のチャネル層(4)と、前記チャネル層(4)の表層部に形成された第1導電型のソース領域(5)と、前記チャネル層(4)のうち前記ソース領域(5)と前記ドリフト層(3)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜(7)に対して前記チャネル領域と反対側に配置されたゲート電極(8)と、前記ソース領域(5)および前記チャネル層(4)と電気的に接続されたソース電極(10)と、前記第1半導体基板(2)の裏面に形成された裏面ドレイン電極(14)と、を有してなる第1導電型チャネルのパワーMOSFETが形成された第2チップ(21)と、を備え、
前記第1チップ(1)の前記裏面ドレイン電極(14)と前記第2チップ(21)の前記ソース電極(10)が向かい合わされ、導体材料(40)を介して電気的に接合されることにより一体化されていることを特徴とする半導体装置。 - 前記第2チップ(21)には、前記セル部から離れた位置において、前記ドリフト層(3)の上に前記ゲート電極(8)と電気的に接続されるゲート配線(11)が備えられ、該ゲート配線(11)が前記第1チップ(1)から露出されるように、前記第1チップ(1)と前記第2チップ(21)とがずらして接合されていることを特徴とする請求項4に記載の半導体装置。
- 第1導電型の第1半導体基板(51)および前記第1半導体基板(51)の上に形成された第2導電型のドリフト層(53)を備え、前記ドリフト層(53)のセル部において、前記ドリフト層(53)の表層部に形成された第1導電型のチャネル層(54)と、前記チャネル層(54)の表層部に形成された第2導電型のエミッタ領域(55)と、前記チャネル層(54)のうち前記エミッタ領域(55)と前記ドリフト層(53)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(57)と、前記ゲート絶縁膜(57)に対して前記チャネル領域と反対側に配置されたゲート電極(58)と、前記エミッタ領域(55)および前記チャネル層(54)と電気的に接続されたエミッタ電極(60)と、前記第1半導体基板(51)の裏面に形成された裏面コレクタ電極(62)と、を有してなる第2導電型チャネルのIGBTが形成された第1チップ(1)と、
第2導電型の第2半導体基板(22)および前記第2半導体基板(22)の上に形成された第2導電型のドリフト層(23)を備え、前記ドリフト層(23)のセル部において、前記ドリフト層(23)の表層部に形成された第1導電型のチャネル層(24)と、前記チャネル層(24)の表層部に形成された第2導電型のソース領域(25)と、前記チャネル層(24)のうち前記ソース領域(25)と前記ドリフト層(23)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(27)と、前記ゲート絶縁膜(27)に対して前記チャネル領域と反対側に配置されたゲート電極(28)と、前記ソース領域(25)および前記チャネル層(24)と電気的に接続されたソース電極(30)と、前記第2半導体基板(22)の裏面に形成された裏面ドレイン電極(34)と、を有してなる第2導電型チャネルのパワーMOSFETが形成された第2チップ(21)と、を備え、
前記第1チップ(1)の前記エミッタ電極(60)と前記第2チップ(21)の前記ソース電極(30)が向かい合わされ、導体材料(40)を介して電気的に接合されることにより一体化されていることを特徴とする半導体装置。 - 前記第1チップ(1)には、前記セル部から離れた位置において、前記ドリフト層(53)の上に前記ゲート電極(58)と電気的に接続されるゲート配線(61)が備えられ、
前記第2チップ(21)には、前記セル部から離れた位置において、前記ドリフト層(23)の上に前記ゲート電極(28)と電気的に接続されるゲート配線(31)が備えられ、
前記第1チップ(1)の前記ゲート配線(61)が前記第2チップ(21)から露出され、かつ、前記第2チップ(21)の前記ゲート配線(31)が前記第1チップ(1)から露出されるように、前記第1チップ(1)と前記第2チップ(21)とがずらして接合されていることを特徴とする請求項6に記載の半導体装置。 - 第1もしくは第2導電型の第1半導体基板(2、70)に電子回路もしくは回路配線を形成した回路チップを構成する第1チップ(1)と、
第2導電型の第2半導体基板(22)および前記第2半導体基板(22)の上に形成された第2導電型のドリフト層(23)を備え、前記ドリフト層(23)のセル部において、前記ドリフト層(23)の表層部に形成された第1導電型のチャネル層(24)と、前記チャネル層(24)の表層部に形成された第2導電型のソース領域(25)と、前記チャネル層(24)のうち前記ソース領域(25)と前記ドリフト層(23)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(27)と、前記ゲート絶縁膜(27)に対して前記チャネル領域と反対側に配置されたゲート電極(28)と、前記ソース領域(25)および前記チャネル層(24)と電気的に接続されたソース電極(30)と、前記第2半導体基板(22)の裏面に形成された裏面ドレイン電極(34)と、を有してなる第2導電型チャネルのパワーMOSFETが形成された第2チップ(21)と、を備え、
前記第1チップ(1)の裏面と第2チップ(21)の前記裏面ドレイン電極(34)が向かい合わされ、導体材料(81)を介して電気的に接合されることにより一体化されていることを特徴とする半導体装置。 - 前記第1半導体基板(70)は第1導電型の基板で構成され、
前記第1チップ(1)には、前記第1半導体基板(70)のうち前記第2チップ(21)側の表層部に形成された第2導電型のソース領域(76)およびドレイン領域(77)と、前記ソース領域(76)および前記ドレイン領域(77)の間をチャネル領域として、該チャネル領域の表面にゲート絶縁膜(78)を介して形成されたゲート電極(79)とを有する横型MOSFETが形成されており、
前記第2チップ(21)には、前記ゲート電極(28)に電気的に接続されるゲート配線(31)が備えられ、該ゲート配線(31)が接合材料(82)を介して前記第1チップ(1)に形成されたドレイン領域(77)と電気的に接続されていることを特徴とする請求項8に記載の半導体装置。 - 前記第1半導体基板(2、70)は第1導電型の基板で構成され、
前記第1チップ(1)は、前記第1半導体基板(2、70)の上に形成された第1導電型のドリフト層(3)を有し、前記ドリフト層(3)の表層部に形成された第2導電型のチャネル層(4)と、前記チャネル層(4)の表層部に形成された第1導電型のソース領域(5)と、前記チャネル層(4)のうち前記ソース領域(5)と前記ドリフト層(3)との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜(7)に対して前記チャネル領域と反対側に配置されたゲート電極(8)と、前記ソース領域(5)および前記チャネル層(4)と電気的に接続されたソース電極(10)と、前記第1半導体基板(2)の裏面に形成された裏面ドレイン電極を構成する電極(72)と、を有してなる第1導電型チャネルの縦型MOSFETを備え、
前記第2チップ(21)には、前記ゲート電極(28)に電気的に接続されるゲート配線(31)が備えられ、該ゲート配線(31)が接合材料(82)を介して前記第1チップ(1)に形成された前記裏面ドレイン電極を構成する電極(72)と電気的に接続されていることを特徴とする請求項8に記載の半導体装置。 - 請求項1ないし3のいずれか1つに記載の半導体装置の製造方法であって、
前記第1チップ(1)を複数個形成するための第1ウェハ(41)と、前記第2チップ(21)を複数個形成するための第2ウェハ(42)とを用意する工程と、
前記第1ウェハ(41)に対して前記第1導電型チャネルのパワーMOSFETを作り込む工程と、
前記第2ウェハ(42)に対して前記第2導電型チャネルのパワーMOSFETを作り込む工程と、
前記第1ウェハ(41)と前記第2ウェハ(42)とを、互いの前記裏面ドレイン電極(14、34)を対向させ、導体部材(40)を介して電気的に接合することにより、前記第1、第2ウェハ(41、42)を一体化する工程と、
一体化した前記第1ウェハ(41)および前記第2ウェハ(42)をダイシングカットしてチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 請求項4または5に記載の半導体装置の製造方法であって、
前記第1チップ(1)を複数個形成するための第1ウェハ(41)と、前記第2チップ(21)を複数個形成するための第2ウェハ(42)とを用意する工程と、
前記第1ウェハ(41)に対して前記第1導電型チャネルのパワーMOSFETを作り込む工程と、
前記第2ウェハ(42)に対して前記第1導電型チャネルのパワーMOSFETを作り込む工程と、
前記第1ウェハ(41)の前記裏面ドレイン電極(14)と前記第2ウェハ(42)の前記ソース電極(30)を対向させ、導体部材(40)を介して電気的に接合することにより、前記第1、第2ウェハ(41、42)を一体化する工程と、
一体化した前記第1ウェハ(41)および前記第2ウェハ(42)をダイシングカットしてチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法であって、
前記第1チップ(1)を複数個形成するための第1ウェハ(41)と、前記第2チップ(21)を複数個形成するための第2ウェハ(42)とを用意する工程と、
前記第1ウェハ(41)に対して前記第1導電型チャネルのパワーMOSFETを作り込む工程と、
前記第2ウェハ(42)に対して前記第1導電型チャネルのパワーMOSFETを作り込む工程と、
前記第1ウェハ(41)に対し、前記第2ウェハ(42)に形成された前記ゲート配線(11)が配置される場所に貫通穴(41a)を形成する工程と、
前記第1ウェハ(41)と前記第2ウェハ(42)とを、前記第1ウェハ(41)に形成した前記貫通孔(41a)に前記第2ウェハ(42)に形成された前記ゲート配線(11)が配置されるようにしつつ、前記第1ウェハ(41)の前記裏面ドレイン電極(14)と前記第2ウェハ(42)の前記ソース電極(30)を対向させ、導体部材(40)を介して電気的に接合することにより、前記第1、第2ウェハ(41、42)を一体化する工程と、
一体化した前記第1ウェハ(41)および前記第2ウェハ(42)をダイシングカットしてチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 請求項6または7に記載の半導体装置の製造方法であって、
前記第1チップ(1)を複数個形成するための第1ウェハ(41)と、前記第2チップ(21)を複数個形成するための第2ウェハ(42)とを用意する工程と、
前記第1ウェハ(41)に対して前記第2導電型チャネルのIGBTを作り込む工程と、
前記第2ウェハ(42)に対して前記第2導電型チャネルのパワーMOSFETを作り込む工程と、
前記第1チップ(1)の前記エミッタ電極(60)と前記第2チップ(21)の前記ソース電極(10)を対向させ、導体部材(40)を介して電気的に接合することにより、前記第1、第2ウェハ(41、42)を一体化する工程と、
一体化した前記第1ウェハ(41)および前記第2ウェハ(42)をダイシングカットしてチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法であって、
前記第1チップ(1)を複数個形成するための第1ウェハ(41)と、前記第2チップ(21)を複数個形成するための第2ウェハ(42)とを用意する工程と、
前記第1ウェハ(41)に対して前記第2導電型チャネルのIGBTを作り込む工程と、
前記第2ウェハ(42)に対して前記第2導電型チャネルのパワーMOSFETを作り込む工程と、
前記第1ウェハ(41)に対し、前記第2ウェハ(42)に形成された前記ゲート配線(31)が配置される場所に貫通穴(41a)を形成する工程と、
前記第2ウェハ(42)に対し、前記第1ウェハ(41)に形成された前記ゲート配線(61)が配置される場所に貫通穴(42a)を形成する工程と、
前記第1ウェハ(41)と前記第2ウェハ(42)とを、前記第1ウェハ(41)に形成した前記貫通孔(41a)に前記第2ウェハ(42)に形成された前記ゲート配線(31)が配置されるようにしつつ、前記第2ウェハ(42)に形成した前記貫通孔(42a)に前記第1ウェハ(41)に形成された前記ゲート配線(61)が配置されるようにし、前記第1ウェハ(41)の前記裏面ドレイン電極(14)と前記第2ウェハ(42)の前記ソース電極(30)を対向させ、導体部材(40)を介して電気的に接合することにより、前記第1、第2ウェハ(41、42)を一体化する工程と、
一体化した前記第1ウェハ(41)および前記第2ウェハ(42)をダイシングカットしてチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。
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