JP4894910B2 - 半導体装置の製造方法及び半導体装置並びにその半導体装置を内蔵する多層基板 - Google Patents

半導体装置の製造方法及び半導体装置並びにその半導体装置を内蔵する多層基板 Download PDF

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Description

本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置の製造方法及び半導体装置並びにその半導体装置を内蔵する多層基板に関するものである。
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
従来、インバータの駆動には、図５５に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電位基準回路に相当する高電位基準ゲート駆動回路１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電位基準回路に相当する低電位基準ゲート駆動回路１０４を有するとともに、これらの間にレベルシフト素子１０５ａ，１０５ｂ及び制御回路１０６が構成されたＨＶＩＣ１０７が用いられている。このＨＶＩＣ１０７では、レベルシフト素子１０５ａ，１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣ１０７では、インバータの小型化のために、１チップ化（ＨＶＩＣ化）が進められており、図５５に示したＨＶＩＣ１０７も１チップにて構成されている。
しかしながら、このように高電位基準回路と低電位基準回路とを１チップ化してなるＨＶＩＣ１０７では、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ｐｎ接合分離構造、誘電体分離構造、ＳＯＩ（Silicon On Insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴ１０２ａを駆動するための出力部の電位を、高電圧側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
特開２００６−９３２２９号公報
上記した素子分離構造の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と半導体層（ＳＯＩ層）との間に配置された絶縁層にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図５６は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、半導体層１１１に形成された高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位から、絶縁層１１３を介して支持基板１１２に流れたのち、再び絶縁層１１３を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
このような問題は、絶縁層の厚さを厚くして寄生容量を低減したり、支持基板１１２側の不純物濃度を下げて高抵抗にして変位電流の伝搬を低減することで抑制可能であるが、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
本発明は上記点に鑑みて、同一チップに、低電位基準回路部及び高電位基準回路部を備える構成において、ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流の発生を抑制することのできる半導体装置の製造方法及び半導体装置、並びにその半導体装置を内蔵する多層基板を提供することを目的とする。
本出願人は、同一チップに、低電位基準回路部及び高電位基準回路部を備える構成において、ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流の発生を抑制することのできる半導体装置を、特願２００８−１１２４８３号にて出願している。本発明は、上記した出願に関連しており、半導体装置の製造方法及び半導体装置に関する発明である。
請求項１に記載の発明では、ウエハ状態のＳＯＩ基板において、半導体層（ＳＯＩ層）の主面側表層に、低電位基準回路部及び高電位基準回路部を含む回路部を形成した後、ＳＯＩ基板のうちの支持基板を除去する。次いで、回路部と対向するように、絶縁部材を半導体層の裏面上に固定する。そして、絶縁部材の固定された半導体層を、チップ内に低電位基準回路部及び高電位基準回路部が含まれるように、ダイシングする工程を経た後、それぞれに異なる電位が印加される複数の導電部材としての第１導電部材及び第２導電部材を、第１導電部材が、絶縁部材を挟んで、回路部のうちの低電位基準回路部の少なくとも一部と対向し、第２導電部材が、絶縁部材を挟んで、回路部のうちの高電位基準回路部の少なくとも一部と対向するように配置するとともに、第１導電部材と、低電位基準回路部における第１の電位が印加される部位とを電気的に接続し、第２導電部材と、高電位基準回路部における第２の電位が印加される部位とを電気的に接続することを特徴とする。
このようにＳＯＩ基板を用いた製造方法により形成される半導体装置では、低電位基準回路部の少なくとも一部と対向するように第１導電部材が配置され、高電位基準回路部の少なくとも一部と対向するように第２導電部材が配置された構造となる。このため、絶縁部材のうち、低電位基準回路部の下方に位置する部分は、低電位基準回路部と第１導電部材とがほぼ同電位となることで、同電位に挟まれた状態となる。同様に、絶縁部材のうち、高電位基準回路部の下方に位置する部分は、高電位基準回路部と第２導電部材とがほぼ同電位となることで、同電位に挟まれた状態となる。
したがって、半導体装置内に形成される寄生容量両端の電位差を低減乃至無くすことが可能となり、容量値をキャンセルできる。これにより、ｄｖ／ｄｔサージによって寄生容量を充放電する変位電流が発生することを抑制することができ、ひいては回路の誤動作を抑制することが可能となる。
請求項２に記載のように、回路部形成工程では、半導体層の主面側表層に、低電位基準回路部及び高電位基準回路部とともに、低電位基準回路部と高電位基準回路部との間で基準電位のレベルシフトを行うためのレベルシフト素子を有するレベルシフト回路部を形成し、ダイシング工程では、チップ内に低電位基準回路部及び高電位基準回路部とともにレベルシフト回路部が含まれるようにダイシングしても良い。
これによれば、同一チップにレベルシフト回路部も備えた半導体装置を得ることができる。なお、変位電流が生じる構成としては、上記のごとく、同一チップに、回路部として少なくとも低電位基準回路部及び高電位基準回路部を備えれば良いので、レベルシフト回路部など、低電位基準回路部と高電位基準回路部との間で信号を伝達する回路部を別チップとしても良い。
レベルシフト回路部も備える場合、請求項３に記載のように、接続工程では、導電部材としての第３導電部材を、絶縁部材を挟んで、回路部のうちのレベルシフト回路部の少なくとも一部と対向するように配置するとともに、第３導電部材とレベルシフト回路部とを電気的に接続することが好ましい。
従来のＳＯＩ基板を用いた構成では、変位電流が、低電位基準回路部と高電位基準回路部との間だけでなく、レベルシフト回路部と低電位基準回路部との間、若しくは、レベルシフト回路部と高電位基準回路部との間でも生じ得る。また、請求項１，２に記載の構成では、絶縁部材内に、高電位基準回路部と低電位基準回路部との間の電位差に基づき、これらの間に電界が生じることとなる。このとき、絶縁部材内の等電位分布は、高電位基準回路部と低電位基準回路部との間において、全てが平行な分布となるのではなく、高電位基準回路部に近づくほど、若しくは、低電位基準回路部に近づくほど、電位に偏りが生じる。この電位の偏りにより、電位の偏り部分と高電位基準回路部との間、電位の偏り部分と低電位基準回路部との間に、寄生容量が形成されたような状態となり、変位電流が生じる恐れがある。
これに対し、本発明では、高電位基準回路部と低電位基準回路部との間に位置するレベルシフト回路部に対して第３導電部材を配置する。したがって、絶縁部材のうち、レベルシフト回路部の下方に位置する部分は、レベルシフト回路部と第３導電部材とがほぼ同電位となることで、同電位に挟まれた状態となる。したがって、半導体装置内に形成される寄生容量両端の電位差を低減乃至無くすことができる。これにより、ｄｖ／ｄｔサージによって寄生容量を充放電する変位電流が、レベルシフト回路部の形成部位を経路として発生することを抑制することができ、ひいては回路の誤動作を抑制することが可能となる。
また、本発明では、高電位基準回路部と低電位基準回路部との間に位置するレベルシフト回路部に対して第３導電部材を配置し、レベルシフト回路部と第３導電部材とを、第１の電位と第２の電位の間で同電位とするので、絶縁部材内において、隣接する導電部材間での電位差を低減することができる。これにより、上記した電位の偏りを低減することができる。したがって、この効果によっても、変位電流の発生を抑制することができる。
特に請求項４に記載のように、レベルシフト回路部が、複数のレベルシフト素子を直列に接続してなる場合、接続工程において、複数の第３導電部材を、複数のレベルシフト素子のうちの１つと絶縁部材を挟んでそれぞれ対向するように配置するとともに、第３導電部材と対応するレベルシフト素子とを電気的に接続することが好ましい。
複数のレベルシフト素子が多段に配置されてなるレベルシフト回路部では、各レベルシフト素子の担当電圧範囲がそれぞれ異なる。これに対し、本発明によれば、各レベルシフト素子に対してそれぞれ第３導電部材を対向配置し、対応するレベルシフト素子と第３導電部材とを電気的に接続する。したがって、複数のレベルシフト素子からなるレベルシフト回路部に対して１つの第３導電部材を対向配置する構成に比べて、レベルシフト回路部全域において寄生容量の容量値をキャンセルすることができる。また、絶縁部材内において、隣接する導電部材間での電位差をより低減することができる。これらにより、変位電流の発生を効果的に抑制することができる。
請求項５に記載のように、接続工程では、各導電部材を、絶縁部材を挟んで対応する回路部の部分の全域とそれぞれ対向するように配置することが好ましい。これによれば、導電部材を、対応する回路部の一部のみと対向させる場合に比べて、電位の偏りを低減し、ひいては変位電流の発生を抑制することができる。
請求項６に記載のように、絶縁部材を固定する工程では、絶縁層に絶縁部材を固定すると良い。このように、ＳＯＩ基板を構成する絶縁層を除去せずに残しておくと、半導体層の裏面上に絶縁部材を固定するまでの間に、半導体層が汚染されるのを抑制することができる。また、絶縁層に対して絶縁部材を固定するので、半導体層に対して絶縁部材を固定する場合よりも、良好な固定状態を確保する（例えば接着性を向上する）、ことも可能である。
その際、請求項７に記載のように、除去工程では、支持基板を機械的に研削した後、エッチングを施すことが好ましい。
支持基板を除去するに当たっては、機械的に研削したほうが短時間で除去することができ、製造コストを低減することができる。しかしながら、研削のみだと、絶縁膜表面の凹凸により、凹内に支持基板が残ってしまうことがある。この場合、低電位基準回路部から高電位基準回路部にかけて支持基板が残ると、残った支持基板が変位電流の伝達経路となる。これに対し、本発明では、研削後に、絶縁層をストッパとしてエッチングを施すため、凹部内に残った支持基板も完全に除去することができる。すなわち、ＳＯＩ基板を採用する構成において、変位電流の発生がより効果的に抑制された半導体装置とすることができる。
請求項８に記載のように、固定工程では、半導体層の裏面上に固定した絶縁部材を、所定厚さに研削しても良い。予め所定厚さとした絶縁部材を半導体層の裏面上に固定しても良いが、固定後に所定厚さに研削するようにすると、固定までの間に絶縁部材に破損等が生じるのを抑制することができる。
請求項９に記載のように、接続工程の前に、絶縁部材における半導体層との固定面の裏面に金属膜を形成するとともに、該金属膜を回路部に応じてパターニングして、互いに電気的に分離された複数の部位としておき、接続工程では、各導電部材を、対応する金属膜の部位と接合すると良い。
対応する回路部の部分との位置決め精度は、導電部材よりも、金属膜をパターニングしてなる部位のほうが良い。本発明によれば、金属膜が電気的には導電部材の一部として機能するため、金属膜を形成せずに、導電部材を絶縁部材に固定する構成に比べて、所望の位置に導電部材（対応する金属膜の部位を含む）を配置することができる。また、導電部材は、対応する金属膜の部位と接合されれば良いので、導電部材の位置決め精度としてはそれほど必要とされない。
なお、請求項１０に記載のように、導電部材はリードであり、接続工程では、リード上に、絶縁部材を介して、チップ化した半導体層を固定しても良い。
その際、請求項１１に記載したように、リードの内、少なくとも高電位基準回路部と対向するリードが、高電位基準回路部の形成領域でのみ高電位基準回路部と対向し、その形成領域の端部において、前記半導体層から離間する方向に折り曲げられた折曲部を有することが好ましい。これにより、高電位基準回路部と対向する導電部材としてのリードが、高電位基準回路部以外の回路部の領域と対向することを極力抑制することができる。
また、請求項１２に記載のように、除去工程では、半導体層の主面上にサポート部材を貼り付け、該サポート部材によって剛性を高めたＳＯＩ基板において支持基板を除去し、絶縁部材の固定後、接続工程の前に、サポート部材を剥がす工程を備えても良い。これによれば、厚さの薄い（例えば１５０μｍ以下）ＳＯＩ基板においても、支持基板を安定して除去することができる。
その際、請求項１３に記載のように、サポート部材を剥がす工程を、ダイシング工程の前に実施すると良い。ダイシング後にサポート部材を剥がす、すなわちサポート部材もダイシングすることも可能であるが、上記発明によれば、サポート部材を再利用することができる
次に、請求項１４に記載の発明では、半導体層としてのウエハ状態のバルク半導体基板に、所定深さの絶縁分離トレンチを主面側から形成するとともに、主面側表層に、回路部として、低電位基準回路部と高電位基準回路部を形成した後、半導体層を、主面の裏面側から絶縁分離トレンチが露出するまで一部除去する。次いで、回路部と対向するように、絶縁部材を半導体層の裏面上に固定する。そして、絶縁部材の固定された半導体層を、チップ内に低電位基準回路部、高電位基準回路部が含まれるように、ダイシングする工程を経た後、それぞれに異なる電位が印加される複数の導電部材としての第１導電部材及び第２導電部材を、第１導電部材が、絶縁部材を挟んで、回路部のうちの低電位基準回路部の少なくとも一部と対向し、第２導電部材が、絶縁部材を挟んで、回路部のうちの高電位基準回路部の少なくとも一部と対向するように配置するとともに、第１導電部材と、低電位基準回路部における第１の電位が印加される部位とを電気的に接続し、第２導電部材と、高電位基準回路部における第２の電位が印加される部位とを電気的に接続する接続工程と、を備えることを特徴とする。
このように、バルク半導体基板を用いた製造方法によって形成される半導体装置についても、請求項１に記載の発明により得られる半導体装置と同様の効果を期待することができる。
請求項１５〜１８に記載の発明の作用効果は、請求項２〜５に記載の発明の作用効果と同様であるので、その記載を省略する。
請求項１９に記載のように、一部除去工程では、半導体層を機械的に研削した後、研削した表面を研磨して破砕層を除去すると良い。半導体層（半導体基板）を機械的に研削すると、研削された表層の結晶構造が崩れ、破砕層となる。このような破砕層では結晶欠陥が生じやすく、結晶欠陥はリーク電流等の原因となる。これに対し、本発明では、研削後に研磨することで、破砕層を除去するため、結晶欠陥に基づく品質不良等が生じるのを抑制することができる。
請求項２０に記載のように、一部除去工程後、絶縁部材を固定する前に、半導体層の裏面に絶縁膜を形成し、固定工程では、絶縁膜に絶縁部材を固定しても良い。このように、半導体層の裏面に絶縁膜を形成すると、半導体層の裏面上に絶縁部材を固定するまでの間に、半導体層が汚染されるのを抑制することができる。また、絶縁膜に対して絶縁部材を固定するので、半導体層に対して絶縁部材を固定する場合よりも、良好な固定状態を確保する（例えば接着性を向上する）、ことも可能である。
なお、請求項２１〜２６に記載の発明の作用効果は、請求項８〜１３に記載の発明の作用効果と同じであるのでその記載を省略する。
次に、請求項２７に記載の発明は、半導体装置に関するものであり、主面側表層に、回路部として、低電位基準回路部と、高電位基準回路部と、レベルシフト回路部と、が形成された半導体層と、回路部と対向して半導体層の裏面上に固定された絶縁部材と、それぞれに異なる電位が印加される複数の導電部材としての、絶縁部材を挟んで、回路部のうちの低電位基準回路部の少なくとも一部と対向し、低電位基準回路部における第１の電位が印加される部位と電気的に接続された第１導電部材と、絶縁部材を挟んで、回路部のうちの高電位基準回路部の少なくとも一部と対向し、高電位基準回路部における第２の電位が印加される部位と電気的に接続された第２導電部材と、絶縁部材を挟んで回路部のうちのレベルシフト回路部の少なくとも一部と対向し、レベルシフト回路部と電気的に接続された第３導電部材と、を備えることを特徴とする。
本発明の作用効果は、請求項１〜３（及び請求項１４〜１６）に記載の発明の作用効果と同じであるので、その記載を省略する。
また、請求項２８に記載の発明の作用効果は、請求項４（請求項１７）に記載の発明の作用効果と同様であるで、その記載を省略する。
次に、請求項２９に記載の発明は、半導体装置に関するものであり、主面側表層に、回路部として、低電位基準回路部、及び、高電位基準回路部が形成された半導体層と、回路部と対向して半導体層の裏面上に固定された絶縁部材と、それぞれに異なる電位が印加される複数の導電部材としての、絶縁部材を挟んで、回路部のうちの低電位基準回路部の少なくとも一部と対向し、低電位基準回路部における第１の電位が印加される部位と電気的に接続された第１導電部材と、絶縁部材を挟んで、回路部のうちの高電位基準回路部の少なくとも一部と対向し、高電位基準回路部における第２の電位が印加される部位と電気的に接続された第２導電部材と、を備え、
絶縁部材のみが、低電位基準回路部に対応する部分において、低電位基準回路部における第１の電位と、第１導電部材による第１の電位とによって挟まれた状態となり、かつ高電位基準回路部に対応する部分において、高電位基準回路部における第２の電位と、第２導電部材による第２の電位とによって挟まれた状態となることを特徴とする
本発明の作用効果は、請求項１（及び請求項１４）に記載の発明の作用効果と同じであるので、その記載を省略する。
また、請求項３０，３１に記載の発明の作用効果は、請求項９，１０（請求項２２，２３）に記載の発明の作用効果と同様であるで、その記載を省略する。
請求項３２に記載したように、絶縁部材は、半導体層との固定面の裏面に、回路部に応じて分割配置された金属膜を有し、この金属膜を各導電部材として利用することも可能である。
そして、請求項３３に記載の多層基板は、請求項３２に記載した半導体装置を内蔵するものであって、複数枚の樹脂層を積層して形成され、内部に、半導体装置の大きさに対応して樹脂層を除去した除去領域を有し、当該除去領域に半導体装置を内蔵したものであり、樹脂層間に形成された配線パターン及び樹脂層を貫通する接続ビアを用いて、半導体装置の回路部及び金属膜との電気的接続が行われることを特徴とする。
このように構成すると、半導体装置が、多層基板内に収容されて被覆されるため、別途、モールド樹脂等による被覆を行なうことを不要とすることができる。また、接続ビアを介して、半導体装置の熱を外部に放熱することもできる。
請求項３４に記載したように、低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間に、少なくとも半導体装置において低電位基準回路部と高電位基準回路部とが相互に面している長さに渡って、隣接する樹脂層同士の界面を横断するように第１の絶縁部材を設けることが好ましい。
多層基板は、複数枚の樹脂層同士を接着することにより構成されるが、その接着界面には微小な隙間が残ることもありえる。このような場合、その微小な隙間から水分が侵入すると、第１の電位が印加される配線パターン及び接続ビアと、第２の電位が印加される配線パターン及び接続ビアとの間をショートさせてしまう虞が生じる。このような問題に対して、請求項３４の発明では、上述した第１の絶縁部材を設けているので、隣接する樹脂層同士の界面に水分が侵入したとしても、第１の電位が印加される配線パターン及び接続ビアと、第２の電位が印加される配線パターン及び接続ビアとの間でショートが発生する可能性を低減することができる。
請求項３５に記載したように、第１の絶縁部材は、多層基板を構成する樹脂層よりも高い絶縁性を有し、半導体装置表面から多層基板の外表面まで連続するように設けられることが好ましい。このような構成によれば、水分の侵入によるショートの発生を抑制することができることに加え、耐圧の向上を図ることが可能になる。
請求項３６に記載したように、第１の絶縁部材は、少なくとも半導体装置において低電位基準回路部と高電位基準回路部とが相互に面している長さに渡って伸びる主部と、その主部の両端から、低電位基準回路部と高電位基準回路部との一方に向かって伸びる側部とからなることが好ましい。このように、第１の絶縁部材が、低電位基準回路部による第１の電位が印加される配線パターン及び接続ビア、もしくは高電位基準回路部による第２の電位が印加される配線パターン及び接続ビアを３方向から取り囲むように設けられることにより、より確実に、樹脂層同士の界面の隙間に侵入した水分によりショートが発生することを抑止することができる。
請求項３７に記載したように、低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間に、少なくとも半導体装置において低電位基準回路部と高電位基準回路部とが相互に面している長さに渡って、隣接する前記樹脂層同士の界面の間に空隙部を設けても良い。このような構成によれば、樹脂層同士の界面の隙間に水分が侵入した場合であっても、水分は、空隙部にトラップされるので、ショートが発生する可能性を低減することができる。
請求項３８に記載したように、低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間に、少なくとも半導体装置において低電位基準回路部と高電位基準回路部とが相互に面している長さに渡って、隣接する樹脂層同士の表面に、互いに噛み合う凹凸形状を設けても良い。この場合、第１の電位が印加される配線パターン及び接続ビアと、第２の電位が印加される配線パターン及び接続ビアの間で、侵入した水分がショートを発生させるための経路長を長くすることができる。従って、樹脂層同士の界面の隙間に水分が侵入した場合であっても、水分によるショートが発生しにくくすることができる。
請求項３９に記載したように、低電位基準回路部に対向する金属膜に接続される接続ビアと、高電位基準回路に対向する金属膜に接続される接続ビアとは、多層基板を構成する樹脂層よりも高い絶縁性を有する筒状の第２の絶縁部材と、その内部に充填された導電部材とにより構成されても良い。各金属膜に接続される接続ビアの導電部材の回りを絶縁性の高い第２の絶縁部材で取り囲むことにより、これら接続ビア間の絶縁性を高めることができ、耐圧の向上を図ることができる。
請求項４０に記載したように、第２の絶縁部材は、多層基板の外表面から、金属膜の各々まで連続して伸びる長さを有するものであっても良い。このような第２の絶縁部材を用いることにより、より一層の絶縁性の向上を図ることができる。
一方、請求項４１に記載したように、第２の絶縁部材は、各樹脂層の厚さと同等の長さを有し、２本の第２の絶縁部材が接触する接触部を取り囲むように環状の第３の絶縁部材が設けられても良い。第２の絶縁部材の長さを各樹脂層の厚さと同等の長さとすることにより、予め各樹脂層に第２の絶縁部材を配設することができるので、多層基板の製造が容易になる。さらに、２本の第２の絶縁部材が接触する接触部を取り囲む第３の絶縁部材を設けているので、隣接する樹脂層同士の界面の隙間に水分が侵入しても、その水分が第２の絶縁部材内の導電部材まで達することを防止することができる。従って、侵入した水分によるショートの発生を抑制することができる。
請求項４２に記載したように、第２の絶縁部材は、各樹脂層の厚さと同等の長さを有し、低電位基準回路部に対向する金属膜及び高電位基準回路部に対向する金属膜は、それぞれ、複数の接続ビアを介して、多層基板の外表面の低電位電極及び高電位電極に接続され、多層基板の表層部において、低電位電極に接触する接続ビアの第２の絶縁部材と高電位電極に接触する接続ビアの第２の絶縁部材との間隔は、低電位基準回路部に対向する金属膜と接触する接続ビアの第２の絶縁部材と、高電位基準回路部に対向する金属膜と接触する接続ビアの第２の絶縁部材との間隔よりも広いことが好ましい。このように、多層基板の表層部において、低電位電極及び高電位電極に接続された接続ビア間の間隔を広げることにより、絶縁性を確保することが容易になる。このため、第２の絶縁部材として、相対的に絶縁性が高い高価な部材は、金属膜に接続された接続ビアにおいて使用し、多層基板の表層部の接続ビアでは、相対的に絶縁性が低い安価な部材を使用することも可能となる。これにより、製造コストの削減を図ることも可能になる。
請求項４３に記載したように、多層基板の積層方向において、少なくとも半導体装置に接する両側の樹脂層に、当該樹脂層を貫通して、半導体装置に当接する第４の絶縁部材を複数設けても良い。このような第４の絶縁部材を設けることにより、多層基板の形成時及び形成後において、半導体装置に作用する応力の均一化を図ることができる。これにより、半導体装置に反り等が発生することを抑制することができる。
請求項４４に記載したように、第４の絶縁部材は、低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間では、少なくとも半導体装置において低電位基準回路部と高電位基準回路部とが相互に面している長さに渡って、半導体装置に接する樹脂層を貫通し、さらにその樹脂層と隣接する樹脂層との界面を横断する位置まで延設されていることが好ましい。これにより、請求項４３の作用に加え、隣接する樹脂層同士の界面に水分が侵入した場合であっても、第１の電位が印加される配線パターン及び接続ビアと、第２の電位が印加される配線パターン及び接続ビアの間でショートが発生する可能性を低減することができる。
請求項４５に記載したように、第４の絶縁部材は、多層基板を構成する樹脂層よりも高い絶縁性を有し、少なくとも半導体装置において低電位基準回路部と高電位基準回路部とが相互に面している長さに渡って、半導体装置に隣接する複数枚の樹脂層を貫通するように設けられても良い。これにより、樹脂層同士の界面に侵入した水分によるショートの発生をより確実に抑止することができる。
請求項４６に記載したように、多層基板の積層方向において、少なくとも半導体装置に接する両側の樹脂層に、当該樹脂層を貫通して、半導体装置に当接する金属部材を複数設けても良い。このような金属部材を設けることにより、多層基板の形成時及び形成後において、半導体装置に作用する応力の均一化を図ることができる。これにより、半導体装置に反り等が発生することを抑制することができる。さらに、複数の金属部材を介して、半導体装置の熱が放熱されるため、放熱性を向上することができる。
請求項４７に記載したように、半導体装置の一方の側の樹脂層に設けられた複数の金属部材は、多層基板の表面に設けたヒートシンク部材に接する長さを有することが好ましい。このような構成により、半導体装置が発生した熱の放熱性を一層高めることができる。
請求項４８に記載したように、金属部材は、接続ビアに用いられる導電部材と同一材料からなることが好ましい。これにより、接続ビアの導電部材と金属部材とを、共通の工程にて形成することが可能となるので、製造コストの低減を図ることが可能になる。
なお、請求項４６〜４８に記載した金属部材は、半導体装置における有意な信号の伝達に用いられるものではなく、その形成位置は、比較的自由に設定することができるものである。
第１実施形態に係る半導体装置の概略構成を示す断面図である。 図1に示す半導体装置のうち、半導体チップの概略構成を示す断面図である。 図１に示す半導体装置を上面側から見た時のレイアウト図である。 図１〜３に示す半導体装置において、絶縁部材内の等電位分布を示す模式的な図である。 図１に示す半導体装置の製造工程を示す断面図であり、（ａ）は半導体層への回路部形成工程が完了した状態、（ｂ）はサポート部材の貼り付け工程が完了した状態、（ｃ）は支持基板の削除工程のうち研削工程が終了した状態、（ｄ）は支持基板の削除工程のうちエッチング工程が完了した状態を示している。 図５に続く製造工程を示す断面図であり、（ａ）は絶縁部材を固定する工程が完了した状態、（ｂ）は絶縁部材を研削する工程が完了した状態、（ｃ）はサポート部材を剥がす工程が終了した状態、（ｄ）はダイシング工程が完了した状態、（ｅ）はリードにチップを搭載し、且つ、電気的に接続する工程が完了した状態を示している。 半導体装置の変形例を示す断面図である。 半導体装置の変形例を示す平面図である。 半導体装置の変形例を示す断面図である。 第２実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は半導体基板への回路部形成工程が完了した状態、（ｂ）はサポート部材の貼り付け工程が完了した状態、（ｃ）は半導体基板の薄板化工程のうち研削工程が終了した状態、（ｄ）は半導体基板の薄板化工程のうち、研磨工程が完了した状態、（ｅ）は絶縁部材を固定する工程が完了した状態を示している。 変形例を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す平面図である。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。 図１２及び図１３に示す半導体装置において、絶縁部材内の等電位分布を示す模式的な図である。 半導体装置の変形例を示す平面図である。 第４実施形態に係る半導体装置の概略構成を示す平面図である。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。 第５実施形態に係る半導体装置の概略構成を示す断面図である。
半導体装置のその他変形例を示す断面図である。
図１８に示す半導体装置の製造工程を示す断面図であり、（ａ）は、サポート部材が貼り付けられた半導体層と絶縁部材の準備が完了した状態、（ｂ）は絶縁部材の研削工程が完了した状態を示している。 第６実施形態を示す平面図である。 第７実施形態を示す平面図である。 第８実施形態を示す平面図である。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。 第９実施形態を示す平面図である。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。 第９実施形態の他の例を示す平面図である。 図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。 第１０実施形態を示す平面図である。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。 第１１実施形態を示す断面図である。 第１２実施形態を示す断面図である。 図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う平面図である。 第１３実施形態を示す断面図である。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う平面図である。 第１３実施形態の他の例を示す断面図である。 第１３実施形態の他の例を示す断面図である。 第１３実施形態の他の例を示す平面図である。 図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図である。 第１３実施形態の他の例を示す断面図である。 図３９のＸＬ−ＸＬ線に沿う平面図である。 第１４実施形態を示す断面図である。 図４１において、矢印ＸＬＩＩ方向から多層基板６０を見た場合における、多層基板６０の一部分を示す斜視図である。 第１５実施形態を示す断面図である。 図４３の半導体チップ２及びその半導体チップ２に隣接する基材６１ｇの一部を切り出した様子を示す斜視図である。 第１６実施形態を示す断面図である。 図４５のＸＬＶＩ−ＸＬＶＩ線に沿う平面図である。 第１６実施形態の他の例を示す断面図である。 第１６実施形態の他の例を示す断面図である。 第１７実施形態を示す断面図である。 図４９のＬ−Ｌ線に沿う平面図である。 第１７実施形態の他の例を示す断面図である。 第１８実施形態を示す断面図である。 図５２のＬＩＩＩ−ＬＩＩＩ線に沿う平面図である。 第１８実施形態の他の例を示す断面図である。 モータ駆動用のインバータ回路を駆動させるための回路構成を示した図である。 変位電流を説明するためのＨＶＩＣの断面図である。
以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
先ず、本実施形態に係る半導体装置の概略構成について説明する。図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。図２は、図1に示す半導体装置のうち、半導体チップの概略構成を示す断面図である。図３は、図１に示す半導体装置を上面側から見た時のレイアウト図である。なお、図３では、封止樹脂を省略している。また、図２は、図３のＩＩ−ＩＩ線に沿う断面図に相当する図である。
以下においては、半導体層の厚さ方向を単に厚さ方向、該厚さ方向に略垂直な方向を単に垂直な方向と示す。
図１に示すように、本実施形態の半導体装置１では、ＨＶＩＣの構成された半導体チップ２が、絶縁部材３を介してリード４に固定され、半導体チップ２に構成されたＨＶＩＣの所望部位がボンディングワイヤ５を通じてリード４に電気的に接続されている。そして、モールド樹脂６により、半導体チップ２、絶縁部材３、ボンディングワイヤ５、及びリード４の一部が被覆されている。
半導体チップ２は、支持基板上に絶縁層を介して半導体層が積層されたＳＯＩ基板のうち、支持基板を除去してなるものである。すなわち、図２に示すように、積層された半導体層７と絶縁層８からなる。この半導体層７は、複数の絶縁分離トレンチ９により素子分離（絶縁分離）されている。なお、絶縁分離トレンチ９としては、半導体層７の主面から絶縁層８に達するトレンチ内に、絶縁材料を埋め込んだもの、上記トレンチに、トレンチ壁面に設けた側壁絶縁膜を介して多結晶シリコンや金属材料などを埋め込んだもの、上記トレンチ内に空洞部を有するもの、などを採用することができる。本実施形態では、トレンチ内に絶縁材料を埋め込んでなり、全ての絶縁分離トレンチ９が、垂直方向において同等幅にて構成されている。
複数の絶縁分離トレンチ９は、図２及図３に示すように、多重リング構造とされており、最も外側とそれよりも１つ内側の絶縁分離トレンチ９との間の領域が低電位基準回路部ＬＶ、最も内側の絶縁分離トレンチ９内の領域が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域が、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間で信号を伝達するレベルシフト回路部ＬＳとなっている。このように本実施形態では、半導体層７に、回路部として、低電位基準回路部ＬＶ、高電位基準回路部ＨＶ、及びレベルシフト回路部ＬＳが構成されている。
半導体層７における低電位基準回路部ＬＶには、小電位にて駆動されるロジック回路などの信号処理回路が構成されており、これらは０Ｖ（第１の電位）を基準電位（ＧＮＤ電位）として動作する。低電位基準回路部ＬＶは、絶縁層８及び絶縁分離トレンチ９にて、半導体チップ２の他の部分から素子分離されている。この低電位基準回路部ＬＶには、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、半導体層７内がＳＴＩやＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａ若しくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａ及びｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂ及びｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、及び、ｎ+型ソース領域１３ｂ及びｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを備えたＣＭＯＳ１０が構成されている。
なお、半導体層７の主面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ，１６ｂや各ソース領域１３ａ，１３ｂ若しくは各ドレイン領域１４ａ，１４ｂと電気的に接続される配線部、層間絶縁膜などが形成されているが、ここでは図示を省略している。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども構成されているが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示している。
半導体層７における高電位基準回路部ＨＶには、高電位にて駆動されるロジック回路などの信号処理回路が構成されている。これらは低電位基準回路部ＬＶの基準電位よりも高い電位（第２の電位）、例えば１２００Ｖを基準電位（仮想ＧＮＤ電位）として動作する。高電位基準回路部ＨＶは、絶縁層８及び絶縁分離トレンチ９にて、半導体チップ２の他の部分から素子分離されている。この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども構成されている。
また、半導体層７におけるレベルシフト回路部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、半導体層７の主面側表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト領域２４が形成されており、ｐ型チャネル領域２２の表層にはｐ+型コンタクト領域２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により、分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
なお、半導体層７の主面側には、ゲート電極２８、ｎ+型ソース領域２３及びｐ+型コンタクト層２５、若しくはｎ+型コンタクト層２４と電気的に接続される配線部、層間絶縁膜、保護膜などが形成されているが、ここでは図示を省略している。
このような構造の高耐圧ＬＤＭＯＳ２０は複数セル形成されており、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間において複数セルが配置されるとともに、各セルが絶縁分離トレンチ９によって素子分離されている。各高耐圧ＬＤＭＯＳ２０は、周知のごとく、第２の電位と第１の電位との間で順次直列接続されており、各高耐圧ＬＤＭＯＳ２０の担当電圧範囲を、第２の電位（１２００Ｖ）から第１の電位（０Ｖ）に向けて順番に移行させることができるようになっている。
絶縁部材３は、ガラスや樹脂、セラミックなどの絶縁材料からなり、各回路部ＬＶ，ＨＶ，ＬＳと対向するように、半導体層７の裏面全面上に配置されている。このような絶縁部材３としては、半導体チップ２の裏面側表層に絶縁材料をＣＶＤなどにより成膜したものでも良いし、予め成形された厚みが均一の平板状の部材でも良い。絶縁部材３の厚みは任意であるが、後述するように、半導体装置の作動時に絶縁部材３内での電位の偏りが発生するため、半導体層７とリード４との絶縁を確保できる程度の厚みを確保しつつ、より薄くするのが好ましい。すなわち、絶縁部材３の構成材料、具体的には絶縁部材３の誘電率によって電位の偏りが変わるため、絶縁部材３の構成材料により絶縁部材３の好ましい厚みが適宜決まることになる。本実施形態では硼珪酸ガラス（誘電率４程度）からなる厚さ１００μｍ以下の基板（ガラス基板）を採用している。そして、絶縁部材３が、半導体チップ２の絶縁層８の裏面（半導体層７との接触面の裏面）全域に対して接着固定されている。
リード４は、特許請求の範囲に記載の導電部材に相当し、半導体チップ２を搭載するとともに、半導体チップ２に構成されたＨＶＩＣなどの回路部と、半導体装置１の外部とを電気的に接続するための端子としての機能を果たすものである。本実施形態では、低電位基準回路部ＬＶに基準電位を印加するための第１のリード４ａと、高電位基準回路部ＨＶに基準電位を印加するための第２のリード４ｂを有している。これらリード４ａ、４ｂは、モールド樹脂６による被覆後、金属板を加工してなるリードフレームの不要部分を削除することで、電気的に分離されている。なお、第１のリード４ａが第１導電部材に相当し、第２のリード４ｂが第２導電部材に相当する。
リード４は、図１に示すように、絶縁部材３を介して半導体チップ２の下方に配置される。そして、第１のリード４ａは、低電位基準回路部ＬＶの少なくとも一部と対向し、第２のリード４ｂは、高電位基準回路部ＨＶの少なくとも一部と対向する。本実施形態では、図３に示すように、第１のリード４ａが、低電位基準回路部ＬＶとレベルシフト回路部ＬＳとを分離する絶縁分離トレンチ９よりもレベルシフト回路部ＬＳ側まで所定距離入り込むように設計されている。また、第２のリード４ｂも、高電位基準回路部ＨＶとレベルシフト回路部ＬＳとを分離する絶縁分離トレンチ９よりもレベルシフト回路部ＬＳ側まで所定距離入り込むように設計されている。このように、所定距離入り込む設計とすることで、リード４に半導体チップ２を搭載する際に位置ズレが生じても、第１のリード４ａが低電位基準回路部ＬＶのほぼ全域と対向し、第２のリード４ｂが高電位基準回路部ＨＶのほぼ全域と対向するようにしている。
また、本実施形態では、第１及び第２のリード４ａ、４ｂの幅が、半導体チップ２の幅よりも広くなっている。この点によっても、リード４に半導体チップ２を搭載する際に位置ズレが生じても、第１のリード４ａが低電位基準回路部ＬＶのほぼ全域と対向し、第２のリード４ｂが高電位基準回路部ＨＶのほぼ全域と対向するようにしている。ただし、第１及び第２のリード４ａ，４ｂの幅は、低電位基準回路部ＬＶ及び高電位基準回路部ＨＶの幅に一致させても良い。この場合、第１及び第２のリード４ａ，４ｂが、低電位基準回路部ＬＶ及び高電位基準回路部ＨＶ以外の領域と対向するエリアを極力小さくすることができる。特に、高電位基準回路部ＨＶの周りには、複数の絶縁分離トレンチ９が形成されており、それら複数の絶縁分離トレンチ９間の領域は、レベルシフト回路部ＬＳ又は低電位基準回路部ＬＶとなっている。従って、第２のリード４ｂの幅を高電位基準回路部ＨＶの幅と一致させつつ、高電位基準回路部ＨＶに対応した位置に固定することは、第２のリード４ｂに関して、異なる電位を有する領域と対向するエリアを小さくする上で有効である。
そして、第１のリード４ａは、ボンディングワイヤ５を通じて低電位基準回路部ＬＶ内の基準電位を印加するライン（図示せず）に電気的に接続され、第２のリード４ｂは、ボンディングワイヤ５を通じて高電位基準回路部ＨＶ内の基準電位を印加するライン（図示せず）に電気的に接続されている。なお、図４に示すように、低電位基準回路部ＬＶにおける下方のｎ領域には、低電位基準回路部ＬＶ内の基準電位が印加され、高電位基準回路部ＨＶにおける下方のｎ領域には、高電位基準回路部ＨＶ内の基準電位が印加されている。
モールド樹脂６は、絶縁材料からなり、半導体チップ２、絶縁部材３、ボンディングワイヤ５、及びリード４の一部（ボンディングワイヤとの接続部位を含む）を被覆・封止するものである。本実施形態では、トランスファーモールド法により、モールド樹脂６が形成されている。
このように構成された半導体装置１では、第１のリード４ａが低電位基準回路部ＬＶのほぼ全域と対向し、第２のリード４ｂが高電位基準回路部ＨＶのほぼ全域と対向している。また、ボンディングワイヤ５を介して、第１のリード４ａが低電位基準回路部ＬＶ内の基準電位を印加するラインに接続され、第２のリード４ｂが高電位基準回路部ＨＶ内の基準電位を印加するラインに接続されている。このため、絶縁部材３のうち低電位基準回路部ＬＶの下方に位置する部分は、低電位基準回路部ＬＶと第１のリード４ａとがほぼ同電位となることで、同電位に挟まれた状態となる。同様に、絶縁部材３のうち高電位基準回路部ＨＶの下方に位置する部分は、高電位基準回路部ＨＶと第２のリード４ｂとがほぼ同電位となることで、同電位に挟まれた状態となる。
したがって、半導体装置１内に形成される寄生容量両端の電位差を無くすことが可能となり、容量値をキャンセルできる。これにより、ｄｖ／ｄｔサージによって寄生容量を充放電する変位電流が発生することを防止することができ、回路の誤動作を防止することが可能となる。
なお、このような構造とする場合、絶縁部材３内に高電位基準回路部ＨＶ側と低電位基準回路部ＬＶ側との間の電位差に基づき、これらの間に電界が発生することになる。図４は、上記した半導体装置１において、絶縁部材３内の等電位分布を示す模式的な図である。図４に示すように、絶縁部材３内の等電位分布は、高電位基準回路部ＨＶ側から低電位基準回路部ＬＶ側に至る間において、すべてが並行な分布になるのではなく、高電位基準回路部ＨＶ側に近づくほど、若しくは低電位基準回路部ＬＶ側に近づくほど、電位に偏りが発生する。この電位の偏りにより、あたかも高電位基準回路部ＨＶと電位の偏り部分、及び、低電位基準回路部ＬＶと電位の偏り部分との間に寄生容量が形成されたような状態となり、変位電流の要因になる可能性がある。
このような電位の偏りは、絶縁部材３の誘電率及び厚みに依存している。具体的には、電位の偏りは、絶縁部材３の誘電率が高い程又は厚みが厚いほど大きくなる。絶縁部材３の誘電率は絶縁部材３の構成材料によって一義的に決まるため、絶縁部材３の構成材料の選択によって決まってしまうが、厚みに関しては適宜設計変更可能なパラメータである。したがって、より変位電流を抑制するためには、絶縁部材３の厚みを薄くするほうが好ましいと言える。
また、電位の偏りは、隣り合うリード間の距離、本実施形態では第１のリード４ａと第２のリード４ｂとの間の距離が長いほど大きくなる。これに対し、本実施形態では、第１のリード４ａ及び第２のリード４ｂが、ともにレベルシフト回路部ＬＳ側に所定距離入り込んで、リード４に半導体チップ２を搭載する際に位置ズレが生じても、第１のリード４ａが低電位基準回路部ＬＶのほぼ全域と対向し、第２のリード４ｂが高電位基準回路部ＨＶのほぼ全域と対向するようになっている。したがって、第１のリード４ａが低電位基準回路部ＬＶの一部のみと対向し、第２のリード４ｂが高電位基準回路部ＨＶの一部のみと対向することで、第１のリード４ａと第２のリード４ｂとの間の距離が本実施形態よりも長い構成に比べて、電位の偏りを抑制し、ひいては変位電流を抑制することができる。
次に、上記した構成の半導体装置１の製造方法について説明する。図５は、図１に示す半導体装置の製造工程を示す断面図であり、（ａ）は半導体層への回路部形成工程が完了した状態、（ｂ）はサポート部材の貼り付け工程が完了した状態、（ｃ）は支持基板の削除工程のうち研削工程が終了した状態、（ｄ）は支持基板の削除工程のうちエッチング工程が完了した状態を示している。図６は、図５に続く製造工程を示す断面図であり、（ａ）は絶縁部材を固定する工程が完了した状態、（ｂ）は絶縁部材を研削する工程が完了した状態、（ｃ）はサポート部材を剥がす工程が終了した状態、（ｄ）はダイシング工程が完了した状態、（ｅ）はリードにチップを搭載し、且つ、電気的に接続する工程が完了した状態を示している。なお、図５及び図６においては、回路部ＬＶ、ＨＶ、ＬＳ（を構成する素子）、絶縁分離トレンチ９、配線部や層間絶縁膜などを省略して図示している。
先ず、図５（ａ）に示すように、単結晶シリコンからなる支持基板２９と、単結晶シリコンからなり、ボロンなどの不純物が注入された半導体層７ａとの間に、絶縁層８ａとしてのシリコン酸化膜が介在されたＳＯＩ基板３０を準備する。本実施形態では、支持基板２９の厚さを７２５μｍ、半導体層７ａの厚さを１５μｍ、絶縁層８ａの厚さを４μｍとした。なお、半導体層７ａ、絶縁層８ａはウエハ状態であり、後にダイシングされて半導体層７、絶縁層８となる。
そして、周知の半導体プロセスを用いて、上記した絶縁分離トレンチ９と、回路部としての、低電位基準回路部ＬＶ、高電位基準回路部ＨＶ、及びレベルシフト回路部ＬＳを、ＳＯＩ基板３０における半導体層７ａの主面側表層に形成する。絶縁分離トレンチ９と回路部とは、いずれも先に形成することができるが、好ましくは、素子分離の観点からは、絶縁分離トレンチ９を先に形成するほうが好ましい。なお、これら回路部ＬＶ，ＨＶ，ＬＳの形成時には、半導体層７ａの主面上に、配線部、層間絶縁膜、保護膜なども形成される。
半導体層７ａへの回路部ＬＶ，ＨＶ，ＬＳの形成後、必要に応じて、図５（ｂ）に示すように、ガラスや樹脂等からなる平板状のサポート部材３１を、半導体層７ａの主面（具体的には例えばシリコン窒化膜からなる保護膜）全面を覆うように貼り付ける。これにより、ＳＯＩ基板３０の剛性が高められ、後の支持基板２９の削除の際に半導体層７ａなどが破損するのを抑制することができる。本実施形態では、サポート部材３１としてのガラス基板を接着剤によって貼り付けた。
そして、サポート部材３１を貼り付けた状態で、図５（ｃ）に示すように、支持基板２９を裏面側から所定厚さ分、機械的に研削除去する。
ここで、支持基板２９を除去する工程を研削のみにより行っても良い。しかしながら、絶縁層８ａの表面（裏面）には凹凸があり、シリコンからなる支持基板２９よりもシリコン酸化膜からなる絶縁層８ａのほうが硬いため、絶縁層８ａ表面の凹部内に支持基板２９由来のシリコンが残る恐れがある。低電位基準回路部ＬＶから高電位基準回路部ＨＶにかけてシリコン残りがあると、このシリコンが変位電流の伝達経路となってしまう。
そこで、本実施形態では、先ず研削により、厚みが２０μｍ以下となるように支持基板２９を薄板化し、その後、絶縁層８ａをエッチングストッパとするエッチングにより、図５（ｄ）に示すように、残った支持基板２９ａを完全に除去する。これによれば、絶縁層８ａ表面の凹部内に存在するシリコンも除去することができ、シリコン残りを防ぐことができる。なお、エッチングは、ウェット及びドライのいずれでも良く、絶縁層８ａに対して支持基板２９を選択的にエッチングできる薬液やガスを適宜採用すれば良い。一例としては、混酸（硝酸＋塩酸＋フッ酸＋硫酸）を用いたスピンエッチングにより、残った支持基板２９ａを除去し、絶縁層８ａを露出させた。このようにして、支持基板２９を除去し、絶縁層８ａの裏面全面を露出させる。
次に、図６（ａ）に示すように、露出した絶縁層８ａの裏面全面を覆うように、裏面に絶縁部材３ａを固定する。換言すれば、半導体層７ａの裏面上に、絶縁部材３ａを固定する。絶縁部材３ａは、その構成材料に応じて周知の様々な方法にて固定することができる。本実施形態では、絶縁層８ａの裏面に対し、図示しない接着フィルムを介して、絶縁部材３ａとしての硼珪酸ガラスからなる基板を貼り付けて固定した。なお、絶縁部材３ａは、後にダイシングされて絶縁部材３となる。
ここで、半導体装置１としての絶縁部材３の厚さとしては、上記したように、半導体層７とリード４との絶縁を確保できる範囲で、変位電流を抑制すべくより薄い厚さが好ましい。したがって、変位電流を抑制すべく所定厚さの絶縁部材３を絶縁層８ａの裏面に固定しても良いが、厚みが薄いため、固定するまでの間に絶縁部材３が破損することも考えられる。
そこで、本実施形態では、絶縁部材３ａとして、絶縁部材３よりも厚いものを採用し、絶縁層８ａの裏面に貼り付けた後に、図６（ｂ）に示すように、絶縁部材３ａを研削する。これにより、研削された絶縁部材３ｂは、絶縁部材３として好ましい所定厚さとなる。
なお、絶縁部材３は、例えば樹脂やＳＯＧ（Spin On Glass）などの液状の絶縁材料を、スピンコーターを用いて絶縁層８ａの裏面上に塗布することにより形成することもできる。この場合、樹脂としては、ＰＩＱ（ポリイミド）、レジスト、モールド樹脂（エポキシ樹脂など）を用いることが可能である。所望の厚さにするために、複数回塗布することも可能である。また、ＣＶＤにより絶縁膜（酸化膜、窒化膜）を成膜したものを絶縁部材３とすることもできる。このように、成膜（塗布を含む）による絶縁部材３の形成では、膜厚を所望の厚さに制御できるため、研削を不要とすることができる。
次に、ＵＶ光などの光照射、熱の印加、有機溶剤などにより接着剤の粘着力を低下させ、図６（ｃ）に示すように、サポート部材３１を、半導体層７ａから剥がす。なお、上記した絶縁部材３ａの研削を行わず、予め所定厚さの絶縁部材３ｂを固定する場合には、絶縁部材３ｂを固定した後に、サポート部材３１を剥がせば良い。
そして、一体化された半導体層７ａ、絶縁層８ａ、及び絶縁部材３ｂを、低電位基準回路部ＬＶ、高電位基準回路部ＨＶ、及びレベルシフト回路部ＬＳが、各チップ内に含まれるように、所定のチップ形状にダイシングする。これにより、図６（ｄ）に示すように、絶縁層８の裏面に絶縁部材３が固定された半導体チップ２を得ることができる。
次に、図６（ｅ）に示すように、第１のリード４ａと低電位基準回路部ＬＶが対向し、第２のリード４ｂと高電位基準回路部ＨＶが対向するように、第１，第２のリード４ａ，４ｂを含むリードフレーム３２上に、絶縁部材３が固定された半導体チップ２を、絶縁部材３の裏面を当接面として固定（ダイマウント）する。また、ボンディングワイヤ５により、第１のリード４ａと低電位基準回路部ＬＶ内の基準電位を印加するライン（図示せず）とを電気的に接続するとともに、第２のリード４ｂと高電位基準回路部ＨＶ内の基準電位を印加するライン（図示せず）とを電気的に接続する。
そして、リードフレーム３２上に搭載され、リード４ａ，４ｂとボンディングワイヤ５を介して電気的に接続された半導体チップ２を、トランスファーモールド成形機に配置し、モールド樹脂６を成形する。具体的には、ボンディングされたリードフレーム３２を金型にセットし、次いで、エポキシ樹脂を含む樹脂タブレットを金型に投入し、温度を上げて流動性を持たせた樹脂を圧送して、モールド成型する。このモールド樹脂６の成形後、モールド樹脂６から露出するリードフレーム３２の不要部分（連結部）を除去することで、第１のリード４ａと第２のリード４ｂが電気的に分離され、図１に示した半導体装置１となる。
このように本実施形態によれば、ＳＯＩ基板３０を用いて半導体装置１を得ることができる。
なお、本実施形態では、絶縁部材３ｂを絶縁層８ａの裏面に固定した後であって、ダイシングの前に、サポート部材３１を剥がす例を示したが、ダイシング後に、サポート部材３１を剥がすようにしても良い。すなわち、サポート部材３１がダイシングされるようにしても良い。しかしながら、本実施形態に示すように、ダイシングの前にサポート部材３１を剥がすと、サポート部材３１を再利用することができる。なお、サポート部材３１を貼り付けない場合には、言うまでもないがサポート部材３１を剥がす工程は不要である。
また、本実施形態では、絶縁部材３ａを貼り付け後に、研削することで、所定厚さの絶縁部材３ｂとする例を示した。しかしながら、予め所定厚さに加工された絶縁部材３ｂを、貼り付けるようにしても良い。
また、本実施形態では、ＳＯＩ基板３０の絶縁層８ａを残す、すなわち、絶縁部材３ａが絶縁層８ａの裏面に固定され、半導体チップ２が絶縁層８を含む例を示したが、支持基板２９とともに絶縁層８ａも除去することで、図７に示すように、半導体層７の裏面に絶縁部材３が固定された構成としても良い。この場合、支持基板２９を除去後、エッチングなどによって絶縁層８ａを選択的に除去し、次いで、露出した半導体層７ａの裏面に絶縁部材３ａを固定すれば良い。しかしながら、本実施形態に示すように、ＳＯＩ基板３０を構成する絶縁層８ａを除去せずに残しておくと、半導体層７ａの裏面上に絶縁部材３ａを固定するまでの間に、半導体層７ａが汚染されるのを抑制することができる。また、絶縁層８ａに対して絶縁部材３ａを固定するので、半導体層７ａに対して絶縁部材３ａを固定する場合よりも、良好な固定状態を確保する（例えば接着性を向上する）、ことも可能である。図７は、変形例を示す断面図である。
また、本実施形態では、第１のリード４ａが低電位基準回路部ＬＶのほぼ全域と対向し、第２のリード４ｂが高電位基準回路部ＨＶのほぼ全域と対向する例を示した。しかしながら、第１のリード４ａは、低電位基準回路部ＬＶ及び高電位基準回路部ＨＶのうちの低電位基準回路部ＬＶのみであって、回路部ＬＶの少なくとも一部と対向し、第２のリード４ｂは、低電位基準回路部ＬＶ及び高電位基準回路部ＨＶのうちの高電位基準回路部ＨＶのみであって、回路部ＨＶの少なくとも一部と対向するように配置されれば良い。したがって、第１のリード４ａが低電位基準回路部ＬＶの一部のみと対向し、第２のリード４ｂが高電位基準回路部ＨＶの一部のみと対向する構成としても良い。この場合、上記したように、第１のリード４ａと第２のリード４ｂとの間の距離が長いほど、電位の偏りが大きくなるため、例えば図８に示すように、環状のリード４ａ，４ｂを採用することが好ましい。なお、符号４ａ１，４ｂ１は、リード４ａ，４ｂにおけるくり抜かれた部分であり、回路部ＬＶ，ＨＶにおける中央領域に上記くり抜かれた部分が対応し、中央領域を取り囲む回路部ＬＶ，ＨＶの周辺領域にリード４ａ，４ｂが対向している。図８は、変形例を示す平面図であり、図３に対応している。しかしながら、リード４ａ，４ｂが、対応する回路部ＬＶ，ＨＶの一部のみと対向する構成よりも、図３に示すように、各リード４ａ，４ｂが、対応する回路部ＬＶ，ＨＶのほぼ全域と対向し、リード４ａ，４ｂが、回路部ＬＶ，ＨＶに対応する絶縁部材３の裏面部位の全域と接続される構造としたほうが、半導体チップ２から絶縁部材３を介してリード４へ放熱する放熱性の点で優れている。すなわち、図８に示す構成よりも、図３に示す構成のほうが、大電流を流すことができる。
また、本実施形態では、第１のリード４ａにおける絶縁部材３との接続部位が、低電位基準回路部ＬＶとともにレベルシフト回路部ＬＳの一部に対向し、第２のリード４ｂにおける絶縁部材３との接続部位が、高電位基準回路部ＨＶとともにレベルシフト回路部ＬＳの一部に対向する例を示した。しかしながら、レベルシフト回路部ＬＳの電位は、低電位基準回路部ＬＶにおける第１の電位と高電位基準回路部ＨＶにおける第２の電位の間の電位であるため、レベルシフト回路部ＬＳと対向するリード４（リード４ａ，４ｂ）との間に電位差が生じる。このように電位差が生じると変位電流が生じる恐れがある。したがって、好ましくは、第１のリード４ａにおける絶縁部材３との接続部位を、低電位基準回路部ＬＶのみに対向させ、第２のリード４ｂにおける絶縁部材３との接続部位を、高電位基準回路部ＨＶのみに対向させると良い。
特に高電位基準回路部ＨＶは、その周囲が、レベルシフト回路部ＬＳ及び低電位基準回路部ＬＶを構成する複数の絶縁分離トレンチ９によって取り囲まれている（図２，３参照）。したがって、図１に示すように、平坦なリード４を用いると、平面矩形状の半導体チップ２において、高電位基準回路部ＨＶに近いいずれの辺側にリード４（第２のリード４ｂ）を引き出したとしても、レベルシフト回路部ＬＳ及び低電位基準回路部ＬＶを跨ぐこととなる（図３参照）。これに対し、例えば図９に示すように折曲したリード４を用いると、第１のリード４ａにおける絶縁部材３との接続部位を低電位基準回路部ＬＶのみに対向させるとともに、第２のリード４ｂにおける絶縁部材３との接続部位を高電位基準回路部ＨＶのみに対向させることができる。換言すれば、リード４において、レベルシフト回路部ＬＳなどとの対向部位を、絶縁部材３の裏面と離れた位置とすることができる。図９は、変形例を示す断面図であり、図１に対応している。なお、図９に示す例では、第１のリード４ａも折曲しているが、少なくとも第２のリード４ｂを折曲構造とすればよい。また、上述したように、第１及び第２のリード４ａ，４ｂの幅を、低電位基準回路部ＬＶ及び高電位基準回路部ＨＶの幅と一致させつつ、図９に示す折曲構造を採用すれば、ほぼ完全に、第１のリード４ａにおける絶縁部材３との接続部位を低電位基準回路部ＬＶのみに対向させるとともに、第２のリード４ｂにおける絶縁部材３との接続部位を高電位基準回路部ＨＶのみに対向させることができるようになる。
また、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間にレベルシフト回路部ＬＳが位置する例を示したが、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間に、レベルシフト回路部ＬＳが設けられず、低電位基準回路部ＬＶと高電位基準回路部ＨＶとを電気的に分離すべく多重の絶縁分離トレンチ９が設けられた構成（後述する図２０参照）においても同様である。好ましくは、リード４における絶縁部材３との接続部位を、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間に位置する絶縁分離トレンチ９によって区画された領域とは対向しないように配置することが好ましい。
（第２実施形態）
次に、本発明の第２実施形態を、図１０に基づいて説明する。図１０は、第２実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は半導体基板への回路部形成工程が完了した状態、（ｂ）はサポート部材の貼り付け工程が完了した状態、（ｃ）は半導体基板の薄板化工程のうち研削工程が終了した状態、（ｄ）は半導体基板の薄板化工程のうち、研磨工程が完了した状態、（ｅ）は絶縁部材を固定する工程が完了した状態を示している。なお、図１０においては、絶縁分離トレンチを示し、回路部ＬＶ，ＨＶ，ＬＳ（を構成する素子）、配線部や層間絶縁膜などを省略している。また、図１０に示す絶縁分離トレンチの配置は、図２及び図３とは異なっているが、便宜上、模式的に示しているためであり、実際、図２及び図３に示す絶縁分離トレンチと図１０に示す絶縁分離トレンチは対応している。
第２実施形態は、第１実施形態に示したものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第１実施形態では、ＳＯＩ基板３０を用いて半導体装置１を形成する例を示した。これに対し、本実施形態では、単結晶バルク半導体基板を用いて半導体装置１を形成する点を特徴とする。なお、形成される半導体装置１は、第１実施形態の変形例（図７参照）に示した構造となる。したがって、第１実施形態に示した半導体装置１（図１〜３参照）と異なる点は、半導体チップ２として絶縁層８を有していない点だけであり、その他の構造は同じである。
先ず、半導体層３３としての、単結晶バルクシリコン基板を準備する。この半導体層３３はウエハ状態であり、後にダイシングされた状態で半導体層７（第１実施形態に示した半導体層７に相当）となる。そして、周知の半導体プロセスを用いて、図１０（ａ）に示すように、上記した絶縁分離トレンチ９、低電位基準回路部ＬＶ、高電位基準回路部ＨＶ、及びレベルシフト回路部ＬＳを、半導体層３３の主面側表層に形成する。
ここで、絶縁分離トレンチ９と回路部とは、いずれも先に形成することができる。例えば絶縁材料を埋め込んでなる絶縁分離トレンチ９を形成する場合であって、絶縁分離トレンチ９を先に形成する場合には、半導体層３３を主面側からドライエッチングにより所望深さまで掘って未貫通のトレンチを形成し、熱酸化膜を形成後、トレンチ内を多結晶シリコンで埋め込んで絶縁分離トレンチ９とする。そして、回路部ＬＶ，ＨＶ，ＬＳを形成する。一方、回路部を先に形成する場合は、回路部への熱ダメージを考慮し、回路部形成後、半導体層３３を主面側からドライエッチングにより所望深さまで掘って未貫通のトレンチを形成し、トレンチ内をＣＶＤによる酸化膜で埋め込んで絶縁分離トレンチ９とする。なお、これら回路部ＬＶ，ＨＶ，ＬＳの形成時には、半導体層３３の主面上に、配線部、層間絶縁膜、保護膜なども形成される。
半導体層３３への回路部ＬＶ，ＨＶ，ＬＳの形成後、必要に応じて、図１０（ｂ）に示すように、ガラスや樹脂等からなる平板状のサポート部材３１を、半導体層３３の主面（具体的には例えばシリコン窒化膜からなる保護膜）全面を覆うように貼り付ける。これにより、半導体層３３の剛性が高められ、後の半導体層３３の薄板化の際に、半導体層３３が破損するのを抑制することができる。本実施形態では、サポート部材３１としてのガラス基板を接着剤によって貼り付けた。
そして、サポート部材３１を貼り付けた状態で、絶縁分離トレンチ９の一端が露出するように、半導体層３３を裏面側から所定厚さ分除去し、半導体層３３を薄板化する。
ここで、半導体層３３の薄板化を研削のみにより行っても良い。しかしながら、研削をすると、研削された表層の結晶構造が崩れ、破砕層となる。このような破砕層では結晶欠陥が生じやすく、結晶欠陥はリーク電流等の原因となる。
そこで、本実施形態では、先ず研削により、図１０（ｃ）に示すように、絶縁分離トレンチ９が露出しない程度に半導体層３３ａを薄板化し、その後、薄板化した半導体層３３ａの裏面をＣＭＰなどによって研磨することにより、図１０（ｄ）に示すように半導体層３３ｂを薄板化し、絶縁分離トレンチ９を露出させるとともに、破砕層を除去する。このように破砕層を除去すると、結晶欠陥に基づく品質不良等が生じるのを抑制することができる。この薄板化により、半導体層３３ｂの厚さが、半導体チップ２の半導体層７の厚さとほぼ等しくなる。なお、研磨に代えて、エッチング処理（例えばアルカリエッチング処理）により半導体層３３ａを所望の厚さまで薄肉化しても、破砕層を除去することができる。
次に、図１０（ｅ）に示すように、絶縁分離トレンチ９の一端が露出した半導体層３３ｂの裏面全面を覆うように、裏面に絶縁部材３ａを固定する。絶縁部材３ａは、その構成材料に応じて周知の様々な方法にて固定することができる。本実施形態では、半導体層３３ｂの裏面に対し、図示しない接着フィルムを介して、絶縁部材３ａとしての硼珪酸ガラスからなる基板を貼り付けて固定した。なお、絶縁部材３ａは、後にダイシングされて絶縁部材３となる。
なお、絶縁部材３ａの固定工程以降については、第１実施形態に示した製造工程（図６（ａ）以降）と同じである。したがって、図１０（ｅ）以降の工程の記載を省略する。なお、得られる半導体装置１は、上記したように、図７に示した構成となる。
このように、半導体層３３としての単結晶バルクシリコン基板を用いても、半導体装置１を得ることができる。
なお、本実施形態では、薄板化され、絶縁分離トレンチ９の一端が露出された半導体層３３ｂに対し、絶縁部材３ａを固定する例を示した。しかしながら、絶縁部材３ａを固定する前に、図１１に示すように、半導体層３３ｂの裏面にＣＶＤなどにより絶縁膜３４を形成し、この絶縁膜３４に絶縁部材３ａを固定しても良い。このように、半導体層３３ｂの裏面に絶縁膜３４を形成すると、半導体層３３ｂの裏面上に絶縁部材３ａを固定するまでの間に、半導体層３３ｂが汚染されるのを抑制することができる。また、絶縁膜３４に対して絶縁部材３ａを固定するので、半導体層３３ｂに対して絶縁部材３ａを固定する場合よりも、良好な固定状態を確保する（例えば接着性を向上する）、ことも可能である。すなわち、絶縁膜３４には、ＳＯＩ基板３０における絶縁層８ａと同じ効果を期待することができる。図１１は、変形例を示す断面図である。
また、本実施形態においても、第１実施形態に示した変形例を適宜採用することができる。例えば、ダイシング後に、サポート部材３１を剥がすようにしても良い。すなわち、サポート部材３１がダイシングされるようにしても良い。しかしながら、第１実施形態に示したように、ダイシングの前にサポート部材３１を剥がすと、サポート部材３１を再利用することができる。なお、サポート部材３１を貼り付けない場合には、言うまでもないがサポート部材３１を剥がす工程は不要である。
また、予め所定厚さに加工された絶縁部材３（３ａ）を、半導体層３３ｂの裏面に貼り付けるようにしても良い。しかしながら、絶縁部材３ａを貼り付け後に、研削することで、所定厚さの絶縁部材３ｂとすると、固定するまでの間に絶縁部材３が破損するのを抑制することができる。
（第３実施形態）
次に、本発明の第３実施形態を、図１２〜図１４に基づいて説明する。図１２は、第３実施形態に係る半導体装置の概略構成を示す平面図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。図１４は、図１２及び図１３に示す半導体装置において、絶縁部材内の等電位分布を示す模式的な図である。なお、図１２は、図３に対応しており、図１３は、図１に対応している。さらに、図１４は図４に対応している。また、図１２〜図１４では、便宜上、第３のリード４ｃを４つ（４ｃ１〜４ｃ４）のみ示している。
第３実施形態は、上記実施形態に示したものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第１実施形態では、半導体層７に回路部ＬＶ，ＨＶ，ＬＳが構成され、第１のリード４ａが低電位基準回路部ＬＶに対向して配置され、第２のリード４ｂが高電位基準回路部ＨＶに対向して配置される例を示した。これに対し、本実施形態では、図１２及び図１３に示すように、リード４として、第１のリード４ａ、第２のリード４ｂとは電気的に分離され、これらリード４ａ，４ｂとは異なる電位が印加される第３のリード４ｃを有している。そして、この第３のリード４ｃが、絶縁部材３を挟んで、回路部のうちのレベルシフト回路部ＬＳの少なくとも一部と対向するように配置されるとともに、図１３に示すように、第３のリード４ｃとレベルシフト回路部ＬＳの所定の部位とが電気的に接続されている点を特徴とする。
特に図１３及び図１４に示す例では、レベルシフト回路部ＬＳを構成する複数のレベルシフト素子のそれぞれに対して、第３のリード４ｃが対向配置されている。そして、絶縁部材３を介して対向する第３のリード４ｃとレベルシフト素子の所定部位とが、それぞれ電気的に接続されて同電位となっている。すなわち、レベルシフト回路部ＬＳが複数のレベルシフト素子を有し、各レベルシフト素子に対して一対一で第３のリード４ｃが対向配置されている。
このように、本実施形態に係る半導体装置１では、高電位基準回路部ＨＶと低電位基準回路部ＬＶとの間に位置するレベルシフト回路部ＬＳに対して、第３導電部材としての第３のリード４ｃを配置している。そして、第３のリード４ｃとレベルシフト回路部ＬＳにおける第３のリード４ｃとの対向部位とを電気的に接続している。したがって、絶縁部材３のうち、レベルシフト回路部ＬＳの下方に位置する部分は、レベルシフト回路部ＬＳと第３のリード４ｃとがほぼ同電位となることで、同電位に挟まれた状態となる。これにより、第３のリード４ｃとレベルシフト回路部ＬＳとの対向部分の間に介在された絶縁部材３の部位には電荷が溜まらず、ｄｖ／ｄｔサージによって寄生容量を充放電する変位電流が、レベルシフト回路部ＬＳの形成部位を経路として発生することを抑制することができ、ひいては回路の誤動作を抑制することが可能となる。
また、本実施形態に係る半導体装置１では、高電位基準回路部ＨＶと低電位基準回路部ＬＶとの間に位置するレベルシフト回路部ＬＳに対して第３のリード４ｃを配置し、第３のリード４ｃとレベルシフト回路部ＬＳにおける第３のリード４ｃとの対向部位とを、第１の電位と第２の電位の間で同電位としている。したがって、第１のリード４ａと第２のリード４ｂのみを有する構成に比べて、絶縁部材３内において、隣接するリード４間での電位差を低減することができる。これにより、上記した電位の偏りを低減し、変位電流の発生を抑制することができる。
特に本実施形態では、各レベルシフト素子に対してそれぞれ第３のリード４ｃを対向配置し、対応するレベルシフト素子と第３のリード４ｃとを電気的に接続している。したがって、複数のレベルシフト素子からなるレベルシフト回路部ＬＳに対して、１つの第３のリード４ｃのみを対向配置する構成に比べて、レベルシフト回路部ＬＳ全域において寄生容量の容量値をキャンセルすることができる。また、絶縁部材３内において、隣接するリード４間での電位差をより低減し、この結果、図１４に示すように、電位の偏りをさらに低減することができる。すなわち、変位電流の発生を、より効果的に抑制することができる。
なお、このような半導体装置１は、第１実施形態に示した半導体装置１の製造方法を用いて形成することができる。
また、本実施形態では、レベルシフト回路部ＬＳが複数のレベルシフト素子を有し、各レベルシフト素子に対して一対一で第３のリード４ｃが対向配置される例を示した。しかしながら、複数のレベルシフト素子のうちの一部のみに対し、一対一で第３のリード４ｃが対向配置される構成としても良い。例えば図１５に示す例では、レベルシフト回路部ＬＳが、電気的に直列接続された３つのレベルシフト素子（３００Ｖ、６００Ｖ、９００Ｖ）を有し、そのうちの真ん中のレベルシフト素子（６００Ｖ）に対してのみ第３のリード４ｃが対向配置され、両者が電気的に接続されている。このような構成を採用しても、レベルシフト回路部ＬＳを有しながら、第３のリード４ｃを配置しない構成に比べて、変位電流の発生を抑制することができる。図１５は、変形例を示す平面図であり、図１２に対応している。
また、本実施形態では、ＳＯＩ基板３０からなる半導体装置１の例を示したが、半導体層３３としての単結晶バルク半導体基板からなる半導体装置１においても適用することができる。さらに、第１及び第２リード４ａ，４ｂの形状や幅は、第１実施形態と同様としても良い。
（第４実施形態）
次に、本発明の第４実施形態を、図１６及び図１７に基づいて説明する。図１６は、第４実施形態に係る半導体装置の概略構成を示す平面図である。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。図１６は、図３に対応しており、絶縁分離トレンチ９を省くことでさらに簡素化している。
第４実施形態は、上記実施形態に示したものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第１実施形態では、リード４（第１のリード４ａ及び第２のリード４ｂ）上に、絶縁部材３の裏面を対向させて半導体チップ２をダイマウントする例を示した。このような構成では、絶縁部材３を含む半導体チップ２に対し、各リード４ａ，４ｂが対応する回路部と位置精度良く対向するように位置決めする必要がある。
これに対し、本実施形態では、図１６及び図１７に示すように、絶縁部材３における半導体層７との固定面の裏面に、低電位基準回路部ＬＶ及び高電位基準回路部ＨＶにそれぞれ対応して、アルミニウム、ニッケル、はんだなどからなる金属膜４ｄ（換言すれば金属電極）が形成されている。そして、この金属膜４ｄに、リード４ａ，４ｂがそれぞれ接合されている。本実施形態では、図１６に示すように、低電位基準回路部ＬＶのほぼ全域と対向する金属膜４ｄと、高電位基準回路部ＨＶのほぼ全域と対向する金属膜４ｄを有しており、これら金属膜４ｄにリード４ａ，４ｂがはんだ付けされている。
なお、上記した半導体装置１は、絶縁部材３を含む半導体チップ２を、リード４を含むリードフレーム３２上に配置する前に、絶縁部材３の裏面全面に、スパッタやメッキなどにより金属膜を成膜し、その後、回路部に応じてパターニングして、互いに電気的に分離された複数の部位としておく。そして、パターニングした金属膜を備える半導体チップ２を、リード４を含むリードフレーム３２上に配置し、リード４と対応する金属膜４ｄの部分とを接合する。本実施形態の半導体装置１は、このような工程を経て得ることができる。
このように本実施形態では、パターニングしてなる金属膜４ｄが、電気的には、リード４（４ａ，４ｂ）の一部として機能するため、金属膜４ｄを形成せずに、リード４を絶縁部材３に固定する構成に比べて、所望の位置にリード４（金属膜４ｄ含む）を配置することができる。
また、リード４は、対応する金属膜４ｄと接合されれば良いので、半導体チップ２に対する位置決め精度としてはそれほど必要とされない。
なお、本実施形態では、金属膜４ｄを、低電位基準回路部ＬＶと高電位基準回路部ＨＶのそれぞれほぼ全域と対向するように設ける例を示したが、その配置は上記例に限定されず、低電位基準回路部ＬＶと高電位基準回路部ＨＶのそれぞれ少なくとも一部と対向すれば良い。
また、本実施形態では、レベルシフト回路部ＬＳと第３のリード４ｃについて特に言及しなかったが、レベルシフト回路部ＬＳに対して、金属膜４ｄを対向配置しても良い。特に、複数のレベルシフト素子を有する構成では、隣接するリード４間の距離が狭くなるので、各レベルシフト素子に対応して金属膜４を設けることが好ましい。
また、本実施形態においても、ＳＯＩ基板３０からなる半導体装置１の例を示したが、半導体層３３としての単結晶バルク半導体基板からなる半導体装置１においても適用することができる。
（第５実施形態）
次に、本発明の第５実施形態を、図１８及び図１９に基づいて説明する。図１８は、第５実施形態に係る半導体装置の概略構成を示す断面図であり、図１９は、図１８に示す半導体装置の製造工程を示す断面図であり、（ａ）は、サポート部材が貼り付けられた半導体層と絶縁部材の準備が完了した状態、（ｂ）は絶縁部材の研削工程が完了した状態を示している。
なお、第５実施形態は、上記各実施形態に示したものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。また、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
上記した実施形態では、ボンディングワイヤ５により、第１のリード４ａと低電位基準回路部ＬＶ内の基準電位を印加する領域とを電気的に接続し、第２のリード４ｂと高電位基準回路部ＨＶ内の基準電位を印加する領域とを電気的に接続する例を示した。さらには、第３のリード４ｃと対応するレベルシフト素子の部位とを電気的に接続する例を示した。
しかしながら、本実施形態では、図１８に示すように、絶縁部材３に貫通電極３５を設けることで、該貫通電極３５を介して、各リード４と対応する回路部の領域とを電気的に接続している。図１８に示す例では、貫通電極３５を介して、第１のリード４ａと低電位基準回路部ＬＶ内の基準電位を印加する領域とを電気的に接続し、貫通電極３５を介して、第２のリード４ｂと高電位基準回路部ＨＶ内の基準電位を印加する領域とを電気的に接続している。このような構成としても、上記した実施形態と同様の効果を得ることができる。
また、ワイヤボンディングを不要とすることができる。また、電位干渉の経路となり得る絶縁部材３自体に電極（貫通電極３５）を形成するため、半導体層７の電位をより安定的に固定することができる。さらには、貫通電極３５が絶縁部材３よりも熱伝導率の高い材料からなるので、半導体チップ２の熱を、貫通電極３５を介してリード４に効率よく伝達し、放熱性を向上させることができる。電位安定及び放熱性向上の観点から、貫通電極３５を複数設けることが好ましい。
なお、図１８では、第１実施形態同様、半導体チップ２が絶縁層８を含んでおり、この絶縁層８には、貫通電極３５に対応して貫通電極３６が形成されている。すなわち、貫通電極３５，３６により、第１のリード４ａと低電位基準回路部ＬＶ内の基準電位を印加する領域、第２のリード４ｂと高電位基準回路部ＨＶ内の基準電位を印加する領域とが、電気的に接続されている。
このような半導体装置１は、周知の半導体プロセスにより得ることができる。具体的には、図１９（ａ）に示すように、貼り付け前の絶縁部材３ａに、所定深さのトレンチを形成し、該トレンチ内に導電材料を埋め込んで、貫通電極３５を形成する。また、支持基板２９の除去後、絶縁層８ａに、貫通孔内に導電材料を埋め込んでなる貫通電極３６を形成し、絶縁層８ａの裏面であって貫通電極３６上にはんだ等からなるバンプ３７を形成する。そして、リフロー処理により、対応する貫通電極３５，３６同士を、バンプ３７を介して電気的且つ機械的に接続し、その後、絶縁部材３ａを裏面側から研削して、所定厚さの絶縁部材３ｂとするとともに、図１９（ｂ）に示すように、貫通電極３５を露出させる。それ以降の工程は上記した通りである。
（第６実施形態）
次に、第６実施形態に係る半導体装置について、図２０を用いて説明する。図２０は、第６実施形態を示す平面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
上述した実施形態では、同一の半導体チップ２、すなわち同一の半導体層７に、低電位基準回路部ＬＶ、高電位基準回路部ＨＶ、及びレベルシフト回路部ＬＳを備える例を示した。しかしながら、本実施形態では、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間で信号を伝達する回路を、別チップにて構成する。すなわち、本実施形態では、半導体チップ２は、低電位基準回路部ＬＶと高電位基準回路部ＨＶとのみを有する。そして、このような低電位基準回路部ＬＶと高電位基準回路部ＨＶとのみを有する半導体チップ２に対して、上記した構成のうち、レベルシフト回路部ＬＳの直下に第３のリード４ｃを配置する構成を除く構成を適用する。
例えば図２０に示すように、半導体チップ２が、低電位基準回路部ＬＶと高電位基準回路部ＨＶのみを有し、低電位基準回路部ＬＶの少なくとも一部に対して第１のリード４ａが対向配置され、高電位基準回路部ＨＶの少なくとも一部に対して第２のリード４ｂが対向配置された構成としても良い。なお、図２０では、各リード４ａ，４ｂが、対応する回路部ＬＶ，ＨＶのそれぞれほぼ全域と対向している。
（第７実施形態）
次に、第７実施形態に係る半導体装置について、図２１を用いて説明する。図２１は、第７実施形態を示す平面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
上述した実施形態では、同一の半導体チップ２に、低電位基準回路部ＬＶ、高電位基準回路部ＨＶ、及びレベルシフト回路部ＬＳを１組有する例を示したが、回路部ＬＶ，ＨＶ、ＬＳの組数は上記例に限定されるものではない。本実施形態では、例えば図５５に示した３相（Ｕ相、Ｖ相、Ｗ相）モータ駆動用制御回路を考慮して、図２１に示すように、同一の半導体チップ２が、３組の回路部ＬＶ，ＨＶ，ＬＳを有する場合の構成について示す。なお、図２１では、回路部ＬＶ１，ＨＶ１、ＬＳ１がＵ相、回路部ＬＶ２，ＨＶ２、ＬＳ２がＶ相、回路部ＬＶ３，ＨＶ３、ＬＳ３がＷ相に対応している。
図２１に示すように、高電位基準回路部ＨＶ１，ＨＶ２，ＨＶ３に対しては、それぞれ独立した第２のリード４ｂが対向するように、第２のリード４ｂが個別に設けられている。これは、高電位基準回路部ＨＶ１，ＨＶ２、ＨＶ３が異なるタイミングで高電位となるためである。同様に、レベルシフト回路部ＬＳに対しても、それぞれ独立した第３のリード４ｃが対向するように、第３のリード４ｃが個別に設けられている。ただし、低電位基準回路部ＬＶ１，ＬＶ２，ＬＶ３に対しては、共通の第１のリード４ａが設けられている。これは、低電位基準回路部ＬＶ１，ＬＶ２，ＬＶ３の基準電圧が０Ｖであるためである。
このように、互いに位相の異なる３相の駆動回路が同一チップ２に構成されながらも、上記したように、互いに対向する回路部の部位とリード４とを同電位とするため、異なる相間での電位干渉を抑制することができる。
なお、上記では、レベルシフト回路部ＬＳも同一チップ２としたが、少なくとも低電位基準回路部ＬＶ及び高電位基準回路部ＨＶを有するものであれば良い。また、３相の低電位基準回路部ＬＶ（ＬＶ１〜ＬＶ３）はいずれも基準電位（第１の電位）が０Ｖであるので、図２１に示す例では対向配置される第１のリード４ａを共通化しているが、低電位基準回路部ＬＶ（ＬＶ１〜ＬＶ３）ごとに、第１のリード４ａを分けて対向配置しても良い。ただし、図２１に示すように、共通化したほうが、ボンディングワイヤ５の本数を減らすことが可能である。
（第８実施形態）
次に、第８実施形態に係る半導体装置について、図２２及び図２３を用いて説明する。図２２は、第８実施形態を示す平面図であり、図２３は、図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態は、図２２及び図２３に例示するように、同一の半導体チップ２に、ゲート駆動信号を生成する駆動回路だけでなく、ゲートを備え、インバータ回路を構成するスイッチング素子ＳＷ１，ＳＷ２も一体化した構成を採用したものである。図２２及び図２３に示す例では、ＳＷ１，ＳＷ２が、ともにＮチャネル型の縦型ＭＯＳＦＥＴ（ＤＭＯＳトランジスタ素子）となっており、半導体層７の主面側表層にｐ型チャネル領域４０とｎ+型ソース領域４１を有している。また、ｐ型チャネル領域４０上には、ゲート絶縁膜４２を介して、ゲート電極４３が配置されている。一方、半導体層７の裏面側表層には、ｎ+型ドレイン領域４４が形成されている。
そして、ＳＷ１に対向配置されたリード４ｅが、ＳＷ１のｎ+型ドレイン領域４４と電気的に接続され、ＳＷ２に対向配置されたリード４ｆが、ＳＷ２のｎ+型ドレイン領域４４と電気的に接続されている。また、半導体チップ２の主面側に形成されたハイサイド側のＳＷ１のｎ+型ソース領域４１（図示しないソース電極）と、ローサイド側のＳＷ２のｎ+型ドレイン領域４４に接続されたリード４ｆとが、ボンディングワイヤ５を介して電気的に接続されている。さらには、ＳＷ２のｎ+型ソース領域４１（図示しないソース電極）とリード４ｇが、ボンディングワイヤ５を介して電気的に接続されている。これにより、ＳＷ１とＳＷ２とが直列接続されてハーフブリッジ回路が構成され、リード４ｆが出力端子となっている。なお、リード４ｅは、ＳＷ１のｎ+型ドレイン領域４４と電気的に接続された電源側の端子であり、リード４ｇは、ＳＷ２のｎ+型ソース領域４１（図示しないソース電極）とボンディングワイヤ５を介して電気的に接続されたＧＮＤ側の端子である。
また、ＳＷ１のゲート電極４３は、高電位基準回路部ＨＶのゲート信号出力部位と、半導体層７の主面上に形成された図示しない配線を介して、電気的に接続されており、ＳＷ２のゲート電極４３は、低電位基準回路部ＬＶのゲート信号出力部位と、半導体層７の主面上に形成された図示しない配線を介して、電気的に接続されている。また、ＳＷ１，ＳＷ２のｎ+型ドレイン領域４４上には、絶縁部材３に設けた貫通電極３８及び絶縁部材３の裏面上に設けた金属膜４ｄからなるドレイン電極が配置されている。
なお、図２２及び図２３に示す例では、低電位基準回路部ＬＶと高電位基準回路部ＨＶとを、対向するリード４ａ，４ｂとボンディングワイヤ５を介して電気的に接続しているが、上記（図１８参照）したように、絶縁部材３に設けた貫通電極３５によって、電気的に接続した構成としても良い。この場合、貫通電極３５，３６を同時に形成することができる。
図２２及び図２３では、モールド樹脂６を省略して図示している。また、ＳＷ１，ＳＷ２は、上記したＮチャネル型の縦型ＭＯＳＦＥＴに限定されるものではない。Ｐチャネル型を採用することもできるし、ＭＯＳＦＥＴに代えてＩＧＢＴを採用することもできる。また、横型のトランジスタ素子を採用することもできる。また、レベルシフト回路部ＬＳの直下に第３のリード４ｃが配置された構成を採用することもできる。
（第９実施形態）
次に、第９実施形態に係る半導体装置について、図２４〜図２７を用いて説明する。図２４は、第９実施形態を示す平面図であり、図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。また、図２６は、第９実施形態の他の例を示す平面図であり、図２７は、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態は、同一の半導体チップ２に、３相分のスイッチング素子ＳＷ１，ＳＷ２（インバータ回路）とモータ駆動用制御回路を有する構成を採用したものである。図２４及び図２５に示す構成では、ハイサイド側のＳＷ１及びローサイド側のＳＷ２として、縦型のＩＧＢＴを採用している。一方、図２６及び図２７に示す構成では、ハイサイド側のＳＷ１及びローサイド側のＳＷ２として、横型のＩＧＢＴを採用している。
縦型のＩＧＢＴを採用した構成では、図２５に示すように、半導体層７の主面側表層に、ｐ型チャネル領域４５、ｎ+型エミッタ領域４６、ｐ+型コンタクト領域４７が形成されており、ｐ型チャネル領域４５上に、ゲート絶縁膜４８を介して、ゲート電極４９が配置されている。一方、半導体層７の裏面側表層には、半導体層７よりも高濃度のｎ型フィールドストップ領域５０、及び、ｐ+型コレクタ領域５１が形成されており、ｐ+型コレクタ領域５１上に、半導体層７の裏面を覆う絶縁部材３を貫通して、コレクタ電極５２が配置されている。このコレクタ電極５２は、上記した貫通電極３８及び金属膜４ｄにより構成することができる。
そして、図２４に示すように、平面矩形状の半導体チップ２において、Ｕ相の部分（ＳＷ１，ＳＷ２，ＬＶ１，ＨＶ１，ＬＳ１）が矩形長手の一端側に、Ｗ相の部分（ＳＷ１，ＳＷ２，ＬＶ３，ＨＶ３，ＬＳ３）が矩形長手の他端側に設けられ、Ｖ相の部分（ＳＷ１，ＳＷ２，ＬＶ２，ＨＶ２，ＬＳ２）は、Ｕ相の部分とＷ相の部分との間に挟まれて設けられている。
また、Ｕ相，Ｖ相，Ｗ相の各部分において、ＳＷ１，ＳＷ２が、矩形長手方向に沿って互いに隣接して形成されており、ＳＷ１，ＳＷ２の形成領域に対し、矩形短手方向に隣接して、回路部ＬＶ，ＨＶ，ＬＳが形成されている。また、回路部ＬＶ，ＨＶ，ＬＳは、ハイサイドＳＷ１側に高電位基準回路部ＨＶ、ローサイドＳＷ２側に低電位基準回路部ＬＶが形成されるとともに、高電位基準回路部ＨＶと低電位基準回路部ＬＶの間にレベルシフト回路部ＬＳが形成されている。
ＳＷ１のｐ+型コレクタ領域５１（コレクタ電極５２）は、ＳＷ１に対向配置されたリード４ｅと電気的に接続され、ＳＷ２のｐ+型コレクタ領域５１（コレクタ電極５２）は、ＳＷ２に対向配置されたリード４ｆと電気的に接続されている。また、半導体チップ２の主面側に形成されたＳＷ１のｎ+型エミッタ領域４６（図示しないエミッタ電極）と、ローサイド側のＳＷ２のｐ+型コレクタ領域５１（コレクタ電極５２）に接続されたリード４ｆとが、ボンディングワイヤ５を介して電気的に接続されている。さらには、ＳＷ２のｎ+型エミッタ領域４６（図示しないエミッタ電極）とリード４ｇが、ボンディングワイヤ５を介して電気的に接続されている。これにより、各相において、ＳＷ１とＳＷ２とが直列接続されてハーフブリッジ回路が構成され、リード４ｆが出力端子となっている。なお、リード４ｅは、ＳＷ１のｐ+型コレクタ領域５１と電気的に接続された電源側の端子であり、リード４ｇは、ＳＷ２のｎ+型エミッタ領域４６とボンディングワイヤ５を介して電気的に接続されたＧＮＤ側の端子である。
また、Ｕ相，Ｖ相，Ｗ相の各部分において、回路部ＬＶ，ＨＶ，ＬＳは、それぞれ対向配置されたリード４ａ〜４ｃと電気的に接続されている。さらには、ＳＷ１のゲート電極４９は、高電位基準回路部ＨＶのゲート信号出力部位と、半導体層７の主面上に形成された図示しない配線を介して、電気的に接続されており、ＳＷ２のゲート電極４９は、低電位基準回路部ＬＶのゲート信号出力部位と、半導体層７の主面上に形成された図示しない配線を介して、電気的に接続されている。
上記した構成では、各相が位相をずらして動作するが、ＳＯＩ基板を用いた従来の構成では、各相から他の相へ電位差に起因するノイズが発生する。ノイズの原因は絶縁層（埋め込み酸化膜）での電荷蓄積による変位電流であり、発生させないためには、絶縁層間に電位差を生じさせないことである。これに対し、図２４に示す例では、各相ごとにリード４を分割するとともに、各相内において、ＳＷ１，ＳＷ２、低電位基準回路部ＬＶ，高電位基準回路部ＨＶ，及びレベルシフト回路部ＬＳごとにリード４を分割している。したがって、ノイズを飛躍的に低減することができる。
なお、図２４では、回路部ＨＶ，ＬＳ，ＬＶと対応するリード４ａ〜４ｃとがボンディングワイヤ５を介して電気的に接続される例を示したが、上記（図１８参照）したように、絶縁部材３に設けた貫通電極３５によって、電気的に接続した構成としても良い。図２４及び図２５では、モールド樹脂６を省略して図示している。また、図２５では、リード４を省略している。なお、ＳＷ１，ＳＷ２は、上記したＮチャネル型の縦型ＩＧＢＴに限定されるものではない。Ｐチャネル型を採用することもできるし、ＭＯＳＦＥＴを採用することもできる。また、図２４では、レベルシフト回路部ＬＳの直下に第３のリード４ｃを対向配置しているが、レベルシフト回路部ＬＳの直下に第３のリード４ｃが配置されない構成を採用することもできる。また、図２４では、各相において、ＳＷ１と高電位基準回路部ＨＶとでリード４（４ｂ，４ｅ）を分けているが、共通のリード４とすることも可能である。
次に、図２６及び図２７を用いて、横型のＩＧＢＴを採用した構成について説明する。横型の場合、図２７に示すように、半導体層７の主面側表層に、ｐ型チャネル領域４５、ｎ+型エミッタ領域４６、ｐ+型コンタクト領域４７とともに、半導体層７よりも高濃度のｎ型フィールドストップ領域５０、及び、ｐ+型コレクタ領域５１が形成さされている。また、ｐ型チャネル領域４５上に、ゲート絶縁膜４８を介して、ゲート電極４９が配置されている。そして、図２６に示すように、平面矩形状の半導体チップ２において、Ｕ相の部分（ＳＷ１，ＳＷ２，ＬＶ１，ＨＶ１，ＬＳ１）が矩形長手の一端側に、Ｗ相の部分（ＳＷ１，ＳＷ２，ＬＶ３，ＨＶ３，ＬＳ３）が矩形長手の他端側に設けられ、Ｖ相の部分（ＳＷ１，ＳＷ２，ＬＶ２，ＨＶ２，ＬＳ２）は、Ｕ相の部分とＷ相の部分との間に挟まれて設けられている。
また、Ｕ相，Ｖ相，Ｗ相の各部分において、ＳＷ１，ＳＷ２が、矩形長手方向に沿って互いに隣接して形成されており、ＳＷ１，ＳＷ２の形成領域に対し、矩形短手方向に隣接して、回路部ＬＶ，ＨＶ，ＬＳが形成されている。また、回路部ＬＶ，ＨＶ，ＬＳは、ハイサイドＳＷ１側に高電位基準回路部ＨＶ、ローサイドＳＷ２側に低電位基準回路部ＬＶが形成されるとともに、高電位基準回路部ＨＶと低電位基準回路部ＬＶの間にレベルシフト回路部ＬＳが形成されている。
Ｕ相，Ｖ相，Ｗ相の各部分において、第１のリード４ａは、低電位基準回路部ＬＶと対向するとともに、ローサイド側のＳＷ２と対向して配置され、低電位基準回路部ＬＶの第１の電位が印加される部位と電気的に接続されている。第２のリード４ｂは、高電位基準回路部ＨＶと対向するとともに、ハイサイド側のＳＷ１と対向して配置され、高電位基準回路部ＨＶの第２の電位が印加される部位と電気的に接続されている。第３のリード４ｃは、レベルシフト回路部ＬＳと対向して配置されるとともに、レベルシフト回路部ＬＳと電気的に接続されている。
ＳＷ１のｐ+型コレクタ領域５１（コレクタ電極５２）は、半導体層７の主面上に形成された図示しない配線を介して、高電位基準回路部ＨＶの第２の電位（例えば１２００Ｖ）が印加される部分と電気的に接続されている。一方、ＳＷ２のｎ+型エミッタ領域４６（図示しないエミッタ電極）は、半導体層７の主面上に形成された図示しない配線を介して、低電位基準回路部ＬＶの第１の電位（例えば０Ｖ）が印加される部分と電気的に接続されている。さらに、ＳＷ１のｎ+型エミッタ領域４６（図示しないエミッタ電極）とＳＷ２のｐ+型コレクタ領域５１（コレクタ電極５２）は、半導体層７の主面上に形成された図示しない配線を介して電気的に接続されるとともに、該配線が、ボンディングワイヤ５を介して、リード４ｆと電気的に接続されている。また、ＳＷ１のゲート電極４９は、高電位基準回路部ＨＶのゲート信号出力部位と、半導体層７の主面上に形成された図示しない配線を介して、電気的に接続されており、ＳＷ２のゲート電極４９は、低電位基準回路部ＬＶのゲート信号出力部位と、半導体層７の主面上に形成された図示しない配線を介して、電気的に接続されている。
これにより、各相において、ＳＷ１とＳＷ２とが直列接続されてハーフブリッジ回路が構成され、リード４ｆが出力端子となっている。このような構成を採用すると、横型のＩＧＢＴを採用した構成においても、縦型のＩＧＢＴ同様、ノイズを低減することができる。なお、図２６では、回路部ＨＶ，ＬＳ，ＬＶと対応するリード４ａ〜４ｃとがボンディングワイヤ５を介して電気的に接続される例を示したが、上記（図１８参照）したように、絶縁部材３に設けた貫通電極３５によって、電気的に接続した構成としても良い。図２６及び図２７では、モールド樹脂６を省略して図示している。また、図２７では、リード４を省略している。なお、ＳＷ１，ＳＷ２は、上記したＮチャネル型の縦型ＩＧＢＴに限定されるものではない。Ｐチャネル型を採用することもできるし、ＭＯＳＦＥＴを採用することもできる。また、図２６では、レベルシフト回路部ＬＳの直下に第３のリード４ｃを対向配置しているが、レベルシフト回路部ＬＳの直下に第３のリード４ｃが配置されない構成を採用することもできる。また、図２６では、各相において、ＳＷ１と高電位基準回路部ＨＶとで共通のリード４（４ｂ）としているが、それぞれリード４を分けても良い。
（第１０実施形態）
次に、第１０実施形態に係る半導体装置について、図２８及び図２９を用いて説明する。図２８は、第１０実施形態を示す平面図である。図２９は、図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
上述した実施形態では、導電部材としてリードの例を示した。しかしながら、導電部材としては特にリードに限定されるものではない。例えば、本実施形態にて示すように、表面に導体パターンの形成された基板を用いることもできる。
例えば、図２８及び図２９に示す例では、上記した図１６及び図１７同様、絶縁部材３の裏面における、高電位基準回路部ＨＶと低電位基準回路部ＬＶに対応する部位に裏面電極４ｄ（金属膜）がそれぞれ形成されている。基板６０は、電気絶縁材料からなる基材６１に配線を設けてなるもの、すなわち配線基板である。裏面電極４ｄは、基板６０（基材６１）の一面に形成されたランド６２と、はんだなどの接続部材６３を介して、それぞれ機械的且つ電気的に接続（接合）されている。また、ランド６２は、基板６０の一面における半導体チップ２の搭載領域を除く領域に形成されたランド６４と、基板６０に形成された配線部６５を介して電気的に接続されている。そして、ランド６４は、半導体層７に構成された対応する回路部ＨＶ，ＬＶの所定部位と、ボンディングワイヤ５を介して電気的に接続されている。
なお、図２９に示す例では、各ランド６２，６４が、基板６０の一面に形成された導体パターンの少なくとも一部として構成され、配線部６５が、基板６０の裏面に形成された導体パターン６５ｂ、及び、スルーホール接続部６５ａ，６５ｃにより構成されている。すなわち、図２８及び図２９に示す例では、裏面電極４ｄ、接続部材６３、基材６１に配置されたランド６２、６４、及び配線部６５が、特許請求の範囲の各導電部材に相当する構成となっている。このような構成を採用すると、上記した図１６及び図１７の構成同様、リード４のみを用いる構成に比べて、所望の位置に導電部材（裏面電極４ｄを含む）を配置することができる。なお、図２９に示す符号６６は、基板６０の貫通孔内に導電部材を埋め込んでなる所謂サーマルビア、符号６７は、絶縁部材３の裏面と基板６０の一面との対向領域に介在されて、両者を機械的に接続するとともに、裏面電極４ｄとランド６２との接続部位を封止する封止部である。
また、上記例では、配線部６５を介して、ランド６２とランド６４を接続する例を示したが、ランド６２とランド６４が一体化された構成としても良い。すなわち、基板６０の一面に形成されたランドの一部に接続部材６３を介して裏面電極４ｄが接続され、半導体チップ２に覆われる領域を除く領域の一部にボンディングワイヤ５が接続された構成としても良い。また、配線部６５を有する構成において、導体パターン６５ｂが内層の導体パターンとされ、スルーホール接続部６５ａ，６５ｃの代わりに、所謂接続ビアを採用しても良い。
（第１１実施形態）
次に、第１１実施形態に係る半導体装置について、図３０を用いて説明する。図３０は、第１１実施形態を示す断面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
図３０に示すように、本実施形態では、半導体チップ２の主面上に設けたパッド部（図示略）にバンプなどの接続部６８が形成されており、この接続部６８と、基板６０の対応するランドとが電気的且つ機械的に接続されている。すなわち、半導体装置１が、所謂フリップチップ型の実装構造となっている。そして、この半導体装置１では、上記した図１６及び図１７同様、絶縁部材３の裏面における、高電位基準回路部ＨＶと低電位基準回路部ＬＶに対応する部位に裏面電極４ｄ（金属膜）がそれぞれ形成されており、ボンディングワイヤ５を介して、基板６０の表面に形成された対応するランド６４とそれぞれ接続されている。
また、各ランド６４は、図２９に示したように、配線部６５を介して、対応するランド６２に接続され、このランド６２は、接続部６８、図示しないパッド部などを介して、半導体層７に構成された対応する回路部ＨＶ，ＬＶの所定部位と電気的に接続されている。なお、図３０に示す例では、配線部６５が、内層の導体パターン６５ａと接続ビア６５ｂ，６５ｃにより構成されている。このような構成を採用しても、図２８及び図２９に示した構成と同様の効果を期待することができる。
なお、図３０示す半導体装置の平面構造は、基板６０に対して半導体チップ２を対向させた点を除けば、図２８とほぼ同じであるため割愛する。また、図３０に示す符号６９ａは、半導体チップ２の主面側表層（絶縁層６９ｂの表層）と基板６０の一面との対向領域に介在されて、両者を機械的に接続するとともに、接続部６８とランド（ランド６２含む）との接続部位を封止する封止部である。また、符号６９ｂは、半導体チップ２の主面側上に配置された絶縁層である。接続部６８は、絶縁層６９ｂに形成された図示しない、コンタクトホール、ビアホール、スルーホールなど（いずれも導電部材含む）を介して半導体層７に構成された回路部の所定部位と電気的に接続されている。
なお、図２８〜図３０に示した第１０及び第１１実施形態では、回路部として、高電位基準回路部ＨＶと低電位基準回路部ＬＶのみに対して裏面電極４ｄを形成する例を示した。しかしながら、裏面電極４ｄの形成は上記例に限定されるものではない。上記実施形態で述べたように、レベルシフト回路部ＬＳを含め、基準電位が異なる領域ごとに裏面電極４ｄを分けて形成すると良い。
（第１２実施形態）
次に、本発明の第１２実施形態を、図３１及び図３２に基づいて説明する。図３１は、第１２実施形態を示す断面図である。図３２は、図３１８のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う平面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態では、図３０に示したフリップチップ型の半導体チップ２を、多層基板に内蔵させたものである。
図３１及び図３２に示すように、基板６０としての多層基板内に、半導体チップ２が内蔵されつつ実装されている。このような多層基板６０は、液晶ポリマーなどの熱可塑性樹脂を基材６１とし、この基材６１に導体パターン７０を多層に配置して構成することができる。また、半導体チップ２は、図１６や図３０に示したもの同様、絶縁部材３の裏面における、高電位基準回路部ＨＶと低電位基準回路部ＬＶに対応する部位に裏面電極４ｄ（金属膜）がそれぞれ形成されている。また、半導体チップ２の主面上に設けた図示しないパッド部には、バンプなどの接続部６８が形成されている。そして、基材６１に形成された除去領域７２内に半導体チップ２（絶縁部材３含む）が収容され、上記接続部６８と、多層基板６０の対応する導体パターン７０（内層パターン７０ｂ）とが電気的且つ機械的に接続されている。
一方、裏面電極４ｄは、基材６１に形成された接続ビア７１と接続されている。そして、裏面電極４ｄと対応する接続部６８とは、導体パターン７０（内層パターン７０ｂ）及び接続ビア７１を介して電気的に接続されるとともに、多層基板６０の表面に形成された導体パターン７０としてのランド７０ｃとも、導体パターン７０（内層パターン７０ｂ）及び接続ビア７１を介して電気的に接続されている。これにより、ランド７０ｃを介して、所定の電位を印加し、裏面電極４ｄと、該裏面電極４ｄと対向する回路部の所定部位とを同電位とすることができる。このような構成を採用すると、上記した図１６及び図１７の構成同様、リード４のみを用いる構成に比べて、所望の位置に導電部材（裏面電極４ｄを含む）を配置することができる。また、半導体チップ２が、基板６０内に収容されて被覆されるため、モールド樹脂６を不要とすることができる。また、接続ビア７１を介して、半導体チップ２の熱を外部に放熱することもできる。なお、多層基板６０の両側の表面には、上述したランド７０ｃ以外にも、多数のランド７０ａが設けられている。
このような半導体装置１は、以下に示す手順にて形成することができる。具体的には、一面乃至両面に導体パターン７０が形成されるとともに、導体パターン７０を底部とする孔内に導電部材を配置してなる接続ビア７１が形成された、シート状の基材６１を複数枚（本例では、基材６１ａ〜６１ｈまでの８枚）準備する。このとき、基材６１のうち、半導体チップ２が配置される予定の基材６１ｆに、半導体チップ２の大きさに応じた領域を除去した除去領域を形成しておく。そして、図３２に示す順で、複数枚の基材６１を積層する。このとき、基材６１ｆを積層配置した後で、基材６１ｆに形成された除去領域７２内に、半導体チップ２を配置する。そして、残りの基材６１を順次積層して８枚の基材６１からなる積層体とした後、真空熱プレス機を用いて、加熱しつつ積層体の積層方向両端側から積層体を加圧する。これにより、基材６１が軟化して互いに溶着するとともに、接続ビア７１が隣接する導体パターン７０、裏面電極４ｄとそれぞれ接合する。さらには、接続部６８も隣接する導体パターン７０（内層パターン７０ｂ）と接合する。以上により、図３１に示す半導体装置を得ることができる。
なお、図３１及び図３２に示す例では、回路部として、高電位基準回路部ＨＶと低電位基準回路部ＬＶのみに対して裏面電極４ｄを形成する例を示した。しかしながら、裏面電極４ｄの形成は上記例に限定されるものではない。上記実施形態で述べたように、レベルシフト回路部ＬＳを含めて、基準電位が異なる領域ごとに裏面電極４ｄを分けて形成しても良い。
（第１３実施形態）
次に、本発明の第１３実施形態を、図３３及び図３４に基づいて説明する。図３３は、第１３実施形態を示す断面図である。図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う平面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態では、上述した第１２実施形態において説明した、半導体チップ２を内蔵する多層基板６０において、低電位基準回路部ＬＶに対向する金属膜４ｄに接続され、低電位基準回路部ＬＶの基準電位（第１の電位）が印加される接続ビア７１及び導体パターン７０（内層パターン７０ｂ）と、高電位基準回路部ＨＶに対向する金属膜４ｄに接続され、高電位基準回路部ＨＶの基準電位（第２の電位）が印加される接続ビア７１及び導体パターン７０（内層パターン７０ｂ）との間において、隣接する基材６１ｇ、６１ｈ同士の界面を横断するように絶縁部材８０が設けられている。この絶縁部材８０は、図３４に示すように、少なくとも半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さに渡って設けられ、好ましくは、その長さを越える長さを有する。
多層基板６０は、複数枚の基材６１同士を接着することにより構成されるが、その接着界面には微小な隙間が残ることもありえる。このような場合、その微小な隙間から水分が侵入すると、第１の電位が印加される導体パターン７０及び接続ビア７１と、第２の電位が印加される導体パターン７０及び接続ビア７１との間をショートさせてしまう虞が生じる。
このような問題に対して、本実施形態では、隣接する基材６１ｇ、６１ｈ同士の界面を横断するように絶縁部材８０を設けている。このため、隣接する基材６１ｇ、６１ｈ同士の界面に水分が侵入したとしても、第１の電位が印加される導体パターン７０及び接続ビア７１と、第２の電位が印加される導体パターン７０及び接続ビア７１との間でショートが発生する可能性を低減することができる。
なお、上述した例では、絶縁部材８０が、単に隣接する基材６１ｇ、６１ｈ同士の界面を横断するように設けられた。しかし、この絶縁部材８０に代えて、図３５に示すように、多層基板６０の積層方向において、多層基板６０の外表面から、多層基板６０に内蔵された半導体チップ２の表面に達する長さを有する絶縁部材８１を設けても良い。
この絶縁部材８１は、例えばセラミック、ガラス、高絶縁性の樹脂（例えば、KE-G3000D（京セラケミカル製）、PIX3400（日立化成製））など、多層基板６０を構成する基材６１よりも高い絶縁性を有する材料から形成される。なお、絶縁性は、所定の厚さの板状の試験片に高電圧を印加した際に、電流が流れ始める電圧値によって評価され、電流が流れ始める電圧値が高いほど、絶縁性が高い材料と評価される。
図３５に示す絶縁部材８１を採用することにより、隣接する基材６１ｇ、６１ｈ同士の界面への水分の侵入によるショートの発生を抑制することができることに加え、耐圧の向上を図ることが可能になる。
また、図３６に示すように、絶縁部材８０は、半導体チップ２の絶縁部材３が設けられた側ばかりでなく、回路部形成側（半導体層７が設けられた側）の基材６１同士の界面を横断するように設けても良い。回路部形成側の接続ビア７１及び導体パターン７０においても、低電位基準回路部ＬＶの基準電位である第１の電位が印加されるもの、及び高電位基準回路部ＨＶの基準電位である第２の電位が印加されるものがあるためである。回路形成側においても、第１の電位が印加される接続ビア７１及び導体パターン７０と、第２の電位が印加される接続ビア７１及び導体パターン７０との間に、上述した絶縁部材８０を設けることにより、より一層ショートの発生の可能性を低減することができる。
さらに、図３６に示すように、回路部形成側に絶縁部材を設ける場合、図３５に示すように、多層基板６０の外表面から半導体チップ２の表面に達する絶縁部材を設けても良い。また、基材６１同士の各界面に配置される絶縁部材が、基材６１中で相互に接する長さの絶縁部材を設けても良い。このような絶縁部材を、基材６１よりも高絶縁性の材料により形成することにより、ショートの発生を抑制することに加え、耐圧の向上を図ることができる。
また、絶縁部材８０に代えて、図３７に示すように、少なくとも半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さに渡って伸びる主部８２ａと、その主部８２ａの両端から、高電位基準回路部ＨＶに向かって伸びる側部８２ｂとからなる絶縁部材８２を設けても良い。この絶縁部材８２の主部８２ａは、図３８に示すように、隣接する基材６１ｇ、６１ｈ同士の界面を横断するように設けられる。そして、側部８２ｂに関しても、主部８２ａと同様の断面形状を有し、隣接する基材６１ｇ、６１ｈ同士の界面を横断するように設けられる。このように、絶縁部材８２によって、高電位基準回路部ＨＶによる第２の電位が印加される接続ビア７１及び導体パターン７０を３方向から取り囲むことにより、より確実に、基材６１同士の界面の隙間に侵入した水分によりショートが発生することを抑止することができる。
なお、絶縁部材８２は、低電位基準回路部の第１の電位が印加される接続ビア７１及び導体パターン７０を３方向から取り囲むように設けられても良い。また、絶縁部材８２は、多層基板６０の積層方向において、多層基板６０の外表面から半導体チップ２の表面に達する長さに形成されても良い。
さらに、図３９に示すように、低電位基準回路部ＬＶに対向する金属膜４ｄに接続される接続ビア７１及び導体パターン７０と、高電位基準回路部ＨＶに対向する金属膜４ｄに接続される接続ビア７１及び導体パターン７０との間の基材６１を絶縁部材８３によって置換する構成を採用しても良い。この絶縁部材８３は、多層基板６０の表面から半導体チップの表面に達するまで基材６１の一部を除去し、その除去部分に、ＰＩＱ（ポリイミド）、モールド樹脂（例えばエポキシ樹脂など）などからなる高絶縁性材料を埋め込んだものである。すなわち、絶縁部材８３は、基材６１よりも高い絶縁性を有する。そして、絶縁部材８３は、図４０に示すように、少なくとも半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さ以上の長さを有する。これにより、水分が侵入してもショートの発生を防止できるとともに、耐圧性の向上を図ることができる。
上述した絶縁部材８０〜８３は、絶縁部材８０〜８３が配置されるべき基材６１に、絶縁部材８０〜８３の大きさに応じた溝や貫通部が形成され、絶縁部材８０〜８３が搭載された基材６１が積層されることにより、多層基板６０の内部に設けられる。しかしながら、例えば、絶縁部材８３などは、多層基板６０を形成した後に、絶縁部材８３を埋め込むための基材領域を除去し、その除去した部分に挿入することで、多層基板６０の内部に設けることもできる。
（第１４実施形態）
次に、本発明の第１４実施形態を、図４１及び図４２に基づいて説明する。図４１は、第１４実施形態を示す断面図である。図４２は、図４１において、矢印ＸＬＩＩ方向から多層基板６０を見た場合における、多層基板６０の一部分を示す斜視図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態においては、上述した第１２実施形態において説明した、半導体チップ２を内蔵する多層基板６０において、低電位基準回路部ＬＶに対向する金属膜４ｄに接続され、低電位基準回路部ＬＶの基準電位（第１の電位）が印加される接続ビア７１及び導体パターン７０（内層パターン７０ｂ）と、高電位基準回路部ＨＶに対向する金属膜４ｄに接続され、高電位基準回路部ＨＶの基準電位（第２の電位）が印加される接続ビア７１及び導体パターン７０（内層パターン７０ｂ）との間で、隣接する基材６１ｇ、６１ｈ同士の界面の間に空隙部８４を設けたものである。この空隙部８４は、図４１に示すように、半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している隣接面に沿って伸び、少なくとも低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さを有する。なお、空隙部８４は、多層基板６０の側面に達する以前に終端しており、その両端は多層基板６０の基材６１によって塞がれている。
このような本実施形態の構成によれば、基材６１ｇ、６１ｈ同士の界面の隙間に水分が侵入した場合であっても、水分は、空隙部８４にトラップされる。従って、第１の電位が印加される接続ビア７１及び導体パターン７０と、第２の電位が印加される接続ビア７１及び導体パターン７０との間で、ショートが発生する可能性を低減することができる。
（第１５実施形態）
次に、本発明の第１５実施形態を、図４３及び図４４に基づいて説明する。図４３は、第１５実施形態を示す断面図である。図４４は、半導体チップ２及びその半導体チップ２に隣接する基材６１ｇの一部を切り出した様子を示す斜視図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態では、上述した第１２実施形態において説明した、半導体チップ２を内蔵する多層基板６０において、低電位基準回路部ＬＶに対向する金属膜４ｄに接続され、低電位基準回路部ＬＶの基準電位（第１の電位）が印加される接続ビア７１及び導体パターン７０（内層パターン７０ｂ）と、高電位基準回路部ＨＶに対向する金属膜４ｄに接続され、高電位基準回路部ＨＶの基準電位（第２の電位）が印加される接続ビア７１及び導体パターン７０（内層パターン７０ｂ）との間で、隣接する基材６１ｇ、６１ｈ同士の表面に、互いに噛み合う凹凸部８５を設けたものである。この凹凸部８５は、例えば、図４４に示すように、三角波状に形成され、半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している隣接面に沿って伸び、少なくとも低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さを有する。
なお、凹凸部８５の形状としては、三角波状に限られず、凹部及び凸部の形状が矩形状であっても良い。さらに、基材６１の表面に、例えば多数の三角錘や四角錘を形成しても良い。
このように、隣接する基材６１ｇ、６１ｈの表面に、互いに噛み合うように凹凸部８５を設けることにより、第１の電位が印加される接続ビア７１及び導体パターン７０と、第２の電位が印加される接続ビア７１及び導体パターン７０との間で、侵入した水分がショートを発生させるための経路長を長くすることができる。従って、基材６１ｇ、６１ｈ同士の界面の隙間に水分が侵入した場合であっても、水分によるショートが発生しにくくすることができる。
（第１６実施形態）
次に、本発明の第１６実施形態を、図４５及び図４６に基づいて説明する。図４５は、第１６実施形態を示す断面図である。図４６は、図４５のＸＬＶＩ−ＸＬＶＩ線に沿う平面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態では、上述した第１２実施形態において説明した、半導体チップ２を内蔵する多層基板６０において、低電位基準回路部ＬＶに対向する金属膜４ｄに接続される接続ビア７１、及び高電位基準回路部ＨＶに対向する金属膜４ｄに接続される接続ビア７１が、導電部材７４と、その導電部材７４の周囲に配置された筒状の高絶縁性の絶縁部材７３とによって構成されるものである。
具体的には、接続ビア７１の絶縁部材７３は、セラミック、ガラス、高絶縁性の樹脂（例えば、KE-G3000D（京セラケミカル製）、PIX3400（日立化成製））など、多層基板６０を構成する基材６１よりも高い絶縁性を有する材料から形成される。
図４６に示すように、各々の金属膜４ｄに接触する接続ビア７１は、一枚の金属膜４ｄに対して複数本設けられているが、それら全ての接続ビアが、上述した絶縁部材７３及び導電部材７４とから構成されている。そして、絶縁部材７３は、多層基板６０の外表面から半導体チップ２の金属膜４ｄまで達する長さを有する。このような絶縁部材７３と導電部材７４とからなる接続ビア７１は、予め絶縁部材７３の内部に導電部材７４を配置した状態で、各基材６１ｇ、６１ｈのビアホール内に挿入することにより形成される。
このように、本実施形態では、各金属膜４ｄに接続される接続ビア７１において、導電部材７４の回りを絶縁性の高い絶縁部材７３で取り囲んでいるので、これら接続ビア７１間の絶縁性を高めることができ、耐圧の向上を図ることができる。
なお、図４５には、絶縁部材７３が、多層基板の外表面から金属膜４ｄまで達する長さを有する例を示したが、絶縁部材７３は、各基材６１の厚さと同等の長さを有するものであっても良い。
ただし、この場合、基材６１ｇ、６１ｈ同士の界面において、絶縁部材７３が繋がっていない。従って、基材６１ｇ、６１ｈ同士の界面に侵入した水分が、低電位基準回路部ＬＶに対応する金属膜４ｄに接続される接続ビア７１と、高電位基準回路部ＨＶに対応する金属膜４４ｄに接続される接続ビア７１とにおいて、絶縁部材７３の内部の導電部材７４間をショートさせてしまう可能性が生じる。
そのため、絶縁部材７３が基材６１の厚さと同等の長さを有する場合には、図４７に示すように、基材６１ｇ、６１ｈ同士の界面において、２本の絶縁部材７３が接触する接触部の取り囲むように環状の絶縁部材７５を設けることが好ましい。
絶縁部材７３の長さを各基材６１の厚さと同等の長さとすることにより、予め各基材６１に絶縁部材７３を配設することができるので、多層基板の製造が容易になる。さらに、２本の絶縁部材７３が接触する接触部を取り囲むように絶縁部材７５を設けているので、隣接する基材６１ｇ、６１ｈ同士の界面の隙間に水分が侵入しても、その水分が絶縁部材７３内の導電部材７４まで達することを防止することができる。従って、侵入した水分によるショートの発生を抑制することができる。
また、絶縁部材７３が基材６１の厚さと同等の長さを有する場合、図４８に示すように、低電位基準回路部ＬＶの第１の電位及び高電位基準回路部ＨＶの第２の電位がそれぞれ印加される金属膜４ｄに接続される接続ビア７１間の間隔よりも、第１及び第２の電位がそれぞれ印加される多層基板６０の表面のランド７０ｃに接続される接続ビア７１間の間隔を広くしても良い。この場合、金属膜４ｄに接続される接続ビア７１と、ランド７０ｃに接続される接続ビア７１とは、内層パターン７０ｂを介して接続される。
なお、半導体チップ２の金属膜４ｄから多層基板６０の表面のランド７０ｃに達するまでに３層以上の基材６１が存在する場合には、半導体チップ２に近接する１層目の基材６１から表層までの基材６１にかけて接続ビア７１の間隔を徐々に広げたり、１層目の基材６１の接続ビア７１の間隔よりも広くしつつ、２層目以降表層までの基材６１の接続ビア７１の間隔を等しくしても良い。
このように、多層基板６０の表層近傍の基材６１において、第１及び第２の電位がそれぞれ印加される接続ビア７１間の間隔を広げることにより、絶縁性を確保することが容易になる。このため、絶縁部材７３として、相対的に絶縁性が高い高価な部材は、金属膜に接続された接続ビア７１において使用し、多層基板６０の表層近傍の基材６１の接続ビア７１では、相対的に絶縁性が低い安価な絶縁部材７３を使用することも可能となる。これにより、製造コストの削減を図ることも可能になる。
（第１７実施形態）
次に、本発明の第１７実施形態を、図４９及び図５０に基づいて説明する。図４９は、第１７実施形態を示す断面図である。図５０は、図４９のＬ−Ｌ線に沿う平面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態では、図４９に示すように、多層基板６０の積層方向において、少なくとも半導体チップ２に接する両側の基材６１ｅ、６１ｇに、当該基材６１ｅ，６１ｇを貫通して、半導体チップ２に当接する絶縁部材８６を複数設けている。このような複数の絶縁部材８６を設けることにより、多層基板６０の形成時及び形成後において、半導体チップ２に作用する応力の均一化を図ることができる。これにより、半導体チップ２に反り等が発生することを抑制することができる。
絶縁部材８６は、図５０に示すように、少なくとも半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さを有する。そして、低電位基準回路部ＬＶの金属膜４ｄと接続され、第１の電位が印加される接続ビア７１及び導体パターン７０と、高電位基準回路部ＨＶの金属膜４ｄと接続され、第２の電位が印加される接続ビア７１及び導体パターン７０との間では、図４９に示すように、絶縁部材８６が半導体チップ２に接する基材６１ｇを貫通し、さらにその基材６１ｇと隣接する基材６１ｈとの界面を横断する位置まで延設されている。これにより、隣接する基材６１ｇ、６１ｈ同士の界面に水分が侵入した場合であっても、第１の電位が印加される接続ビア７１及び導体パターン７０と、第２の電位が印加される接続ビア７１及び導体パターン７０との間でショートが発生する可能性を低減することができる。
なお、絶縁部材８６は、図５１に示すように、多層基板６０を構成する基材６１よりも高い絶縁性を有し、少なくとも半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さに渡って、半導体チップ２に隣接する複数枚の基材６１を貫通するように設けられても良い。これにより、耐圧の向上を図ることができる。
（第１８実施形態）
次に、本発明の第１８実施形態を、図５２及び図５３に基づいて説明する。図５２は、第１８実施形態を示す断面図である。図５３は、図５２のＬＩＩＩ−ＬＩＩＩ線に沿う平面図である。なお、上述した各実施形態と同様の構成に対しては、同一の符号を付与することにより、説明を省略する。
本実施形態では、図５２に示すように、多層基板６０の積層方向において、少なくとも半導体チップ２に接する両側の基材６１ｅ、６１ｇに、当該基材６１ｅ，６１ｇを貫通して、半導体チップ２に当接する金属部材８７を複数設けている。このような複数の金属部材８７を設けることにより、多層基板６０の形成時及び形成後において、半導体チップ２に作用する応力の均一化を図ることができる。これにより、半導体チップ２に反り等が発生することを抑制することができる。さらに、複数の金属部材８７を介して、半導体チップ２の熱が放熱されるため、放熱性を向上することができる。
金属部材８７は、図５３に示すように、少なくとも半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さを有する。ただし、金属部材８７は、半導体チップ２において低電位基準回路部ＬＶと高電位基準回路部ＨＶとが相互に面している長さを持った板状の部材としてではなく、接続ビア７１のように、所定間隔ごとに配置される柱状の部材として構成されても良い。
なお、本実施形態では、半導体チップ２の金属膜４ｄが、金属部材８６と接触することを防止するために、金属膜４ｄは、低電位基準回路部ＬＶの一部及び高電位基準回路部ＨＶの一部と対向するように設けられている。
金属部材８７は、図５４に示すように、半導体チップ２に隣接する複数枚の基材６１を貫通するように設けられても良い。これにより、放熱性の向上を図ることができる。そして、多層基板６０の表面にヒートシンク８８を設けることが好ましい。この場合、金属部材８７がヒートシンク８８に接触するので、半導体チップ２が発生した熱の放熱性を一層高めることができる。
また、金属部材８７は、図５５に示すように、接続ビア７１に用いられる導電部材と同一材料から形成することも可能である。これにより、接続ビア７１の導電部材と金属部材８７とを、共通の工程にて形成することが可能となるので、製造コストの低減を図ることが可能になる。
なお、上述した金属部材８７は、半導体チップ２や多層基板６０における有意な信号の伝達に用いられるものではなく、その形成位置は、比較的自由に設定することができるものである。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
例えば、上述した第１２実施形態から第１８実施形態において、半導体チップ２として低電位基準回路部ＬＶ及び高電位基準回路部ＨＶを有するものについて説明したが、さらにレベルシフト回路部ＬＳを備えている場合にも、適用可能である。
１・・・半導体装置
２・・・半導体チップ
３・・・絶縁部材
４・・・リード（導電部材）
４ａ・・・第１のリード
４ｂ・・・第２のリード
４ｃ・・・第３のリード
７・・・半導体層
８・・・絶縁層
９・・・絶縁分離トレンチ
１０・・・ＣＭＯＳ
２０・・・ＬＤＭＯＳ
３０・・・ＳＯＩ基板
３１・・・サポート部材
ＬＳ・・・レベルシフト回路部
ＬＶ・・・低電位基準回路部
ＨＶ・・・高電位基準回路部

Claims (48)

  1. 支持基板上に絶縁層を介して半導体層が配置された、ウエハ状態のＳＯＩ基板において、前記半導体層の主面側表層に、回路部として、第１の電位を基準電位として動作する低電位基準回路部と、該低電位基準回路部との間で信号伝達がなされ、前記第１の電位よりも高い第２の電位を基準電位として動作する高電位基準回路部を形成する回路部形成工程と、
    前記回路部の形成後、前記ＳＯＩ基板において前記支持基板を除去する除去工程と、
    前記支持基板の除去後、前記半導体層に形成された前記回路部と対向するように、絶縁部材を前記半導体層の裏面上に固定する固定工程と、
    前記絶縁部材の固定後、前記絶縁部材の固定された前記半導体層を、チップ内に前記低電位基準回路部及び前記高電位基準回路部が含まれるように、ダイシングするダイシング工程と、
    それぞれに異なる電位が印加される複数の導電部材としての第１導電部材及び第２導電部材を、前記第１導電部材が、前記絶縁部材を挟んで、前記回路部のうちの前記低電位基準回路部の少なくとも一部と対向し、前記第２導電部材が、前記絶縁部材を挟んで、前記回路部のうちの前記高電位基準回路部の少なくとも一部と対向するように配置するとともに、前記第１導電部材と、前記低電位基準回路部における前記第１の電位が印加される部位とを電気的に接続し、前記第２導電部材と、前記高電位基準回路部における前記第２の電位が印加される部位とを電気的に接続する接続工程と、を備えることを特徴とする半導体装置の製造方法。
  2. 前記回路部形成工程では、前記半導体層の主面側表層に、前記低電位基準回路部及び前記高電位基準回路部とともに、前記低電位基準回路部と前記高電位基準回路部との間で基準電位のレベルシフトを行うためのレベルシフト素子を有するレベルシフト回路部を形成し、
    前記ダイシング工程では、チップ内に前記低電位基準回路部及び前記高電位基準回路部とともに前記レベルシフト回路部が含まれるようにダイシングすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記接続工程では、前記複数の導電部材としての第３導電部材を、前記絶縁部材を挟んで、前記回路部のうちの前記レベルシフト回路部の少なくとも一部と対向するように配置するとともに、前記第３導電部材と前記レベルシフト回路部とを電気的に接続することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記レベルシフト回路部は、複数の前記レベルシフト素子を直列に接続してなり、
    前記接続工程では、複数の前記第３導電部材を、複数の前記レベルシフト素子のうちの１つと前記絶縁部材を挟んでそれぞれ対向するように配置するとともに、前記第３導電部材と対応する前記レベルシフト素子とを電気的に接続することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記接続工程では、各導電部材を、前記絶縁部材を挟んで対応する前記回路部の部分の全域とそれぞれ対向するように配置することを特徴とする請求項１〜４いずれか１項に記載の半導体装置の製造方法。
  6. 前記固定工程では、前記絶縁層に前記絶縁部材を固定することを特徴とする請求項１〜５いずれか１項に記載の半導体装置の製造方法。
  7. 前記除去工程では、前記支持基板を機械的に研削した後、前記絶縁層をエッチングストッパとして、エッチングを施すことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記固定工程では、前記半導体層の裏面上に固定した前記絶縁部材を、所定厚さに研削することを特徴とする請求項１〜７いずれか１項に記載の半導体装置の製造方法。
  9. 前記接続工程の前に、前記絶縁部材における前記半導体層との固定面の裏面に金属膜を形成するとともに、該金属膜を前記回路部に応じてパターニングして、互いに電気的に分離された複数の部位としておき、
    前記接続工程では、各導電部材を対応する前記金属膜の部位と接合することを特徴とする請求項１〜８いずれか１項に記載の半導体装置の製造方法。
  10. 前記導電部材はリードであり、
    前記接続工程では、前記リード上に、前記絶縁部材を介して、チップ化した前記半導体層を固定することを特徴とする請求項１〜９いずれか１項に記載の半導体装置の製造方法。
  11. 前記リードの内、少なくとも前記高電位基準回路部と対向するリードが、前記高電位基準回路部の形成領域でのみ前記高電位基準回路部と対向し、その形成領域の端部において、前記半導体層から離間する方向に折り曲げられた折曲部を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記除去工程では、前記半導体層の主面上にサポート部材を貼り付け、該サポート部材によって剛性を高めた前記ＳＯＩ基板において前記支持基板を除去し、
    前記絶縁部材の固定後、前記接続工程の前に、前記サポート部材を剥がす工程を備えることを特徴とする請求項１〜１１いずれか１項に記載の半導体装置の製造方法。
  13. 前記サポート部材を剥がす工程を、前記ダイシング工程の前に実施することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 半導体層としてのウエハ状態のバルク半導体基板に、所定深さの絶縁分離トレンチを主面側から形成するとともに、前記半導体層の主面側表層に、回路部として、第１の電位を基準電位として動作する低電位基準回路部と、前記第１の電位よりも高い第２の電位を基準電位として動作する高電位基準回路部を形成する回路部形成工程と、
    前記回路部の形成後、前記半導体層を、前記主面の裏面側から前記絶縁分離トレンチが露出するまで一部除去する一部除去工程と、
    前記半導体層の一部除去後、前記半導体層に形成された前記回路部と対向するように、絶縁部材を前記半導体層の裏面上に固定する固定工程と、
    前記絶縁部材の固定された半導体層を、チップ内に前記低電位基準回路部及び前記高電位基準回路部が含まれるように、ダイシングするダイシング工程と、
    それぞれに異なる電位が印加される複数の導電部材としての第１導電部材及び第２導電部材を、前記第１導電部材が、前記絶縁部材を挟んで、前記回路部のうちの前記低電位基準回路部の少なくとも一部と対向し、前記第２導電部材が、前記絶縁部材を挟んで、前記回路部のうちの前記高電位基準回路部の少なくとも一部と対向するように配置するとともに、前記第１導電部材と、前記低電位基準回路部における前記第１の電位が印加される部位とを電気的に接続し、前記第２導電部材と、前記高電位基準回路部における前記第２の電位が印加される部位とを電気的に接続する接続工程と、を備えることを特徴とする半導体装置の製造方法。
  15. 前記回路部形成工程では、前記半導体層の主面側表層に、前記低電位基準回路部及び前記高電位基準回路部とともに、前記低電位基準回路部と前記高電位基準回路部との間で基準電位のレベルシフトを行うためのレベルシフト素子を有するレベルシフト回路部を形成し、
    前記ダイシング工程では、チップ内に前記低電位基準回路部及び前記高電位基準回路部とともに前記レベルシフト回路部が含まれるようにダイシングすることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記接続工程では、前記複数の導電部材としての第３導電部材を、前記絶縁部材を挟んで、前記回路部のうちの前記レベルシフト回路部の少なくとも一部と対向するように配置するとともに、前記第３導電部材と前記レベルシフト回路部とを電気的に接続することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記レベルシフト回路部は、複数の前記レベルシフト素子を直列に接続してなり、
    前記接続工程では、複数の前記第３導電部材を、複数の前記レベルシフト素子のうちの１つと前記絶縁部材を挟んでそれぞれ対向するように配置するとともに、前記第３導電部材と対応する前記レベルシフト素子とを電気的に接続することを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記接続工程では、各導電部材を、前記絶縁部材を挟んで対応する前記回路部の部分の全域とそれぞれ対向するように配置することを特徴とする請求項１４〜１７いずれか１項に記載の半導体装置の製造方法。
  19. 前記一部除去工程では、前記半導体層を機械的に研削した後、研削した表面を研磨して破砕層を除去することを特徴とする請求項１４〜１８いずれか１項に記載の半導体装置の製造方法。
  20. 前記一部除去工程後、前記絶縁部材を固定する前に、前記半導体層の裏面に絶縁膜を形成し、
    前記固定工程では、前記絶縁膜に前記絶縁部材を固定することを特徴とする請求項１４〜１９いずれか１項に記載の半導体装置の製造方法。
  21. 前記固定工程では、前記半導体層の裏面上に固定した前記絶縁部材を、所定厚さに研削することを特徴とする請求項１４〜２０いずれか１項に記載の半導体装置の製造方法。
  22. 前記接続工程の前に、前記絶縁部材における前記半導体層との固定面の裏面に金属膜を形成するとともに、該金属膜を前記回路部に応じてパターニングして、互いに電気的に分離された複数の部位としておき、
    前記接続工程では、各導電部材を、対応する前記金属膜と接合することを特徴とする請求項１４〜２１いずれか１項に記載の半導体装置の製造方法。
  23. 前記導電部材はリードであり、
    前記接続工程では、前記リード上に、前記絶縁部材を介して、チップ化した前記半導体層を固定することを特徴とする請求項１４〜２２いずれか１項に記載の半導体装置の製造方法。
  24. 前記リードの内、少なくとも前記高電位基準回路部と対向するリードが、前記高電位基準回路部の形成領域でのみ前記高電位基準回路部と対向し、その形成領域の端部において、前記半導体層から離間する方向に折り曲げられた折曲部を有することを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記除去工程において、前記半導体層の主面上にサポート部材を貼り付け、該サポート部材によって剛性を高めた前記半導体層を裏面側から一部除去し、
    前記絶縁部材の固定後、前記接続工程の前に、前記サポート部材を剥がす工程を備えることを特徴とする請求項１４〜２４いずれか１項に記載の半導体装置の製造方法。
  26. 前記サポート部材を剥がす工程を、前記ダイシング工程の前に実施することを特徴とする請求項２５に記載の半導体装置の製造方法。
  27. 主面側表層に、回路部として、第１の電位を基準電位として動作する低電位基準回路部と、前記第１の電位よりも高い第２の電位を基準電位として動作する高電位基準回路部と、前記低電位基準回路部と前記高電位基準回路部との間で基準電位のレベルシフトを行うためのレベルシフト素子を有するレベルシフト回路部と、が形成された半導体層と、
    前記回路部と対向して前記半導体層の裏面上に固定された絶縁部材と、
    それぞれに異なる電位が印加される複数の導電部材としての、前記絶縁部材を挟んで、前記回路部のうちの前記低電位基準回路部の少なくとも一部と対向し、前記低電位基準回路部における前記第１の電位が印加される部位と電気的に接続された第１導電部材と、前記絶縁部材を挟んで、前記回路部のうちの前記高電位基準回路部の少なくとも一部と対向し、前記高電位基準回路部における前記第２の電位が印加される部位と電気的に接続された第２導電部材と、前記絶縁部材を挟んで前記回路部のうちの前記レベルシフト回路部の少なくとも一部と対向し、前記レベルシフト回路部と電気的に接続された第３導電部材と、を備えることを特徴とする半導体装置。
  28. 前記レベルシフト回路部は、複数の前記レベルシフト素子を直列に接続してなり、
    複数の前記第３導電部材が、複数の前記レベルシフト素子のうちの１つと前記絶縁部材を挟んでそれぞれ対向するように配置されるとともに、対応する前記レベルシフト素子とそれぞれ電気的に接続されていることを特徴とする請求項２７に記載の半導体装置。
  29. 主面側表層に、回路部として、第１の電位を基準電位として動作する低電位基準回路部、及び、該低電位基準回路部との間で信号伝達がなされ、前記第１の電位よりも高い第２の電位を基準電位として動作する高電位基準回路部が形成された半導体層と、
    前記回路部と対向して前記半導体層の裏面上に固定された絶縁部材と、
    それぞれに異なる電位が印加される複数の導電部材としての、前記絶縁部材を挟んで、前記回路部のうちの前記低電位基準回路部の少なくとも一部と対向し、前記低電位基準回路部における前記第１の電位が印加される部位と電気的に接続された第１導電部材と、前記絶縁部材を挟んで、前記回路部のうちの前記高電位基準回路部の少なくとも一部と対向し、前記高電位基準回路部における前記第２の電位が印加される部位と電気的に接続された第２導電部材と、を備え、
    前記絶縁部材のみが、前記低電位基準回路部に対応する部分において、前記低電位基準回路部における第１の電位と、前記第１導電部材による第１の電位とによって挟まれた状態となり、かつ前記高電位基準回路部に対応する部分において、前記高電位基準回路部における第２の電位と、前記第２導電部材による第２の電位とによって挟まれた状態となることを特徴とする半導体装置。
  30. 前記絶縁部材は、前記半導体層との固定面の裏面に、前記回路部に応じて分割配置された金属膜を有し、
    各導電部材は、対応する前記金属膜と接合されていることを特徴とする請求項２７又は請求項２９に記載の半導体装置。
  31. 前記導電部材はリードであることを特徴とする請求項３０に記載の半導体装置。
  32. 前記絶縁部材は、前記半導体層との固定面の裏面に、前記回路部に応じて分割配置された金属膜を有し、
    各導電部材は、対応する前記金属膜からなることを特徴とする請求項２７又は請求項２９に記載の半導体装置。
  33. 請求項３２に記載した半導体装置を内蔵する多層基板であって、
    前記多層基板は、複数枚の樹脂層を積層して形成され、内部に、前記半導体装置の大きさに対応して樹脂層を除去した除去領域を有し、当該除去領域に前記半導体装置を内蔵したものであり、前記樹脂層間に形成された配線パターン及び前記樹脂層を貫通する接続ビアを用いて、前記半導体装置の回路部及び金属膜との電気的接続が行われることを特徴とする多層基板。
  34. 前記低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、前記高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間に、少なくとも前記半導体装置において前記低電位基準回路部と前記高電位基準回路部とが相互に面している長さに渡って、隣接する前記樹脂層同士の界面を横断するように第１の絶縁部材を設けたことを特徴とする請求項３３に記載の多層基板。
  35. 前記第１の絶縁部材は、前記多層基板を構成する樹脂層よりも高い絶縁性を有し、前記半導体装置表面から多層基板の外表面まで連続するように設けられることを特徴とする請求項３４に記載の多層基板。
  36. 前記第１の絶縁部材は、少なくとも前記半導体装置において前記低電位基準回路部と前記高電位基準回路部とが相互に面している長さに渡って伸びる主部と、その主部の両端から、前記低電位基準回路部と前記高電位基準回路部との一方に向かって伸びる側部とからなることを特徴とする請求項３４または３５に記載の多層基板。
  37. 前記低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、前記高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間に、少なくとも前記半導体装置において前記低電位基準回路部と前記高電位基準回路部とが相互に面している長さに渡って、隣接する前記樹脂層同士の界面の間に空隙部を設けたことを特徴とする請求項３３に記載の多層基板。
  38. 前記低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、前記高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間に、少なくとも前記半導体装置において前記低電位基準回路部と前記高電位基準回路部とが相互に面している長さに渡って、隣接する前記樹脂層同士の表面に、互いに噛み合う凹凸形状を設けたことを特徴とする請求項３３に記載の多層基板。
  39. 前記低電位基準回路部に対向する金属膜に接続される接続ビアと、前記高電位基準回路に対向する金属膜に接続される接続ビアとは、前記多層基板を構成する樹脂層よりも高い絶縁性を有する筒状の第２の絶縁部材と、その内部に充填された導電部材とにより構成されることを特徴とする請求項３３に記載の多層基板。
  40. 前記第２の絶縁部材は、前記多層基板の外表面から、前記金属膜の各々まで連続して伸びる長さを有することを特徴とする請求項３９に記載の多層基板。
  41. 前記第２の絶縁部材は、各樹脂層の厚さと同等の長さを有し、２本の第２の絶縁部材が接触する接触部を取り囲むように環状の第３の絶縁部材が設けられることを特徴とする請求項３９に記載の多層基板。
  42. 前記第２の絶縁部材は、各樹脂層の厚さと同等の長さを有し、前記低電位基準回路部に対向する金属膜及び前記高電位基準回路部に対向する金属膜は、それぞれ、複数の接続ビアを介して、前記多層基板の外表面の低電位電極及び高電位電極に接続され、前記多層基板の表層において、前記低電位電極に接触する接続ビアの前記第２の絶縁部材と前記高電位電極に接触する接続ビアの前記第２の絶縁部材との間隔は、前記低電位基準回路部に対向する金属膜と接触する接続ビアの前記第２の絶縁部材と、前記高電位基準回路部に対向する金属膜と接触する接続ビアの前記第２の絶縁部材との間隔よりも広いことを特徴とする請求項３９に記載の多層基板。
  43. 前記多層基板の積層方向において、少なくとも前記半導体装置に接する両側の樹脂層に、当該樹脂層を貫通して、前記半導体装置に当接する第４の絶縁部材を複数設けたことを特徴とする請求項３３に記載の多層基板。
  44. 前記第４の絶縁部材は、前記低電位基準回路部による第１の電位が印加される配線パターン及び接続ビアと、前記高電位基準回路による第２の電位が印加される配線パターン及び接続ビアの間では、少なくとも前記半導体装置において前記低電位基準回路部と前記高電位基準回路部とが相互に面している長さに渡って、前記半導体装置に接する樹脂層を貫通し、さらにその樹脂層と隣接する樹脂層との界面を横断する位置まで延設されていることを特徴とする請求項４３に記載の多層基板。
  45. 前記第４の絶縁部材は、前記多層基板を構成する樹脂層よりも高い絶縁性を有し、少なくとも前記半導体装置において前記低電位基準回路部と前記高電位基準回路部とが相互に面している長さに渡って、前記半導体装置に隣接する複数枚の樹脂層を貫通するように設けられていることを特徴とする請求項４３に記載の多層基板。
  46. 前記多層基板の積層方向において、少なくとも前記半導体装置に接する両側の樹脂層に、当該樹脂層を貫通して、前記半導体装置に当接する金属部材を複数設けたことを特徴とする請求項３３に記載の多層基板。
  47. 前記半導体装置の一方の側の樹脂層に設けられた複数の前記金属部材は、多層基板の表面に設けたヒートシンク部材に接する長さを有することを特徴とする請求項４６に記載の多層基板。
  48. 前記金属部材は、前記接続ビアに用いられる導電部材と同材料からなることを特徴とする請求項４６又は４７に記載の多層基板。
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