JP4539773B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体チップから筐体に放熱するのに効率的な放熱が行える構造の半導体装置およびその製造方法に関するものである。
従来、半導体チップのうち電極が形成された一面側を実装基板側に向け、半導体チップ側の電極と実装基板に形成された配線パターンとを電気的に接続するフェースダウンの実装構造とされた半導体装置が知られている。このようなフェースダウンの実装構造とされた半導体装置では、半導体チップからの放熱効率を高めるために、電極が形成された一面の反対側の面に金属などで構成されたヒートシンクを接合することが行われている（例えば、特許文献１参照）。
米国特許第６８７３０４３号明細書
上記のようなフェースダウンの実装構造においてヒートシンクを接合する場合、より放熱効率を高めるためには、半導体チップや実装基板を収容する筐体をヒートシンクに接触させるようにするのが好ましい。しかしながら、一般的にヒートシンクと筐体は金属にて構成されているため、これらを直接接触させるとヒートシンクと筐体とが電気的に接続された状態となり、半導体チップの裏面側と筐体との間にリークが生じる可能性がある。このため、ヒートシンクと筐体とを直接接触させるのではなく、これらの間に絶縁膜を配置することが必要になる。例えば、筐体のうちヒートシンクと対向する面に絶縁膜を形成したり、半導体チップおよびヒートシンクを筐体に固定する際に、ヒートシンクと筐体との間に絶縁性フィルムを配置するなどが考えられる。ところが、筐体に絶縁膜を形成する場合には、１つ１つの筐体すべてに絶縁膜を配置しなければならないため、絶縁膜を形成するための工程が煩雑になるという問題が生じるし、ヒートシンクと筐体との間に絶縁性フィルムを配置する場合にも、半導体チップおよびヒートシンクを筐体に固定するたびに、絶縁性フィルムを配置しなければならず、そのための工程が煩雑になるという問題が生じる。
本発明は上記点に鑑みて、フェースダウンもしくはフェースアップの実装構造とされる半導体装置の製造方法において、ヒートシンクと筐体もしくは回路基板との間の絶縁性を保つために配置される絶縁膜の形成工程の簡略化を図ることを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ヒートシンク（２ｃ）に絶縁層（２ｄ）を形成する工程と、素子および電極部（２ｂ）が形成された半導体ウェハを用意する工程と、半導体ウェハにおける電極部（２ｂ）と反対側の面に絶縁層（２ｄ）が形成されたヒートシンク（２ｃ）を貼り合せる工程と、絶縁層（２ｄ）、ヒートシンク（２ｃ）および半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、半導体チップ（２）を形成する工程と、半導体チップ（２）を実装基板（３）に実装する工程と、実装基板（３）および半導体チップ（２）を、半導体チップ（２）の絶縁層（２ｄ）側を向けて筐体（４）に配置する工程と、を含んでいることを特徴としている。
このように、半導体チップ（２）を形成する際のウェハ状態のときにヒートシンク（２ｃ）および絶縁層（２ｄ）を半導体素子が形成された半導体ウェハに貼り合せ、これらを同時にカットすることにより、ヒートシンク（２ｃ）の表面に絶縁層（２ｄ）が備えられた半導体チップ（２）を複数個一度に形成することが可能となる。したがって、絶縁層（２ｄ）を介してヒートシンク（２ｃ）から筐体（４）に放熱を行うような構造の半導体装置を形成するに際し、素子部（２ａ）に貼り合わせたヒートシンク（２ｃ）を筐体（４）に固定するたびに絶縁性フィルムを配置する場合と異なり、既に半導体チップ（２）に絶縁層（２ｄ）が備えられた状態となっているため、ヒートシンク（２ｃ）と筐体（４）との間の絶縁性を保つために配置される絶縁膜の形成工程の簡略化を図ることが可能となる。また、半導体チップ（２）に直接絶縁層（２ｄ）が形成された構造となるため、後で半導体チップ（２）に絶縁層（２ｄ）を貼り付ける場合のように絶縁層（２ｄ）の寸法を大きくする必要もなくなり、結果的に半導体装置の小型化を図ることも可能となる。
また、請求項１に記載の発明では、半導体チップ（２）を形成する工程の前に、絶縁層（２ｄ）側からカット工程の切りしろよりも広い幅で、かつ、スクライブライン（５）を含む溝（２ｆ）を形成する工程と、溝（２ｆ）内を絶縁材料で埋め込む工程と、スクライブライン（５）においてカット工程を行うことで、絶縁材料にてヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）が構成された半導体チップ（２）を形成する工程と、を含んでいることを特徴としている。
このように、スクライブライン（５）を含む溝（２ｆ）を形成しておき、この溝（２ｆ）内を絶縁材料で埋め込んだのち、スクライブライン（５）に沿ってカットすれば、半導体チップ（２）に側壁絶縁膜（２ｅ）を備えることが可能となる。これにより、上記した効果を得つつ、さらに半導体チップ（２）の端面においてヒートシンク（２ｃ）や素子部（２ａ）と筐体（４）との絶縁をより確保することが可能となる。
例えば、請求項２に記載したように、溝（２ｆ）を形成する工程で、絶縁層（２ｄ）およびヒートシンク（２ｃ）を切断し、半導体ウェハの一部が除去される深さまで溝（２ｆ）を形成することで、ヒートシンク（２ｃ）の端面をすべて覆うように側壁絶縁膜（２ｅ）を形成できる。
また、請求項３に記載したように、半導体チップ（２）を形成する工程の前に、半導体ウェハの表面および電極部（２ｂ）を支持体（６）に貼り合せる工程を有し、溝（２ｆ）を形成する工程では、支持体（６）に貼り合せた状態で、絶縁層（２ｄ）およびヒートシンク（２ｃ）に加えて半導体ウェハも切断する深さとなるように溝（２ｆ）を形成することで、半導体チップ（２）を形成する工程において、ヒートシンク（２）および素子部（２ａ）の端面すべてが側壁絶縁膜（２ｅ）で覆われるようにすることもできる。
このようにすれば、ヒートシンク（２ｃ）の端面だけでなく素子部（２ａ）の端面もすべて覆うように側壁絶縁膜（２ｅ）を形成できる。
この場合、請求項４に記載したように、半導体チップ（２）を実装基板（３）に実装する工程では、半導体チップ（２）の表面と実装基板（３）の間に、ノンコンダクティブペーストとノンコンダクティブフィルムおよび異方性導電ペーストのいずれか１つからなる中間部材（７）を配置することで、半導体チップ（２）と実装基板（３）との電気的接続を行いつつ、素子部（２ａ）の表面を中間部材（７）で覆うことで外部から遮断することが可能となる。これにより、よりヒートシンク（２ｃ）や素子部（２ａ）と筐体（４）との絶縁をより確保することが可能となる。
請求項５に記載の発明では、半導体チップ（２）を形成する工程の前に、絶縁層（２ｄ）の表面を支持体（６）に貼り合せる工程と、半導体ウェハ側から、半導体ウェハ、ヒートシンク（２ｃ）および絶縁層（２ｄ）を切断し、カット工程の切りしろよりも広い幅で、かつ、スクライブライン（５）を含む溝（２ｆ）を形成する工程と、溝（２ｆ）内を絶縁材料で埋め込む工程と、スクライブライン（５）においてカット工程を行うことで、絶縁材料にてヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）が構成された半導体チップ（２）を形成する工程と、を含んでいることを特徴としている。
このように、半導体ウェハ側からダイシングカットするようにする場合でも、請求項２と同様の構造の半導体装置を製造できる。
この場合、請求項６に記載したように、側壁絶縁膜（２ｅ）を形成したのち、該側壁絶縁膜（２ｅ）に対し、スクライブライン（５）に沿って、テーパ状の側面を有するトレンチ（２ｇ）を絶縁層（２ｄ）よりも深い位置まで形成しておき、該トレンチ（２ｇ）において側壁絶縁膜（２ｅ）をカットすることで半導体チップ（２）を形成すると好ましい。
このように、テーパ状の側面を有するトレンチ（２ｇ）を形成しておけば、完成した半導体装置に備えられる側壁絶縁膜（２ｅ）の側面がテーパ状となるため、このテーパ状の側面に導体層を成膜したのち、導体層をパターニングすることで配線パターンを形成することが可能となる。
請求項７に記載の発明では、絶縁層（２ｄ）が形成され、チップ単位に個別化されたヒートシンク（２ｃ）を用意する工程と、素子および電極部（２ｂ）が形成された半導体ウェハを用意し、半導体ウェハにおける電極部（２ｂ）と反対側の面において、該半導体ウェハのうち素子部（２ａ）と対応する場所それぞれに個別化されたヒートシンク（２ｃ）を貼り合せる工程と、絶縁層（２ｄ）およびヒートシンク（２ｃ）が貼り合わされた半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、半導体チップ（２）を形成する工程と、半導体チップ（２）を実装基板（３）に実装する工程と、実装基板（３）および半導体チップ（２）を、半導体チップ（２）の絶縁層（２ｄ）側を向けて筐体（４）に配置する工程と、を含んでいることを特徴としている。
このように、予めチップ単位に個別化しておいたヒートシンク（２ｃ）を用いても、請求項１のようにヒートシンク（２ｃ）の表面に絶縁膜（３ｄ）が備えられた半導体チップ（２）を複数個一度に形成することが可能になる。したがって、絶縁層（２ｄ）を介してヒートシンク（２ｃ）から筐体（４）に放熱を行うような構造の半導体装置を形成するに際し、素子部（２ａ）に貼り合わせたヒートシンク（２ｃ）を筐体（４）に固定するたびに絶縁性フィルムを配置する場合と異なり、既に半導体チップ（２）に絶縁層（２ｄ）が備えられた状態となっているため、ヒートシンク（２ｃ）と筐体（４）との間の絶縁性を保つために配置される絶縁膜の形成工程の簡略化を図ることが可能となる。また、半導体チップ（２）に直接絶縁層（２ｄ）が形成された構造となるため、後で半導体チップ（２）に絶縁層（２ｄ）を貼り付ける場合のように絶縁層（２ｄ）の寸法を大きくする必要もなくなり、結果的に半導体装置の小型化を図ることも可能となる。
この場合、請求項８に記載したように、ヒートシンク（２ｃ）を用意する工程では、個別化前の板状のヒートシンク（２ｃ）の表面に絶縁層（２ｄ）および支持体（３０）を順に配置する工程と、支持体（３０）にて支持された板状のヒートシンク（２ｃ）および絶縁層（２ｄ）をチップ単位に分割することで個別化する工程とを行い、ヒートシンク（２ｃ）を貼り合せる工程では、支持体（３０）に対して支持された状態で絶縁層（２ｄ）と共に個別化されたヒートシンク（２ｃ）を半導体ウェハに対して貼り合せる工程を行うことができる。
このように、各ヒートシンク（２ｃ）が各素子部（２ａ）と対応する位置に配置されるように、予め支持体（３０）に支持しておいた状態でヒートシンク（２ｃ）を個別化することができる。これにより、ヒートシンク（２ｃ）を半導体ウェハ上に配置するときに、容易に場所決めすることが可能となる。
請求項９に記載の発明では、半導体チップ（２）を形成する工程として、個別化されたヒートシンク（２ｃ）の間を埋め込むように絶縁材料を形成することでヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）を形成する工程と、絶縁層（２ｄ）およびヒートシンク（２ｃ）が貼り合わされた半導体ウェハを側壁絶縁膜（２ｅ）と共にカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、半導体チップ（２）を形成する工程と、を行うことを特徴としている。
このように、予めチップ単位に個別化しておいたヒートシンク（２ｃ）を用いる場合に、ヒートシンク（２ｃ）の間を埋め込むように側壁絶縁膜（２ｅ）を形成しておくことで、請求項１と同様の構造の半導体装置を製造することができる。
請求項１０に記載の発明では、半導体チップ（２）を形成する工程として、半導体チップ（２）のうちヒートシンク（２ｃ）が貼り合わされる面の反対側となる裏面に支持体（３０）を貼り付ける工程と、絶縁層（２ｄ）およびヒートシンク（２ｃ）が貼り合わされた半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割して素子部（２ａ）を構成する工程と、個別化されたヒートシンク（２ｃ）の間およびチップ単位に分割された半導体ウェハの間を埋め込むように絶縁材料を形成することでヒートシンク（２ｃ）および素子部（２ａ）の端面を覆う側壁絶縁膜（２ｅ）を形成する工程と、側壁絶縁膜（２ｅ）をスクライブライン（５）で一括してカットすることによりチップ単位に分割し、半導体チップ（２）を形成する工程と、を行うことを特徴としている。
このように、半導体ウェハについても予めチップ単位に分割することにより、ヒートシンク（２ｃ）と共に素子部（２ａ）も個別化しておき、その後に側壁絶縁膜（２ｅ）を形成することもできる。
請求項１１に記載の発明では、チップ単位に個別化されたヒートシンク（２ｃ）を用意すると共に、素子および電極部（２ｂ）が形成された半導体ウェハを用意し、半導体ウェハにおける電極部（２ｂ）と反対側の面において、該半導体ウェハのうち素子部（２ａ）と対応する場所それぞれに個別化されたヒートシンク（２ｃ）を貼り合せる工程と、個別化されたヒートシンク（２ｃ）の間を埋め込むように絶縁材料を形成することでヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）を形成すると共にヒートシンク（２ｃ）の表面に絶縁層（２ｄ）を形成する工程と、絶縁層（２ｄ）およびヒートシンク（２ｃ）が貼り合わされた半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、半導体チップ（２）を形成する工程と、半導体チップ（２）を実装基板（３）に実装する工程と、実装基板（３）および半導体チップ（２）を、半導体チップ（２）の絶縁層（２ｄ）側を向けて筐体（４）に配置する工程と、を含んでいることを特徴としている。
このように、絶縁層（２ｄ）を予めヒートシンク（２ｃ）に形成しておくのではなく、チップ単位に個別化したヒートシンク（２ｃ）のみを半導体ウェハの上に配置するようにし、側壁絶縁膜（２ｅ）を形成する際に絶縁膜（２ｄ）も同時に形成されるようにすることもできる。これにより、請求項１と同様の構造の半導体装置を製造することができ、請求項１と効果を得ることができる。
この場合、請求項１２に記載したように、ヒートシンク（２ｃ）を用意する工程として、個別化前の板状のヒートシンク（２ｃ）の表面に支持体（３０）を配置する工程と、支持体（３０）にて支持された板状のヒートシンク（２ｃ）をチップ単位に分割することで個別化する工程とを行い、ヒートシンク（２ｃ）を貼り合せる工程として、支持体（３０）に対して支持された状態で個別化されたヒートシンク（２ｃ）を半導体ウェハに対して貼り合せる工程を行うことができる。
このように、各ヒートシンク（２ｃ）が各素子部（２ａ）と対応する位置に配置されるように、予め支持体（３０）に支持しておいた状態でヒートシンク（２ｃ）を個別化することができる。これにより、ヒートシンク（２ｃ）を半導体ウェハ上に配置するときに、容易に場所決めすることが可能となる。
請求項１３に記載の発明では、側壁絶縁膜（２ｅ）および絶縁層（２ｄ）を形成する工程として、ヒートシンク（２ｃ）を貼り付けた半導体ウェハをチップ単位に分割することで素子部（２ａ）を構成する工程と、個別化されたヒートシンク（２ｄ）の間に加えて素子部（２ａ）の間にも側壁絶縁膜（２ｅ）を形成する工程とを行い、半導体チップ（２）を形成する工程として、カット工程により、側壁絶縁膜（２ｅ）をスクライブライン（５）でカットすることにより、半導体チップ（２）を形成する工程を行うことを特徴としている。
このように、半導体ウェハについても予めチップ単位に分割することにより、ヒートシンク（２ｃ）と共に素子部（２ａ）も個別化しておき、その後に側壁絶縁膜（２ｅ）を形成することもできる。
請求項１４に記載の発明では、絶縁層（２ｄ）が形成され、チップ単位に個別化されたヒートシンク（２ｃ）を用意すると共に、素子および電極部（２ｂ）が形成された半導体ウェハを用意し、半導体ウェハにおける電極部（２ｂ）と反対側の面において、該半導体ウェハのうち素子部（２ａ）と対応する場所それぞれに個別化されたヒートシンク（２ｃ）を貼り合せると共に、半導体ウェハにおける電極部（２ｂ）側の面に支持体（３０）を貼り合わせる工程と、ヒートシンク（２ｃ）を貼り付けた半導体ウェハをチップ単位に分割することで素子部（２ａ）を構成する工程と、個別化されたヒートシンク（２ｃ）の間および素子部（２ａ）の間を埋め込むように絶縁材料を形成することでヒートシンク（２ｃ）および素子部（２ａ）の端面を覆う側壁絶縁膜（２ｅ）を形成する工程と、側壁絶縁膜（２ｅ）をスクライブライン（５）でカットすることにより、絶縁層（２ｄ）およびヒートシンク（２ｃ）が貼り合わされた半導体ウェハをチップ単位に分割し、半導体チップ（２）を形成する工程と、半導体チップ（２）を実装基板（３）に実装する工程と、実装基板（３）および半導体チップ（２）を、半導体チップ（２）の絶縁層（２ｄ）側を向けて筐体（４）に配置する工程と、を含んでいることを特徴としている。
このように、半導体ウェハについても予めチップ単位に分割することにより、ヒートシンク（２ｃ）と共に素子部（２ａ）も個別化しておき、その後に側壁絶縁膜（２ｅ）を形成することもできる。これにより、請求項１と同様の構造の半導体装置を製造することができ、請求項１と同様の効果を得ることができる。
請求項１５に記載の発明では、素子部（２ａ）を形成する工程は、ヒートシンク（２ｃ）をマスクとして半導体ウェハをエッチングすることにより行われることを特徴としている。
このように、ヒートシンク（２ｃ）をマスクとして半導体ウェハをエッチングすれば、チップ単位に分割でき、素子部（２ａ）を形成することができる。
請求項１６に記載の発明では、半導体ウェハとして、支持基板（４０）に対して埋込絶縁膜（４１）を介して活性層（４２）が形成されたＳＯＩ基板を用意すると共に、活性層（４２）のうちのスクライブライン（５）に沿った両側に素子分離トレンチ構造（４３）を形成する工程を含むことを特徴としている。
このように、ＳＯＩ基板を用いることも可能である。そして、活性層（４２）のうちのスクライブライン（５）に沿った両側に素子分離トレンチ構造（４３）を形成すれば、活性層（４２）に対して形成された素子分離トレンチ構造（４３）にて素子部（２ａ）を囲むようにできるため、半導体チップ（２）の側面から素子部（２ａ）を絶縁することが可能となる。
この場合、請求項１７に記載したように、半導体ウェハとして、支持基板（４０）に対して埋込絶縁膜（４１）を介して活性層（４２）が形成されたＳＯＩ基板を用意すると共に、活性層（４２）のうちのスクライブライン（５）に沿った両側に素子分離トレンチ構造（４３）を形成する工程を含み、溝（２ｆ）を形成する工程では、絶縁層（２ｄ）およびヒートシンク（２ｃ）を切断し、半導体ウェハの一部が除去される深さとして、埋込絶縁膜（４１）に達する深さまで溝（２ｆ）を形成すると好ましい。
請求項１８に記載の発明では、ヒートシンク（２）の側面すべてが側壁絶縁膜（２ｅ）で覆われていることを特徴としている。これにより、半導体チップ（２）の端面においてヒートシンク（２ｃ）や素子部（２ａ）と筐体（４）との絶縁をより確保することが可能となる。この場合、請求項１９に記載したように、半導体チップ（２）の側面すべてが側壁絶縁膜（２ｅ）で覆われるようにすれば、半導体チップ（２）の端面においてヒートシンク（２ｃ）や素子部（２ａ）と筐体（４）との絶縁をより確保することが可能となる。このように、側壁絶縁膜（２ｅ）を形成する場合、請求項２０に記載したように、半導体チップ（２）の角部において側壁絶縁膜（２ｅ）を丸めることもできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置１の主要部の断面図である。この半導体装置１は、図１に示される部分を一部として有するものであり、パワー素子や発熱量の大きいＣＰＵもしくは受動素子を備えたパワーパッケージ、パワーパッケージに加えて他の素子なども含まれるパワーユニット、さらにはパワーパッケージと他の回路素子等が実装された電子制御装置（ＥＣＵ）等が、ここでいう半導体装置１に該当する。
図１に示すように、半導体装置１には、半導体チップ２と実装基板３および筐体４が備えられている。
半導体チップ２は、半導体素子が形成された半導体基板をチップ状に分断した素子部２ａと、素子部２ａの表面側に形成された電極部２ｂ、素子部２ａの裏面側に貼り合わされたヒートシンク２ｃ、および、ヒートシンク２ｃの表面に形成された絶縁層２ｄとを有して構成されている。
素子部２ａは、例えばＭＯＳＦＥＴやＩＧＢＴ等が半導体素子として形成されたものである。この素子部２ａに備えられた半導体素子を構成する各不純物領域に、はんだ等の導体バンプで構成される電極部２ｂが電気的に接続されている。ヒートシンク２ｃは、銅などの金属板にて構成されており、素子部２ａの発熱を放熱する役割を果たす。具体的には、このヒートシンク２ｃを介して素子部２ａの発熱を筐体４に伝えることで放熱を促す構造とされている。ただし、ヒートシンク２ｃと筐体４は、共に、放熱性などを考慮して金属製が好ましく、これらを単に接触させると電気的に接続させてしまう。このため、ヒートシンク２ｃと筐体４との絶縁を行うために、ヒートシンク２ｃの表面に絶縁層２ｄを配置している。この絶縁層２ｄは、例えば熱伝導率が１０Ｗ／ｍＫ以上の高熱伝導材料にて構成され、１００μｍ程度のフィルム等であるのが望ましい。
実装基板３は、プリント基板やセラミック基板など、配線パターンが形成された基板である。この実装基板３上において半導体チップ２がフェースダウンで配置され、実装基板３に形成された配線パターンの所望位置に素子部２ａの電極部２ｂが電気的に接続されることで、筐体４内に備えられる電気回路に半導体素子を組み込まれている。
筐体４は、素子部２ａや実装基板３等を収容するケースとなるもので、上述したように放熱性を高めるために金属製とされている。この筐体４内には、実装基板３に実装される他の電子部品なども備えられるが、ここでは図示を省略してある。
このような構造により、本実施形態にかかる半導体装置１が構成されている。続いて、このように構成された本実施形態にかかる半導体装置１の製造方法について説明する。
図２は、本実施形態の半導体装置１における半導体チップ２の製造工程図であり、図２中の左側に断面図を示すと共に、右側に左側の断面と対応する斜視図の一部を示す。
まず、図２（ａ）に示す工程では、ヒートシンク２ｃを形成するための金属板を用意すると共に、絶縁材料にて構成された絶縁フィルムを用意する。そして、図２（ｂ）に示す工程において、絶縁フィルムを金属板の片面に熱圧着等により貼り合せることにより、これらを一体化し金属板に絶縁層２ｄが成膜された絶縁層付きヒートシンク２ｃを形成する。
次に、図２（ｃ）に示す工程では、１枚の半導体ウェハを用意し、この半導体ウェハに対して半導体プロセスを施すことにより半導体素子（電極部２ｂを含む）を作り込んだのち、図２（ｂ）に示す工程で形成した絶縁層付きヒートシンク２ｃのうち絶縁層２ｄが配置された面の反対面と半導体ウェハにおける電極部２ｂの反対面とを対向するように配置する。そして、図２（ｄ）に示す工程において、これら絶縁層付きヒートシンク２ｃと半導体ウェハを例えば接着剤等を用いることにより貼り合せる。このとき、金属板や絶縁層２ｄが半導体ウェハと異なる形状であっても構わないが同じ形状、具体的には例えば円形の一部が切り欠かれたオリエンテーションフラットを有する形状とされていれば、これ以降の工程に関しても半導体プロセスと同様の取り扱い、例えば半導体プロセスに用いられる各種装置を適用することが可能になる。なお、絶縁層付きヒートシンク２ｃと半導体ウェハとの貼り合せは、接着剤を使用しない直接接合でも良い。
この後、絶縁層２ｄ、ヒートシンク２ｃおよび半導体ウェハを一括してダイシングカットすることにより、チップ単位に分割する。これにより、図１に示したように素子部２ａと電極部２ｂとヒートシンク２ｃおよび絶縁層２ｄを有する半導体チップ２が完成する。そして、このような手法により半導体チップ２を形成しているため、素子部２ａとヒートシンク２ｃおよび素子部２ａのうちダイシングカットされた端面（側面）は、同一平面となる。
そして、図示しないが、半導体チップ２をフェースダウンで配置し、半導体チップ２をフリップチップ実装やはんだを用いた実装等により実装基板３に接合したのち、半導体チップ２および実装基板３を筐体４に収容することにより、図１に示した半導体装置１が完成する。
以上説明したように、本実施形態のような半導体装置１においては、半導体チップ２を形成する際のウェハ状態のときにヒートシンク２ｃおよび絶縁層２ｄを半導体素子が形成された半導体ウェハに貼り合せ、これらを同時にダイシングカットすることにより、ヒートシンク２ｃの表面に絶縁層２ｄが備えられた半導体チップ２を複数個一度に形成することが可能となる。したがって、絶縁層２ｄを介してヒートシンク２ｃから筐体４に放熱を行うような構造の半導体装置１を形成するに際し、素子部２ａに貼り合わせたヒートシンク２ｃを筐体４に固定するたびに絶縁性フィルムを配置する場合と異なり、既に半導体チップ２に絶縁層２ｄが備えられた状態となっているため、ヒートシンク２ｃと筐体４との間の絶縁性を保つために配置される絶縁膜の形成工程の簡略化を図ることが可能となる。また、半導体チップ２に直接絶縁層２ｄが形成された構造となるため、後で半導体チップ２に絶縁層２ｄを貼り付ける場合のように絶縁層２ｄの寸法を大きくする必要もなくなり、結果的に半導体装置１の小型化を図ることも可能となる。
なお、このような製造方法は、放熱構造が採用されるどのような半導体装置１に対しても適用できるが、動作時の発熱量が多いＭＯＳＦＥＴやＩＧＢＴなどのパワー素子、高周波スイッチングデバイスのようにスイッチング損失が無視できない素子を備える半導体装置１に対して適用すると特に有効である。
例えば、このような製造方法は、図３に示した断面構造のＭＯＳＦＥＴを製造する場合に適用すると好適である。
図１に示されるように、半導体チップ２における電極部２ｂ側に素子部２ａが備えられている。素子部２ａは以下のように構成されている。具体的には、図３に示されるように、ｎ+型基板２１の表層部にｎ-型ドリフト層２２が形成され、ｎ-型ドリフト層２２の表層部において、ｐ型ベース領域２３が形成されていると共にｐ型ベース領域２３内で終端するようにｎ+型ソース領域２４が備えられている。そして、素子部２ａの表面に形成されたゲート絶縁膜２５を介して、ｎ-型ドリフト層２２とｎ+型ソース領域２４の間に挟まれたｐ型ベース領域２３の表面と対向する位置にゲート電極２６が形成されている。
また、ゲート電極２６を覆うように層間絶縁膜２７が形成されていると共に、層間絶縁膜２７を覆うようにソース電極２８が形成され、層間絶縁膜２７に形成されたコンタクトホール２７ａを通じてソース電極２８がｎ+型ソース領域２４およびｐ型ベース領域２３に電気的に接続されている。また、ｎ+型基板２１のうちｎ-型ドリフト層２２が形成されずに残された部分をｎ+型コンタクト領域２１ａとして、このｎ+型コンタクト領域２１ａの表面にドレイン電極２９が形成されている。
なお、上述した電極部２ｂは、半導体装置として図３に示したＭＯＳＦＥＴが適用される場合には、ソース電極２８やドレイン電極２９に接続されるもの。
このような構造により、ＭＯＳＦＥＴが構成されている。このＭＯＳＦＥＴは、ゲート電極２６に対してゲート電圧を印加することにより、ｐ型ベース領域２３の表面部にチャネルが設定され、このチャネル領域を通じてｎ+型ソース領域２４とｎ-型ドリフト層２２との間が導通され、ソース−ドレイン間に電流が流される。このとき、ｎ-型ドリフト層２２からｎ+型基板２１に流れ込んだ電子電流はｎ+型コンタクト領域２１ａを通じてドレイン電極２９に至る。このような構造のＭＯＳＦＥＴに対して、上記のような製造方法を適用することができる。
（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、半導体チップ２の端面からヒートシンク２ｃが露出した状態となる例を挙げて説明した。例えば、半導体素子の使用電圧が６０Ｖ以下の場合には筐体４をアース（接地）する等の手法により、上記第１実施形態の構造であってもヒートシンク２ｃもしくは素子部２ａと筐体４との絶縁を確保することが十分に可能となる。しかしながら、ヒートシンク２ｃは導体であるため、半導体チップ２内の半導体素子が高電圧を用いるものであるような場合には、薄い絶縁層２ｄのみだとヒートシンク２ｃもしくは素子部２ａと筐体４との間の絶縁が十分に確保できない可能性もある。このため、本実施形態では、高電圧が使用される半導体素子に関しても、ヒートシンク２ｃもしくは素子部２ａと筐体４との間の絶縁を確保できる構造とする。
図４および図５は、それぞれ、本実施形態にかかる半導体装置１の断面図と上面から見たレイアウト図である。本実施形態の半導体装置１は、第１実施形態に対してヒートシンク２ｃと筐体４との絶縁構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図４に示すように、本実施形態の半導体装置１に備えられる半導体チップ２は、ヒートシンク２ｃの端面に側壁絶縁膜２ｅが形成された構造とされている。具体的には、ヒートシンク２ｃおよび素子部２ａがヒートシンク２ｃの表面側から部分的に除去された溝２ｆとされており、その溝２ｆ内に側壁絶縁膜２ｅが配置されている。この側壁絶縁膜２ｅは、図５に示すように半導体チップ２の外縁全域を囲むように形成され、外縁全域においてヒートシンク２ｃの端面が側壁絶縁膜２ｅによって覆い隠された構造とされている。これにより、ヒートシンク２ｃの端面が外部に露出しない構造とされると共に、半導体チップ２の端面において素子部２ａから筐体４までの距離も長くされている。このような構造とされることにより、半導体チップ２の端面においてヒートシンク２ｃや素子部２ａと筐体４との絶縁をより確保することが可能となる。
続いて、このように構成された本実施形態にかかる半導体装置１の製造方法について説明する。
図６は、本実施形態の半導体装置１における素子部２ａの製造工程図である。なお、本実施形態にかかる半導体チップ２の製造工程は、基本的には第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ図示してある。
まず、図６（ａ）に示す工程では、第１実施形態の図２（ｄ）に示す工程まで行うことで、半導体素子を作り込んだ半導体ウェハの裏面にヒートシンク２ｃおよび絶縁層２ｄを配置した構造を形成する。続いて、図６（ｂ）に示す工程では、絶縁層２ｄ側からスクライブライン５（後述する図７参照）に沿ってチップ単位に分割されない程度の深さ、具体的には絶縁層２ｄおよびヒートシンク２ｃを切断し、半導体ウェハの一部が除去される程度の深さの溝２ｆを形成する。このとき、溝２ｆの幅は、後で行うカット工程の切りしろよりも広い寸法となるようにしている。例えば、図示しないマスクを絶縁層２ｄ上に配置したのち、エッチングを行うことにより溝２ｆを形成したり、絶縁層２ｄの上方から幅広のダイシングソーをスクライブライン５に沿って操作することで溝２ｆを形成することができる。
なお、溝２ｆの形成工程の際にはアライメントを取るためのマークが必要となるが、上述したように絶縁層２ｄやヒートシンク２ｃを半導体ウェハと同じ形状としておけば、オリエンテーションフラットをアライメントマークとして用いることができるため、正確な場所に溝２ｆを形成することが可能となる。勿論、ヒートシンク２ｃや絶縁層２ｄにもアライメントマークを予め形成しておき、半導体ウェハとヒートシンク２ｃおよび絶縁層２ｄを貼り合せる際に、アライメントマーク位置に合わせて貼り合せておくようにすれば、絶縁層２ｄ上からアライメントマークを確認して溝２ｆを形成することも可能である。
次に、図６（ｃ）に示す工程では、溝２ｆ内を絶縁材料で埋め込む。例えば、絶縁層２ｄの上方から樹脂材料をスピンコートしたり、ＣＶＤ法によって低温でシリコン酸化膜等の絶縁膜を成膜することにより、溝２ｆ内を絶縁材料で埋め込むことができる。図７は、このときの様子を示した上面レイアウト図である。この図に示されるように、スクライブライン５よりも幅広の溝２ｆ内を埋め込むように絶縁材料が配置され、溝２ｆの中央線がスクライブライン５とされる。
このような工程を経たのち、次の図６（ｄ）に示す工程において、カット工程として、溝２ｆの幅よりも幅狭のダイシングソーを用いてスクライブライン５に沿ってダイシングカットすることにより、絶縁層２ｄ、ヒートシンク２ｃおよび半導体ウェハをチップ単位に分割する。これにより、図４に示したように素子部２ａと電極部２ｂとヒートシンク２ｃおよび絶縁層２ｄを有し、かつ、ヒートシンク２ｃの端面を覆う側壁絶縁膜２ｅが備えられた半導体チップ２が完成する。
なお、ここではカット工程をダイシングソーを用いて行う例を挙げて説明したが、カット工程としては、エッチング、レーザーカットなど様々な方法を用いることができる。また、以下の各実施形態においても、カット工程をダイシングソーにて行う場合を例に挙げて説明しているが、他の手法であっても構わない。
以上説明したような側壁絶縁膜２ｅが備えられた半導体チップ２とした場合、第１実施形態に示した効果を得つつ、さらに半導体チップ２の端面においてヒートシンク２ｃや素子部２ａと筐体４との絶縁をより確保することが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、ヒートシンク２ｃもしくは素子部２ａと筐体４との間の絶縁を確保できる構造を第２実施形態と異なる手法により製造する場合について説明する。
図８は、本実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。なお、本実施形態にかかる半導体チップ２の製造工程に関しても、第１実施形態とほぼ同様であるため、第１実施形態と異なる部分についてのみ図示してある。
まず、図８（ａ）に示す工程では、第１実施形態の図２（ｄ）に示す工程まで行うことで、半導体素子を作り込んだ半導体ウェハの裏面にヒートシンク２ｃおよび絶縁層２ｄを配置した構造を形成したのち、半導体ウェハの表面および電極部２ｂに支持体６を貼り合せ、半導体ウェハやヒートシンク２ｃおよび絶縁層２ｄを固定する。そして、絶縁層２ｄ側からスクライブライン５に沿ってチップ単位に分割し、支持体６に達しつつ、かつ、支持体６が分断されない程度の深さの溝２ｆを形成する。このとき、支持体６が分断されていないため、半導体ウェハやヒートシンク２ｃおよび絶縁層２ｄが分断されても、それらを支持体６により一体的に保持することが可能となる。なお、このときの分割手法としては、第２実施形態で説明した図６（ｂ）と同様の手法を採用できる。
次に、図８（ｂ）に示す工程では、上述した図６（ｃ）と同様の手法により、チップ単位に分断した溝２ｆ内を絶縁材料で埋め込む。その後、図８（ｃ）に示す工程において、図６（ｄ）と同様、溝２ｆの幅よりも幅狭のダイシングソーを用いてスクライブライン５に沿ってダイシングカットする。これにより、側面全面が側壁絶縁膜２ｅで覆われた半導体チップ２を得ることが可能となる。このとき、ダイシングカットを支持体６に達しつつ、かつ、支持体６が分断されない程度の深さとすることで、半導体ウェハやヒートシンク２ｃおよび絶縁層２ｄが分断されても、それらを支持体６にて一体的に保持することが可能となる。このため、この後の図８（ｄ）に示す工程で、支持体６から半導体チップ２を剥がすことにより、第２実施形態と同様の構造の半導体チップ２を取り出すことができる。そして、このように形成された半導体チップ２を利用して第２実施形態に示した半導体装置１を製造することができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態の製造方法により製造した半導体チップ２を用いて、よりヒートシンク２ｃや素子部２ａと筐体４との絶縁をより確保する構造としたものである。
図９は、本実施形態にかかる半導体装置１の主要部の断面図である。この図に示されるように、本実施形態の半導体装置１は、第３実施形態の製造方法により形成した半導体チップ２、すなわち側面全面が側壁絶縁膜２ｅで覆われた半導体チップ２を実装基板３に電気的に接続する際に、素子部２ａおよび電極部２ｂの表面と実装基板３との間に、ノンコンダクティブペースト（ＮＣＰ）やノンコンダクティブフィルム（ＮＣＦ）もしくは異方性導電ペースト等のような半導体チップ２の表面方向に対して絶縁が確保できる中間部材７を配置することにより、半導体チップ２と実装基板３との電気的接続を行いつつ、素子部２ａの表面を中間部材７で覆うことで外部から遮断することが可能となる。これにより、よりヒートシンク２ｃや素子部２ａと筐体４との絶縁をより確保することが可能となる。同時に、半導体チップ２およびヒートシンク２ｃを腐食性雰囲気などの悪い環境から保護することができる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、上記各実施形態と異なり、ヒートシンク２ｃを予めチップ単位に個別化しておき、個別化されたヒートシンク２ｃを半導体ウェハに貼り付けて上記各実施形態と同様の構造を製造するものである。
図１０は、本実施形態にかかる半導体装置１の製造工程図である。また、図１１は、図１０（ａ）の工程を半導体ウェハの上方から見たときの上面図である。
図１０（ａ）に示すように、半導体ウェハに対して各素子部２ａを形成しておき、半導体ウェハのうち各素子部２ａと対応する場所の上に、図１１に示すように個別化した絶縁層２ｄ付きのヒートシンク２ｃを配置する。続いて、図１０（ｂ）に示すように、半導体ウェハの上面に樹脂を配置することにより、各ヒートシンク２ｃの間を埋め込み、側壁絶縁膜２ｅを形成する。その後、図１０（ｃ）に示したように、各ヒートシンク２ｃの間隔よりも幅狭なダイシングソーを用いてスクライブライン５に沿ってダイシングカットすることにより、側壁絶縁膜２ｅおよび半導体ウェハをチップ単位に分割する。これにより、図４と同様の構造、つまり素子部２ａと電極部２ｂとヒートシンク２ｃおよび絶縁層２ｄを有し、かつ、ヒートシンク２ｃの端面を覆う側壁絶縁膜２ｅが備えられた半導体チップ２が完成する。
このように、予めチップ単位に個別化しておいたヒートシンク２ｃを用いても、上記実施形態と同様の構造の半導体装置１を製造することができる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、上記第５実施形態と同様に、ヒートシンク２ｃを予めチップ単位に個別化しておくものであるが、ヒートシンク２ｃを個別化する際に予め各ヒートシンク２ｃが各素子部２ａと対応した場所に支持体に配置しておくようにしたものである。
図１２は、本実施形態にかかる半導体装置１の製造工程図である。なお、各素子部２ａと対応して配置されたヒートシンク２ｃを用意する工程以降は第５実施形態と同様であるため、異なる製造工程部分を示すこととする。
まず、図１２（ａ）に示すように、複数の素子部２ｃすべてが含まれる大きさとされた個別化前の板状のヒートシンク２ｃ、絶縁層２ｄおよび粘着テープなどで構成される支持体３０を用意する。次に、図１２（ｂ）に示すように、個別化前の板状のヒートシンク２ｃに対して絶縁膜２ｄおよび支持体３０を順に貼り合せる。そして、図１２（ｃ）に示すように、ヒートシンク２ｃおよび絶縁層２ｄを、例えばヒートシンク２ｃの表面にマスクを配置してエッチングを行うことなどによりチップ単位に分割し、個別化する。このように個別化されたヒートシンク２ｃおよび絶縁層２ｄは、各素子部２ａと対応した位置に配置された状態で支持体３０に支持される。
続いて、図１２（ｄ）に示すように、支持体３０にて個別化した絶縁層２ｄ付きのヒートシンク２ｃを半導体ウェハに貼り合せる。そして、図１２（ｅ）に示すように、支持体３０を各ヒートシンク２ｃから剥がすことにより、半導体ウェハ上の各素子部２ａと対応する場所それぞれにヒートシンク２ｃが配置された構造が完成する。この後は、上述した図１０（ｂ）、（ｃ）と同様の工程を行うことにより、図４と同様の構造が完成する。
このように、各ヒートシンク２ｃが各素子部２ａと対応する位置に配置されるように、予め支持体３０に支持しておいた状態でヒートシンク２ｃを個別化しておけば、ヒートシンク２ｃを半導体ウェハ上に配置するときに、容易に場所決めすることが可能となる。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、上記第５、第６実施形態と同様に、ヒートシンク２ｃを予めチップ単位に個別化しておくものであるが、絶縁層２ｄについてはヒートシンク２ｃを半導体ウェハに貼り付けてから形成するものである。
図１３は、本実施形態にかかる半導体装置１の製造工程図である。まず、図１３（ａ）に示されるように、チップ単位に個別化したヒートシンク２ｃのみを半導体ウェハの上に配置するようにしておき、図１３（ｂ）に示すように、側壁絶縁膜２ｅを形成する際に絶縁膜２ｄも同時に形成されるようにする。そして、図１３（ｃ）に示す工程において、図１０（ｃ）と同様の工程を行うことにより、図４と同様の構造が完成する。
このように、絶縁層２ｄを予めヒートシンク２ｃに形成しておくのではなく、チップ単位に個別化したヒートシンク２ｃのみを半導体ウェハの上に配置するようにし、側壁絶縁膜２ｅを形成する際に絶縁膜２ｄも同時に形成されるようにすることもできる。なお、ここでは第５実施形態に対して絶縁層２ｄの形成をヒートシンク２ｃの貼り付け後に行う場合について図示したが、第６実施形態についても同様のことが可能である。
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、上記第５、第６実施形態と同様に、ヒートシンク２ｃを予めチップ単位に個別化しておくものであるが、側壁絶縁膜２ｅを形成する前に半導体ウェハをチップ単位に分割するものである。
図１４は、本実施形態にかかる半導体装置１の製造工程図である。まず、図１４（ａ）に示されるように、チップ単位に個別化した絶縁層２ｄ付きのヒートシンク２ｃを半導体ウェハの上に配置すると共に、半導体ウェハの裏面、つまりヒートシンク２ｃおよび絶縁層２ｄが配置される表面と反対側の面に粘着テープ等で構成される支持体３０を貼り付ける。続いて、図１４（ｂ）に示すように、絶縁層２ｄ付きのヒートシンク２ｃをマスクとして、半導体ウェハをエッチングし、半導体ウェハをチップ単位に分割する。
次に、図１４（ｃ）に示すように、支持体３０の上面に樹脂を配置することにより、各ヒートシンク２ｃおよび素子部２ａの間を埋込み、側壁絶縁膜２ｅを形成する。そして、図１４（ｄ）に示すように、各ヒートシンク２ｃおよび素子部２ａの間隔よりも幅狭なダイシングソーを用いてスクライブライン５に沿ってダイシングカットすることにより、側壁絶縁膜２ｅおよび半導体ウェハをチップ単位に分割する。これにより、図４と同様の構造が完成する。
このように、半導体ウェハについても予めチップ単位に分割することにより、ヒートシンク２ｃと共に素子部２ａも個別化しておき、その後に側壁絶縁膜２ｅを形成することもできる。
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、半導体ウェハとしてＳＯＩ（Silicon on insulator）基板を適用して図４と同様の構造を製造する場合について説明する。
図１５は、本実施形態にかかる半導体装置１の製造工程図である。まず、図１５（ａ）に示されるように、支持基板４０の上に埋込絶縁膜４１を介して活性層４２が配置されたＳＯＩ基板を用いる場合には、活性層４２に対して形成された素子分離トレンチ構造４３にて素子部２ａを囲むようにしておけば、半導体チップ２の側面から素子部２ａを絶縁することが可能となる。このため、素子部２ａを形成する際に、スクライブライン５に沿った両側に素子分離トレンチ構造４３を形成しておく。
図１６は、スクライブライン５と素子分離トレンチ構造４３のレイアウトの一例を示した上面図である。この図は、断面図ではないが、図を判り易くするために素子分離トレンチ構造４３にハッチングを示してある。
この図に示されるように、全スクライブライン５に沿った両側に素子分離トレンチ構造４３が配置されるようにする。そして、並行に配置された各素子分離トレンチの幅は、カット工程の際の切りしろよりも広く、かつ、後で形成される側壁絶縁膜２ｅの厚さを十分に確保できる寸法とする。
この後、さらに素子部２ａが形成されたＳＯＩ基板の裏面側にヒートシンク２ｃおよび絶縁層２ｄを貼り合せたのち、図１５（ｂ）に示されるように、絶縁層２ｄ側からスクライブライン５に沿って、例えば第２実施形態で説明した図６（ｂ）と同様の手法により、溝２ｆを形成する。このとき、少なくとも埋込絶縁膜４１に達するように溝２ｆを形成しておけば良い。
そして、図１５（ｃ）に示されるように、溝２ｆ内を絶縁材料で埋め込むことにより側壁絶縁膜２ｅを形成した後、図１５（ｄ）に示されるようにスクライブライン５に沿って半導体ウェハおよび側壁絶縁膜２ｅをチップ単位に分断することにより、ＳＯＩ基板を用いた場合において、図４と同様の構造の半導体装置１が完成する。
このように、ＳＯＩ基板を用いた場合にも、図４と同様の構造の半導体装置１を製造することができる。
（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態は、上記第３、第９実施形態と同様の手法を用いつつ、側壁絶縁膜２ｅを形成するための溝２ｆを形成する工程をヒートシンク２ｃ側からカットするのではなく、半導体ウェハ側からカットすることにより行うものである。
図１７は、本実施形態にかかる半導体装置１の製造工程図である。まず、図１７（ａ）に示されるように、半導体素子を作り込んだ半導体ウェハの裏面にヒートシンク２ｃおよび絶縁層２ｄを配置した構造を形成したのち、半導体ウェハの表面ではなく、絶縁層２ｄ側を支持体６に貼り合せることで固定する。そして、半導体ウェハ側からスクライブライン５に沿ってチップ単位に分割し、支持体６に達しつつ、かつ、支持体６が分断されない程度の深さの溝２ｆを形成する。
そして、図１７（ｂ）に示すように、溝２ｆ内を絶縁材料で埋め込むことにより側壁絶縁膜２ｅを形成する。そして、図１７（ｃ）に示すように、ドライエッチングなどにより、側壁絶縁膜２ｅの中央部に先細り形状、つまり側面がテーパ状となるトレンチ２ｇを形成する。このときのトレンチ２ｇの深さは、絶縁層２ｄよりも深くなるようにされる。この後、図１７（ｄ）に示すように、ダイシングソーなどを用いたカット工程を行うことにより、側壁絶縁膜２ｆをチップ単位に分断することにより、図４と同様の構造の半導体装置１が完成する。
なお、支持体６は、除去しても、除去せずに半導体チップの一部として利用してもよい。
このように、半導体ウェハ側からダイシングカットすることによっても、図４と同様の構造の半導体装置１を製造することができる。また、側壁絶縁膜２ｆを形成するに当たり、トレンチ２ｇを形成しなくても良いが、トレンチ２ｇを形成しておくことにより、半導体装置１をフェースアップの実装構造として図示しない筐体や回路基板に実装する場合、側壁絶縁膜２ｅの側面がテーパ状となっているため、このテーパ状の側面に導体層を成膜したのち、導体層をパターニングすることで配線パターンを形成することが可能となる。
（他の実施形態）
上記各実施形態では、半導体装置１の主要部の断面構造のみを示してあるが、半導体装置１全体の構造はどのようなものであっても良い。
また、上記ではヒートシンク２ｃを放熱用の部品として説明したが、ヒートシンク２ｃを電流経路として横方向（半導体チップ２の平面方向）に電流を流すタイプの半導体チップ２とされる場合にも、上記各実施形態の構造を適用することができる。
図１８は、ヒートシンク２ｃを電流経路として横方向に電流を流すタイプの半導体素子の一例を示したものである。基本構造は、図３に示したＭＯＳＦＥＴと同様であるが、図３におけるｎ+型基板２１を無くしてヒートシンク２ｃを備えた構造とした点が異なっている。このような構造とされる場合、ヒートシンク２ｃを電流経路としてソース−ドレイン間に電流が流されることになり、横方向に電流を流すタイプの半導体素子となる。このような構造に対しても、上記各実施形態を採用することができる。
なお、本発明において、ヒートシンク２ｃとは金属製であることが望ましいが、放熱性の良好な熱伝導率の高い材質であれば良く、シリコン基板自体をヒートシンク２ｃとして用いることも可能である。
また、上記各実施形態では、筐体４と絶縁層２ｄとが接する構造のものを例に挙げて説明したが、必ずしも完全に接しなければならない訳ではなく、熱伝導が良好に行われる間隔の空間（例えば１μｍ）が空いていても構わない。
また、上記各実施形態では、絶縁層２ｄをヒートシンク２ｃに貼り合せてから図６（ｃ）の工程や図８（ｂ）の工程において溝２ｆ内を絶縁材料によって埋め込むようにしたが、ヒートシンク２ｃの表面に予め絶縁層２ｄを形成しておくのではなく、絶縁材料が溝２ｆ以外のヒートシンク２ｃの表面にも塗布されるようにすることで、側壁絶縁膜２ｅの形成工程と同時に絶縁層２ｄを形成するようにしても良い。
さらに、上記第２、第３実施形態では、溝２ｆ内に絶縁材料を配置した後、単にダイシングカットしたものであるため、半導体チップ２の角部、つまり側壁絶縁膜２ｅの端部が角張った形状となるが、図１９に示す半導体チップ２の断面図に示したように、側壁絶縁膜２ｅの端部を丸めても良い。例えば、物理的なエッチングや研磨もしくは化学エッチングにより、側壁絶縁膜２ｅの端部を丸めることができる。
また、上記各実施形態では、溝２ｆを完全に埋め込むようにした場合を例として説明したが、溝２ｆの側壁に必要十分な厚さの絶縁物が形成されていればよく、必ずしも完全に埋め込まなくても良い。
なお、上記各実施形態では、半導体装置１をフェースダウンの実装構造とする場合を主に説明してきたが、フェースアップの実装構造とする場合に採用することもできる。この場合においても、上記各実施形態で説明した製造方法によって半導体装置１を製造することができる。
本発明の第１実施形態にかかる半導体装置１の主要部の断面図である。 半導体装置１における半導体チップ２の製造工程図である。 第１実施形態で説明した製造方法を適用できるＭＯＳＦＥＴの断面図である。 本発明の第２実施形態にかかる半導体装置１の断面図である。 図４に示す半導体装置１の上面から見たレイアウト図である。 図４に示す半導体装置１における素子部２ａの製造工程図である。 溝２ｆ内を絶縁材料で埋め込むときの様子をしめした上面レイアウト図である。 本発明の第３実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。 本発明の第４実施形態にかかる半導体装置１の主要部の断面図である。 本発明の第５実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。 図１０（ａ）の工程を半導体ウェハの上方から見たときの上面図である。 本発明の第６実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。 本発明の第７実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。 本発明の第８実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。 本発明の第９実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。 スクライブライン５と素子分離トレンチ構造４３のレイアウトの一例を示した上面図である。 本発明の第１０実施形態にかかる半導体装置１に備えられる半導体チップ２の製造工程を示した断面図である。 他の実施形態で説明する半導体素子の一例を示した断面図である。 他の実施形態に示す半導体チップ２の断面図である。
符号の説明
１ 半導体装置
２ 半導体チップ
２ａ 素子部
２ｂ 電極部
２ｃ ヒートシンク
２ｄ 絶縁層
２ｅ 側壁絶縁膜
２ｆ 溝
３ 実装基板
４ 筐体
５ スクライブライン
６ 支持体
７ 中間部材

Claims (20)

  1. 金属製の筐体（４）と、
    配線パターンが形成された実装基板（３）と、
    半導体基板に素子を形成してなる素子部（２ａ）と、前記素子と電気的に接続するために前記素子部（２ａ）の表面に形成された電極部（２ｂ）と、前記素子部（２ａ）の裏面に貼り合わされたヒートシンク（２ｃ）と、前記ヒートシンク（２ｃ）を挟んで前記素子部（２ａ）の反対側に配置された絶縁層（２ｄ）とを有する半導体チップ（２）と、を有し、前記筐体（４）と前記実装基板（３）との間に前記半導体チップ（２）が配置されることにより、前記半導体チップ（２）の前記電極部（２ｂ）が前記実装基板（３）の前記配線パターンと電気的に接続されると共に、前記絶縁層（２ｄ）を介して前記ヒートシンク（２ｃ）から前記筐体（４）に向けて放熱が行われるように構成された半導体装置の製造方法であって、
    前記ヒートシンク（２ｃ）に前記絶縁層（２ｄ）を形成する工程と、
    前記素子および前記電極部（２ｂ）が形成された半導体ウェハを用意する工程と、
    前記半導体ウェハにおける前記電極部（２ｂ）と反対側の面に前記絶縁層（２ｄ）が形成された前記ヒートシンク（２ｃ）を貼り合せる工程と、
    前記絶縁層（２ｄ）、前記ヒートシンク（２ｃ）および前記半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、前記半導体チップ（２）を形成する工程と、
    前記半導体チップ（２）を前記実装基板（３）に実装する工程と、
    前記実装基板（３）および前記半導体チップ（２）を、前記半導体チップ（２）の前記絶縁層（２ｄ）側を向けて前記筐体（４）に配置する工程と、を含み、
    前記半導体チップ（２）を形成する工程の前に、前記絶縁層（２ｄ）側から前記カット工程の切りしろよりも広い幅で、かつ、前記スクライブライン（５）を含む溝（２ｆ）を形成する工程と、
    前記溝（２ｆ）内を絶縁材料で埋め込む工程と、
    前記スクライブライン（５）において前記カット工程を行うことで、前記絶縁材料にて前記ヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）が構成された前記半導体チップ（２）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
  2. 前記溝（２ｆ）を形成する工程では、前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）を切断し、前記半導体ウェハの一部が除去される深さまで前記溝（２ｆ）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体チップ（２）を形成する工程の前に、前記半導体ウェハの表面および前記電極部（２ｂ）を支持体（６）に貼り合せる工程を有し、
    前記溝（２ｆ）を形成する工程では、前記支持体（６）に貼り合せた状態で、前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）に加えて前記半導体ウェハも切断する深さとなるように前記溝（２ｆ）を形成することで、
    前記半導体チップ（２）を形成する工程において、前記ヒートシンク（２）および前記素子部（２ａ）の端面すべてが側壁絶縁膜（２ｅ）で覆われるようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記半導体チップ（２）を前記実装基板（３）に実装する工程では、前記半導体チップ（２）の表面と前記実装基板（３）の間に、ノンコンダクティブペーストとノンコンダクティブフィルムおよび異方性導電ペーストのいずれか１つからなる中間部材（７）を配置することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 金属製の筐体（４）と、
    配線パターンが形成された実装基板（３）と、
    半導体基板に素子を形成してなる素子部（２ａ）と、前記素子と電気的に接続するために前記素子部（２ａ）の表面に形成された電極部（２ｂ）と、前記素子部（２ａ）の裏面に貼り合わされたヒートシンク（２ｃ）と、前記ヒートシンク（２ｃ）を挟んで前記素子部（２ａ）の反対側に配置された絶縁層（２ｄ）とを有する半導体チップ（２）と、を有し、前記筐体（４）と前記実装基板（３）との間に前記半導体チップ（２）が配置されることにより、前記半導体チップ（２）の前記電極部（２ｂ）が前記実装基板（３）の前記配線パターンと電気的に接続されると共に、前記絶縁層（２ｄ）を介して前記ヒートシンク（２ｃ）から前記筐体（４）に向けて放熱が行われるように構成された半導体装置の製造方法であって、
    前記ヒートシンク（２ｃ）に前記絶縁層（２ｄ）を形成する工程と、
    前記素子および前記電極部（２ｂ）が形成された半導体ウェハを用意する工程と、
    前記半導体ウェハにおける前記電極部（２ｂ）と反対側の面に前記絶縁層（２ｄ）が形成された前記ヒートシンク（２ｃ）を貼り合せる工程と、
    前記絶縁層（２ｄ）、前記ヒートシンク（２ｃ）および前記半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、前記半導体チップ（２）を形成する工程と、
    前記半導体チップ（２）を前記実装基板（３）に実装する工程と、
    前記実装基板（３）および前記半導体チップ（２）を、前記半導体チップ（２）の前記絶縁層（２ｄ）側を向けて前記筐体（４）に配置する工程と、を含み、
    前記半導体チップ（２）を形成する工程の前に、前記絶縁層（２ｄ）の表面を支持体（６）に貼り合せる工程と、
    前記半導体ウェハ側から、前記半導体ウェハ、前記ヒートシンク（２ｃ）および前記絶縁層（２ｄ）を切断し、前記カット工程の切りしろよりも広い幅で、かつ、前記スクライブライン（５）を含む溝（２ｆ）を形成する工程と、
    前記溝（２ｆ）内を絶縁材料で埋め込む工程と、
    前記スクライブライン（５）において前記カット工程を行うことで、前記絶縁材料にて前記ヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）が構成された前記半導体チップ（２）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
  6. 前記側壁絶縁膜（２ｅ）を形成したのち、該側壁絶縁膜（２ｅ）に対し、前記スクライブライン（５）に沿って、テーパ状の側面を有するトレンチ（２ｇ）を前記絶縁層（２ｄ）よりも深い位置まで形成しておき、該トレンチ（２ｇ）において前記側壁絶縁膜（２ｅ）をカットすることで前記半導体チップ（２）を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 金属製の筐体（４）と、
    配線パターンが形成された実装基板（３）と、
    半導体基板に素子を形成してなる素子部（２ａ）と、前記素子と電気的に接続するために前記素子部（２ａ）の表面に形成された電極部（２ｂ）と、前記素子部（２ａ）の裏面に貼り合わされたヒートシンク（２ｃ）と、前記ヒートシンク（２ｃ）を挟んで前記素子部（２ａ）の反対側に配置された絶縁層（２ｄ）とを有する半導体チップ（２）と、を有し、前記筐体（４）と前記実装基板（３）との間に前記半導体チップ（２）が配置されることにより、前記半導体チップ（２）の前記電極部（２ｂ）が前記実装基板（３）の前記配線パターンと電気的に接続されると共に、前記絶縁層（２ｄ）を介して前記ヒートシンク（２ｃ）から前記筐体（４）に向けて放熱が行われるように構成された半導体装置の製造方法であって、
    前記絶縁層（２ｄ）が形成され、チップ単位に個別化された前記ヒートシンク（２ｃ）を用意する工程と、
    前記素子および前記電極部（２ｂ）が形成された半導体ウェハを用意し、前記半導体ウェハにおける前記電極部（２ｂ）と反対側の面において、該半導体ウェハのうち前記素子部（２ａ）と対応する場所それぞれに個別化された前記ヒートシンク（２ｃ）を貼り合せる工程と、
    前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）が貼り合わされた前記半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、前記半導体チップ（２）を形成する工程と、
    前記半導体チップ（２）を前記実装基板（３）に実装する工程と、
    前記実装基板（３）および前記半導体チップ（２）を、前記半導体チップ（２）の前記絶縁層（２ｄ）側を向けて前記筐体（４）に配置する工程と、を含んでいることを特徴とする半導体装置の製造方法。
  8. 前記ヒートシンク（２ｃ）を用意する工程は、個別化前の板状のヒートシンク（２ｃ）の表面に前記絶縁層（２ｄ）および支持体（３０）を順に配置する工程と、前記支持体（３０）にて支持された板状の前記ヒートシンク（２ｃ）および前記絶縁層（２ｄ）をチップ単位に分割することで個別化する工程と、を有し、
    前記ヒートシンク（２ｃ）を貼り合せる工程は、前記支持体（３０）に対して支持された状態で前記絶縁層（２ｄ）と共に個別化された前記ヒートシンク（２ｃ）を前記半導体ウェハに対して貼り合せる工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記半導体チップ（２）を形成する工程は、
    個別化された前記ヒートシンク（２ｃ）の間を埋め込むように絶縁材料を形成することで前記ヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）を形成する工程と、
    前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）が貼り合わされた前記半導体ウェハを前記側壁絶縁膜（２ｅ）と共にカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、前記半導体チップ（２）を形成する工程と、を含んでいることを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記半導体チップ（２）を形成する工程は、
    前記半導体チップ（２）のうち前記ヒートシンク（２ｃ）が貼り合わされる面の反対側となる裏面に支持体（３０）を貼り付ける工程と、
    前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）が貼り合わされた前記半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割して前記素子部（２ａ）を構成する工程と、
    個別化された前記ヒートシンク（２ｃ）の間およびチップ単位に分割された前記半導体ウェハの間を埋め込むように絶縁材料を形成することで前記ヒートシンク（２ｃ）および前記素子部（２ａ）の端面を覆う側壁絶縁膜（２ｅ）を形成する工程と、
    前記側壁絶縁膜（２ｅ）をスクライブライン（５）で一括してカットすることによりチップ単位に分割し、前記半導体チップ（２）を形成する工程と、を含んでいることを特徴とする請求項７または８に記載の半導体装置の製造方法。
  11. 金属製の筐体（４）と、
    配線パターンが形成された実装基板（３）と、
    半導体基板に素子を形成してなる素子部（２ａ）と、前記素子と電気的に接続するために前記素子部（２ａ）の表面に形成された電極部（２ｂ）と、前記素子部（２ａ）の裏面に貼り合わされたヒートシンク（２ｃ）と、前記ヒートシンク（２ｃ）を挟んで前記素子部（２ａ）の反対側に配置された絶縁層（２ｄ）とを有する半導体チップ（２）と、を有し、前記筐体（４）と前記実装基板（３）との間に前記半導体チップ（２）が配置されることにより、前記半導体チップ（２）の前記電極部（２ｂ）が前記実装基板（３）の前記配線パターンと電気的に接続されると共に、前記絶縁層（２ｄ）を介して前記ヒートシンク（２ｃ）から前記筐体（４）に向けて放熱が行われるように構成された半導体装置の製造方法であって、
    チップ単位に個別化された前記ヒートシンク（２ｃ）を用意すると共に、前記素子および前記電極部（２ｂ）が形成された半導体ウェハを用意し、前記半導体ウェハにおける前記電極部（２ｂ）と反対側の面において、該半導体ウェハのうち前記素子部（２ａ）と対応する場所それぞれに個別化された前記ヒートシンク（２ｃ）を貼り合せる工程と、
    個別化されたヒートシンク（２ｃ）の間を埋め込むように絶縁材料を形成することで前記ヒートシンク（２ｃ）の端面を覆う側壁絶縁膜（２ｅ）を形成すると共に前記ヒートシンク（２ｃ）の表面に前記絶縁層（２ｄ）を形成する工程と、
    前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）が貼り合わされた前記半導体ウェハをカット工程によりスクライブライン（５）で一括してカットすることによりチップ単位に分割し、前記半導体チップ（２）を形成する工程と、
    前記半導体チップ（２）を前記実装基板（３）に実装する工程と、
    前記実装基板（３）および前記半導体チップ（２）を、前記半導体チップ（２）の前記絶縁層（２ｄ）側を向けて前記筐体（４）に配置する工程と、を含んでいることを特徴とする半導体装置の製造方法。
  12. 前記ヒートシンク（２ｃ）を用意する工程は、個別化前の板状のヒートシンク（２ｃ）の表面に支持体（３０）を配置する工程と、前記支持体（３０）にて支持された板状の前記ヒートシンク（２ｃ）をチップ単位に分割することで個別化する工程と、を有し、
    前記ヒートシンク（２ｃ）を貼り合せる工程は、前記支持体（３０）に対して支持された状態で個別化された前記ヒートシンク（２ｃ）を前記半導体ウェハに対して貼り合せる工程であることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記側壁絶縁膜（２ｅ）および前記絶縁層（２ｄ）を形成する工程は、前記ヒートシンク（２ｃ）を貼り付けた前記半導体ウェハをチップ単位に分割することで素子部（２ａ）を構成する工程と、個別化された前記ヒートシンク（２ｄ）の間に加えて前記素子部（２ａ）の間にも前記側壁絶縁膜（２ｅ）を形成する工程とを含み、
    前記半導体チップ（２）を形成する工程は、前記カット工程により、前記側壁絶縁膜（２ｅ）をスクライブライン（５）でカットすることにより、前記半導体チップ（２）を形成する工程であることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
  14. 金属製の筐体（４）と、
    配線パターンが形成された実装基板（３）と、
    半導体基板に素子を形成してなる素子部（２ａ）と、前記素子と電気的に接続するために前記素子部（２ａ）の表面に形成された電極部（２ｂ）と、前記素子部（２ａ）の裏面に貼り合わされたヒートシンク（２ｃ）と、前記ヒートシンク（２ｃ）を挟んで前記素子部（２ａ）の反対側に配置された絶縁層（２ｄ）とを有する半導体チップ（２）と、を有し、前記筐体（４）と前記実装基板（３）との間に前記半導体チップ（２）が配置されることにより、前記半導体チップ（２）の前記電極部（２ｂ）が前記実装基板（３）の前記配線パターンと電気的に接続されると共に、前記絶縁層（２ｄ）を介して前記ヒートシンク（２ｃ）から前記筐体（４）に向けて放熱が行われるように構成された半導体装置の製造方法であって、
    前記絶縁層（２ｄ）が形成され、チップ単位に個別化された前記ヒートシンク（２ｃ）を用意すると共に、前記素子および前記電極部（２ｂ）が形成された半導体ウェハを用意し、前記半導体ウェハにおける前記電極部（２ｂ）と反対側の面において、該半導体ウェハのうち前記素子部（２ａ）と対応する場所それぞれに個別化された前記ヒートシンク（２ｃ）を貼り合せると共に、前記半導体ウェハにおける前記電極部（２ｂ）側の面に支持体（３０）を貼り合わせる工程と、
    前記ヒートシンク（２ｃ）を貼り付けた前記半導体ウェハをチップ単位に分割することで素子部（２ａ）を構成する工程と、
    個別化された前記ヒートシンク（２ｃ）の間および前記素子部（２ａ）の間を埋め込むように絶縁材料を形成することで前記ヒートシンク（２ｃ）および前記素子部（２ａ）の端面を覆う側壁絶縁膜（２ｅ）を形成する工程と、
    前記側壁絶縁膜（２ｅ）をスクライブライン（５）でカットすることにより、前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）が貼り合わされた前記半導体ウェハをチップ単位に分割し、前記半導体チップ（２）を形成する工程と、
    前記半導体チップ（２）を前記実装基板（３）に実装する工程と、
    前記実装基板（３）および前記半導体チップ（２）を、前記半導体チップ（２）の前記絶縁層（２ｄ）側を向けて前記筐体（４）に配置する工程と、を含んでいることを特徴とする半導体装置の製造方法。
  15. 前記素子部（２ａ）を形成する工程は、前記ヒートシンク（２ｃ）をマスクとして前記半導体ウェハをエッチングすることにより行われることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記半導体ウェハとして、支持基板（４０）に対して埋込絶縁膜（４１）を介して活性層（４２）が形成されたＳＯＩ基板を用意すると共に、前記活性層（４２）のうちの前記スクライブライン（５）に沿った両側に素子分離トレンチ構造（４３）を形成する工程を含むことを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置の製造方法。
  17. 前記半導体ウェハとして、支持基板（４０）に対して埋込絶縁膜（４１）を介して活性層（４２）が形成されたＳＯＩ基板を用意すると共に、前記活性層（４２）のうちの前記スクライブライン（５）に沿った両側に素子分離トレンチ構造（４３）を形成する工程を含み、
    前記溝（２ｆ）を形成する工程では、前記絶縁層（２ｄ）および前記ヒートシンク（２ｃ）を切断し、前記半導体ウェハの一部が除去される深さとして、前記埋込絶縁膜（４１）に達する深さまで前記溝（２ｆ）を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  18. 金属製の筐体（４）と、
    配線パターンが形成された実装基板（３）と、
    半導体基板に素子を形成してなる素子部（２ａ）と、前記素子と電気的に接続するために前記素子部（２ａ）の表面に形成された電極部（２ｂ）と、前記素子部（２ａ）の裏面に貼り合わされたヒートシンク（２ｃ）と、前記ヒートシンク（２ｃ）を挟んで前記素子部（２ａ）の反対側に配置された絶縁層（２ｄ）とを有する半導体チップ（２）と、を有し、前記筐体（４）と前記実装基板（３）との間に前記半導体チップ（２）が配置されることにより、前記半導体チップ（２）の前記電極部（２ｂ）が前記実装基板（３）の前記配線パターンと電気的に接続されると共に、前記絶縁層（２ｄ）を介して前記ヒートシンク（２ｃ）から前記筐体（４）に向けて放熱が行われるように構成され、
    前記ヒートシンク（２）の側面すべてが側壁絶縁膜（２ｅ）で覆われていることを特徴とする半導体装置。
  19. 前記半導体チップ（２）の側面すべてが前記側壁絶縁膜（２ｅ）で覆われていることを特徴とする請求項１８に記載の半導体装置。
  20. 前記半導体チップ（２）の角部において前記側壁絶縁膜（２ｅ）が丸められていることを特徴とする請求項１８または１９に記載の半導体装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5165207B2 (ja) * 2006-03-29 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
US8502362B2 (en) * 2011-08-16 2013-08-06 Advanced Analogic Technologies, Incorporated Semiconductor package containing silicon-on-insulator die mounted in bump-on-leadframe manner to provide low thermal resistance
US8067256B2 (en) * 2007-09-28 2011-11-29 Intel Corporation Method of making microelectronic package using integrated heat spreader stiffener panel and microelectronic package formed according to the method
US8955580B2 (en) * 2009-08-14 2015-02-17 Wah Hong Industrial Corp. Use of a graphite heat-dissipation device including a plating metal layer
TW201035513A (en) * 2009-03-25 2010-10-01 Wah Hong Ind Corp Method for manufacturing heat dissipation interface device and product thereof
US8093090B1 (en) * 2009-10-12 2012-01-10 Micron Technology, Inc. Integrated circuit edge and method to fabricate the same
US8946890B2 (en) * 2010-10-20 2015-02-03 Marvell World Trade Ltd. Power/ground layout for chips
US9165895B2 (en) * 2011-11-07 2015-10-20 Infineon Technologies Ag Method for separating a plurality of dies and a processing device for separating a plurality of dies
US9666452B2 (en) 2012-05-25 2017-05-30 Infineon Technologies Ag Chip packages and methods for manufacturing a chip package
US10186458B2 (en) 2012-07-05 2019-01-22 Infineon Technologies Ag Component and method of manufacturing a component using an ultrathin carrier
JP2014033130A (ja) * 2012-08-06 2014-02-20 Kitagawa Ind Co Ltd 熱伝導性電磁波シールドシート
JP5307308B1 (ja) * 2012-09-18 2013-10-02 大榮産業株式会社 ブロックポリイソシアネート組成物、プレポリマー組成物及びそれらの製造方法、並びに、ブロックポリイソシアネート組成物の熱解離性ブロック剤
EP2994963B1 (en) 2013-05-08 2019-08-21 Koninklijke Philips N.V. Mounting layer for cooling structure
JP6269417B2 (ja) * 2014-09-26 2018-01-31 三菱電機株式会社 半導体装置
EP3168870A1 (en) 2015-11-11 2017-05-17 Nexperia B.V. Semiconductor device and method of making a semiconductor device
JP6711098B2 (ja) * 2016-04-15 2020-06-17 オムロン株式会社 半導体装置の放熱構造
WO2020254499A1 (en) * 2019-06-21 2020-12-24 Infineon Technologies Austria Ag Method of manufacturing semiconductor chips having a side wall sealing
JP7353233B2 (ja) * 2020-05-14 2023-09-29 三菱電機株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065385A (ja) * 1996-08-21 1998-03-06 Mitsubishi Electric Corp 基板ケース構造体
JPH1187573A (ja) * 1997-09-02 1999-03-30 Goto Seisakusho:Kk ヒートシンクを備えた樹脂封止型半導体装置
JPH11145352A (ja) * 1997-11-04 1999-05-28 Sumitomo Metal Mining Co Ltd ヒートスプレッダー
JP2003031725A (ja) * 2001-07-12 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
US6156980A (en) * 1998-06-04 2000-12-05 Delco Electronics Corp. Flip chip on circuit board with enhanced heat dissipation and method therefor
US6485816B2 (en) * 2000-01-31 2002-11-26 Ngk Insulators, Ltd. Laminated radiation member, power semiconductor apparatus, and method for producing the same
US6927471B2 (en) * 2001-09-07 2005-08-09 Peter C. Salmon Electronic system modules and method of fabrication
US6873043B2 (en) * 2003-03-10 2005-03-29 Delphi Technologies, Inc. Electronic assembly having electrically-isolated heat-conductive structure
JP5141076B2 (ja) * 2006-06-05 2013-02-13 株式会社デンソー 半導体装置
US7855397B2 (en) * 2007-09-14 2010-12-21 Nextreme Thermal Solutions, Inc. Electronic assemblies providing active side heat pumping

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065385A (ja) * 1996-08-21 1998-03-06 Mitsubishi Electric Corp 基板ケース構造体
JPH1187573A (ja) * 1997-09-02 1999-03-30 Goto Seisakusho:Kk ヒートシンクを備えた樹脂封止型半導体装置
JPH11145352A (ja) * 1997-11-04 1999-05-28 Sumitomo Metal Mining Co Ltd ヒートスプレッダー
JP2003031725A (ja) * 2001-07-12 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

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