JP5147163B2 - 半導体装置 - Google Patents
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また、上記半導体装置においては、前記縦型MOSトランジスタのゲート構造が、トレンチゲート構造であり、前記Nチャネル縦型MOSトランジスタのトレンチゲートおよび前記Pチャネル縦型MOSトランジスタのトレンチゲートが、それぞれ、前記基板の主面側に形成されたP導電型ウエルおよびN導電型ウエルを貫通し、前記PNコラム層におけるN導電型領域およびP導電型領域に突き出るように形成されてなるように構成されている。
上記のようなトレンチゲート構造を採用することにより、縦型MOSトランジスタのゲート構造を平面ゲート構造とする場合に較べて、高集積化、および単位面積当りのオン抵抗を低減することができる。
さらに、上記半導体装置においては、半導体基板に一体形成されるNチャネル縦型MOSトランジスタとPチャネル縦型MOSトランジスタの終端部を共有化して近接配置し、所定の基板断面において、前記P導電型ウエルとN導電型ウエルの外周最短間隔が、前記PNコラム層深の2倍より、小さく設定されてなるように構成されている。
これにより、当該半導体装置を小型化することができる。
また、上記半導体装置においては、前記縦型MOSトランジスタのゲート構造が、平面ゲート構造であり、前記Nチャネル縦型MOSトランジスタおよび前記Pチャネル縦型MOSトランジスタのチャネル領域が、それぞれ、前記基板の主面側の前記PNコラム層上にある、N導電型領域内のP導電型ウエルの表層部およびP導電型領域内のN導電型ウエルの表層部であるように構成されている。
平面ゲート構造の場合には、平面ゲートとPNコラム層が離れるため、トレンチゲート構造の場合ほどには、平面ゲートとPNコラム層のアライメント精度は要求されない。
さらに、上記半導体装置においても、半導体基板に一体形成されるNチャネル縦型MOSトランジスタとPチャネル縦型MOSトランジスタの終端部を共有化して近接配置し、所定の基板断面において、前記P導電型ウエルとN導電型ウエルの外周最短間隔が、前記PNコラム層深の2倍より、小さく設定されてなるように構成されている。
これにより、当該半導体装置を小型化することができる。
平面ゲートと繰り返しパターンをいずれもストライプ状とした場合には、トレンチゲートの場合と同様に、次の効果を得ることができる。すなわち、請求項5に記載のように、平面ゲートのストライプと繰り返しパターンのストライプを平行になるように配置する場合には、PNコラム層に対する最短電流経路で、最大電流を確保することができる。また、請求項6に記載のように、平面ゲートのストライプと繰り返しパターンのストライプを交わるように配置する場合には、PNコラム層に対して平面ゲートを精密にアライメントする必要がなく、当該半導体装置を安価に製造することができる。
必要がない。このため、製造が容易で、安価な半導体装置とすることができる。
これによって、チャネル領域であるP導電型ウエル1cとN導電型ウエル2cおよびソース領域である高濃度N導電型領域1sと高濃度P導電型領域2s等を形成する。また所定位置に、PNコラム層4aのP導電型領域とN導電型領域に達するトレンチゲートを形成する。
9N,10N,11N〜14N,15aN,15bN,16N,11NL,11NR,12NL,12NR Nチャネル縦型MOSトランジスタ
9P,11P〜14P,15aP,15bP,16P,11PL,11PR,12PL,12PR Pチャネル縦型MOSトランジスタ
3,4,5 半導体基板
3a,4a PNコラム層(SJ構造部)
1s 高濃度N導電型領域(ソース領域)
1d 高濃度N導電型領域(ドレイン領域)
1c P導電型ウエル(チャネル領域)
2s 高濃度P導電型領域(ソース領域)
2d 高濃度P導電型領域(ドレイン領域)
2c N導電型ウエル(チャネル領域)
4t 絶縁分離トレンチ
4d 真性半導体層
4d1〜4d3 真性半導体領域
5d 真性半導体層(支持基板)
5m 金属
Claims (13)
- 半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるP導電型領域とN導電型領域で構成されるPNコラム層をドリフト層とする縦型MOSトランジスタを備えた半導体装置であって、
高濃度N導電型領域をソースおよびドレインとする前記縦型MOSトランジスタ(Nチャネル)と、高濃度P導電型領域をソースおよびドレインとする前記縦型MOSトランジスタ(Pチャネル)とが、前記半導体基板に一体形成されてなり、
前記縦型MOSトランジスタのゲート構造が、トレンチゲート構造であり、
前記Nチャネル縦型MOSトランジスタのトレンチゲートおよび前記Pチャネル縦型MOSトランジスタのトレンチゲートが、それぞれ、
前記基板の主面側に形成されたP導電型ウエルおよびN導電型ウエルを貫通し、
前記PNコラム層におけるN導電型領域およびP導電型領域に突き出るように形成されてなり、
所定の基板断面において、前記P導電型ウエルとN導電型ウエルの外周最短間隔が、前記PNコラム層の深さの2倍より、小さく設定されてなることを特徴とする半導体装置。 - 前記トレンチゲートと前記繰り返しパターンが、いずれもストライプ状であり、トレンチゲートのストライプと繰り返しパターンのストライプが平行に配置されてなることを特徴とする請求項1に記載の半導体装置。
- 前記トレンチゲートと前記繰り返しパターンが、いずれもストライプ状であり、トレンチゲートのストライプと繰り返しパターンのストライプが交わるように配置されてなることを特徴とする請求項1に記載の半導体装置。
- 半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるP導電型領域とN導電型領域で構成されるPNコラム層をドリフト層とする縦型MOSトランジスタを備えた半導体装置であって、
高濃度N導電型領域をソースおよびドレインとする前記縦型MOSトランジスタ(Nチャネル)と、高濃度P導電型領域をソースおよびドレインとする前記縦型MOSトランジスタ(Pチャネル)とが、前記半導体基板に一体形成されてなり、
前記縦型MOSトランジスタのゲート構造が、平面ゲート構造であり、
前記Nチャネル縦型MOSトランジスタおよび前記Pチャネル縦型MOSトランジスタのチャネル領域が、それぞれ、
前記基板の主面側の前記PNコラム層上にある、N導電型領域内のP導電型ウエルの表層部およびP導電型領域内のN導電型ウエルの表層部であり、
所定の基板断面において、前記P導電型ウエルとN導電型ウエルの外周最短間隔が、前記PNコラム層の深さの2倍より、小さく設定されてなることを特徴とする半導体装置。 - 前記平面ゲートと前記繰り返しパターンが、いずれもストライプ状であり、平面ゲートのストライプと繰り返しパターンのストライプが平行に配置されてなることを特徴とする請求項4に記載の半導体装置。
- 前記平面ゲートと前記繰り返しパターンが、いずれもストライプ状であり、平面ゲートのストライプと繰り返しパターンのストライプが交わるように配置されてなることを特徴とする請求項4に記載の半導体装置。
- 前記繰り返しパターンが、ストライプ状の繰り返しパターンであることを特徴とする請求項1または4に記載の半導体装置。
- 前記繰り返しパターンが、円もしくは多角形の繰り返しパターンであることを特徴とする請求項1または4に記載の半導体装置。
- 前記基板の裏面側において、前記縦型MOSトランジスタのドレイン領域が、支持基板である真性半導体層と前記PNコラム層の間に形成されてなり、
前記真性半導体層を貫通し、前記ドレイン領域に達するトレンチが形成され、
当該トレンチ内に、金属が埋め込まれてなることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。 - 前記基板の裏面側に、前記PNコラム層に達する絶縁分離トレンチが形成され、
当該絶縁分離トレンチにより、少なくとも一つの前記縦型MOSトランジスタのドレイン領域が、他の縦型MOSトランジスタのドレイン領域から絶縁分離されてなることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。 - 前記基板の裏面側に、表面から前記PNコラム層に達する真性半導体領域が形成され、
当該真性半導体領域により、少なくとも一つの前記縦型MOSトランジスタのドレイン領域が、他の縦型MOSトランジスタのドレイン領域から絶縁分離されてなることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。 - 一つの前記Nチャネル縦型MOSトランジスタと一つの前記Pチャネル縦型MOSトランジスタを一組とする縦型MOSトランジスタのペアが、前記半導体基板に2組形成されてなり、
前記2組のペアのドレイン領域が、前記絶縁分離トレンチまたは前記真性半導体領域により、互いに絶縁分離されてなり、
前記2組のペアにより、H型ブリッジ回路が形成されてなることを特徴とする請求項10または11に記載の半導体装置。 - 一つの前記Nチャネル縦型MOSトランジスタと一つの前記Pチャネル縦型MOSトランジスタを一組とする縦型MOSトランジスタのペアにおいて、
前記Nチャネル縦型MOSトランジスタのゲートと前記Pチャネル縦型MOSトランジスタのゲートが短絡され、
前記ペアにより、CMOSインバータ回路が形成されてなることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。
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