JP2009224612A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents
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Abstract
【課題】安価に高集積化された不揮発性半導体記憶装置、及び製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板Baに対して垂直方向に延びるメモリ柱状半導体層34と、メモリ柱状半導体層34と絶縁層を挟み形成された第1〜第4ワード線導電層32a〜32dと、メモリ柱状半導体層34の上面に接して形成されたドレイン側柱状半導体層47と、ドレイン側柱状半導体層47からゲート絶縁層46を介して形成されてロウ方向に延びるドレイン側導電層42とを備える。第1〜第4ワード線導電層32a〜32dのロウ方向の端部は、階段状に形成されている。ドレイン側ゲート導電層42の全体は、第4ワード線導電層32dの直上の領域90に形成されている。第1〜第4ワード線導電層32a〜32d及びドレイン側導電層42は、それらに亘って連続して形成された保護絶縁層35にて覆われている。
【選択図】図5
【解決手段】不揮発性半導体記憶装置は、半導体基板Baに対して垂直方向に延びるメモリ柱状半導体層34と、メモリ柱状半導体層34と絶縁層を挟み形成された第1〜第4ワード線導電層32a〜32dと、メモリ柱状半導体層34の上面に接して形成されたドレイン側柱状半導体層47と、ドレイン側柱状半導体層47からゲート絶縁層46を介して形成されてロウ方向に延びるドレイン側導電層42とを備える。第1〜第4ワード線導電層32a〜32dのロウ方向の端部は、階段状に形成されている。ドレイン側ゲート導電層42の全体は、第4ワード線導電層32dの直上の領域90に形成されている。第1〜第4ワード線導電層32a〜32d及びドレイン側導電層42は、それらに亘って連続して形成された保護絶縁層35にて覆われている。
【選択図】図5
Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のArF液浸露光技術では40nm付近のルールが解像限界となっており、更なる微細化のためにはEUV露光機の導入が必要である。しかし、EUV露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1乃至3参照)。
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある(特許文献1乃至3)。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、電荷を蓄積する電荷蓄積層が設けられている。これら導電層、柱状半導体、及び電荷蓄積層を含む構成は、メモリストリングスと呼ばれる。
上記メモリストリングスの製造工程においては、多層の導電層、及び絶縁層を積層した後、化学機械研磨法(CMP:Chemical Mechanical Polishing)にて表面を平坦化する製造工程がなされる。しかしながら、その製造工程数は多く、半導体記憶装置の製造コストは、安価ではない。
特開2007−266143号
米国特許第5599724号
米国特許第5707885号
本発明は、安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第1の柱状半導体層と、当該第1の柱状半導体層と共に絶縁層を挟むように形成され且つ電荷を蓄積する電荷蓄積層と、当該電荷蓄積層と共に絶縁層を挟むように形成され且つ2次元的に広がって形成された複数の第1の導電層と、前記第1の柱状半導体層の上面に接して形成され且つ前記基板に対して垂直方向に延びる第2の柱状半導体層と、当該第2の柱状半導体層と共に絶縁層を挟むように形成され且つ前記垂直方向と直交する第1方向に延びるストライプ状に形成された第2の導電層とを備え、複数の前記第1の導電層の前記第1方向の端部は、階段状に形成され、前記第2の導電層の全体は、最上層の前記第1の導電層の直上の領域内に形成され、複数の前記第1の導電層、及び前記第2の導電層は、当該複数の前記第1の導電層及び前記第2の導電層に亘って連続して形成された保護絶縁層にて覆われていることを特徴とする。
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、第1層間絶縁層と第1の導電層とを交互に複数積層する工程と、前記第1層間絶縁層と前記第1の導電層とを貫通させてホールを形成する工程と、前記ホール内に第1の柱状半導体層を形成する工程と、前記第1層間絶縁層上に第2層間絶縁層と第2の導電層とを交互に積層する工程と、前記第2層間絶縁層及び前記第2の導電層を積層方向と直交する第1方向に延びるストライプ状に成形する工程と、前記第2層間絶縁層の端部及び前記第2の導電層の端部を階段状に成形する工程と、前記第1層間絶縁層、前記第1の導電層、前記第2層間絶縁層、及び前記第2の導電層を保護絶縁層にて覆う工程とを備え、前記階段状に成形する工程にて、前記第2層間絶縁層の全体及び前記第2の導電層の全体が最上層の前記第1の導電層の直上の領域内に設けられるように、前記第2層間絶縁層及び前記第2の導電層を成形することを特徴とする。
本発明は、安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
[第1実施形態]
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線SGDにかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線SGDにかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
また、図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100においては、メモリトランジスタ領域12を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図1に示すとおり各層のワード線WLは、ある領域で2次元的に広がっている。各層のワード線WLは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
図2は、第1実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略斜視図であり、図3は、一部の概略上面図である。第1実施形態においては、メモリトランジスタ領域12は、メモリトランジスタMTr1mn〜MTr4mn、ソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。図2においては、m=3、n=4の一例を示している。
各メモリストリングスMSのメモリトランジスタMTr1mn〜MTr4mnのゲートに接続されているワード線WL1〜WL4は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスMSのメモリトランジスタMTr1mnのゲートの全てがワード線WL1に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr2mnのゲートの全てがワード線WL2に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr3mnのゲートの全てがワード線WL3に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr4mnのゲートの全てがワード線WL4に接続されている。第1実施形態に係る不揮発性半導体記憶装置100においては、図1〜図3に示すように、ワード線WL1〜WL4は、それぞれ、2次元的に広がっており、板状の平面構造を有している。また、ワード線WL1〜WL4は、それぞれ、メモリストリングスMSに略垂直に配置されている。また、ワード線WL1〜WL4のロウ方向(第1方向)の端部及びカラム方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
各メモリストリングスMSは、半導体基板BaのP−well領域Ba1に形成されたn+領域の上に柱状の柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有している。各柱状半導体CLmnは、半導体基板Baから垂直方向に形成されており、半導体基板Ba及びワード線WL1〜WL4の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスMSは、柱状半導体CLmnに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体CLmnは、円柱状であっても、角柱状であってもよい。また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。
また、図2及び図3に示すように、メモリストリングスMSの上方には、柱状半導体CLmnと絶縁膜(図示せず)を介し接してドレイン側選択トランジスタSDTrmnを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が設けられている。各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、ロウ方向に延びるストライプ状(カラム方向に繰り返し設けられたライン状)に形成されている。また、ドレイン側選択ゲート線SGDの幅方向の中心には、その中心を貫通して形成された柱状半導体層CLmnが設けられている。ここで、上述したワード線WL1〜WL4のロウ方向の端部は、ドレイン側選択ゲート線SGDのロウ方向の端部よりも突出して形成されている。換言すると、ドレイン側選択ゲート線SGDの全体は、最上層のワード線WL4の直上の領域Ar内に形成されている。より詳しくは、ドレイン側選択ゲート線SGDの全体は、最上層のワード線WL4の上面を底面とする直方体状の領域Ar内に形成されている。
また、図2に示すように、メモリストリングスMSの下方には、柱状半導体CLmnと絶縁膜(図示せず)を介し接してソース側選択トランジスタSSTrmnを構成するソース側選択ゲート線SGSが設けられている。ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に2次元的に広がる平面板状の構造を有している。
次に、図2及び図3を参照して、第1実施形態におけるメモリストリングスMSにより構成される回路構成及びその動作を説明する。図4は、第1実施形態における一つのメモリストリングスMSの回路図である。
図2〜図4に示すように、第1実施形態において、メモリストリングスMSは、4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrm及びドレイン側選択トランジスタSDTrmnを有している。これら4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、それぞれ直列に接続されている(図4参照)。第1実施形態のメモリストリングスMSにおいては、半導体基板Ba上のP−型領域(P−Well領域)Ba1に形成されたn+領域に柱状半導体CLmnが形成されている。
また、ソース側選択トランジスタSSTrmnのソースにはソース線SL(半導体基板BaのP−well領域Ba1に形成されたn+領域)が接続されている。また、ドレイン側選択トランジスタSDTrmnのドレインにはビット線BLが接続されている。
各メモリトランジスタMtrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線WLを有する。ワード線WLの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタMtrmnの制御ゲート電極として機能する。メモリトランジスタMTrmnのソース及びドレインは、柱状半導体CLmnに形成される。
上記構成を有する不揮発性半導体記憶装置100においては、ビット線BL1〜BL3、ドレイン側選択ゲート線SGD、ワード線WL1〜WL4、ソース側選択ゲート線SGS、ソース線SLの電圧は、ビット線駆動回路(図示略)、ドレイン側選択ゲート線駆動回路15、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ソース線駆動回路(図示略)によって制御される。すなわち、所定のメモリトランジスタMTrmnの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
(第1実施形態に係る不揮発性半導体記憶装置100の具体的構成)
次に、図5及び図6を参照して、不揮発性半導体記憶装置100の更に具体的構成を説明する。図5は、第1実施形態における不揮発性半導体記憶装置のカラム方向断面構造図であり、図6は、第1実施形態に係る不揮発性半導体記憶装置のロウ方向の断面図である。図5及び図6に示すように、メモリストリングスMSは、下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMtrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
次に、図5及び図6を参照して、不揮発性半導体記憶装置100の更に具体的構成を説明する。図5は、第1実施形態における不揮発性半導体記憶装置のカラム方向断面構造図であり、図6は、第1実施形態に係る不揮発性半導体記憶装置のロウ方向の断面図である。図5及び図6に示すように、メモリストリングスMSは、下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMtrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
ソース側選択トランジスタ層20は、半導体基板Ba上に順次形成されたソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24を有する。ソース側第1絶縁層21及びソース側第2絶縁層23は、酸化シリコン(SiO2)にて構成されている。ソース側導電層22は、ポリシリコン(p−Si)にて構成されている。、ソース側分離絶縁層24は、窒化シリコン(SiN)にて構成されている。これらソース側第1絶縁層21、ソース側導電層22、ソース側金属層23、及びソース側分離絶縁層24は、メモリトランジスタ領域12内の所定領域(消去単位)毎に分断されている。また、これらソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24のロウ方向及びカラム方向の端部側面には、側壁絶縁層25が形成されている。そして、半導体基板Baからソース側分離絶縁層24の上面まで、層間絶縁層26が形成されている。
また、ソース側選択トランジスタ層20は、ソース側分離絶縁層24、ソース側第2絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通してソース側ホール27が形成されている。ソース側ホール27内には、ソース側ゲート絶縁層28を介してソース側柱状半導体層29が設けられている。ソース側柱状半導体層29は、半導体基板Baに対して略垂直方向に延びるように形成されている。ソース側ゲート絶縁層28は、酸化シリコン(SiO2)にて形成されている。ソース側柱状半導体層29は、ポリシリコン(p−Si)にて形成されている。
ソース側選択トランジスタ層20において、ソース側導電層22が、ソース側選択ゲート線SGSとして機能する。また、ソース側導電層22が、ソース側選択トランジスタSSTrmnの制御ゲートとして機能する。
メモリトランジスタ層30は、ソース側分離絶縁層24の上方及び層間絶縁層26の上方に設けられた第1〜第5ワード線間絶縁層(第1層間絶縁層)31a〜31eと、それら第1〜第5ワード線間絶縁層31a〜31eの上下間に設けられた第1〜第4ワード線導電層(第1の導電層)32a〜32dと、第5ワード線間絶縁層31e上に設けられたメモリ分離絶縁層33を有する。第1〜第5ワード線間絶縁層31a〜31eは、酸化シリコン(SiO2)にて構成されている。また、第1〜第4ワード線導電層32a〜32dは、ポリシリコン(p−Si)にて構成されている。また、メモリ分離絶縁層33は、窒化シリコン(SiN)にて構成されている。
また、メモリトランジスタ層30において、第1〜第4ワード線導電層31a〜31dのロウ方向の端部は、階段状に形成されている。詳しくは、この階段状の構成において、第1ワード線導電層32aと第2ワード線間絶縁層31bとの端部が、揃って形成されている。また、第2ワード線導電層32bと第3ワード線間絶縁層31cとの端部が、揃って形成されている。また、第3ワード線導電層32cと第4ワード線間絶縁層31dとの端部が、揃って形成されている。また、第4ワード線導電層32dと第5ワード線間絶縁層31eと、メモリ分離絶縁層33との端部が、揃って形成されている。
また、メモリトランジスタ層30において、第1〜第4ワード線導電層32a〜32dの側面は、それら第1〜第4ワード線導電層32a〜32d及び後述するドレイン側導電層42に亘って連続して形成された保護絶縁層51にて覆われている。また、第2〜第5ワード線間絶縁層31b〜31eの側面、及びメモリ分離絶縁層33の側面が、保護絶縁層51にて覆われている。また、第1〜第4ワード線間絶縁層31a〜31dのロウ及びカラム方向端部近傍(階段状に形成された箇所)の上面、及びメモリ分離絶縁層33のロウ及びカラム方向端部近傍(階段状に形成された箇所)の上面が、保護絶縁層51にて覆われている。また、メモリトランジスタ層30において、保護絶縁層51上には、層間絶縁層52が形成されている。
また、メモリトランジスタ層30は、メモリ分離絶縁層33、第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dを貫通して形成されたメモリホール(ホール)34、及びメモリホール34内に形成されたメモリ柱状半導体層(第1の柱状半導体層)35を有する。メモリ柱状半導体層35は、ポリシリコン(p−Si)にて形成されている。メモリ柱状半導体層35は、ソース側柱状半導体層29の上部に接して、半導体基板Baに対して略垂直方向に延びるように形成されている。
更に、メモリトランジスタ層30は、図7(図5の拡大図)に示すように、メモリ柱状半導体層35に接して形成されたトンネル絶縁層36aと、トンネル絶縁層36aに接して形成された電荷蓄積層36bと、電荷蓄積層36bに接して形成されたブロック絶縁層36cとを有する。なお、ブロック絶縁層36cは、第1〜第4ワード線導電層32a〜32dと接する。トンネル絶縁層36aは、酸化シリコン(SiO2)にて形成されている。電荷蓄積層36bは、窒化シリコン(SiN)にて形成されている。ブロック絶縁層36cは、酸化シリコン(SiO2)にて形成されている。
メモリトランジスタ層30において、第1〜第4ワード線導電層32a〜32dが、ワード線WL1〜WL4として機能する。また、第1〜第4ワード線導電層32a〜32dが、メモリトランジスタMTr1mn〜Mtr4mnの制御ゲートとして機能する。
メモリトランジスタ層30における構成を換言すると、電荷蓄積層36bは、メモリ柱状半導体層35と共にトンネル絶縁層36aを挟むように形成されている。また、第1〜第4ワード線導電層32a〜32dは、電荷蓄積層36bと共にブロック絶縁層36cを挟むように形成されている。
ドレイン側選択トランジスタ層40は、メモリ柱状半導体層35の上面に設けられ且つロウ方向に延びるストライプ状(カラム方向に繰り返し設けられたライン状)に形成されたドレイン側第1絶縁層(第2層間絶縁層)41と、各ドレイン側第1絶縁層41の上面に順次設けられたドレイン側導電層(第2の導電層)42、及びドレイン側第2絶縁層(第2層間絶縁層)43とを有する。なお、ドレイン側導電層42及びドレイン側第2絶縁層43は、ドレイン側第1絶縁層41と同様にメモリ柱状半導体層35の上部に整合する位置に設けられ且つロウ方向に延びるストライプ状に形成されている。ドレイン側第1絶縁層41及びドレイン側第2絶縁層43は、酸化シリコン(SiO2)にて形成されている。ドレイン側導電層42は、ポリシリコン(p−Si)にて形成されている。
また、ドレイン側選択トランジスタ層40において、ドレイン側導電層42の側面は、そのドレイン側導電層42及び第1〜第4ワード線導電層32a〜32dに亘って連続して形成された保護絶縁層51にて覆われている。また、ドレイン側第1絶縁層41の側面、及びドレイン側第2絶縁層43の側面は、保護絶縁層51にて覆われている。また、ドレイン側第2絶縁層43の上面が、保護絶縁層51にて覆われている。ここで、上記第1〜第4ワード線導電層32a〜32dの端部は、ドレイン側導電層42のロウ方向の端部よりも突出して形成されている。換言すると、ドレイン側導電層42の全体は、最上層の第4ワード線導電層32dの直上の領域90内に形成されている。より詳しくは、ドレイン側導電層42の全体は、最上層の第4ワード線導電層32dの上面を底面とする直方体状の領域90内に形成されている。
また、ドレイン側選択トランジスタ層40において、ドレイン側第2絶縁層43の上部に位置する保護絶縁層51の上面と一致する高さまで、層間絶縁層52が形成されている。層間絶縁層52及び保護絶縁層51の上部には、ドレイン側第3絶縁層44が形成されている。
また、ドレイン側選択トランジスタ層40は、ドレイン側第3絶縁層44、保護絶縁層51、ドレイン側第2絶縁層43、ドレイン側導電層42、及びドレイン側第1絶縁層41を貫通してドレイン側ホール45が形成されている。ドレイン側ホール45内には、ドレイン側ゲート絶縁層46を介してドレイン側柱状半導体層(第2の柱状半導体層)47が設けられている。ドレイン側柱状半導体層47は、メモリ柱状半導体層35の上部に接して、半導体基板Baに対して略垂直方向に延びるように形成されている。ドレイン側ゲート絶縁層46は、酸化シリコン(SiO2)にて形成されている。ドレイン側柱状半導体層47は、ポリシリコン(p−Si)にて形成されている。
ドレイン側選択トランジスタ層40において、ドレイン側導電層42が、ドレイン側選択ゲート線SGDとして機能する。また、ドレイン側導電層42が、ドレイン側選択トランジスタSDTrmnの制御ゲートとして機能する。
ドレイン側選択トランジスタ層40における構成を換言すると、ドレイン側導電層42は、ドレイン側柱状半導体層47と共にドレイン側ゲート絶縁層46を挟むように形成されている。
また、メモリトランジスタ層30及びドレイン側選択トランジスタ層40において、各第1〜第4ワード線導電層32a〜32dの上面が露出するように、ドレイン側第3絶縁層44、層間絶縁層52、及び保護絶縁層51、第1〜第5ワード線間絶縁層31a〜31e(メモリ分離絶縁層33)を貫通させて、プラグホール53が形成されている。プラグホール53内には、プラグ導電層54が形成されている。プラグ導電層54は、Ti,TiN/Wにて形成されている。保護絶縁層51は、第1〜第4ワード線導電層32a〜32dの上方、ドレイン側導電層42の上方にて同一の厚みで形成されている。
プラグ導電層54の上面には、第1プラグ絶縁層55、及び第2プラグ絶縁層56が積載されている。第1プラグ絶縁層55は、窒化シリコン(SiN)にて形成され、第2プラグ絶縁層56は、酸化シリコン(SiO2)にて形成されている。また、これら第1プラグ絶縁層55、及び第2プラグ絶縁層56は、プラグ導電層54に整合する位置にて貫通して形成された第1配線溝57aを有する。また、これら第1プラグ絶縁層55、及び第2プラグ絶縁層56は、ドレイン側柱状半導体層47と整合する位置であって且つカラム方向に延びるストライプ状に貫通して形成された第2配線溝57bを有する。第1配線溝57a内、及び第2配線溝57b内には、第1配線層58a、及び第2配線層58bが形成されている。第1配線層58a、及び第2配線層58bは、Ti,TiN/Wにて形成されている。
(第1実施形態に係る不揮発性半導体記憶装置100の製造工程)
次に、図8〜図19を参照して、第1実施形態に係る不揮発性半導体記憶装置100の製造工程について説明する。
次に、図8〜図19を参照して、第1実施形態に係る不揮発性半導体記憶装置100の製造工程について説明する。
先ず、図8に示すように、半導体基板Ba上にソース側選択トランジスタ層20を形成する。
続いて、図9に示すように、そのソース側選択トランジスタ層20の上部に、ポリシリコン(p−Si)と、酸化シリコン(SiO2)とを交互に順次積層させ、その後、窒化シリコン(SiN)を堆積させ、第1〜第5ワード線間絶縁層31a〜31e、第1〜第4ワード線導電層32a〜32d、及びメモリ分離絶縁層33とを形成する。
次に、図10に示すように、メモリ分離絶縁層33、第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dを貫通するようにメモリホール34を形成する。メモリホール34は、ソース側ホール27に整合する位置に形成する。
続いて、図11に示すように、メモリホール34内に、順次、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化シリコン(SiO2)を積層させ、トンネル絶縁層36a、電荷蓄積層36b、ブロック絶縁層36cを形成する。そして、メモリホール34の底部、及びメモリ分離絶縁層33上部に形成されたトンネル絶縁層36a、電荷蓄積層36b、ブロック絶縁層36c及び自然酸化膜を除去した後、メモリホール34内に、アモルファスシリコン(a−Si)を堆積させ、熱処理を施し、メモリ柱状半導体層35を形成する。
次に、図12に示すように、メモリ分離絶縁層33の上部に、順次、酸化シリコン(SiO2)(例えば、20nm)、ポリシリコン(p−Si)(例えば、200nm)、酸化シリコン(SiO2)(例えば、15nm)を低圧化学気相成長法(LPCVD: Low Pressure Chemical Vapor Deposition )にて積層させ、ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43を形成する。
続いて、図13に示すように、レジストをマスク材として、反応性イオンエッチング法(RIE : Reactive Ion Etching)による処理を行う。この図13に示す工程にて、ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43は、メモリ柱状半導体層35の上部に整合する位置に設けられ且つロウ方向に延びるストライプ状に形成される。なお、以下において図13に示した工程を、ドレイン側選択ゲート加工工程と呼ぶ。
次に、図14に示すように、リソグラフィー及びエッチングを行い、第2〜第5ワード線間絶縁層31b〜31eのロウ方向の端部、及び第1〜第4ワード線導電層32a〜32dのロウ方向の端部、及びメモリ分離絶縁層33のロウ方向の端部を階段状に成形する。ここで、第1ワード線導電層32aと第2ワード線間絶縁層31bとの端部が、揃うように成形する。また、第2ワード線導電層32bと第3ワード線間絶縁層31cとの端部が、揃うように成形する。また、第3ワード線導電層32cと第4ワード線間絶縁層31dとの端部が、揃うように成形する。また、第4ワード線導電層32dと第5ワード線間絶縁層31eと、メモリ分離絶縁層33との端部が、揃うように成形する。
また、図14に示す工程において、ドレイン側第1絶縁層41の全体、ドレイン側導電層42の全体、及びドレイン側第2絶縁層43の全体が最上層の第4ワード線導電層32dの直上の領域90内に設けられるように、第2〜第5ワード線間絶縁層31b〜31e、第1〜第4ワード線導電層32a〜32d、及びメモリ分離絶縁層33を成形する。なお、領域90は、最上層の第4ワード線導電層32dの上面を底面とする直方体状の領域である。
続いて、図15に示すように、窒化シリコン(SiN)(例えば、150nm)をLPCVDにて成膜し、保護絶縁層51を形成する。保護絶縁層51は、第2〜第5ワード線間絶縁層31b〜31eの側面、第1〜第4ワード線導電層32a〜32dの側面、ドレイン側第1絶縁層41の側面、ドレイン側導電層42の側面、及びドレイン側第2絶縁層43の側面を覆うように形成される。また、保護絶縁層51は、第1〜第4ワード線間絶縁層31a〜31dの露出された上面、メモリ分離絶縁層33の露出された上面、及びドレイン側第2絶縁層43の上面を覆うように形成される。
次に、図16に示すように、最上部の保護絶縁層51の上面まで、層間絶縁層52(例えば、BPSG)を堆積させ、CMPにて表面を平坦化する。ここで、保護絶縁層51は、CMPの工程におけるストッパーとしての役割を果たす。
続いて、図17に示すように、保護絶縁層51の上面及び層間絶縁層52の上面に、酸化シリコン(SiO2)(例えば、300nm)を堆積させ、ドレイン側第3絶縁層44を形成する。続いて、メモリ柱状半導体層35と整合する位置で、リソグラフィー及びエッチングにて、ドレイン側第3絶縁層44、保護絶縁層51、ドレイン側第2絶縁層43、ドレイン側導電層42,及びドレイン側第1絶縁層41を貫通するようにドレイン側ホール45を形成する。
次に、図18に示すように、ドレイン側ホール45内に酸化シリコン(SiO2)を堆積させ、ドレイン側ゲート絶縁層46形成する。続いて、ドレイン側ホール45の底面、及びドレイン側第3絶縁層44の上部に形成されたドレイン側ゲート絶縁層46及び自然酸化膜を除去した後、ドレイン側ホール45内にアモルファスシリコン(a−Si)を堆積させ、熱処理を施し、ドレイン側柱状半導体層47を形成する。
次に、図19に示すように、各第1〜第4ワード線導電層32a〜32dの上面へと達するように、ドレイン側第3絶縁層44、層間絶縁層52、保護絶縁層51、第2〜第5ワード線間絶縁層31b〜31e(及びメモリ分離絶縁層33)を貫通させ、プラグホール53を形成する。そして、図19に示す工程の後、プラグホール53内にTi,TiN/Wを堆積させ、CMP処理を施し、プラグ導電層54を形成する。続いて、窒化シリコン(SiN)、及び酸化シリコン(SiO2)を堆積させ、第1プラグ絶縁層55、及び第2プラグ絶縁層56を形成する。次に、プラグ導電層54に整合する位置にて、第1プラグ絶縁層55,及び第2プラグ絶縁層56を貫通させ、第1配線溝57aを形成する。また、ドレイン側柱状半導体層47と整合する位置であって且つカラム方向に延びるストライプ状に貫通させ、第2配線溝57bを形成する。そして、第1配線溝57a、及び第2配線溝57bに、Ti,TiN/Wを堆積させ、CMP処理を施し、第1配線層58a、及び第2配線層58bを形成する。以上の工程を経て、図5及び図6に示す不揮発性半導体記憶装置100が製造される。
図19に示す製造工程において、保護絶縁層51は、深さの異なる複数のプラグホール53を同時に開口するためのストッパーとしての役割を果たす。
(第1実施形態に係る不揮発性半導体記憶装置100の効果)
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、及びソース側選択トランジスタSSTrmn,ドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、及びソース側選択トランジスタSSTrmn,ドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
ここで、本発明の第1実施形態とは異なる他の製造方法にて、不揮発性半導体記憶装置を形成する場合を考える。例えば、その製造方法においては、本発明の第1実施形態の図11に示す工程の後、第1〜第4ワード線導電層等の端部を階段状に加工し、その上に保護絶縁層、及び層間絶縁層を形成する。続いて、保護絶縁層及び層間絶縁層の表面にCMP処理を施す。次に、最上部の保護絶縁層上にドレイン側第1絶縁層、ドレイン側導電層、ドレイン側第2絶縁層、さらにドレイン側保護絶縁層(シリコン窒化層)を形成し、層間絶縁層を形成する。さらに、ドレイン側第1絶縁層、ドレイン側導電層、ドレイン側第2絶縁層、及びドレイン側保護絶縁層を、メモリ柱状半導体層の上部に整合する位置に設けられ且つロウ方向に延びるストライプ状に形成する。続いて、ドレイン側保護絶縁層及び層間絶縁層の表面にCMP処理を施す。次に、ドレイン側第3絶縁層を形成した後、ドレイン側第3絶縁層、ドレイン側保護絶縁層、ドレイン側第2絶縁層、ドレイン側導電層、ドレイン側第1絶縁層、及び保護絶縁層を貫通させ、ドレイン側ホールを形成する。
しかしながら、上記他の製造方法であれば、ソース側選択トランジスタ層を形成した後からドレイン側ホールを形成するまでに、CMP処理の回数が少なくとも2回必要であり、その製造工程は、煩雑である。また、上記他の製造方法であれば、ドレイン側ホールを形成する際、ドレイン側第3絶縁層、ドレイン側保護絶縁層、ドレイン側第2絶縁層、ドレイン側導電層、ドレイン側第1絶縁層、及び保護絶縁層の6層を貫通させなければならないため、その加工は困難である。また、上記他の製造方法であれば、ドレイン側選択ゲート加工工程にて、既に第1〜第4ワード線導電層等が階段状に加工されて形成されているので、そのドレイン側選択ゲート加工工程は困難である。
これに対し、本発明の第1実施形態に係る不揮発性半導体記憶装置100は、ソース側選択トランジスタ層20を形成した後からドレイン側ホール45を形成するまでに、CMP処理を1回行うだけで良く、他の製造方法と比較して製造工程を簡略化することができる。また、本発明の第1実施形態に係る不揮発性半導体記憶装置100にてドレイン側ホール45を形成する際、ドレイン側第3絶縁層44、保護絶縁層51、ドレイン側第2絶縁層43、ドレイン側導電層42、及びドレイン側第1絶縁層41の5層を貫通させれば良いので、他の製造方法と比較してドレイン側ホール45の加工を容易に行うことができる。また、本発明の第1実施形態に係る不揮発性半導体記憶装置100においては、ドレイン側選択ゲート加工工程にて、第1〜第4ワード線導電層32a〜32d等が階段状に加工されていないので、他の製造方法と比較してドレイン側選択ゲート加工工程を容易に行うことができる。
つまり、第1実施形態に係る不揮発性半導体記憶装置100は、上記のように製造工程が簡略化され、容易に加工が行えるので、歩留まりを向上させ、安価に製造することが可能となる。
[第2実施形態]
(第2実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図20を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
(第2実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図20を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図20に示すように、第2実施形態に係る不揮発性半導体記憶装置は、基板60上に形成された制御回路層70を有する。第2実施形態に係る不揮発性半導体記憶装置においては、制御回路層70上にソース導電層80を介して、第1実施形態と同様の、ソース側トランジスタ層20、メモリトランジスタ層30、及びドレイン側トランジスタ層40が順次積層されている。換言すると、制御回路層70は、メモリストリングスMSの下層に設けられている。
基板60は、その表面の所定位置に素子分離絶縁層61を有する。また、基板60は、その表面であって、素子分離絶縁層61間に位置するウェル層62と、そのウェル層62内に位置する拡散層63とを有する。素子分離絶縁層61、ウェル層62、及び拡散層63は、メモリトランジスタ領域12の直下に形成されている。
制御回路層70は、メモリストリングスMS(ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40)を制御する制御回路として機能する。制御回路層70は、例えば、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ドレイン側選択ゲート線駆動回路15,センスアンプ16等の機能を有する。
制御回路層70は、基板60上に順次積層された層間絶縁層71a〜71dを有する。また、制御回路層70は、トランジスタとして機能するトランジスタ部72を有する。トランジスタ部72は、メモリトランジスタ領域12の直下に形成されている。
トランジスタ部72は、層間絶縁層71aと同層において、基板60の2つの拡散層63を跨いで形成されたゲート絶縁層721、ゲート絶縁層721の上部に形成されたゲート導電層722、及びゲート導電層722の上部に形成された下部第1プラグ導電層723aを有する。また、トランジスタ部72は、層間絶縁層71aと同層において、基板60の拡散層63の上面に下部第2プラグ導電層723bを有する。ここで、下部第1プラグ導電層723a及び下部第2プラグ導電層723bの上面の高さは、等しく形成されている。
トランジスタ部72は、層間絶縁層71bと同層において、下部第1プラグ導電層723aの上面に形成された第1下部配線層724a、及び下部第2プラグ導電層723bの上面に形成された第2下部配線層724bを有する。また、トランジスタ部72は、層間絶縁層71bと同層において、第2下部配線層724bの上面に形成された上部プラグ導電層725を有する。
トランジスタ部72は、層間絶縁層71cと同層において、上部プラグ導電層725の上面に形成された上部配線層726を有する。
(第2実施形態に係る不揮発性半導体記憶装置の効果)
上記第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、積層数に関係なく所定のリソグラフィー工程数で製造することができ、安価に不揮発性半導体記憶装置を製造することが可能である。また、制御回路層70をメモリストリングスMSの下方に設けているので、不揮発性半導体記憶装置の専有面積を縮小することができる。
上記第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、積層数に関係なく所定のリソグラフィー工程数で製造することができ、安価に不揮発性半導体記憶装置を製造することが可能である。また、制御回路層70をメモリストリングスMSの下方に設けているので、不揮発性半導体記憶装置の専有面積を縮小することができる。
[第3実施形態]
(第3実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図21を参照して、本発明の第3実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
(第3実施形態に係る不揮発性半導体記憶装置の具体的構成)
次に、図21を参照して、本発明の第3実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図21に示すように、第3実施形態に係る不揮発性半導体記憶装置は、基板60a上に形成された制御回路層70aを有する。第3実施形態に係る不揮発性半導体記憶装置においては、制御回路層70a上にソース導電層80を介して、第1実施形態と同様の、ソース側トランジスタ層20、メモリトランジスタ層30、及びドレイン側トランジスタ層40が順次積層されている。
基板60aにおいては、第2実施形態の構成と異なり、素子分離絶縁層61、ウェル層62、及び拡散層63が、メモリトランジスタ領域12の周辺に位置する周辺領域Phの直下に形成されている。
制御回路層70aにおいては、第2実施形態と異なり、トランジスタ部72が、周辺領域Phの直下に形成されている。
(第3実施形態に係る不揮発性半導体記憶装置の効果)
上記第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、積層数に関係なく所定のリソグラフィー工程数で製造することができ、安価に不揮発性半導体記憶装置を製造することが可能である。
上記第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、積層数に関係なく所定のリソグラフィー工程数で製造することができ、安価に不揮発性半導体記憶装置を製造することが可能である。
[その他実施形態]
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
100…不揮発性半導体記憶装置、12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、16…センスアンプ、20…ソース側選択トランジスタ層、30…メモリトランジスタ層、40…ドレイン側選択トランジスタ層、21…ソース側第1絶縁層、22…ソース側導電層、23…ソース側第2絶縁層、24…ソース側分離絶縁層、25…側壁絶縁層、26…層間絶縁層、27…ソース側ホール、28…ソース側ゲート絶縁層、29…ソース側柱状半導体層、31a〜31e…第1〜第5ワード線間絶縁層、32a〜32d…第1〜第4ワード線導電層、33…メモリ分離絶縁層、34…メモリホール、35…メモリ柱状半導体層、36a…トンネル絶縁層、36b…電荷蓄積層、36c…ブロック絶縁層、41…ドレイン側第1絶縁層、42…ドレイン側導電層、43…ドレイン側第2絶縁層、44…ドレイン側第3絶縁層、45…ドレイン側ホール(ゲートホール)、46…ドレイン側ゲート絶縁層、47…ドレイン側柱状半導体層、51…保護絶縁層、52…層間絶縁層、53…プラグホール、54…プラグ導電層、55…プラグ第1絶縁層、56…プラグ第2絶縁層、57a…第1配線溝、57b…第2配線溝、58a…第1配線層、58b…第2配線層、60…基板、61…素子分離絶縁層、62…ウェル層、63…拡散層、70…制御回路層、71a〜71d…層間絶縁層、72…トランジスタ部、80…ソース導電層、Ba…半導体基板、CLmn…柱状半導体、MTr1〜MTr4…メモリトランジスタ、SSTrmn…ソース側選択トランジスタ、SDTrmn…ドレイン側選択トランジスタ。
Claims (5)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる第1の柱状半導体層と、
当該第1の柱状半導体層と共に絶縁層を挟むように形成され且つ電荷を蓄積する電荷蓄積層と、
当該電荷蓄積層と共に絶縁層を挟むように形成され且つ2次元的に広がって形成された複数の第1の導電層と、
前記第1の柱状半導体層の上面に接して形成され且つ前記基板に対して垂直方向に延びる第2の柱状半導体層と、
当該第2の柱状半導体層と共に絶縁層を挟むように形成され且つ前記垂直方向と直交する第1方向に延びるストライプ状に形成された第2の導電層とを備え、
複数の前記第1の導電層の前記第1方向の端部は、階段状に形成され、
前記第2の導電層の全体は、最上層の前記第1の導電層の直上の領域内に形成され、
複数の前記第1の導電層、及び前記第2の導電層は、当該複数の前記第1の導電層及び前記第2の導電層に亘って連続して形成された保護絶縁層にて覆われている
ことを特徴とする不揮発性半導体記憶装置。 - 前記保護絶縁層は、複数の前記第1の導電層の上方、前記第2の導電層の上方にて同一の厚みで形成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記保護絶縁層は、窒化シリコンにて構成されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記メモリストリングスの下層に設けられ且つ前記メモリストリングスの制御を行う制御回路層
を備えることを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
第1層間絶縁層と第1の導電層とを交互に複数積層する工程と、
前記第1層間絶縁層と前記第1の導電層とを貫通させてホールを形成する工程と、
前記ホール内に第1の柱状半導体層を形成する工程と、
前記第1層間絶縁層上に第2層間絶縁層と第2の導電層とを交互に積層する工程と、
前記第2層間絶縁層及び前記第2の導電層を積層方向と直交する第1方向に延びるストライプ状に成形する工程と、
前記第2層間絶縁層の端部及び前記第2の導電層の端部を階段状に成形する工程と、
前記第1層間絶縁層、前記第1の導電層、前記第2層間絶縁層、及び前記第2の導電層を保護絶縁層にて覆う工程と
を備え、
前記階段状に成形する工程にて、
前記第2層間絶縁層の全体及び前記第2の導電層の全体が最上層の前記第1の導電層の直上の領域内に設けられるように、前記第2層間絶縁層及び前記第2の導電層を成形する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
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