KR102387099B1 - 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치 - Google Patents

타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치 Download PDF

Info

Publication number
KR102387099B1
KR102387099B1 KR1020170181344A KR20170181344A KR102387099B1 KR 102387099 B1 KR102387099 B1 KR 102387099B1 KR 1020170181344 A KR1020170181344 A KR 1020170181344A KR 20170181344 A KR20170181344 A KR 20170181344A KR 102387099 B1 KR102387099 B1 KR 102387099B1
Authority
KR
South Korea
Prior art keywords
line
voltage compensation
gate lines
vertical contact
conductive
Prior art date
Application number
KR1020170181344A
Other languages
English (en)
Other versions
KR20190079264A (ko
Inventor
박준홍
임봉순
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170181344A priority Critical patent/KR102387099B1/ko
Priority to US16/165,237 priority patent/US10529727B2/en
Priority to CN201811540991.7A priority patent/CN109979944B/zh
Publication of KR20190079264A publication Critical patent/KR20190079264A/ko
Application granted granted Critical
Publication of KR102387099B1 publication Critical patent/KR102387099B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11551—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H01L27/11524—
    • H01L27/11529—
    • H01L27/11548—
    • H01L27/1157—
    • H01L27/11575—
    • H01L27/11578—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

비휘발성 메모리 장치는, 메모리 블록을 형성하기 위해 수직 방향으로 적층되고 행 방향으로 신장되는 복수의 게이트 라인들, 상기 복수의 게이트 라인들을 구동하고 상기 복수의 게이트 라인들의 하부에 배치되는 어드레스 디코더, 상기 복수의 게이트 라인들 중 타겟 게이트 라인과 상기 수직 방향으로 중첩되도록 상기 복수의 게이트 라인들과 평행하게 상기 행 방향으로 신장되는 전압 보상 라인, 상기 수직 방향으로 신장되어 어드레스 디코더 및 상기 전압 보상 라인의 제1 부분을 연결하는 상승 수직 콘택, 상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 근측 단부(near end portion)를 상기 수직 방향으로 연결하는 근측 도전 경로, 및 상기 전압 보상 라인의 제2 부분 및 상기 타겟 게이트 라인의 원측 단부(far end portion)를 상기 수직 방향으로 연결하는 원측 도전 경로를 포함한다.

Description

타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치{Nonvolatile memory device compensating voltage drop of target gate line}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 신호 라인의 부하가 증가하여 메모리 장치의 동작 속도가 저하된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 상대적으로 큰 저항을 갖는 타겟 게이트 라인의 전압 강하를 보상할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 메모리 블록을 형성하기 위해 수직 방향으로 적층되고 행 방향으로 신장되는 복수의 게이트 라인들, 상기 복수의 게이트 라인들을 구동하고 상기 복수의 게이트 라인들의 하부에 배치되는 어드레스 디코더, 상기 복수의 게이트 라인들 중 타겟 게이트 라인과 상기 수직 방향으로 중첩되도록 상기 복수의 게이트 라인들과 평행하게 상기 행 방향으로 신장되는 전압 보상 라인, 상기 수직 방향으로 신장되어 어드레스 디코더 및 상기 전압 보상 라인의 제1 부분을 연결하는 상승 수직 콘택, 상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 근측 단부(near end portion)를 상기 수직 방향으로 연결하는 근측 도전 경로, 및 상기 전압 보상 라인의 제2 부분 및 상기 타겟 게이트 라인의 원측 단부(far end portion)를 상기 수직 방향으로 연결하는 원측 도전 경로를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 메모리 블록을 형성하기 위해 수직 방향으로 적층되고 행 방향으로 신장되는 복수의 게이트 라인들, 상기 복수의 게이트 라인들 중 타겟 게이트 라인에 인가되는 구동 전압을 보상하기 위한 전압 보상 라인, 및 상기 전압 보상 라인과 상기 타겟 게이트 라인의 근측 단부 및 원측 단부를 각각 상기 수직 방향으로 연결하는 도전 경로들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 메모리 블록을 형성하기 위해 수직 방향으로 적층되고 행 방향으로 신장되는 복수의 게이트 라인들, 상기 복수의 게이트 라인들 중 제1 타겟 게이트 라인에 인가되는 구동 전압을 보상하기 위한 제1 전압 보상 라인, 상기 복수의 게이트 라인들 중 제2 타겟 게이트 라인에 인가되는 구동 전압을 보상하기 위한 제2 전압 보상 라인, 상기 제1 전압 보상 라인과 상기 제1 타겟 게이트 라인의 근측 단부 및 원측 단부를 각각 상기 수직 방향으로 연결하는 제1 도전 경로들, 및 상기 제2 전압 보상 라인과 상기 제2 타겟 게이트 라인의 근측 단부 및 원측 단부를 각각 상기 수직 방향으로 연결하는 제2 도전 경로들을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 전압 보상 라인을 이용하여 상대적으로 큰 저항을 갖는 타겟 게이트 라인의 전압 강하를 보상함으로써 게이트 라인들 사이의 구동 전압의 편차를 감소하여 비휘발성 메모리 장치 및 이를 포함하는 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 전압 보상 구조를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 5는 도 4의 I-I'라인을 따라 절단한 단면도이다.
도 6은 도 4의 II-II'라인을 따라 절단한 단면도이다.
도 7은 도 4 내지 6을 참조하여 설명한 메모리 셀 구조물의 등가 회로를 나타내는 회로도이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 주변 회로 영역의 윈드밀(windmill) 구조의 일 예를 나타내는 도면이다.
도 9는 도 8의 윈드밀 구조에 적용될 수 있는 본 발명의 일 실시예에 따른 전압 보상 구조를 나타내는 단면도이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 타겟 게이트 라인의 일 예를 나타내는 단면도이다.
도 11 및 12는 도 8의 윈드밀 구조에 적용될 수 있는 본 발명의 실시예들에 따른 전압 보상 구조를 나타내는 단면도들이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 주변 회로 영역의 윈드밀 구조의 일 예를 나타내는 도면이다.
도 14, 15 및 16은 도 13의 윈드밀 구조에 적용될 수 있는 본 발명의 실시예들에 따른 전압 보상 구조를 나타내는 단면도들이다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 18 내지 21은 도 17의 비휘발성 메모리 장치에 적용될 수 있는 본 발명의 실시예들에 따른 전압 보상 구조를 나타내는 단면도들이다.
도 22는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 전압 보상 구조를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 복수의 게이트 라인들(GTLa, GTLb), 어드레스 디코더(XDEC), 적어도 하나의 전압 보상 라인(VCL) 및 도전 경로들(11, 12, 13, 21)을 포함한다. 어드레스 디코더(XDEC)는 주변 회로 영역(PCR)에 형성되고, 복수의 게이트 라인들(GTLa, GTLb)은 메모리 셀 영역(MCR)에 형성된다. 전압 보상 라인(VCL)은 실시예들에 따라서, 주변 회로 영역(PCR) 및/또는 메모리 셀 영역(MCR)에 형성될 수 있다.
어드레스 디코더(XDEC)는 복수의 게이트 라인들(GTLa, GTLb)을 구동하고 복수의 게이트 라인들(GTLa, GTLb)의 하부에 배치된다. 복수의 게이트 라인들(GTLa, GTLb)은 메모리 블록을 형성하기 위해 수직 방향으로 적층되고 길이 방향(longitudinal direction)으로 신장된다. 상기 길이 방향은 후술하는 행 방향에 상응할 수 있다. 복수의 게이트 라인들(GTLa, GTLb)은 적어도 하나의 타겟 게이트 라인(GTLa)과 나머지 게이트 라인들(GTLb)을 포함한다. 도 1에는 편의상 1개의 타겟 게이트 라인(GTLa)과 1개의 나머지 게이트 라인들(GTLb)을 도시하였으나, 이들의 개수는 다양하게 변경될 수 있다.
전압 보상 라인(VCL)은 타겟 게이트 라인(GTLa)과 수직 방향으로 중첩되도록 복수의 게이트 라인들(GTLa, GTLb)과 평행하게 상기 길이 방향으로 신장된다. 후술하는 바와 같이, 도전 경로들(11, 12, 13, 21)은 수직 콘택 및 도전 라인 등을 포함할 수 있다. 도전 경로(11)는 어드레스 디코더(XDEC) 및 전압 보상 라인(VCL)의 제1 부분(P1)을 연결한다. 도전 경로(11)는 수직 방향으로 신장되는 상승 수직 콘택(rising vertical contact)을 포함할 수 있다. 여기서 수직 콘택에 부가되는 상승(rising)은 구동 전압이 아래에서 위로 전달되는 것을 나타낸다. 마찬가지로 수직 콘택에 부가되는 하강(falling)은 구동 전압이 위에서 아래로 전달되는 것을 나타낸다. 근측 도전 경로(12)는 전압 보상 라인(VCL)의 제1 부분(P1) 및 타겟 게이트 라인(GTLa)의 근측 단부(near end portion)(PN)를 상기 수직 방향으로 연결할 수 있다. 원측 도전 경로(13)는 전압 보상 라인(VCL)의 제2 부분(P2) 및 타겟 게이트 라인(GTLa)의 원측 단부(far end portion)(PF)를 상기 수직 방향으로 연결할 수 있다. 도전 경로(21)는 어드레스 디코더(XDEC) 및 나머지 게이트 라인(GTLb)의 근측 단부(PN)를 연결한다.
복수의 게이트 라인들(GTLa, GTLb) 중 타겟 게이트 라인(GTLa)은 나머지 게이트 라인들(GTLb)과 다른 재료로 형성될 수 있다. 일 실시예에서, 타겟 게이트 라인(GTLa)은 폴리실리콘으로 형성되고 나머지 게이트 라인들(GTLb)은 금속으로 형성될 수 있다. 타겟 게이트 라인(GTLa)의 저항은 나머지 게이트 라인들(GTLb)의 저항보다 클 수 있다.
타겟 게이트 라인(GTLa)의 근측 단부(PN)부터 원측 단부(PF)까지의 저항 값은 나머지 게이트 라인(GTLb)의 근측 단부(PN)부터 원측 단부(PF)까지의 저항 값보다 클 수 있다. 예를 들어, 타겟 게이트 라인(GTLa)이 폴리실리콘으로 형성되고 나머지 게이트 라인(GTLb)은 텅스텐으로 형성되는 경우, 상기 제1 저항 값은 상기 제2 저항 값보다 현저히 크게 된다. 이 경우, 나머지 게이트 라인(GTLb)의 원측 단부(PF)에서의 구동 전압의 셋업 타임은 비교적 짧지만 타겟 게이트 라인(GTLa)의 원측 단부(PF)에서의 구동 전압의 셋업 타임은 현저히 증가한다. 이러한 타겟 게이트 라인(GTLa)의 셋업 타임의 증가는 비휘발성 메모리 장치의 전체 동작 속도를 감소하여 비휘발성 메모리 장치의 성능을 열화시킨다(degrade).
본 발명의 실시예들에 따라서 낮은 저항을 갖는 전압 보상 라인(VCL)을 이용하여 타겟 게이트 라인(GTLa)의 원측 단부(PF)에 구동 전압을 부가적으로 인가함으로써 타겟 게이트 라인(GTLa)의 높은 저항에 의한 전압 강하를 보상하고 셋업 타임을 증가시킬 수 있다. 제1 부분(P1)부터 원측 단부(PF)까지의 전압 보상 라인(VCL)을 경유하는 경로의 저항 값은 근측 단부(PN)부터 원측 단부(PF)까지의 타겟 게이트 라인(GTLa)을 경유하는 경로의 저항 값보다 작게 설정된다.
이와 같이, 전압 보상 라인을 이용하여 상대적으로 큰 저항을 갖는 타겟 게이트 라인의 전압 강하를 보상함으로써 게이트 라인들 사이의 구동 전압의 편차를 감소하여 비휘발성 메모리 장치 및 이를 포함하는 시스템의 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 2를 참조하면, 비휘발성 메모리 장치는 주변 회로가 형성되는 주변 회로 영역(PCR: peripheral circuit region) 및 메모리 셀 어레이가 형성되는 메모리 셀 영역(MCR: memory cell region)을 포함한다.
후술하는 바와 같이, 주변 회로 영역(PCR)은 반도체 기판 및 상기 반도체 기판에 형성되는 주변 회로를 포함할 수 있다. 도 1의 어드레스 디코더(XDEC)는 주변 회로 영역(PCR)에 포함될 수 있다. 메모리 셀 영역(MCR)은 메모리 셀 어레이를 포함할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 반도체 기판 위에 주변 회로를 형성하고 상기 주변 회로 위에 메모리 셀 어레이를 적층하는 씨오피 구조를 채용하여 메모리 장치의 사이즈를 감소할 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드라인으로 결정하고, 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(460)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(460)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 인접한 워드라인에 독출 전압을 인가하고, 선택 워드라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 5는 도 4의 I-I'라인을 따라 절단한 단면도이고, 도 6은 도 4의 II-II'라인을 따라 절단한 단면도이다.
실시예들에 따라서, 상기 메모리 장치는 비휘발성 메모리 장치일 수 있고, 상기 비휘발성 메모리 장치는 주변 회로 상에 메모리 셀 구조물이 적층된 씨오피(COP: cell over periphery) 구조를 가질 수 있다. 상기 메모리 셀 구조물은 상기 기판 상면에 수직한 방향, 즉 제1 방향으로 복수의 낸드 플래시 메모리 셀들이 형성되는 수직형 낸드 플래시 메모리 장치 구조를 가질 수 있다.
설명의 편의를 위해 도 4에서는 상기 반도체 장치의 모든 구성을 도시하지 않았으며, 일부 구성들은 생략되었다. 예를 들면, 도 4에서는 베이스 층 패턴(201a, 201b, 201c), 분리막 패턴(206), 제2 불순물 영역(266), 몰드 보호막(212), 제1 수직 콘택(248a) 및 제2 수직 콘택(248b)이 도시되었으며, 나머지 구성들의 도시는 생략되었다.
도 4 내지 도 6을 참조하면, 상기 메모리 장치는 반도체 기판(100) 상에 주변 회로 구조물이 형성되는 주변 회로 영역(PCR: peripheral circuit region) 및 상기 주변 회로 구조물 상에 메모리 셀 구조물이 형성되는 메모리 셀 영역(MCR: memory cell region)을 포함할 수 있다.
상기 주변 회로 구조물은 예를 들면, 기판(100) 상에 형성된 게이트 구조물(130) 및 소스/드레인 영역(103)을 포함하는 트랜지스터, 하부 절연막(140, 160), 하부 콘택(145) 및 하부 배선(150, 310) 등을 포함할 수 있다.
기판(100)으로서 예를 들면, 단결정 실리콘 혹은 단결정 게르마늄을 포함하는 반도체 기판을 사용할 수 있다. 게이트 구조물(130)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110) 및 게이트 전극(120)을 포함할 수 있다. 이에 따라, 기판(100) 상에는 트랜지스터가 정의될 수 있다.
게이트 절연막 패턴(110)은 예를 들면, 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 게이트 전극(120)은 예를 들면, 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다. 소스/드레인 영역(103)은 n형 혹은 p형 불순물을 포함할 수 있다.
기판(100) 상에 상기 트랜지스터 등의 구조물들을 덮는 제1 하부 절연막(140)이 형성되며, 하부 콘택(145)은 제1 하부 절연막(140)을 관통하여 소스/드레인 영역(103)에 접속될 수 있다.
하부 배선들(150, 310)은 제1 하부 절연막(140) 상에 배치되어, 하부 콘택(145) 및 관통-실리콘 비아(320)와 각각 전기적으로 연결될 수 있다. 제1 하부 절연막(140) 상에는 하부 배선(150)을 덮는 제2 하부 절연막(160)이 형성될 수 있다. 도 5에는 하부 배선들(150, 310)이 동일한 층에 형성되는 것으로 도시하였으나, 도 17을 참조하여 후술하는 바와 같이 하부 배선들(150, 310)은 서로 다른 배선층들에 분산되어 형성될 수 있다.
제1 및 제2 하부 절연막들(140, 160)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 하부 콘택(145) 및 하부 배선(150, 310)은 예를 들면, 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다.
메모리 셀 구조물은 하부 절연막(160) 상에 형성된 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c), 채널(225), 게이트 라인(260), 비트 라인(285), 도전 라인(296) 등을 포함할 수 있다.
분리막 패턴(206)은 제2 방향(D2)을 따라 연장되도록 형성될 수 있다. 또한, 복수의 분리막 패턴(206)이 제3 방향(D3)을 따라 배치되어 베이스 층이 예를 들면, 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c)로 물리적으로 분리될 수 있다. 도 4 내지 도 7에서는 3개의 베이스 층 패턴들(201a, 201b, 201c)을 예시적으로 도시하였으며, 베이스 층 패턴들의 수가 특별히 한정되는 것은 아니다.
베이스 층 패턴들(201a, 201b, 201c)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 일 실시예에 있어서, 베이스 층 패턴들(201a, 201b, 201c)은 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 이 경우, 베이스 층 패턴들(201a, 201b, 201c)은 p형 웰(well)로서 제공될 수 있다.
분리막 패턴(206)은 제3 방향(D3)으로 연장하는 라인 형상을 가질 수 있다. 분리막 패턴(206)에 의해 베이스 층 패턴들(201a, 201b, 201c)은 서로 물리적으로 분리될 수 있다. 분리막 패턴(206)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
채널(225)은 베이스 층 패턴들(201a, 201b, 201c) 상에 배치되어, 베이스 층 패턴들(201a, 201b, 201c)의 상면으로부터 제1 방향(D1)을 따라 연장할 수 있다. 채널(225)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(225)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 붕소와 같은 p형 불순물을 포함한 불순물 영역을 포함할 수도 있다.
복수의 채널들(225)이 제2 방향(D2)을 따라 배치되어 채널 열(channel row)을 형성할 수 있으며, 복수의 상기 채널 열들이 제3 방향(D3)을 따라 배치될 수 있다. 예시적인 실시예들에 따르면, 상기 채널 열들은 인접하는 채널들(225)이 지그재그(zigzag)로 서로 마주볼 수 있도록 형성될 수 있다. 따라서, 베이스 층 패턴(201a, 201b, 201c)의 단위 면적당 보다 많은 수의 채널들(225)이 수용될 수 있다.
채널(225)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립막 패턴(230)이 형성될 수 있다. 매립막 패턴(230)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 있어서, 채널(225)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있다. 이 경우, 매립막 패턴(230)은 생략될 수 있다.
채널(225)의 외측벽 상에는 유전막 구조물(220)이 형성될 수 있다. 유전막 구조물(220)은 저면 중앙부가 개방된 컵 형상 또는 스트로우(straw) 형상을 가질 수 있다.
유전막 구조물(220)은 구체적으로 도시하지는 않았으나, 채널(225)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 상기 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO (Oxide-Nitride-Oxide) 구조를 가질 수 있다.
유전막 구조물(220), 채널(225) 및 매립막 패턴(230) 상에는 패드(240)가 형성될 수 있다. 예를 들면, 패드(240)는 유전막 구조물(220), 채널(225) 및 매립막 패턴(230)을 캡핑(capping)하는 형상을 가질 수 있다. 패드(240)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도 5에 도시된 바와 같이, 패드(240)는 상기 채널 열에 대응하여 제2 방향(D2)을 따라 복수로 형성되어 패드 열을 형성할 수 있으며, 제3 방향(D3)을 따라 복수의 상기 패드 열들이 배치될 수 있다.
게이트 라인들(260)은 유전막 구조물(225)의 외측벽 상에 형성되어 제1 방향(D1)을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(260)은 일 이상의 상기 채널 열들에 포함된 채널들(220)을 부분적으로 둘러싸면서 제2 방향(D2)으로 연장될 수 있다.
예를 들면, 도 4 내지 도 6에 도시된 바와 같이 하나의 게이트 라인(260)은 6개의 채널 열들을 둘러싸며 연장할 수 있다. 그러나, 상기 하나의 게이트 라인(260)에 포함되는 상기 채널 열들의 개수가 특별히 한정되는 것은 아니다.
게이트 라인(260)은 금속, 금속 질화물 또는 폴리실리콘을 포함할 수 있다. 예를 들어, 게이트 라인(260)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 라인(260)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다. 게이트 라인(260)의 일부는 도 10을 참조하여 후술하는 바와 같이 스토퍼(stopper) 라인에 해당할 수 있으며, 상기 스토퍼 라인은 제조 공정상의 적절한 식각 선택비를 위해 폴리실리콘으로 형성될 수 있다.
예를 들면, 최하부에 형성되는 게이트 라인(260a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로서 제공될 수 있으며, 최상부에 형성되는 게이트 라인(260f)은 스트링 선택 라인(String Selection Line: SSL)으로서 제공될 수 있다. 상기 GSL 및 SSL 사이에 배치되는 게이트 라인들(260b, 260c, 260d, 260e)은 워드 라인(Word Line)으로서 제공될 수 있다.
이 경우, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 1개 층에 걸쳐 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 SSL은 각각 1개 층 혹은 2개 층 구조를 가지며, 상기 워드 라인은 4개, 8개 혹은 16개 층과 같은 2n개 층의 구조를 가질 수도 있다. 게이트 라인들(260)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 집적도를 고려하여 결정될 수 있다.
제1 방향(D1)을 따라 인접하는 게이트 라인들(260) 사이에는 층간 절연막(202)이 구비될 수 있다. 층간 절연막(202)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막(202)에 의해 게이트 라인들(260)이 제1 방향(D1)을 따라 서로 절연될 수 있다.
인접하는 일부의 상기 채널 열들 사이에는 게이트 라인들(260) 및 층간 절연막들(202)을 제1 방향(D1)을 따라 관통하는 게이트 라인 컷(cut) 영역(256)이 형성될 수 있다. 게이트 라인 컷 영역(256)은 제2 방향(D2)으로 연장하는 라인 형상의 트렌치 혹은 도랑 형상을 가질 수 있다.
제2 불순물 영역(266) 상에는 제2 방향(D2)으로 연장하는 게이트 라인 컷 패턴(270)이 구비될 수 있다. 제2 불순물 영역(266) 및 게이트 라인 컷 패턴(270)들은 제3 방향(D3)을 따라 복수로 배치될 수 있다. 제2 불순물 영역(265)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 게이트 라인 컷 패턴(270)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 도시되지는 않았지만, 제2 불순물 영역(265) 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 라인 컷 패턴(270)에 의해 게이트 라인들(260)이 공유되는 메모리 블록들이 정의될 수 있다. 또한, 상기 메모리 블록은 분리막 패턴(206)에 의해 서브 셀 블록으로 다시 구분될 수 있다. 따라서, 하나의 상기 셀 블록의 사이즈를 감소시킬 수 있으며, 이에 따라 보다 세분화된 동작 제어가 가능할 수 있다.
일 실시예에 따르면, 각 베이스 층 패턴(201a, 201b, 201c) 마다 하나의 제1 불순물 영역(266) 및 게이트 라인 컷 패턴(270)이 배치될 수 있다. 도 6에 도시된 바와 같이, 예를 들면, 제2 베이스 층 패턴(201b)의 중앙부에 제2 불순물 영역(266)이 형성되며, 제2 불순물 영역(266) 상에 게이트 라인 컷 패턴(270)이 구비될 수 있다.
수직 콘택 및 도전 라인은 각 베이스 층 패턴(201a, 201b, 201c) 마다 구비되어 주변 회로로부터 전기적 신호 및/또는 전압을 인가할 수 있다.
예시적인 실시예들에 따르면, 베이스 층 패턴들(201a, 201b, 201c) 및 분리막 패턴(266)의 측부들 상에 몰드 보호막(212)이 형성될 수 있다. 제1 수직 콘택(248a)은 몰드 보호막(212)을 관통하여 베이스 층 패턴들(201a, 201b, 201c)의 상기 측부에 형성된 제1 불순물 영역(248)과 접촉할 수 있다. 제2 수직 콘택(248b)은 몰드 보호막(212), 베이스 층 패턴(201a, 201b, 201c) 및 제2 하부 절연막(160)을 관통하여 하부 배선(150)과 접촉할 수 있다. 제1 수직 콘택(248a) 및 제2 수직 콘택(248b) 측벽 상에는 각각 제1 절연막 패턴(241a) 및 제2 절연막 패턴(241b)이 형성될 수 있다.
제1 플러그(291) 및 제2 플러그(293)는 상부 절연막(275)을 관통하여 각각 제1 수직 콘택(248a) 및 제2 수직 콘택(248b)과 접촉할 수 있다. 도전 라인(296)은 상부 절연막(275) 상에 형성되어 제1 플러그(291) 및 제2 플러그(293)를 서로 전기적으로 연결시킬 수 있다.
상부 게이트 라인 컷 영역(250) 내부에는 실리콘 산화물과 같은 절연 물질을 포함하는 상부 게이트 라인 컷 패턴(252)이 형성될 수 있다.
예시적인 실시예들에 따르면, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 하나의 상기 셀 블록에 있어서 SSL을 분리하기 위해 제공될 수 있다. 이 경우, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 최상층의 층간 절연막(202g) 및 SSL(260f)을 관통하며, SSL(260f) 저면 바로 아래의 층간 절연막(202f)을 부분적으로 관통할 수 있다.
최상층 층간 절연막(202g), 패드(240), 상부 게이트 라인 컷 패턴(252), 게이트 라인 컷 패턴(270), 제1 수직 콘택(244a) 및 제2 수직 콘택(244b) 상에는 상부 절연막(275)이 형성될 수 있다.
비트 라인 콘택(280)은 상부 절연막(275)을 관통하여 패드(240)와 접촉할 수 있다. 복수의 비트 라인 콘택들(280)이 형성되어 채널(225) 또는 패드(240)의 배열에 상응하는 어레이가 정의될 수 있다.
비트 라인(285)은 상부 절연막(275) 상에 배치되어, 비트 라인 콘택(280)과 전기적으로 연결될 수 있다. 예를 들면, 비트 라인(285)은 제3 방향(D3)을 따라 연장되어 복수의 비트 라인 콘택들(280)과 전기적으로 연결될 수 있다. 이 경우, 비트 라인(285) 및 분리막 패턴(206)은 서로 실질적으로 동일한 방향으로 연장될 수 있다. 도 5에는 수직 콘택(296)과 비트 라인(285)이 동일한 층에 형성되는 것으로 도시되어 있으나, 수직 콘택(296)과 비트 라인(285)이 서로 다른 층에 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 분리막 패턴(206)에 의해 베이스 층이 서로 물리적으로 분리될 수 있다. 따라서 예를 들면, 서로 독립된 동작이 가능한 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c)이 형성될 수 있다.
분리막 패턴(206)에 의해 상기 셀 블록들이 추가적으로 세분화될 수 있으므로, 상기 셀 블록 사이즈 증가에 따른 동작 신호 간섭 또는 디스터번스(disturbance)를 제거할 수 있으며, 상기 반도체 장치의 동작 신뢰성이 향상될 수 있다.
도 7은 도 4 내지 6을 참조하여 설명한 메모리 셀 구조물의 등가 회로를 나타내는 회로도이다.
전술한 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 도 7에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 7을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 7에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 주변 회로 영역의 윈드밀(windmill) 구조의 일 예를 나타내는 도면이다.
도 8을 참조하면, 주변 회로 영역(PCR1)은 제1 내지 제4 영역들(RG1~RG4)로 분할될 수 있다. 제1 및 제2 영역들(RG1, RG2)에는 어드레스 디코더(XDEC)가 형성되고 제3 및 제4 영역들(RG3, RG4)에는 페이지 버퍼 회로(PGBUF)가 형성될 수 있다. 어드레스 디코더(XDEC)가 게이트 라인들이 신장되는 제2 방향(D2)에 수직한 제1 방향(D1)의 길이를 모두 커버하는 것과 동시에 페이지 버퍼 회로(PGBUF)가 제2 방향(D2)의 길이를 모두 커버할 수 있도록, 어드레스 디코더(XDEC)는 제1 영역(RG1) 및 제2 영역(RG2)에 분할되어 형성된다. 이와 같은 구조를 제1 윈드밀 구조라 할 수 있다.
도 8의 제1 윈드밀 구조에서는 주변 회로 영역(PCR1) 상부의 메모리 셀 영역에 형성되는 메모리 블록의 행 방향, 즉 제2 방향(D2)으로의 제1 모서리부(EDG1) 및 제2 모서리부(EDG2)에 어드레스 디코더(XDEC)가 배치된다. 이하, 도 9 내지 12를 참조하여 이러한 제1 윈드밀 구조에 적용될 수 있는 전압 보상 구조의 실시예들을 설명한다. 도 9, 11 및 12는 도 8의 A-A'라인을 따라 절단한 단면도이다.
도 9는 도 8의 제1 윈드밀 구조에 적용될 수 있는 본 발명의 일 실시예에 따른 전압 보상 구조를 나타내는 단면도이다.
도 9를 참조하면, 메모리 블록을 형성하기 위해 수직 방향(D1)으로 적층되고 행 방향(D2)으로 신장되는 복수의 게이트 라인들은 스트링 선택 라인(SSL), 워드 라인들(WL0~WLm), 더미 워드 라인들(DWL), 스토퍼 라인(STP) 및 접지 선택 라인(GSL)을 포함할 수 있다.
도 9는 도 8의 제1 윈드밀 구조에서 전압 보상 라인(VCL)은 상기 복수의 게이트 라인들의 상부에 배치되고, 전술한 타겟 게이트 라인은 스토퍼 라인(STP)에 해당하는 실시예를 나타낸다.
예를 들어, 어드레스 디코더(XDEC)는 상기 메모리 블록의 행 방향(D2)으로의 제1 모서리부(edge portion) 및 제2 모서리부 중 상기 제1 모서리부에 배치될 수 있다. 이 경우, 전압 보상 라인(VCL)의 제1 부분(P1) 및 타겟 게이트 라인, 즉 스토퍼 라인(STP)의 근측 단부(PN)는 수직 방향(D1)으로 제1 모서리부(EDG1)에 해당하고, 전압 보상 라인(VCL)의 제2 부분(P2) 및 타겟 게이트 라인(STP)의 원측 단부(PF)는 수직 방향(D1)으로 제2 모서리부(EDG2)에 해당한다.
어드레스 디코더(XDEC)로부터의 구동 전압을 타겟 게이트 라인에 해당하는 스토퍼 라인(STP)에 전달하기 위한 전압 보상 구조는 전압 보상 라인(VCL), 상승 수직 콘택(RVC), 제1 하강 수직 콘택(FVC1) 및 제2 하강 수직 콘택(FVC2)을 포함한다. 도 9에는 스토퍼 라인(STP)을 제외한 나머지 게이트 라인들(SSL, DWL, WL, GSL)에 구동 전압을 전달하는 도전 경로들은 편의상 도시가 생략되어 있다.
상승 수직 콘택(RVC)은 도 1의 도전 경로(11)에 해당하고 제1 하강 수직 콘택(FVC1)은 도 1의 근측 도전 경로(12)에 해당하고 제2 하강 수직 콘택(FVC2)은 도 1의 원측 도전 경로(13)에 해당한다.
전압 보상 라인(VCL)은 복수의 게이트 라인들 중 타겟 게이트 라인에 해당하는 스토퍼 라인(STP)과 수직 방향(D1)으로 중첩되도록 상기 복수의 게이트 라인들과 평행하게 행 방향(D2)으로 신장된다. 상승 수직 콘택(RVC)은 수직 방향(D1)으로 신장되어 어드레스 디코더(XDEC) 및 전압 보상 라인(VCL)의 제1 부분(P1)을 연결한다. 제1 하강 수직 콘택(FVC1)은 전압 보상 라인(VCL)의 제1 부분(P1) 및 스토퍼 라인(STP)의 근측 단부(PN)를 연결한다. 제2 하강 수직 콘택(FVC2)은 전압 보상 라인(VCL)의 제2 부분(P2) 및 스토퍼 라인(STP)의 원측 단부(PF)를 연결한다.
이와 같이, 저항이 상대적으로 낮은 도전 경로(RVC, VCL, FVC1, FVC2)을 이용하여 스토퍼 라인(STP)의 근측 단부(PN) 뿐만 아니라 원측 단부(PF)에도 구동 전압을 인가함으로써, 상대적으로 저항이 큰 스토퍼 라인(STP)의 전압 강하를 보상할 수 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 타겟 게이트 라인의 일 예를 나타내는 단면도이다.
도 10을 참조하면, 각 낸드 스트링을 이루는 각 채널 홀은 제1 서브 채널 홀(610) 및 제2 서브 채널 홀(510)을 포함할 수 있다. 제1 서브 채널 홀(610)은 채널막(611), 내부 물질(612) 및 절연막(613)을 포함할 수 있다. 제2 서브 채널 홀(510)은 채널막(511), 내부 물질(512) 및 절연막(513)을 포함할 수 있다. 제1 서브 채널 홀(610)의 채널막(611)은 제2 서브 채널 홀(510)의 채널막(511)은 P-타입의 실리콘 패드(SIP)를 통해 연결될 수 있다.
이러한 복수의 서브 채널 홀들(610, 510)은 적합한 식각 선택비를 갖는 스토퍼 라인(GTL5)을 이용하여 형성될 수 있다. 예를 들어, 상기 적합한 식각 선택비를 구현하기 위해서 스토퍼 라인(GTL5)은 폴리실리콘으로 형성되고 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)은 텅스텐과 같은 금속으로 형성될 수 있다. 폴리실리콘의 도핑 농도에 따라 차이는 있으나 스토퍼 라인(GTL5)의 저항 값은 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)의 각 저항 값보다 약 6배 정도로 현저히 크다. 이와 같이, 전술한 타겟 게이트 라인은 복수의 게이트 라인들 중 중간에 위치하는 스토퍼(stopper) 라인에 해당할 수 있다. 본 발명의 실시예들에 따른 전압 보상 구조를 이용하여 상대적으로 큰 저항을 갖는 스토퍼 라인(GTL5)의 전압 강하를 보상할 수 있다.
도 11 및 12는 도 8의 제1 윈드밀 구조에 적용될 수 있는 본 발명의 실시예들에 따른 전압 보상 구조를 나타내는 단면도들이다.
도 11을 참조하면, 메모리 블록을 형성하기 위해 수직 방향(D1)으로 적층되고 행 방향(D2)으로 신장되는 복수의 게이트 라인들은 스트링 선택 라인(SSL), 워드 라인들(VL0~WLm), 더미 워드 라인들(DWL), 제1 스토퍼 라인(STPM), 제2 스토퍼 라인(STPB) 및 접지 선택 라인(GSL)을 포함할 수 있다.
도 11은 도 8의 제1 윈드밀 구조에서 제1 전압 보상 라인(VCL1) 및 제2 전압 보상 라인(VCL2)은 상기 복수의 게이트 라인들의 상부에 배치되고, 전술한 타겟 게이트 라인은 제1 스토퍼 라인(STPM) 및 제2 스토퍼 라인(STPB)에 해당하는 실시예를 나타낸다. 제1 전압 보상 라인(VCL1)은 복수의 게이트 라인들 중 중간에 위치하는 제1 스토퍼 라인(STPM)의 구동 전압을 보상하고, 제2 전압 보상 라인(VCL2)은 복수의 게이트 라인들 중 하부에 위치하는 제2 스토퍼 라인(STPB)의 구동 전압을 보상한다.
예를 들어, 어드레스 디코더(XDEC)는 상기 메모리 블록의 행 방향(D2)으로의 제1 모서리부(edge portion) 및 제2 모서리부 중 상기 제1 모서리부에 배치될 수 있다. 이 경우, 전압 보상 라인들(VCL1, VCL2)의 제1 부분들(P11, P21) 및 타겟 게이트 라인들, 즉 스토퍼 라인들(STPM, STPB)의 근측 단부들(PN1, PN2)은 수직 방향(D1)으로 제1 모서리부(EDG1)에 해당하고, 전압 보상 라인들(VCL1, VCL2)의 제2 부분들(P12, 22) 및 타겟 게이트 라인들(STPM, STPB)의 원측 단부들(PF1, PF2)은 수직 방향(D1)으로 제2 모서리부(EDG2)에 해당한다.
어드레스 디코더(XDEC)로부터의 구동 전압을 타겟 게이트 라인들에 해당하는 스토퍼 라인들(STP1, STP2)에 전달하기 위한 전압 보상 구조는 제1 전압 보상 라인(VCL1), 제2 전압 보상 라인(VCL2), 제1 상승 수직 콘택(RVC1), 제2 상승 수직 콘택(RVC2), 제1 하강 수직 콘택(FVC11), 제2 하강 수직 콘택(FVC21), 제3 하강 수직 콘택(FVC12) 및 제4 하강 수직 콘택(FVC22)을 포함한다. 도 11에는 스토퍼 라인들(STPM, STPB)을 제외한 나머지 게이트 라인들(SSL, DWL, WL, GSL)에 구동 전압을 전달하는 도전 경로들은 편의상 도시가 생략되어 있다.
제1 및 제2 상승 수직 콘택들(RVC1, RVC2)은 도 1의 도전 경로(11)에 해당하고 제1 및 제2 하강 수직 콘택들(FVC11, FVC21)은 도 1의 근측 도전 경로(12)에 해당하고 제3 및 제4 하강 수직 콘택들(FVC12, FVC22)은 도 1의 원측 도전 경로(13)에 해당한다.
제1 및 제2 전압 보상 라인(VCL1, VCL2)은 복수의 게이트 라인들 중 타겟 게이트 라인들에 해당하는 제1 및 제2 스토퍼 라인들(STPM, STPB)과 수직 방향(D1)으로 중첩되도록 상기 복수의 게이트 라인들과 평행하게 행 방향(D2)으로 신장된다. 제1 및 제2 상승 수직 콘택들(RVC1, RVC2)은 수직 방향(D1)으로 신장되어 어드레스 디코더(XDEC) 및 제1 및 제2 전압 보상 라인들(VCL1, VCL2)의 제1 부분들(P11, P21)을 각각 연결한다. 제1 및 제2 하강 수직 콘택(FVC11, FVC21)은 제1 및 제2 전압 보상 라인(VCL1, VCL2)의 제1 부분들(P11, P21) 및 제1 및 제2 스토퍼 라인들(STPM, STPB)의 근측 단부들(PN1, PN2)를 각각 연결한다. 제3 및 제4 하강 수직 콘택(FVC12, FVC22)은 제1 및 제2 전압 보상 라인들(VCL1, VCL2)의 제2 부분들(P12, P22) 및 제1 및 제2 스토퍼 라인들(STP1, STP2)의 원측 단부들(PF1, PF2)를 각각 연결한다.
이와 같이, 저항이 상대적으로 낮은 도전 경로(RVC1, RVC2, VCL1, VCL2, FVC11, FVC21, FVC12, FVC22)을 이용하여 스토퍼 라인들(STPM, STPB)의 근측 단부들(PN1, PN2)뿐만 아니라 원측 단부들(PF1, PF2)에도 구동 전압들을 각각 인가함으로써, 상대적으로 저항이 큰 스토퍼 라인들(STPM, STPB)의 전압 강하를 보상할 수 있다.
도 12를 참조하면, 메모리 블록을 형성하기 위해 수직 방향(D1)으로 적층되고 행 방향(D2)으로 신장되는 복수의 게이트 라인들은 스트링 선택 라인(SSL), 워드 라인들(VL0~WLm) 및 더미 워드 라인들(DWL)을 포함할 수 있다.
도 12는, 도 8의 제1 윈드밀 구조에서 전압 보상 라인(VCL)은 상기 복수의 게이트 라인들의 상부에 배치되고, 전술한 타겟 게이트 라인은 접지 선택 라인(GSL)에 해당하는 실시예를 나타낸다. 비휘발성 메모리 장치의 메모리 블록의 제조 공정에 따라서, 복수의 게이트 라인들 중 하부에 위치하는 접지 선택 라인(GSL)은 나머지 게이트 라인들(SSL, DWL, WL)보다 저항이 높은 물질로 형성될 수 있다. 도 9의 전압 보상 구조와 비교하여, 도 12의 전압 보상 구조는 타겟 게이트 라인이 스토퍼 라인(STP)에서 접지 선택 라인(GSL)로 바뀐 것을 제외하고는 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 주변 회로 영역의 윈드밀 구조의 일 예를 나타내는 도면이다.
도 13을 참조하면, 주변 회로 영역(PCR2)은 제1 내지 제6 영역들(RG1~RG6)로 분할될 수 있다. 제1 및 제2 영역들(RG1, RG2)에는 어드레스 디코더(XDEC)가 형성되고 제3 및 제4 영역들(RG3, RG4)에는 페이지 버퍼 회로(PGBUF)가 형성될 수 있다. 어드레스 디코더(XDEC)가 게이트 라인들이 신장되는 제2 방향(D2)에 수직한 제1 방향(D1)의 길이를 모두 커버하는 것과 동시에 페이지 버퍼 회로(PGBUF)가 제2 방향(D2)의 길이를 모두 커버할 수 있도록, 어드레스 디코더(XDEC)는 제1 영역(RG1) 및 제2 영역(RG2)에 분할되어 형성된다. 이와 같은 구조를 제2 윈드밀 구조라 할 수 있다.
도 13의 제2 윈드밀 구조에서는 주변 회로 영역(PCR2) 상부의 메모리 셀 영역에 형성되는 메모리 블록의 행 방향, 즉 제2 방향(D2)으로의 제1 모서리부(EDG1) 및 제2 모서리부(EDG2) 사이의 중심부(center portion)에 어드레스 디코더(XDEC)가 배치된다. 이하, 도 14, 15 및 16을 참조하여 이러한 제2 윈드밀 구조에 적용될 수 있는 전압 보상 구조의 실시예들을 설명한다. 도 14, 15 및 16은 도 13의 A-A'라인을 따라 절단한 단면도이다.
도 14, 15 및 16은 도 13의 윈드밀 구조에 적용될 수 있는 본 발명의 실시예들에 따른 전압 보상 구조를 나타내는 단면도들이다.
도 14를 참조하면, 복수의 게이트 라인들은 스트링 선택 라인(SSL), 워드 라인들(WL0~WLm), 더미 워드 라인들(DWL), 스토퍼 라인(STP) 및 접지 선택 라인(GSL)을 포함할 수 있다. 상기 복수의 게이트 라인들의 각각은 도 14의 우측에 배치된 제1 세그먼트(SEG1) 및 좌측에 배치된 제2 세그먼트(SEG2)를 포함한다.
도 14는, 도 8의 제1 윈드밀 구조에서 전압 보상 라인(VCL)은 상기 복수의 게이트 라인들의 상부에 배치되고, 전술한 타겟 게이트 라인은 스토퍼 라인(STP)에 해당하는 실시예를 나타낸다.
예를 들어, 어드레스 디코더(XDEC)는 상기 메모리 블록의 행 방향(D2)으로의 제1 모서리부(edge portion) 및 제2 모서리부 사이의 중심부(CNT)에 배치될 수 있다. 이 경우, 전압 보상 라인(VCL)의 제1 부분(P1) 및 타겟 게이트 라인, 즉 스토퍼 라인(STP)의 근측 단부(PN1, PN2)는 수직 방향(D1)으로 중심부(CNT)에 해당하고, 전압 보상 라인(VCL)의 제2 부분(P21, P22) 및 타겟 게이트 라인(STP)의 원측 단부(PF1, PF2)는 수직 방향(D1)으로 제1 모서리부(EDG1) 및 제2 모서리부(EDG2)에 해당한다.
어드레스 디코더(XDEC)로부터의 구동 전압을 타겟 게이트 라인에 해당하는 스토퍼 라인(STP)에 전달하기 위한 전압 보상 구조는 전압 보상 라인(VCL), 상승 수직 콘택(RVC), 제1 하강 수직 콘택(FVC11), 제2 하강 수직 콘택(FVC21), 제3 하강 수직 콘택(FVC12) 및 제4 하강 수직 콘택(FVC22)을 포함한다. 도 14에는 스토퍼 라인(STP)을 제외한 나머지 게이트 라인들(SSL, DWL, WL, GSL)에 구동 전압을 전달하는 도전 경로들은 편의상 도시가 생략되어 있다.
상승 수직 콘택(RVC)은 도 1의 도전 경로(11)에 해당하고 제1 및 제2 하강 수직 콘택들(FVC11, FVC21)은 도 1의 근측 도전 경로(12)에 해당하고 제3 및 제4 하강 수직 콘택들(FVC12, FVC22)은 도 1의 원측 도전 경로(13)에 해당한다.
전압 보상 라인(VCL)은 복수의 게이트 라인들 중 타겟 게이트 라인에 해당하는 스토퍼 라인(STP)과 수직 방향(D1)으로 중첩되도록 상기 복수의 게이트 라인들과 평행하게 행 방향(D2)으로 신장된다. 제1 하강 수직 콘택(FVC(11)은 전압 보상 라인(VCL)의 제1 부분(P1) 및 스토퍼 라인(STP)의 제1 세그먼트(SEG1)의 근측 단부(PN1)를 연결한다. 제2 하강 수직 콘택(FVC21)은 전압 보상 라인(VCL)의 제1 부분(P1) 및 스토퍼 라인(STP)의 제2 세그먼트(SEG2)의 근측 단부(PN2)를 연결한다. 제3 하강 수직 콘택(FVC12)은 전압 보상 라인(VCL)의 제1 모서리부(EDG1)에 해당하는 제2 부분(P21) 및 스토퍼 라인(STP)의 제1 세그먼트(SEG1)의 원측 단부(PF1)를 연결한다. 제3 하강 수직 콘택(FVC22)는 전압 보상 라인(VCL)의 제2 모서리부(EDG2)에 해당하는 제2 부분(P22) 및 스토퍼 라인(STP)의 제2 세그먼트(SEG2)의 원측 단부(PF2)를 연결한다.
도 15를 참조하면, 본 발명의 실시예들에 따른 전압 보상 구조는 제1 및 제2 전압 보상 라인(VCL1, VCL2), 제1 및 제2 상승 수직 콘택(RVC1, RVC2), 제1 하강 수직 콘택(FVC11), 제2 하강 수직 콘택(FVC21), 제3 하강 수직 콘택(FVC12), 제4 하강 수직 콘택(FVC22) 제5 하강 수직 콘택(FVC11'), 제6 하강 수직 콘택(FVC21'), 제7 하강 수직 콘택(FVC12'), 제8 하강 수직 콘택(FVC22')을 포함한다. 제1 전압 보상 라인(VCL1)을 이용한 제1 스토퍼 라인(STPM)의 전압 보상 경로는 도 14와 동일하다. 제2 전압 보상 라인(VCL2)을 이용한 제2 스토퍼 라인(STPB) 전압 보상 경로는, 제1 내지 제4 하강 수직 콘택들(FVC11, FVC21, FVC12, FVC22)이 제5 내지 제8 하강 수직 콘택들(FVC11', FVC21', FVC12', FVC22')로 대체되고, 근측 및 원측 단부들(PN1, PN2, PF1, PF2)이 상응하는 근측 및 원측 단부들(PN1', PN2', PF1', PF2')을 제외하고는 도 14와 동일하다.
도 14의 전압 보상 구조와 비교하여, 도 16의 전압 보상 구조는 타겟 게이트 라인이 스토퍼 라인(STP)에서 접지 선택 라인(GSL)으로 바뀐 것을 제외하고는 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다. 이하 도 4 내지 6과 중복되는 설명은 생략한다.
하나의 하부 배선층을 포함하는 도 5의 메모리 장치와 비교하여 도 17의 메모리 장치는 복수의 하부 배선층들을 포함한다. 즉, 제1 하부 절연막(140) 상에는 하부 배선(150)을 덮는 제2 하부 절연막(160)이 형성되고, 제2 하부 절연막(160) 상에는 하부 배선(152)을 덮는 제3 하부 절연막(162)이 형성되고, 제3 하부 절연막(162) 상에는 하부 배선(330)을 덮는 제4 하부 절연막(164)이 형성될 수 있다. 도 17에는 관통-실리콘 비아(320)가 최상층의 하부 배선(310)에 연결되는 예를 도시하였으나, 관통-실리콘 비아(320)는 배선 라우팅에 따라서 다양한 층의 하부 배선에 연결될 수 있다. 도 18 내지 도 21을 참조하여 최상층의 하부 배선(310)을 전압 보상 라인(VCL)으로 이용하는 실시예들을 설명한다.
도 18 내지 21은 도 17의 비휘발성 메모리 장치에 적용될 수 있는 본 발명의 실시예들에 따른 전압 보상 구조를 나타내는 단면도들이다.
도 18 내지 도 21의 실시예들은 전압 보상 라인(VCL)이 복수의 게이트 라인들의 하부에 배치되는 점을 제외하고는 도 9, 12, 14 및 16의 실시예들과 각각 실질적으로 동일하므로 중복되는 설명을 생략하고, 차이점을 위주로 설명한다. 한편 도면에 설명하지는 않았으나, 도 11 및 15의 실시예들도 전압 보상 라인(VCL)이 복수의 게이트 라인들의 하부에 배치되는 실시예들로 변형될 수 있음을 이해할 수 있을 것이다.
도 18을 참조하면, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 복수의 게이트 라인들(SSL, DWL, STP, WL0~WLm, GSL) 상부의 제1 모서리부(EDG1) 및 제2 모서리부(EDG2)에 각각 배치된다. 제1 상승 수직 콘택(RVC1)은 어드레스 디코더(XDEC) 및 전압 보상 라인(VCL)의 제1 부분(P1)을 연결한다. 제2 상승 수직 콘택(RVC2)은 전압 보상 라인(VCL)의 제1 부분(P1) 및 제1 도전 라인(CL1)을 연결한다. 제3 상승 수직 콘택(RVC3)은 전압 보상 라인(VCL)의 제2 부분(P2) 및 제2 도전 라인(CL2)을 연결한다. 제1 하강 수직 콘택(FVC1)은 제1 도전 라인(CL1) 및 타겟 게이트 라인에 해당하는 스토퍼 라인(STP)의 근측 단부(PN)를 연결하고, 제2 하강 수직 콘택(FVC2)은 제2 도전 라인(CL2) 및 상기 타겟 게이트 라인의 상기 원측 단부를 연결한다.
도 18의 전압 보상 구조와 비교하여, 도 19의 전압 보상 구조는 타겟 게이트 라인이 스토퍼 라인(STP)에서 접지 선택 라인(GSL)으로 바뀐 것을 제외하고는 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 20을 참조하면, 제1 도전 라인(CL1), 제2 도전 라인(CL2) 및 제3 도전 라인(CL3)은 복수의 게이트 라인들(SSL, DWL, STP, WL0~WLm, GSL) 상부의 중심부(CNT), 제1 모서리부(EDG1) 및 제2 모서리부(EDG2)에 각각 배치된다. 제1 상승 수직 콘택(RVC1)은 어드레스 디코더(XDEC) 및 전압 보상 라인(VCL)의 제1 부분(P1)을 연결한다. 제2 상승 수직 콘택(RVC2)은 전압 보상 라인(VCL)의 제1 부분(P1) 및 제1 도전 라인(CL1)을 연결한다. 제3 상승 수직 콘택(RVC3)은 전압 보상 라인(VCL)의 제1 모서리부(EDG1)의 제2 부분(P21) 및 제2 도전 라인(CL2)을 연결한다. 제4 상승 수직 콘택(RVC4)은 전압 보상 라인(VCL)의 제2 모서리부(EDG2)의 제2 부분(P22) 및 제3 도전 라인(CL3)을 연결한다. 제1 하강 수직 콘택(FVC11)은 제1 도전 라인(CL1) 및 타겟 게이트 라인에 해당하는 스토퍼 라인(STP)의 제1 세그먼트의 근측 단부(PN1)를 연결하고, 제2 하강 수직 콘택(FVC21)은 제1 도전 라인(CL1) 및 스토퍼 라인(STP)의 제2 세그먼트의 근측 단부(PN2)를 연결한다. 제3 하강 수직 콘택(FVC12)은 제2 도전 라인(CL2) 및 스토퍼 라인(STP)의 제1 세그먼트의 원측 단부(PF1)를 연결하고, 제4 하강 수직 콘택(FVC22)은 제3 도전 라인(CL1) 및 스토퍼 라인(STP)의 제2 세그먼트의 원측 단부(PF2)를 연결한다.
도 20의 전압 보상 구조와 비교하여, 도 21의 전압 보상 구조는 타겟 게이트 라인이 스토퍼 라인(STP)에서 접지 선택 라인(GSL)으로 바뀐 것을 제외하고는 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 22는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 22를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 전압 보상 구조를 포함하여 상대적으로 저항이 큰 타겟 게이트 라인의 전압 강하를 보상한다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 전압 보상 라인을 이용하여 상대적으로 큰 저항을 갖는 타겟 게이트 라인의 전압 강하를 보상함으로써 게이트 라인들 사이의 구동 전압의 편차를 감소하여 비휘발성 메모리 장치 및 이를 포함하는 시스템의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 메모리 블록을 형성하기 위해 수직 방향으로 적층되고 행 방향으로 신장되는 복수의 게이트 라인들;
    상기 복수의 게이트 라인들을 구동하고 상기 복수의 게이트 라인들의 하부에 배치되는 어드레스 디코더;
    상기 복수의 게이트 라인들 중 타겟 게이트 라인과 상기 수직 방향으로 중첩되도록 상기 복수의 게이트 라인들과 평행하게 상기 행 방향으로 신장되는 전압 보상 라인;
    상기 수직 방향으로 신장되어 어드레스 디코더 및 상기 전압 보상 라인의 제1 부분을 연결하는 상승 수직 콘택;
    상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 근측 단부(near end portion)를 상기 수직 방향으로 연결하는 근측 도전 경로; 및
    상기 전압 보상 라인의 제2 부분 및 상기 타겟 게이트 라인의 원측 단부(far end portion)를 상기 수직 방향으로 연결하는 원측 도전 경로를 포함하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 게이트 라인들 중 상기 타겟 게이트 라인은 나머지 게이트 라인들과 다른 재료로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 복수의 게이트 라인들 중 상기 타겟 게이트 라인의 저항은 나머지 게이트 라인들의 저항보다 큰 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 어드레스 디코더는 상기 메모리 블록의 상기 행 방향으로의 제1 모서리부(edge portion) 및 제2 모서리부 중 상기 제1 모서리부에 배치되고,
    상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 근측 단부는 상기 수직 방향으로 상기 제1 모서리부에 해당하고,
    상기 전압 보상 라인의 상기 제2 부분 및 상기 타겟 게이트 라인의 원측 단부는 상기 수직 방향으로 상기 제2 모서리부에 해당하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 전압 보상 라인은 상기 복수의 게이트 라인들의 상부에 배치되고,
    상기 근측 도전 경로는,
    상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 상기 근측 단부를 연결하는 제1 하강 수직 콘택을 포함하고,
    상기 원측 도전 경로는,
    상기 전압 보상 라인의 상기 제2 부분 및 상기 타겟 게이트 라인의 상기 원측 단부를 연결하는 제2 하강 수직 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제4 항에 있어서,
    상기 전압 보상 라인은 상기 복수의 게이트 라인들의 하부에 배치되고,
    상기 비휘발성 메모리 장치는,
    상기 복수의 게이트 라인들의 상부의 상기 제1 모서리부에 배치되는 제1 도전 라인; 및
    상기 복수의 게이트 라인들의 상부의 상기 제2 모서리부에 배치되는 제2 도전 라인을 더 포함하고,
    상기 상승 수직 콘택은,
    상기 어드레스 디코더 및 상기 전압 보상 라인의 상기 제1 부분을 연결하는 제1 상승 수직 콘택;
    상기 전압 보상 라인의 상기 제1 부분 및 상기 제1 도전 라인을 연결하는 제2 상승 수직 콘택; 및
    상기 전압 보상 라인의 상기 제2 부분 및 상기 제2 도전 라인을 연결하는 제3 상승 수직 콘택을 포함하고,
    상기 근측 도전 경로는,
    상기 제1 도전 라인 및 상기 타겟 게이트 라인의 상기 근측 단부를 연결하는 제1 하강 수직 콘택을 포함하고,
    상기 원측 도전 경로는,
    상기 제2 도전 라인 및 상기 타겟 게이트 라인의 상기 원측 단부를 연결하는 제2 하강 수직 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 어드레스 디코더는 상기 메모리 블록의 상기 행 방향으로의 제1 모서리부(edge portion) 및 제2 모서리부 사이의 중심부(center portion)에 배치되고,
    상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 근측 단부는 상기 수직 방향으로 상기 중심부에 해당하고,
    상기 전압 보상 라인의 상기 제2 부분 및 상기 타겟 게이트 라인의 원측 단부는 상기 수직 방향으로 상기 제1 모서리부 및 제2 모서리부에 해당하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7 항에 있어서,
    상기 전압 보상 라인은 상기 복수의 게이트 라인들의 상부에 배치되고,
    상기 근측 도전 경로는,
    상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 제1 세그먼트의 상기 근측 단부를 연결하는 제1 하강 수직 콘택; 및
    상기 전압 보상 라인의 상기 제1 부분 및 상기 타겟 게이트 라인의 제2 세그먼트의 상기 근측 단부를 연결하는 제2 하강 수직 콘택을 포함하고,
    상기 원측 도전 경로는,
    상기 전압 보상 라인의 상기 제1 모서리부에 해당하는 상기 제2 부분 및 상기 타겟 게이트 라인의 제1 세그먼트의 상기 원측 단부를 연결하는 제3 하강 수직 콘택; 및
    상기 전압 보상 라인의 상기 제2 모서리부에 해당하는 상기 제2 부분 및 상기 타겟 게이트 라인의 상기 제2 세그먼트의 상기 원측 단부를 연결하는 제4 하강 수직 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제7 항에 있어서,
    상기 전압 보상 라인은 상기 복수의 게이트 라인들의 하부에 배치되고,
    상기 비휘발성 메모리 장치는,
    상기 복수의 게이트 라인들의 상부의 상기 중심부에 배치되는 제1 도전 라인;
    상기 복수의 게이트 라인들의 상부의 상기 제1 모서리부에 배치되는 제2 도전 라인; 및
    상기 복수의 게이트 라인들의 상부의 상기 제1 모서리부에 배치되는 제3 도전 라인을 더 포함하고,
    상기 상승 수직 콘택은,
    상기 어드레스 디코더 및 상기 전압 보상 라인의 상기 제1 부분을 연결하는 제1 상승 수직 콘택;
    상기 전압 보상 라인의 상기 제1 부분 및 상기 제1 도전 라인을 연결하는 제2 상승 수직 콘택;
    상기 전압 보상 라인의 상기 제1 모서리부에 상응하는 상기 제1 부분 및 상기 제2 도전 라인을 연결하는 제3 상승 수직 콘택; 및
    상기 전압 보상 라인의 상기 제2 모서리부에 상응하는 상기 제1 부분 및 상기 제3 도전 라인을 연결하는 제4 상승 수직 콘택을 포함하고,
    상기 근측 도전 경로는,
    상기 제1 도전 라인 및 상기 타겟 게이트 라인의 제1 세그먼트의 상기 근측 단부를 연결하는 제1 하강 수직 콘택; 및
    상기 제1 도전 라인의 및 상기 타겟 게이트 라인의 제2 세그먼트의 상기 근측 단부를 연결하는 제2 하강 수직 콘택을 포함하고,
    상기 원측 도전 경로는,
    상기 제2 도전 라인 및 상기 타겟 게이트 라인의 제1 세그먼트의 상기 원측 단부를 연결하는 제3 하강 수직 콘택; 및
    상기 제3 도전 라인 및 상기 타겟 게이트 라인의 상기 제2 세그먼트의 상기 원측 단부를 연결하는 제4 하강 수직 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 타겟 게이트 라인은 상기 복수의 게이트 라인들 중 중간에 위치하는 적어도 하나의 스토퍼(stopper) 라인 또는 상기 복수의 게이트 라인들 중 하부에 위치하는 접지 선택 라인(ground selection line)에 해당하는 것을 특징으로 하는 비휘발성 메모리 장치.
KR1020170181344A 2017-12-27 2017-12-27 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치 KR102387099B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170181344A KR102387099B1 (ko) 2017-12-27 2017-12-27 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치
US16/165,237 US10529727B2 (en) 2017-12-27 2018-10-19 Nonvolatile memory device compensating for voltage drop of target gate line
CN201811540991.7A CN109979944B (zh) 2017-12-27 2018-12-17 补偿目标栅极线的电压降的非易失性存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170181344A KR102387099B1 (ko) 2017-12-27 2017-12-27 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20190079264A KR20190079264A (ko) 2019-07-05
KR102387099B1 true KR102387099B1 (ko) 2022-04-15

Family

ID=66951453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170181344A KR102387099B1 (ko) 2017-12-27 2017-12-27 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치

Country Status (3)

Country Link
US (1) US10529727B2 (ko)
KR (1) KR102387099B1 (ko)
CN (1) CN109979944B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
WO2019074177A1 (ko) * 2017-10-11 2019-04-18 한양대학교 산학협력단 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
US11211403B2 (en) 2017-11-27 2021-12-28 Samsung Electronics Co., Ltd. Nonvolatile memory device having a vertical structure and a memory system including the same
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US11521663B2 (en) * 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
US11423960B2 (en) * 2020-10-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
KR20220067884A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지
US11854616B2 (en) * 2021-08-28 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory including metal rails with balanced loading

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080019185A1 (en) 2006-07-20 2008-01-24 Yan Li Compensating for coupling during programming
US20170110185A1 (en) 2015-10-16 2017-04-20 Wook-ghee Hahn Programming method of non volatile memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094236A (ja) 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2009224612A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101644979B1 (ko) * 2010-02-01 2016-08-03 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
JP5641779B2 (ja) 2010-05-18 2014-12-17 株式会社日立製作所 不揮発性記憶装置およびその製造方法
US8917551B2 (en) 2011-01-11 2014-12-23 Aplus Flash Technology, Inc. Flexible 2T-based fuzzy and certain matching arrays
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US9679664B2 (en) * 2012-02-11 2017-06-13 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
US8929141B1 (en) * 2013-10-02 2015-01-06 Sandisk Technologies Inc. Three-dimensional NAND memory with adaptive erase
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR102275543B1 (ko) 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR102264675B1 (ko) 2014-12-09 2021-06-15 삼성전자주식회사 반도체 장치 및 그 형성방법
KR20160095468A (ko) * 2015-02-03 2016-08-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR20160124294A (ko) 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9595323B1 (en) * 2016-02-04 2017-03-14 Sandisk Technologies Llc Word line compensation for memory arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080019185A1 (en) 2006-07-20 2008-01-24 Yan Li Compensating for coupling during programming
US20170110185A1 (en) 2015-10-16 2017-04-20 Wook-ghee Hahn Programming method of non volatile memory device

Also Published As

Publication number Publication date
CN109979944B (zh) 2024-05-14
KR20190079264A (ko) 2019-07-05
US10529727B2 (en) 2020-01-07
US20190198513A1 (en) 2019-06-27
CN109979944A (zh) 2019-07-05

Similar Documents

Publication Publication Date Title
KR102387099B1 (ko) 타겟 게이트 라인의 전압 강하를 보상하는 비휘발성 메모리 장치
KR102316267B1 (ko) 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법
US9865541B2 (en) Memory device having cell over periphery structure and memory package including the same
US10804293B2 (en) Nonvolatile memory device, vertical NAND flash memory device and SSD device including the same
KR20190091672A (ko) 3차원 구조의 반도체 메모리 장치
US11895842B2 (en) Nonvolatile memory device having cell on periphery structure
KR20190015773A (ko) 3차원 구조의 반도체 메모리 장치
US11087844B2 (en) Non-volatile memory device
KR20210029396A (ko) 크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치
US11961564B2 (en) Nonvolatile memory device with intermediate switching transistors and programming method
US20230140959A1 (en) Memory devices having cell over periphery structure, memory packages including the same, and methods of manufacturing the same
US20220293622A1 (en) Semiconductor device and electronic system including the same
US20220285391A1 (en) Semiconductor storage device and method for manufacturing the same
KR20220021181A (ko) 소거 트랜지스터를 포함하는 비휘발성 메모리 장치
JP2022050076A (ja) 半導体記憶装置及びその製造方法
EP4395491A1 (en) Memory device including stacked pass transistors
US20230115503A1 (en) Semiconductor device and electronic system therewith
US20230100548A1 (en) Non-volatile memory device
KR20230136465A (ko) 반도체 메모리 장치
KR20230080269A (ko) 비휘발성 메모리 장치 및 스토리지 장치
CN118284057A (zh) 非易失性存储器装置
KR20220036753A (ko) 로우 디코더를 포함하는 메모리 장치
CN117641932A (zh) 半导体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant