CN112510047A - 半导体存储装置 - Google Patents

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Abstract

本发明的半导体存储装置具备具有排列在第1方向的第1区域及第2区域的衬底。第1区域具备：多个第1字线层及第1层间绝缘层，积层在与衬底的表面交叉的第2方向；第1半导体层，与多个第1字线层对向；及第1电荷储存膜，设置在这些层之间。第2区域具备：多个第1字线层及第1层间绝缘层的一部分，积层在第2方向；多个第1绝缘层及第1层间绝缘层的一部分，在第3方向上与多个第1字线层相隔，积层在第2方向；第1触点，在第2方向延伸，具有连接于多个第1绝缘层的外周面；及第2绝缘层，设置在多个第1字线层及第1绝缘层之间。多个第1绝缘层的第1方向的侧面连接于多个第1字线层，多个第1绝缘层的第3方向的侧面连接于第2绝缘层。

Description

半导体存储装置
相关申请的引用
本申请以2019年9月13日申请的先行日本专利申请第2019-167639号的优先权的利益为基础，且追求其利益，它的所有内容通过引用包含于本文中。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：半导体衬底；存储单元阵列，在与半导体衬底的表面交叉的方向上与半导体衬底相隔地配置；以及晶体管阵列，设置在半导体衬底的表面。
发明内容
一实施方式的半导体装置具备具有排列在第1方向的第1区域及第2区域的衬底。
第1区域具备：多个第1字线层及多个第1层间绝缘层，积层在与衬底的表面交叉的第2方向；第1半导体层，在第2方向延伸，具有与多个第1字线层对向的外周面；及第1电荷储存膜，设置在多个第1字线层与第1半导体层之间。第2区域具备：多个第1字线层的一部分及多个第1层间绝缘层的一部分，积层在第2方向；多个第1绝缘层及多个第1层间绝缘层的一部分，在与第1方向及第2方向交叉的第3方向上与多个第1字线层相隔，积层在第2方向；第1触点，在第2方向延伸，具有连接于多个第1绝缘层的外周面；以及第2绝缘层，设置在多个第1字线层及多个第1绝缘层之间，在第1方向及第2方向延伸。
多个第1绝缘层的第1方向的侧面连接于多个第1字线层，多个第1绝缘层的第3方向的侧面连接于第2绝缘层。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。
图2是所述第1实施方式的半导体存储装置的示意性立体图。
图3是图2的示意性放大图。
图4是所述第1实施方式的半导体存储装置的示意性俯视图。
图5是图4的示意性放大图。
图6是图5的示意性放大图。
图7是将图5所示的构造沿着B-B′线切断，从箭头方向观察时的示意性剖视图。
图8是图5的示意性放大图。
图9是图5的示意性放大图。
图10是将图5及图9所示的构造沿着C-C′线切断，从箭头方向观察的示意性剖视图。
图11是将图5及图9所示的构造沿着D-D′线切断，从箭头方向观察的示意性剖视图。
图12是将图5所示的构造沿着E-E′线切断，从箭头方向观察的示意性剖视图。
图13是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图14是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图15是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图16是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图17是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图18是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图19是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图20是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图21是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图22是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图23是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图24是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图25是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图26是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图27是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图28是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图29是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图30是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图31是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图32是表示所述第1实施方式的半导体存储装置的制造方法的示意性图。
图33是表示第2实施方式的半导体存储装置的制造方法的示意性图。
图34是表示所述第2实施方式的半导体存储装置的制造方法的示意性图。
图35是表示所述第2实施方式的半导体存储装置的制造方法的示意性图。
图36是表示所述第2实施方式的半导体存储装置的制造方法的示意性图。
图37是表示所述第2实施方式的半导体存储装置的制造方法的示意性图。
图38是表示所述第2实施方式的半导体存储装置的制造方法的示意性图。
图39是表示所述第2实施方式的半导体存储装置的制造方法的示意性图。
图40是表示第3实施方式的半导体存储装置的构成的示意性俯视图。
图41是表示图40的示意性放大图。
图42是表示将图41所示的构造沿着A-A′线切断，从箭头方向观察的示意性剖视图。
图43是表示第4实施方式的半导体存储装置的构成的示意性俯视图。
图44是图43的示意性放大图。
图45是表示将图43所示的构造沿着A-A′线切断，从箭头方向观察的示意性剖视图。
图46是表示其它实施方式的半导体存储装置的构成的示意性俯视图。
具体实施方式
参照附图对实施方式的半导体装置及半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并非意图限定本发明地进行表示。
另外，在本说明书中，将相对于半导体衬底的表面平行的特定方向称为X方向，将相对于半导体衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于半导体衬底的表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着特定平面的方向称为第1方向，将沿着该特定平面与第1方向交叉的方向称为第2方向，将与该特定平面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向既可以与X方向、Y方向及Z方向的任一方向对应，也可以不对应。
另外，在本说明书中，“上”或“下”等表达以半导体衬底为基准。例如，将沿着Z方向从半导体衬底离开的方向称为上，将沿着Z方向接近半导体衬底的方向称为下。另外，关于某构成在言及下表面或下端部的情况下，是指该构成的半导体衬底侧的面或端部，在言及上表面或上端部的情况下，是指该构成的与半导体衬底相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中，在言及第1构成“电连接于”第2构成的情况下，既可以为第1构成直接连接于第2构成，也可以为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接于”第3个晶体管。
另外，在本说明书中，在言及第1构成“连接于”第2构成及第3构成“之间”的情况下，存在指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径的情况。
另外，在本说明书中，在言及电路等使2个配线等“导通”的情况下，例如有时是指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径，该晶体管等为导通(ON)状态。
[第1实施方式]
以下，参照附图，对第1实施方式的半导体存储装置的构成进行说明。此外，以下的附图是示意性图，为了方便说明，有时省略一部分的构成。
图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MA及控制存储单元阵列MA的周边电路PC。
存储单元阵列MA具备多个存储器区块MB。这些多个存储器区块MB分别具备多个串单元SU。这些多个串单元SU分别具备多个存储器串MS。这些多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备串联连接于位线BL及源极线SL之间的漏极选择晶体管STD、多个存储单元MC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。
本实施方式的存储单元MC是栅极绝缘膜中包含电荷储存膜的电场效应型晶体管。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别共通连接于1个存储器区块MB中的所有存储器串MS。
选择晶体管(STD、STS)是电场效应型晶体管。在选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。漏极选择线SGD与串单元SU对应地设置，共通连接于1个串单元SU中的所有存储器串MS。源极选择线SGS共通连接于1个存储器区块MB中的所有存储器串MS。
周边电路PC具备：动作电压产生电路21，产生动作电压；地址解码器22，将地址数据解码；区块选择电路23及电压选择电路24，根据地址解码器22的输出信号对存储单元阵列MA传输动作电压；感测放大器模块25，连接于位线BL；以及定序器26，控制所述的这些部件。
动作电压产生电路21具备多个动作电压输出端子31。动作电压产生电路21例如包含调节器等降压电路及电荷泵电路等升压电路。动作电压产生电路21例如根据来自定序器26的控制信号，产生对存储单元阵列MA的读出动作、写入动作及删除动作时施加至位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压，同时输出至多个动作电压输出端子31。自动作电压输出端子31输出的动作电压根据来自定序器26的控制信号适当调整。
地址解码器22具备多个区块选择线BLKSEL及多个电压选择线33。地址解码器22例如根据来自定序器26的控制信号依次参照地址寄存器的地址数据，将该地址数据解码，使与地址数据对应的区块选择晶体管35及电压选择晶体管37为导通状态，使除此以外的区块选择晶体管35及电压选择晶体管37为断开状态。例如，将与地址数据对应的区块选择线BLKSEL及电压选择线33的电压设为“H”状态，将除此以外的电压设为“L”状态。此外，在使用P通道型晶体管而非N通道型晶体管的情况下，对这些配线施加相反的电压。
此外，在图示的例中，在地址解码器22，就1个存储器区块MB各设有1个区块选择线BLKSEL。然而，该构成能够适当变更。例如，也可以对2个以上的存储器区块MB各具备1个区块选择线BLKSEL。
区块选择电路23具备与存储器区块MB对应的多个区块选择部34。这些多个区块选择部34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个区块选择晶体管35。区块选择晶体管35例如是电场效应型耐压晶体管。区块选择晶体管35的漏极电极分别电连接于所对应的字线WL或选择栅极线(SGD、SGS)。源极电极分别经由配线CG及电压选择电路24电连接于动作电压输出端子31。栅极电极共通连接于对应的区块选择线BLKSEL。
此外，区块选择电路23具备未图示的多个晶体管。这些多个晶体管是连接于选择栅极线(SGD、SGS)及接地电压供给端子之间的电场效应型耐压晶体管。这些多个晶体管使非选择的存储器区块MB中所包含的选择栅极线(SGD、SGS)与接地电压供给端子导通。此外，非选择的存储器区块MB中所包含的多个字线WL为浮动状态。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。这些多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如是电场效应型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及区块选择电路23电连接于对应的字线WL或选择栅极线(SGD、SGS)。源极端子分别电连接于对应的动作电压输出端子31。栅极电极分别连接于对应的电压选择线33。
感测放大器模块25连接于多个位线BL。感测放大器模块25例如具备与位线BL对应的多个感测放大器单元。感测放大器单元分别具备：箝位晶体管，基于在动作电压产生电路21中产生的电压对位线BL进行充电；感测晶体管，感测位线BL的电压或电流；以及多个锁存电路，保存该感测晶体管的输出信号或写入数据等。
定序器26根据所输入的命令及半导体存储装置的状态，对动作电压产生电路21、地址解码器22及感测放大器模块25输出控制信号。例如，定序器26根据时钟信号依次参照指令寄存器的指令数据，将该指令数据解码，输出至动作电压产生电路21、地址解码器22及感测放大器模块25。
图2是本实施方式的半导体存储装置的示意性立体图。此外，图2是用于说明的示意性构造，并不表示各构成的详细配置等。各构成的更具体的配置等将参照图4～图12于下文叙述。
如图2所示，本实施方式的半导体存储装置具备半导体衬底S、设置在半导体衬底S的电路层CL、以及设置在电路层CL上方的存储器层ML。
半导体衬底S例如是包括单晶硅(Si)等的半导体衬底。半导体衬底S例如具备在P型半导体衬底的表面具有N型阱，进而在该N型阱中具有P型阱的双重阱构造。另外，在半导体衬底S设置着氧化硅(SiO2)等绝缘层STI。
电路层CL具备：多个晶体管Tr，构成周边电路PC(图1)；以及多个配线D0、D1、D2及触点CS，连接于这些多个晶体管Tr。晶体管Tr例如是将半导体衬底S的表面作为通道区域(栅极区域)利用的电场效应型晶体管。半导体衬底S的表面中作为晶体管Tr的一部分发挥功能的区域由绝缘层STI包围。
存储器层ML具备存储单元阵列MA中所包含的多个构成。存储器层ML具备：多个导电层110，排列在Z方向；半导体层120，在Z方向延伸且与这些多个导电层110对向；栅极绝缘膜130，设置在多个导电层110及半导体层120之间；以及导电层140，连接于半导体层120的下端。
导电层110是在X方向延伸的大致板状的导电层，在Z方向排列多个。导电层110例如既可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以含有包含磷或硼等杂质的多晶硅等。另外，在导电层110及导电层140之间，设置着多晶硅等导电层111。另外，在积层在Z方向的多个导电层110、导电层111及导电层140之间，设置着氧化硅(SiO2)等层间绝缘层101。另外，多个导电层110及导电层111分别具备与在Z方向延伸的触点CC的连接部112。
多个导电层110中位于最下层的一个或多个导电层110与导电层111一起作为源极选择线SGS(图1)及连接于源极选择线SGS的多个源极选择晶体管STS(图1)的栅极电极发挥功能。另外，位于比其更靠上方的多个导电层110作为字线WL(图1)及连接于字线WL的多个存储单元MC(图1)的栅极电极发挥功能。另外，位于比其更靠上方的一个或多个导电层110作为漏极选择线SGD(图1)及连接于漏极选择线SGD的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。
半导体层120在X方向及Y方向配设多个。半导体层120例如是非掺杂的多晶硅(Si)等半导体层。半导体层120具有大致圆筒状的形状，在中心部分设置着氧化硅等绝缘层121。另外，半导体层120的外周面分别与设置在导电层110的贯通孔的内周面对向。半导体层120的下端部连接于导电层140。半导体层120的上端部经由包含磷(P)等N型杂质的半导体层124、触点Ch及Cb连接于在Y方向延伸的位线BL。半导体层120分别作为1个存储器串MS(图1)中所包含的多个存储单元MC及选择晶体管(STD、STS)的通道区域发挥功能。
例如，如图3所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如是氧化硅等绝缘膜。电荷储存膜132例如是氮化硅(SiN)等能够储存电荷的膜。隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向延伸。
此外，图3表示了栅极绝缘膜130具备氮化硅等电荷储存膜132的示例，但栅极绝缘膜130例如也可以具备包含N型或P型杂质的多晶硅等浮动栅极。
例如，如图2所示，导电层140具备连接于半导体层120下端部的导电膜141、及设置在导电膜141下表面的导电膜142。导电膜141例如包含含有磷(P)等N型杂质的多晶硅等导电性半导体。导电膜142例如既可以含有包含磷(P)等N型杂质的多晶硅等导电性半导体，也可以包含钨(W)等金属，也可以包含硅化物等。
接下来，参照图4～图12，对本实施方式的半导体存储装置更详细地进行说明。此外，图4～图12是表示示意性构成的图，具体的构成能够适当变更。另外，为了方便说明，在图4～图12中省略了一部分的构成。
图4是本实施方式的半导体存储装置的示意性俯视图。在图4的例中，在半导体衬底S设置着排列在X方向及Y方向的4个存储单元阵列MA。
图5是表示图4的A所示的区域中的构成的示意性俯视图，图示了存储器层ML中的构成。如图5所示，在各存储单元阵列MA，设置着排列在Y方向的多个存储器区块MB(MB_A～MB_H)。另外，在各存储器区块MB，设置着在X方向延伸的存储器区域MR。另外，在各存储器区块MB的X方向的一端部，设置着触点区域CR1。另外，在存储器区块MB_A、MB_D、MB_E、MB_H的X方向的一端部，设置着排列在X方向的多个触点区域CR2及贯通触点区域TR。另外，在存储器区块MB_B、MB_C、MB_F、MB_G的X方向的一端部，设置着排列在X方向的多个贯通触点区域TR。此外，虽然省略图示，但在存储器区块MB_A、MB_D、MB_E、MB_H的X方向的另一端部，设置着排列在X方向的多个贯通触点区域TR。另外，在存储器区块MB_B、MB_C、MB_F、MB_G的X方向的另一端部，设置着排列在X方向的多个触点区域CR2及贯通触点区域TR。
图6是图5的A所示的部分的放大图。图7是将图5所示的构造沿着B-B′线切断，从箭头方向观察的示意性剖视图。在图6的例中，在各存储器区块MB的存储器区域MR，设置着排列在Y方向的5个串单元SU。在各串单元SU中，所述半导体层120及栅极绝缘膜130在X方向及Y方向设置着多个。另外，在排列在Y方向的2个串单元SU之间，设置着串单元间绝缘层SHE。如图7所示，多个导电层110中作为漏极选择线SGD发挥功能的导电层110介隔串单元间绝缘层SHE在Y方向相隔。另外，如图6所示，这些导电层110分别连接于设置在触点区域CR1的触点CC。触点CC例如既可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以包含其它材料等。在触点CC的附近，设置着在制造步骤中支撑层间绝缘层101的大致圆柱状的支撑部件HR。支撑部件HR例如包含氧化硅(SiO2)等。另外，在排列在Y方向的存储器区块MB之间，设置着存储器区块间绝缘层ST。存储器区块间绝缘层ST例如包含氧化硅(SiO2)等。如图7所示，多个导电层110介隔存储器区块间绝缘层ST在Y方向相隔。
图8是图5的局部放大图，是表示触点区域CR1及贯通触点区域TR中的构成的示意性俯视图。触点区域CR1具备在X方向及Y方向矩阵状地排列的多个触点CC、及连接于这些多个触点CC的多个导电层110的X方向端部。排列在X方向的多个触点CC下端的位置全部不同，连接于不同的导电层110。排列在Y方向的多个触点CC连接于经由串单元间绝缘层SHE在Y方向相隔的多个导电层110。
图9是图5的局部放大图，是表示触点区域CR2及贯通触点区域TR中的构成的示意性俯视图。图10是将图5及图9所示的构造沿着C-C′线切断，从箭头方向观察的示意性剖视图。图11是将图5及图9所示的构造沿着D-D′线切断，从箭头方向观察的示意性剖视图。图12是将图5所示的构造沿着E-E′线切断，从箭头方向观察的示意性剖视图。
如图9所示，触点区域CR2具备在X方向及Y方向矩阵状地排列的多个触点CC、及连接于这些多个触点CC的多个导电层110的X方向的一部分。如图10所示，排列在X方向的多个触点CC下端的位置全部不同，连接于不同的导电层110。另外，如图12所示，排列在Y方向的多个触点CC下端的位置全部不同，连接于不同的导电层110。
如图9所示，贯通触点区域TR具备在X方向延伸且排列在Y方向的配线区域wla、wlb、设置在这些区域之间且在X方向延伸的触点区域wlc、以及设置在配线区域wla及触点区域wlc之间及配线区域wlb及触点区域wlc之间且在X方向延伸的挡止绝缘层ST′。如图12所示，配线区域wla、wlb包含排列在Z方向的多个导电层110及多个层间绝缘层101的一部分。如图11所示，触点区域wlc包含排列在X方向的多个贯通触点C4、与排列在Z方向的多个绝缘层110A及多个层间绝缘层101的一部分。贯通触点C4例如既可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以包含其它材料等。贯通触点C4的外周面分别连接于设置在多个绝缘层110A及多个层间绝缘层101的贯通孔的内周面。绝缘层110A例如也可以为氮化硅(SiN)等包含硅(Si)及氮(N)的绝缘层。绝缘层110A的Y方向侧面分别连接于挡止绝缘层ST′的侧面。另外，如图11所示，绝缘层110A的X方向侧面分别连接于导电层110的Y方向侧面。挡止绝缘层ST′例如包含氧化硅(SiO2)等。挡止绝缘层ST′如图12所示在Z方向延伸。另外，如图9所示，挡止绝缘层ST′的X方向的长度L1大于连接于该挡止绝缘层ST′的绝缘层110A的X方向的长度L2。
[制造方法]
接下来，参照图13～图32，对本实施方式的半导体存储装置的制造方法的一部分进行说明。图13、图15与图10所示的截面对应。图14、图16、图22、图26与图5所示的平面对应。图17、图19、图21、图25、图29、图31、图32与图12所示的截面对应。图18、图24、图28、图30与图7所示的截面对应。图20、图23、图27与图9所示的平面对应。
在该半导体存储装置的制造方法中，在半导体衬底S上形成电路层CL(图2)。
接下来，例如，如图13所示，在电路层CL上形成导电层140、导电层111、多个绝缘层110A及层间绝缘层101。该步骤例如利用CVD(Chemical Vapor Deposition，化学气相沉积)等方法来进行。
接下来，例如，如图14及图15所示，在触点区域CR1、CR2及贯通触点区域TR的一部分中将绝缘层110A及层间绝缘层101的一部分去除，形成大致阶梯状的构造。该步骤例如通过在图13所示构造的上表面形成抗蚀剂，重复进行绝缘层110A的一部分的去除、层间绝缘层101的一部分的去除、及抗蚀剂的一部分的去除来进行。
接下来，例如，如图16及图17所示，在触点区域CR2及贯通触点区域TR的一部分中将绝缘层110A及层间绝缘层101的一部分去除，形成大致阶梯状的构造。该步骤例如通过在图14及图15所示构造的上表面形成抗蚀剂，重复进行绝缘层110A的一部分的去除、层间绝缘层101的一部分的去除、及抗蚀剂的一部分的去除来进行。
接下来，例如，如图18所示，在存储器区域MR形成半导体层120及栅极绝缘膜130。另外，如图19所示，在触点区域CR1、CR2及贯通触点区域TR形成支撑部件HR。该步骤例如通过利用RIE(Reactive Ion Etching，反应性离子蚀刻)等的贯通孔的形成、及利用CVD等的成膜来进行。
接下来，例如，如图20及图21所示，在贯通触点区域TR形成挡止绝缘层ST′。该步骤例如通过利用RIE等的槽的形成、及利用CVD等的成膜来进行。
接下来，例如，如图22～图25所示，在与存储器区块间绝缘层ST对应的位置，形成槽STA。该步骤例如通过RIE等来进行。
接下来，例如，如图26～图29所示，将绝缘层110A的一部分去除。该步骤例如通过经由槽STA进行使用磷酸等的湿式蚀刻等，将绝缘层110A选择性地去除来进行。此外，绝缘层110A的一部分由挡止绝缘层ST′保护，未被去除而残存。
接下来，例如，如图30～图31所示，形成导电层110。该步骤例如通过利用经由槽STA的CVD等的导电层110的成膜、及利用湿式蚀刻等的导电层110的分断来进行。
接下来，例如，如图32所示，形成存储器区块间绝缘层ST。该步骤例如通过CVD等来进行。
然后，通过形成贯通触点C4、串单元间绝缘层SHE等，来形成像参照图4～图12等所说明的构造。
[效果]
已知有一种半导体存储装置，具备：多个导电层，积层在与衬底的表面交叉的方向；半导体层，与这些多个导电层对向；以及电荷储存膜，设置在这些多个导电层及半导体层之间。在制造这样的半导体存储装置的情况下，例如，也能够在衬底上形成多个导电层及多个层间绝缘层，形成贯通这些多个导电层及多个层间绝缘层的存储器孔，在该存储器孔的内周面设置电荷储存膜及半导体层。然而，当在多个导电层及多个层间绝缘层形成存储器孔的情况下，存在存储器孔的纵横比变小的情况。因此，存在如下的情况：代替将多个导电层及多个层间绝缘层积层而将多个牺牲层及多个层间绝缘层积层，在形成存储器孔及半导体层等之后将牺牲层去除，在形成有牺牲层的部分形成导电层。
另外，在这样的半导体存储装置中，例如，如参照图2等所说明，有在存储单元阵列的下方设置晶体管及配线等的情况。在这样的构成中，存在为了将存储器层ML中的构成及设置在存储器层ML上方的构成与电路层CL中的晶体管等连接，而设置贯通存储器层ML的贯通触点的情况。这样的贯通触点例如能够通过形成贯通作为字线WL等发挥功能的多个导电层的接触孔，在该接触孔的内周面形成绝缘层及金属等触点来形成。然而，在这样的情况下，必须将用来使导电层与贯通触点绝缘的绝缘层形成在接触孔的内周面，而存在接触孔的内径变大的情况。由此，存在贯通触点间的距离变大，贯通触点区域的面积变大的情况。
因此，在本实施方式的半导体存储装置中，将所述牺牲层的一部分作为触点间的绝缘层利用。根据这样的方法，由于无需在接触孔内设置绝缘层，所以能够削减贯通触点间的距离。由此，能够缩小贯通触点区域TR的面积。
另外，在本实施方式的半导体存储装置中，在去除绝缘层110A时，设置着抑制湿式蚀刻等的药液前进的挡止绝缘层ST′。由此，能够精度良好地设定贯通触点区域TR的位置、面积等。
另外，在本实施方式中，利用在X方向延伸的2个直线状的挡止绝缘层ST′来抑制药液前进。这样的构成例如与具有沿着贯通触点区域TR的四边延伸的4个直线状的挡止绝缘层ST′的构成相比，从加工等方面来说能够容易地实现。
[第2实施方式]
接下来，对第2实施方式的半导体存储装置进行说明。此外，在以下的说明中，对与第1实施方式的半导体存储装置相同的部分标注相同的符号，省略说明。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。然而，第2实施方式的半导体存储装置与第1实施方式的半导体存储装置相比，制造方法不同。
图33～图39是表示本实施方式的半导体存储装置的制造方法的一部分的示意性剖视图，表示了与图11对应的截面。
所述半导体存储装置的制造方法，直至参照图18及图19所说明的步骤为止与第1实施方式的制造方法同样地进行。
接下来，如图33所示，在与挡止绝缘层ST′对应的位置形成槽STA′，在与存储器区块间绝缘层ST对应的位置，形成槽STA。该步骤例如通过RIE等来进行。
接下来，如图34所示，在槽STA′及槽STA的底面及侧面，形成挡止绝缘层ST″。挡止绝缘层ST″例如包含氧化硅(SiO2)等。挡止绝缘层ST″薄至不填埋槽STA′及槽STA的程度地形成。
接下来，如图35所示，在图34所示的构成的上表面形成抗蚀剂R。抗蚀剂R覆盖形成有槽STA′的区域，使形成有槽STA的区域露出。
接下来，如图36所示，将挡止绝缘层ST″中形成在槽STA的部分去除。该步骤例如通过经由抗蚀剂R的湿式蚀刻等来进行。
接下来，如图37所示，将抗蚀剂R去除。
接下来，如图38所示，将绝缘层110A的一部分去除。该步骤例如与参照图26～图29所说明的步骤同样地进行。
接下来，如图39所示，形成导电层110。该步骤例如与参照图30～图31所说明的步骤同样地进行。
然后，例如，进行参照图32所说明的步骤以后的步骤。
[第3实施方式]
接下来，对第3实施方式的半导体存储装置进行说明。此外，在以下的说明中，对与第1实施方式或第2实施方式的半导体存储装置相同的部分标注相同的符号，省略说明。
图40是表示本实施方式的半导体存储装置的存储器层ML中的构成的示意性俯视图。如参照图5等所说明，在第1实施方式及第2实施方式中，在各存储器区块MB设置着在X方向延伸的存储器区域MR，在各存储器区域MR的X方向的一端部及另一端部，设置着触点区域CR1、CR2及贯通触点区域TR。另一方面，如图40所示，在第3实施方式中，在各存储器区块MB的X方向一侧(图40的右侧)及另一侧(图40的左侧)设置着在X方向延伸的存储器区域MR，在这些区域之间设置着触点区域CR2′及贯通触点区域TR。此外，虽然在图40中省略了图示，但在存储器区域MR与触点区域CR2′之间、及存储器区域MR与贯通触点区域TR之间分别设置着触点区域CR1。
在本实施方式的半导体存储装置中，存储器区域MR、触点区域CR1及贯通触点区域TR与第1实施方式及第2实施方式同样地构成。
图41是图40的局部放大图，是表示触点区域CR2′及贯通触点区域TR中的构成的示意性俯视图。图42是将图41所示的构造沿着A-A′线切断，从箭头方向观察的示意性剖视图。
如图41所示，触点区域CR2′具备在X方向延伸且排列在Y方向的配线区域wld、及触点区域wle。配线区域wld包含排列在Z方向的多个导电层110及多个层间绝缘层101的一部分。如图42所示，触点区域wle包含排列在X方向的多个触点CC、与排列在Z方向的多个导电层110及多个层间绝缘层101的一部分。排列在X方向的多个触点CC下端的位置全部不同，连接于不同的导电层110。多个导电层110分别具备连接于多个触点CC中的一个的连接部、及用来将除此以外的触点CC连接于下方导电层110的开口。
此外，在图41的例中，设置在触点区域CR2′的多个触点CC与设置在贯通触点区域TR的多个贯通触点C4对应地配置，各触点CC经由在Y方向延伸的配线M0连接于各贯通触点C4。配线M0在Y方向上的长度大于配线M0在X方向上的长度。
[效果]
在第1实施方式及第2实施方式的半导体存储装置中，在各存储器区域MR的X方向的一端部及另一端部，设置着触点区域CR1、CR2及贯通触点区域TR。在这样的构成中，存在从触点区域CR1、CR2到存储器区域MR的X方向一端部或另一端部为止的距离变大，电压向导电层110的传输花费时间的情况。
另一方面，在本实施方式的半导体存储装置中，在各存储器区块MB的X方向一侧(图40的右侧)及另一侧(图40的左侧)设置着在X方向延伸的存储器区域MR，在这些区域之间设置着触点区域CR1、CR2′及贯通触点区域TR。因此，假设在第1实施方式的存储器区块MB与第3实施方式的存储器区块MB包含相同数量的存储单元MC的情况下，第3实施方式的存储器区域MR在X方向上的长度成为第1实施方式的存储器区域MR在X方向上的长度的一半。因此，与第1实施方式的存储器区块MB相比，能够将电压高速地传输至导电层110。
另外，在本实施方式中，设置在触点区域CR2′的多个触点CC与设置在贯通触点区域TR的多个贯通触点C4对应地配置，各触点CC经由在Y方向延伸的配线M0连接于各贯通触点C4。根据这样的构成，与第1实施方式及第2实施方式的构成相比，能够大幅度削减触点CC与贯通触点C4之间的配线电阻的偏差。
[第4实施方式]
接下来，对第4实施方式的半导体存储装置进行说明。此外，在以下的说明中，对与第1实施方式～第3实施方式的半导体存储装置相同的部分标注相同的符号，省略说明。
图43是表示本实施方式的半导体存储装置的存储器层ML中的构成的示意性俯视图。如图所示，本实施方式的半导体存储装置基本上与第3实施方式的半导体存储装置同样地构成。然而，本实施方式的半导体存储装置不具备第3实施方式的贯通触点区域TR，取而代之的是具备贯通触点区域TR′。
图44是图43的局部放大图，是表示触点区域CR2′及贯通触点区域TR′中的构成的示意性俯视图。图45是将图43所示的构造沿着A-A′线切断，从箭头方向观察的示意性剖视图。
贯通触点区域TR′基本上与第1实施方式～第3实施方式的贯通触点区域TR同样地构成。然而，本实施方式的贯通触点区域TR′不具有配线区域wlb，也仅具有一个挡止绝缘层ST′。另外，如图45所示，设置在触点区域wlc的多个绝缘层110A的X方向一侧(图45的右侧)的侧面连接于挡止绝缘层ST′的侧面，X方向另一侧(图45的左侧)的侧面连接于存储器区块间绝缘层ST的侧面。
这样的构成能够利用各种方法制造。例如，在利用与第2实施方式的制造方法相同的方法形成本实施方式的半导体存储装置的情况下，在参照图35所说明的步骤中，也可以形成覆盖图44的B所示的区域及C所示的区域，使除此以外的部分露出的抗蚀剂R。此外，图44的B所示的区域包含挡止绝缘层ST′。另外，图44的C所示的区域包含存储器区块间绝缘层ST中在Y方向上相邻的2个贯通触点区域TR′之间所设置的部分。
[其它实施方式]
第3实施方式的贯通触点区域TR及第4实施方式的贯通触点区域TR′既可以利用与第1实施方式相同的制造方法形成，也可以利用与第2实施方式相同的制造方法形成。
另外，第4实施方式的贯通触点区域TR′中的构成也能够应用于第1实施方式及第2实施方式的半导体存储装置。
另外，在第1实施方式至第4实施方式中，在绝缘层110A与存储器区块间绝缘层ST之间设置着挡止绝缘层ST′。然而，例如，如图46所示，也可以不在贯通触点区域TR或贯通触点区域TR′中的绝缘层110A与存储器区块间绝缘层ST之间设置挡止绝缘层ST′。这样的构成与第1实施方式～第4实施方式的半导体存储装置相比能够削减制造步骤数。
另外，在第1实施方式至第4实施方式中，作为设置在贯通触点区域TR、TR′中的贯通触点C4，例示了连接于作为字线WL等发挥功能的导电层110与设置在半导体衬底S上的晶体管Tr(图2)之间的贯通触点C4。然而，第1实施方式至第4实施方式的构成也能够应用于将除此以外的构成连接的贯通触点。
[其它]
虽然已经描述了某些实施例，但是这些实施例仅以实例方式呈现，且不意欲限制本发明的范围。事实上，本文中所述的新颖方法和***可以各种其它形式体现；此外，在不脱离本发明的精神的前提下，本文中所述的方法和***的形式可进行各种省略、替换及变化。随附权利要求及其等效形式意在涵盖本发明的范围及精神内的形式与变化。

Claims (18)

1.一种半导体存储装置，具备具有排列在第1方向的第1区域及第2区域的衬底，
所述第1区域具备：
多个第1字线层及多个第1层间绝缘层，积层在与所述衬底的表面交叉的第2方向；
第1半导体层，在所述第2方向延伸，具有与所述多个第1字线层对向的外周面；以及
第1电荷储存膜，设置在所述多个第1字线层与所述第1半导体层之间；
所述第2区域具备：
所述多个第1字线层的一部分及所述多个第1层间绝缘层的一部分，积层在所述第2方向；
多个第1绝缘层及所述多个第1层间绝缘层的一部分，在与所述第1方向及所述第2方向交叉的第3方向上与所述多个第1字线层相隔，积层在所述第2方向；
第1触点，在所述第2方向延伸，具有连接于所述多个第1绝缘层的外周面；以及
第2绝缘层，设置在所述多个第1字线层及所述多个第1绝缘层之间，在所述第1方向及所述第2方向延伸；
所述多个第1绝缘层的所述第1方向的侧面连接于所述多个第1字线层，
所述多个第1绝缘层的所述第3方向的侧面连接于所述第2绝缘层。
2.根据权利要求1所述的半导体存储装置，其中
所述衬底具有排列在所述第1方向的第3区域及第4区域，所述第3区域在所述第3方向上与所述第1区域并排，所述第4区域在所述第3方向上与所述第2区域并排，
所述第3区域具备：
多个第2字线层及多个第2层间绝缘层，积层在所述第2方向；
第2半导体层，在所述第2方向延伸，具有与所述多个第2字线层对向的外周面；以及
第2电荷储存膜，设置在所述多个第2字线层与所述第2半导体层之间；
所述第4区域具备：
所述多个第2字线层的一部分及所述多个第2层间绝缘层的一部分，积层在所述第2方向；以及
第2触点，在所述第2方向延伸，在所述第2方向的一端连接于所述多个第2字线层中的一个；
所述多个第2字线层中的一个经由所述第2触点电连接于所述第1触点。
3.根据权利要求2所述的半导体存储装置，其具备：
多个所述第1触点，排列在所述第1方向；以及
多个所述第2触点，排列在所述第1方向及所述第3方向；
所述多个第2触点分别在所述第2方向的一端连接于所述多个第2字线层的任一个。
4.根据权利要求2所述的半导体存储装置，其中
所述衬底具有第5区域，所述第5区域在所述第1方向上与所述第4区域并排，
所述第5区域具备：
所述多个第2字线层的一部分及所述多个第2层间绝缘层的一部分，积层在所述第2方向；
多个第3绝缘层及所述多个第2层间绝缘层的一部分，在所述第3方向上与所述多个第2字线层相隔，积层在所述第2方向；
第3触点，在所述第2方向延伸，具有连接于所述多个第3绝缘层的外周面；以及
第4绝缘层，设置在所述多个第2字线层及所述多个第3绝缘层之间，在所述第1方向及所述第2方向延伸；
所述多个第3绝缘层的所述第1方向的侧面连接于所述多个第2字线层，
所述多个第3绝缘层的所述第3方向的侧面连接于所述第4绝缘层。
5.根据权利要求4所述的半导体存储装置，其中
所述第2区域在所述第3方向上与所述第4区域及所述第5区域并排，且具备：
多个所述第1触点，排列在所述第1方向；
多个所述第2触点，排列在所述第1方向及所述第3方向；以及
多个所述第3触点，排列在所述第1方向；
所述多个第2触点中的一部分电连接于所述多个第1触点，
所述多个第2触点中的另一部分电连接于所述多个第3触点。
6.根据权利要求4所述的半导体存储装置，其中
所述衬底具有第6区域，所述第6区域在所述第1方向上与所述第2区域并排，在所述第3方向上与所述第5区域并排，
所述第6区域具备：
所述多个第1字线层的一部分及所述多个第1层间绝缘层的一部分，积层在所述第2方向；以及
第4触点，在所述第2方向延伸，在所述第2方向的一端连接于所述多个第1字线层中的一个；
所述多个第1字线层中的一个经由所述第4触点电连接于所述第3触点。
7.根据权利要求6所述的半导体存储装置，其具备：
多个所述第1触点，排列在所述第1方向；
多个所述第2触点，排列在所述第1方向；
多个所述第3触点，排列在所述第1方向；以及
多个所述第4触点，排列在所述第1方向；
所述多个第2触点电连接于所述多个第1触点，
所述多个第4触点电连接于所述多个第3触点。
8.根据权利要求7所述的半导体存储装置，其具备：
多个第1配线，连接于所述多个第1触点及所述多个第2触点；以及
多个第2配线，连接于所述多个第3触点及所述多个第4触点；
所述第1配线在所述第3方向上的长度大于所述第1配线在所述第1方向上的长度，
所述第2配线在所述第3方向上的长度大于所述第2配线在所述第1方向上的长度。
9.根据权利要求6所述的半导体存储装置，其中
所述衬底具有排列在所述第3方向的第7区域及第8区域，所述第7区域在所述第1方向上与所述第6区域并排，所述第8区域在所述第1方向上与所述第5区域并排，
所述第7区域具备：
所述多个第1字线层的一部分及所述多个第1层间绝缘层的一部分，积层在所述第2方向；
第3半导体层，在所述第2方向延伸，具有与所述多个第1字线层对向的外周面；以及
第3电荷储存膜，设置在所述多个第1字线层与所述第3半导体层之间；
所述第8区域具备：
所述多个第2字线层的一部分及所述多个第2层间绝缘层的一部分，积层在所述第2方向；
第4半导体层，在所述第2方向延伸，具有与所述多个第2字线层对向的外周面；以及
第4电荷储存膜，设置在所述多个第2字线层与所述第4半导体层之间。
10.根据权利要求9所述的半导体存储装置，其中
所述第2区域及所述第6区域设置在所述第1区域及所述第7区域之间，
所述第4区域及所述第5区域设置在所述第3区域及所述第8区域之间。
11.根据权利要求2所述的半导体存储装置，其具备：
多个所述第1触点，排列在所述第1方向；
多个所述第2触点，排列在所述第1方向；以及
多个第1配线，连接于所述多个第1触点及所述多个第2触点；
所述第1配线在所述第3方向上的长度大于所述第1配线在所述第1方向上的长度。
12.根据权利要求1所述的半导体存储装置，其
具备第5绝缘层，该第5绝缘层连接于所述多个第1字线层及多个第1层间绝缘层的所述第3方向的侧面，在所述第1方向及所述第2方向延伸，
所述第2区域具备：
第6绝缘层，设置在所述多个第1绝缘层与所述第5绝缘层之间，在所述第1方向及所述第2方向延伸；以及
所述多个第1字线层的一部分及所述多个第1层间绝缘层的一部分，设置在所述第5绝缘层与所述第6绝缘层之间，积层在所述第2方向；
所述多个第1绝缘层的所述第3方向的一侧面连接于所述第2绝缘层，
所述多个第1绝缘层的所述第3方向的另一侧面连接于所述第6绝缘层。
13.根据权利要求1所述的半导体存储装置，其
具备第5绝缘层，该第5绝缘层连接于所述多个第1字线层及多个第1层间绝缘层的所述第3方向的侧面，在所述第1方向及所述第2方向延伸，
所述多个第1绝缘层的所述第3方向的一侧面连接于所述第2绝缘层，
所述多个第1绝缘层的所述第3方向的另一侧面连接于所述第5绝缘层。
14.一种半导体存储装置，具备：
衬底，具有第1区域、在第1方向上与所述第1区域并排的第2区域、在与所述第1方向交叉的第2方向上与所述第1区域并排的第3区域、及在所述第1方向上与所述第3区域并排且在所述第2方向上与所述第2区域并排的第4区域；以及
第1绝缘层，在所述第1区域与所述第3区域之间、及所述第2区域与所述第3区域之间在所述第1方向延伸；
所述第1区域具备：
多个第1字线层及多个第1层间绝缘层，积层在与所述衬底的表面交叉的第3方向；
第1半导体层，在所述第3方向延伸，具有与所述多个第1字线层对向的外周面；以及
第1电荷储存膜，设置在所述多个第1字线层与所述第1半导体层之间；
所述第2区域具备：
所述多个第1字线层的一部分及所述多个第1层间绝缘层的一部分，积层在所述第3方向；
多个第2绝缘层及所述多个第1层间绝缘层的一部分，在所述第2方向上设置在所述多个第1字线层与所述第1绝缘层之间，积层在所述第3方向；以及
第1触点，在所述第3方向延伸，具有连接于所述多个第2绝缘层的外周面；
所述第3区域具备：
多个第2字线层及多个第2层间绝缘层，积层在所述第3方向；
第2半导体层，在所述第3方向延伸，具有与所述多个第2字线层对向的外周面；以及
第2电荷储存膜，设置在所述多个第2字线层与所述第2半导体层之间；
所述第4区域具备：
所述多个第2字线层的一部分及所述多个第2层间绝缘层的一部分，积层在所述第3方向；
多个第3绝缘层及所述多个第2层间绝缘层的一部分，在所述第2方向上设置在所述多个第2字线层与所述第1绝缘层之间，积层在所述第3方向；以及
第2触点，在所述第3方向延伸，具有连接于所述多个第3绝缘层的外周面；
所述第1绝缘层的所述第2方向一侧的侧面连接于所述多个第2绝缘层，
所述第1绝缘层的所述第2方向另一侧的侧面连接于所述多个第3绝缘层。
15.根据权利要求14所述的半导体存储装置，其中
所述第2区域具备设置在所述多个第1字线层及所述多个第2绝缘层之间且在所述第1方向及所述第3方向延伸的第4绝缘层，
所述第4区域具备设置在所述多个第2字线层及所述多个第3绝缘层之间且在所述第1方向及所述第3方向延伸的第5绝缘层。
16.根据权利要求15所述的半导体存储装置，其中
所述多个第2绝缘层的所述第2方向一侧的侧面连接于所述第4绝缘层，
所述多个第2绝缘层的所述第2方向另一侧的侧面连接于所述第1绝缘层，
所述多个第3绝缘层的所述第2方向一侧的侧面连接于所述第1绝缘层，
所述多个第3绝缘层的所述第2方向另一侧的侧面连接于所述第5绝缘层。
17.根据权利要求14所述的半导体存储装置，其中
所述多个第2绝缘层的所述第2方向一侧的侧面连接于所述多个第1字线层，
所述多个第2绝缘层的所述第2方向另一侧的侧面连接于所述第1绝缘层，
所述多个第3绝缘层的所述第2方向一侧的侧面连接于所述第1绝缘层，
所述多个第3绝缘层的所述第2方向另一侧的侧面连接于所述多个第2字线层。
18.根据权利要求14所述的半导体存储装置，其中
所述多个第2绝缘层的所述第1方向的侧面连接于所述多个第1字线层，所述多个第3绝缘层的所述第1方向的侧面连接于所述多个第2字线层。
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