KR20120006843A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치가 제공된다. 이 반도체 장치는 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 갖는 제 1 기판, 및 제 1 기판 상에 배치되되, 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가하고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소할 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계점에 다다르고 있다.
이러한 한계점을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트(bit)당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하려는 과제는 반도체 장치의 면적을 증가시키지 않으면서 더욱 높은 메모리 용량을 가질 수 있는 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 반도체 장치의 면적을 증가시키지 않으면서 더욱 높은 메모리 용량을 가질 수 있는 3차원 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 갖는 제 1 기판, 및 제 1 기판 상에 배치되되, 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판을 포함할 수 있다. 트랜지스터는 적층된 도전 패턴들의 최상부와 인접하는 것을 특징으로 할 수 있다.
도전 패턴들과 활성 기둥들 사이의 정보 저장막을 더 포함할 수 있다. 정보 저장막은 터널 절연막, 전하 저장막 및 블로킹 절연막로 구성될 수 있다.
제 1 기판은 웰 영역 및 소오스 영역을 더 포함할 수 있다.
활성 기둥은 웰 영역으로부터 수직하게 연장될 수 있다.
활성 기둥은 웰 영역과 같은 도전형을 갖는 몸체부 및 웰 영역과 다른 도전형을 갖는 드레인 영역을 포함할 수 있다. 웰 영역 및 소오스 영역은 서로 다른 도전형을 가질 수 있다.
활성 기둥들을 연결하는 비트 라인을 더 포함할 수 있다.
제 1 기판은 도전 패턴들 및 활성 기둥들을 덮는 제 1 층간 절연막을 더 포함하고, 제 2 기판은 트랜지스터를 덮는 제 2 층간 절연막을 더 포함할 수 있다. 제 2 기판은 제 1 기판 상에 접착층을 매개로 제 1 층간 절연막 및 제 2 기판이 서로 인접하도록 제공될 수 있다.
제 1 기판은 도전 패턴들 및 활성 기둥들을 덮는 제 1 층간 절연막을 더 포함하고, 제 2 기판은 트랜지스터를 덮는 제 2 층간 절연막을 더 포함할 수 있다. 제 2 기판은 제 1 기판 상에 접착층을 매개로 제 1 층간 절연막 및 제 2 층간 절연막이 서로 인접하도록 제공될 수 있다.
제 2 기판은 트랜지스터의 적어도 일 측에 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 추가적으로 가질 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 갖는 제 1 기판을 준비하는 것, 도전 패턴들 및 활성 기둥들을 갖는 제 1 기판을 덮는 제 1 층간 절연막을 형성하는 것, 및 제 1 층간 절연막 상에 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판을 형성하는 것을 포함할 수 있다. 트랜지스터는 적층된 도전 패턴들의 최상부와 인접하는 것을 특징으로 할 수 있다.
제 2 기판을 형성하는 것은 제 1 층간 절연막 상에 접착층을 매개로 제 2 기판을 부착하는 것 및 제 2 기판 상에 트랜지스터를 형성하는 것을 포함할 수 있다.
제 2 기판을 부착한 후, 제 2 기판의 내부에 수소 이온 주입층을 형성하는 것, 및 수소 이온 주입층 및 그 상부의 제 2 기판 부분을 제거하는 것을 더 포함할 수 있다.
트랜지스터에 연결되는 콘택 플러그 및 금속 배선을 형성하는 것을 더 포함할 수 있다.
콘택 플러그 및 금속 배선이 형성된 제 2 기판을 덮는 제 2 층간 절연막을 형성하는 것을 더 포함할 수 있다.
트랜지스터의 적어도 일 측의 제 2 기판 상에 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 추가적으로 형성하는 것을 더 포함할 수 있다.
제 2 기판을 형성하는 것은 트랜지스터를 갖는 제 2 기판을 준비하는 것, 트랜지스터를 포함하는 제 2 기판을 덮는 제 2 층간 절연막을 형성하는 것, 및 제 1 층간 절연막 상에 접착층을 매개로 제 1 층간 절연막 및 제 2 층간 절연막이 인접하도록 제 2 기판을 부착하는 것을 포함할 수 있다.
트랜지스터의 적어도 일 측의 제 2 기판 상에 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 추가적으로 형성하는 것을 더 포함할 수 있다.
제 1 기판은 웰 영역 및 소오스 영역을 더 포함할 수 있다. 활성 기둥은 웰 영역으로부터 수직하게 연장될 수 있다.
제 1 기판은 활성 기둥들을 연결하는 비트 라인을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 3차원 반도체 장치가 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판이 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 갖는 제 1 기판 상에 제공된 구조를 가짐으로써, 반도체 장치의 면적이 증가되지 않거나, 또는 감소될 수 있다. 이에 따라, 반도체 장치의 면적을 증가시키지 않으면서 더욱 높은 메모리 용량을 갖는 3차원 반도체 장치들이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 간략적인 회로도;
도 2a는 본 발명의 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 2b는 도 2a의 A의 확대도;
도 3 내지 도 9는 본 발명의 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 공정 사시도들;
도 10은 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도;
도 11은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도;
도 12 내지 도 16은 본 발명의 또 다른 실시예들에 각각에 따른 3차원 반도체 장치를 설명하기 위한 개략적인 단면도들;
도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도;
도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도;
도 19는 본 발명에 따른 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도.
도 2a는 본 발명의 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 2b는 도 2a의 A의 확대도;
도 3 내지 도 9는 본 발명의 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 공정 사시도들;
도 10은 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도;
도 11은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도;
도 12 내지 도 16은 본 발명의 또 다른 실시예들에 각각에 따른 3차원 반도체 장치를 설명하기 위한 개략적인 단면도들;
도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도;
도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도;
도 19는 본 발명에 따른 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 간략적인 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 장치는, 다수의 스트링들(STR)을 포함하는 셀 어레이를 포함한다. 셀 어레이는 복수의 비트 라인들(BL0~BL2, bitline), 워드 라인들(WL0~WL3, wordline), 상부 및 하부 선택 라인들(USL1~USL3 및 LSL, upper and lower selection lines) 및 공통 소오스 라인(CSL, common source line)을 포함한다. 그리고, 비트 라인들(BL0~BL2)과 공통 소오스 라인(CSL) 사이에 복수의 스트링들(STR)이 포함된다.
각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST 및 LST, upper and lower selection transistors)과, 상부 및 하부 선택 트랜지스터들(UST 및 LST) 사이에 직렬로 연결된 복수의 메모리 셀 트랜지스터들(MC)을 포함한다. 그리고, 상부 선택 트랜지스터들(UST)의 드레인(drain)은 비트 라인들(BL0~BL2)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스(source)는 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소오스가 공통으로 연결된 라인이다.
또한, 상부 선택 트랜지스터들(UST)은 상부 선택 라인들(USL1~USL3)과 연결되며, 하부 선택 트랜지스터들(LST)은 각각 하부 선택 라인(LSL)과 연결된다. 또한, 각각의 메모리 셀 트랜지스터들(MC)은 워드라인들(WL0~WL3)에 연결된다.
이와 같은 셀 어레이는 3차원 구조로 배열되어 있어, 스트링들(STR)은 기판의 상부면과 평행한 X-Y 평면에 대해 수직인 Z-축 방향으로 메모리 셀 트랜지스터들(MC)이 직렬 연결된 구조를 갖는다. 이에 따라, 상부 및 하부 선택 트랜지스터들(UST 및 LST), 및 메모리 셀 트랜지스터들(MC)의 채널이 X-Y 평면에 대해 수직으로 제공될 수 있다.
3차원 구조를 갖는 반도체 장치는, 각각의 X-Y 평면마다 m개의 메모리 셀들이 제공될 수 있으며, m개의 메모리 셀들을 갖는 X-Y 평면이 Z-축 방향으로 n개 적층될 수 있다.(여기서, m 및 n은 자연수이다.)
도 2a는 본 발명의 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 2b는 도 2a의 A 부분에 대한 확대도이다.
도 2a 및 도 2b를 참조하면, 제 1 기판(110) 상에 버퍼 유전막(buffer dielectric layer, 121)이 제공될 수 있다. 제 1 기판(110)의 상부에 제 1 도전형의 웰(well, 112)이 제공될 수 있다. 버퍼 유전막(121)은 실리콘 산화막(SiO2)일 수 있다. 버퍼 유전막(121) 상에, 절연 패턴들(123) 및 절연 패턴들(123)을 개재하여 서로 이격된 도전 패턴들(LSL, WL0 ~ WL3, USL)이 제공될 수 있다.
도전 패턴들(LSL, WL0 ~ WL3, USL)은 하부 선택 라인(LSL), 상부 선택 라인(USL), 및 이들 사이의 워드 라인들(WL0 ~ WL3)을 포함할 수 있다. 도전 패턴들(LSL, WL0 ~ WL3, USL)은 제 1 기판(110)에 평행한 제 1 방향으로 연장된 라인 형태(line type)를 가질 수 있다. 도전 패턴들(LSL, WL0 ~ WL3, USL)은 도핑된 실리콘(doped Si), 텅스텐(W), 금속 질화막들 또는 금속 실리사이드(silicide)들 중의 적어도 하나를 포함할 수 있다.
복수 개의 활성 기둥들(PL)이 도전 패턴들(LSL, WL0 ~ WL3, USL)을 관통하여 제 1 기판(110)에 연결되도록 제공된다. 활성 기둥들(PL)은 제 1 기판(110)으로부터 상부로 연장되는(즉, 제 3 방향으로 연장되는) 장축을 가질 수 있다. 활성 기둥들(PL)은 반도체 물질을 포함할 수 있다. 활성 기둥들(PL)은 속이 채워진 실린더 형(cylinder type) 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형)일 수 있다. 마카로니 형의 활성 기둥들의 속은 절연 물질로 채워질 수 있다. 도시된 것과 같이, 마카로니 형의 활성 기둥들의 속을 채우는 절연 물질은 충진 절연막(131)일 수 있다. 본 발명의 일 측면에서, 활성 기둥들(PL) 및 제 1 기판(110)은 연속적인 구조의 반도체일 수 있다. 활성 기둥들(PL)은 단결정의 반도체일 수 있다. 본 발명의 다른 측면에서, 활성 기둥들(PL)과 제 1 기판(110)은 불연속적인 경계면을 가질 수 있다. 활성 기둥들(PL)은 다결정(polycrystal) 또는 비정질(amorphous) 구조의 반도체일 수 있다. 활성 기둥들(PL)은 제 1 기판(110)에 인접하는 몸체부, 및 제 1 기판(110)과 이격된 상부의 드레인 영역(D)을 포함할 수 있다. 몸체부는 제 1 도전형이고, 드레인 영역(D)은 제 1 도전형과 다른 제 2 도전형일 수 있다.
활성 기둥들(PL)의 일단들(즉, 몸체부)은 제 1 기판(110)에 연결되고, 이들의 타단들(즉, 드레인 영역(D))은, 비트 라인들(BL)에 연결될 수 있다. 비트 라인들(BL)과 활성 기둥들(PL)의 타단들 사이에는 캐핑(capping) 반도체 패턴들(133)이 제공될 수 있다. 캐핑 반도체 패턴들(133)은 드레인 영역(D)과 동일한 제 2 도전형일 수 있다. 비트 라인들(BL)은 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 하나의 활성 기둥은 하나의 비트 라인에 연결되어, 하나의 비트 라인은 복수 개의 스트링들(도 1의 STR 참조)에 연결될 수 있다. 활성 기둥들(PL)은 제 1 방향 및 제 2 방향에 의해 정의되는 평면 상에 2차원적으로, 즉, 매트릭스형으로 배열될 수 있다. 이에 따라, 워드 라인들(WL0 ~ WL3)과 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포된다. 본 발명에 따른 3차원 반도체 장치의 메모리 셀들(도 1의 MC 참조)은 이러한 3차원적으로 분포된 교점들에 제공된다. 결과적으로, 하나의 메모리 셀은 하나의 활성 기둥과 하나의 워드 라인에 의해 정의된다.
워드 라인들(WL0 ~ WL3)과 활성 기둥들(PL) 사이에, 정보 저장막(135)이 제공될 수 있다. 정보 저장막(135)은 워드 라인들(WL0 ~ WL3)의 상부면, 및 하부면 상으로 연장할 수 있다. 정보 저장막(135)은 워드 라인들(WL0 ~ WL3)에 인접한 블로킹 절연막(135b), 활성 기둥들(PL)에 인접한 터널 절연막(135t) 및 이들 사이의 전하 저장막(135c)을 포함할 수 있다. 블로킹 절연막(135b)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(135b)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135b)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막(135c)은 전하 트랩막(charge trap layer) 또는 도전성 나노(nano) 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면, 실리콘 질화막(SiN)을 포함할 수 있다. 터널 절연막(135t)은 실리콘 산화막을 포함할 수 있다.
본 발명에 따른 3차원 반도체 장치는, 하나의 활성 기둥에 제공되는 메모리 셀들이 하나의 셀 스트링을 구성하는, 낸드형 플래시 메모리 소자일 수 있다.
도시되지 않았지만, 도전 패턴들(LSL, WL0 ~ WL3, USL)은 적어도 일단에서 계단형의 구조를 가질 수 있다. 예를 들면, 도전 패턴들(LSL, WL0 ~ WL3, USL)은 하부의 것이 상부의 것보다 옆으로 돌출되어 상부의 것에 의하여 노출된 상부면들을 가질 수 있다. 도전 패턴들(LSL, WL0 ~ WL3, USL)은 제 1 기판(110)으로부터 멀어질수록 그들의 면적이 감소하며 적층될 수 있다. 계단형의 도전 패턴들 및 비트 라인들(BL)을 덮는 제 1 층간 절연막(140)이 제공된다. 제 1 층간 절연막(140)은 계단형의 도전 패턴들을 덮으면서, 제 2 방향으로 인접하는 도전 패턴들(LSL, WL0 ~ WL3, USL) 사이에도 제공되는 하부 제 1 층간 절연막(140a) 및 비트 라인들(BL)을 덮는 상부 제 1 층간 절연막(140b)을 포함할 수 있다. 제 1 층간 절연막(140)은 실리콘 산화막일 수 있다. 공통 소오스 라인(CSL)이 제 1 층간 절연막(140) 하부의 웰(112) 내에 제공된다. 공통 소오스 라인(CSL)은 제 2 도전형을 가질 수 있다.
제 1 층간 절연막(140) 상에 접착층(150)을 매개로 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판(210)이 제공될 수 있다. 제 2 기판(210) 내에는 소자분리막(211) 및 웰 영역(212)이 제공될 수 있다. 제 2 기판(210) 상에는 주변 회로를 구성하기 위한 다양한 기능을 갖는 복수 개의 트랜지스터들이 제공될 수 있다. 트랜지스터는 게이트 절연막(214), 게이트 전극(216) 및 스페이서(218)를 포함할 수 있다. 게이트 전극(216) 양 측의 제 2 기판(210) 내에 트랜지스터의 소오스 및 드레인 전극들로 사용되는 불순물 영역들(220)이 제공될 수 있다.
트랜지스터는 도 1의 비트 라인들(BL0~BL2), 워드 라인들(WL0~WL3), 상부 및 하부 선택 라인들(USL1~USL3 및 LSL) 및 공통 소오스 라인(CSL) 중에서 적어도 일부와 전기적으로 연결되어, 이의 동작을 제어하기 위한 것일 수 있다.
트랜지스터에 연결된 콘택 플러그(contact plug, 222) 및 콘택 플러그(222)에 연결된 금속 배선(224)이 더 제공될 수 있다. 도시되지 않았지만, 트랜지스터, 콘택 플러그(222) 및 금속 배선(224)을 덮는 제 2 층간 절연막(도 9 또는 도 11의 230 참조)이 더 제공될 수 있다.
도 3 내지 도 9는 본 발명의 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 공정 사시도들이다.
도 3을 참조하면, 절연 패턴들(123)을 개재하여 서로 이격되어 적층된 도전 패턴들(LSL, WL0 ~ WL3, USL) 및 도전 패턴들(LSL, WL0 ~ WL3, USL)을 수직으로 관통하도록 연장된 활성 기둥들(PL)을 갖는 제 1 기판(110)을 준비한다.
제 1 기판(110)은 그 내부에 제공된 웰 영역(112) 및 웰 영역(112) 내부에 제공된 공통 소오스 라인(CSL)을 더 포함할 수 있다. 웰 영역(112)은 제 1 도전형이고, 그리고 공통 소오스 라인(CSL)은 제 2 도전형일 수 있다. 활성 기둥들(PL)은 웰 영역(112)으로부터 수직하게 연장될 수 있다. 도전 패턴들(LSL, WL0 ~ WL3, USL)과 활성 기둥들(PL) 사이에는 정보 저장막(135)이 제공될 수 있다.
활성 기둥들(PL)은 제 1 기판(110)의 표면으로부터 상부로 연장되는 장축을 가질 수 있다. 활성 기둥들(PL)은 속이 채워진 실린더 형 또는 그 속이 빈 실린더 형(예를 들면, 마카로니 형)일 수 있다. 마카로니 형의 활성 기둥들의 속은 절연 물질로 채워질 수 있다. 도시된 것과 같이, 마카로니 형의 활성 기둥들의 속을 채우는 절연 물질은 충진 절연막(131)일 수 있다. 활성 기둥들(PL)은 제 1 기판(110)에 인접하는 몸체부, 및 제 1 기판(110)과 이격된 상부의 드레인 영역(D)을 포함할 수 있다. 몸체부는 제 1 도전형이고, 드레인 영역(D)은 제 1 도전형과 다른 제 2 도전형일 수 있다.
도 4를 참조하면, 도전 패턴들(LSL, WL0 ~ WL3, USL)을 덮으면서, 도전 패턴들(LSL, WL0 ~ WL3, USL)이 연장된 방향에 교차하는 방향으로 인접하는 도전 패턴들(LSL, WL0 ~ WL3, USL) 사이를 채우는 하부 제 1 층간 절연막(140a)을 형성한 후, 드레인 영역들(D)을 연결하는 비트 라인들(BL)을 형성한다.
즉, 활성 기둥들(PL)의 일단들(즉, 몸체부)은 제 1 기판(110)에 연결되고, 이들의 타단들(즉, 드레인 영역(D))은, 비트 라인들(BL)에 연결될 수 있다. 비트 라인들(BL)과 활성 기둥들(PL)의 타단들 사이에는 캐핑 반도체 패턴들(133)이 제공될 수 있다. 캐핑 반도체 패턴들(133)은 드레인 영역(D)과 동일한 제 2 도전형일 수 있다. 비트 라인들(BL)은 도전 패턴들(LSL, WL0 ~ WL3, USL)이 연장된 방향에 교차하는 방향으로 연장할 수 있다. 하나의 활성 기둥은 하나의 비트 라인에 연결되어, 하나의 비트 라인은 복수 개의 스트링들(도 1의 STR 참조)에 연결될 수 있다.
도 5를 참조하면, 비트 라인들(BL)을 덮는 상부 제 1 층간 절연막(140b)을 형성한다. 하부 제 1 층간 절연막(140a) 및 상부 제 2 층간 절연막(140b)을 제 1 층간 절연막으로 정의한다.
도 6 및 도 7을 참조하면, 제 1 층간 절연막(140) 상에 접착층(150)을 매개로 제 2 기판(210)을 형성한다. 제 1 층간 절연막(140) 상에 접착층(150)을 매개로 제 2 기판(210)을 형성하는 것은 제 1 층간 절연막(140) 상에 접착층(150)을 매개로 제 2 기판(210)을 부착하는 것, 제 2 기판(210)의 내부에 수소(H) 이온 주입층(210h)을 형성하는 것, 및 수소 이온 주입층(210h) 및 그 상부의 제 2 기판(210) 부분을 제거하는 것을 포함할 수 있다. 이와는 달리, 제 1 층간 절연막(140) 상에 접착층(150)을 매개로 제 2 기판(210)을 형성하는 것은 그 내부에 수소 이온 주입층(210h)이 먼저 형성되어 있는 제 2 기판을 접착층(150)을 매개로 제 1 층간 절연막(140) 상에 부착한 후, 수소 이온 주입층(210h) 및 그 상부의 제 2 기판(210) 부분을 제거하는 것을 포함할 수 있다.
도 8 및 도 9를 참조하면, 제 2 기판(210) 내에 소자분리막(211) 및 제 1 도전형의 웰 영역(212)을 형성한 후, 제 2 기판(210) 상에 주변 회로를 구성하는 트랜지스터를 형성한다. 제 2 기판(210) 상에는 주변 회로를 구성하기 위한 다양한 기능을 갖는 복수 개의 트랜지스터들이 형성될 수 있다. 트랜지스터는 게이트 절연막(214), 게이트 전극(216) 및 스페이서(218)로 구성될 수 있다. 게이트 전극(216) 양 측의 제 2 기판(210)의 웰 영역(212) 내에 트랜지스터의 소오스 및 드레인 전극들로 사용되는 제 2 도전형의 불순물 영역들(220)이 제공될 수 있다.
트랜지스터에 연결되는 콘택 플러그(222) 및 콘택 플러그(222)에 연결되는 금속 배선(224)이 더 형성될 수 있다. 트랜지스터, 콘택 플러그(222) 및 금속 배선(224)을 덮는 제 2 층간 절연막(230)이 더 형성될 수 있다. 도 9는 제 2 기판(210) 상에 형성된 트랜지스터, 콘택 플러그(222) 및 금속 배선(224)의 형태를 상세하기 보여주기 위해, 제 2 층간 절연막(230)의 일부가 제거된 형태를 도시하고 있다.
결과적으로, 본 발명의 실시예에 따른 3차원 반도체 장치는 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판(210)이 제 1 기판(110) 상에 접착층(150)을 매개로 제 1 층간 절연막(140) 및 제 2 기판(210)이 서로 인접하도록 제공된 형태를 가질 수 있다.
도 10은 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 3차원 반도체 장치는 도 9의 3차원 반도체 장치와는 달리, 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판(210)이 트랜지스터의 적어도 일 측에 상부 절연 패턴들(123a)을 개재하여 서로 이격되어 적층된 상부 도전 패턴들(LSLa, WL0a ~ WL3a, USLa) 및 상부 도전 패턴들(LSLa, WL0a ~ WL3a, USLa)을 수직으로 관통하도록 연장된 상부 활성 기둥들(PLa)을 추가적으로 갖는 것을 보여준다.
제 2 기판(210)은 그 내부에 소자분리막(211) 및 웰 영역(212)을 더 포함할 수 있다. 제 2 기판(210)은 웰 영역(212) 내부에 제공된 공통 소오스 라인(CSLa)을 더 포함할 수 있다. 활성 기둥들(PLa)은 웰 영역(212)으로부터 수직하게 연장될 수 있다. 도전 패턴들(LSLa, WL0a ~ WL3a, USLa)과 활성 기둥들(PLa) 사이에는 정보 저장막(135a)이 제공될 수 있다.
활성 기둥들(PLa)은 제 2 기판(210)의 표면으로부터 상부로 연장되는 장축을 가질 수 있다. 활성 기둥들(PLa)은 속이 채워진 실린더 형 또는 그 속이 빈 실린더 형(예를 들면, 마카로니 형)일 수 있다. 마카로니 형의 활성 기둥들의 속은 절연 물질로 채워질 수 있다. 도시된 것과 같이, 마카로니 형의 활성 기둥들의 속을 채우는 절연 물질은 충진 절연막(131a)일 수 있다. 활성 기둥들(PLa)은 제 2 기판(210)에 인접하는 몸체부, 및 제 2 기판(210)과 이격된 상부의 드레인 영역(Da)을 포함할 수 있다.
활성 기둥들(PLa)의 일단들(즉, 몸체부)은 제 2 기판(210)에 연결되고, 이들의 타단들(즉, 드레인 영역(Da))은, 비트 라인들(BLa)에 연결될 수 있다. 비트 라인들(BLa)과 활성 기둥들(PLa)의 타단들 사이에는 캐핑 반도체 패턴들(133a)이 제공될 수 있다. 비트 라인들(BLa)은 도전 패턴들(LSLa, WL0a ~ WL3a, USLa)이 연장된 방향에 교차하는 방향으로 연장할 수 있다. 하나의 활성 기둥은 하나의 비트 라인에 연결되어, 하나의 비트 라인은 복수 개의 스트링들(도 1의 STR 참조)에 연결될 수 있다.
결과적으로, 본 발명의 다른 실시예에 따른 3차원 반도체 장치는 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판(210)이 트랜지스터의 적어도 일 측에 절연 패턴들(123a)을 개재하여 서로 이격되어 적층된 도전 패턴들(LSLa, WL0a ~ WL3a, USLa) 및 도전 패턴들(LSLa, WL0a ~ WL3a, USLa)을 수직으로 관통하도록 연장된 활성 기둥들(PLa)을 추가적으로 가질 수 있다. 이에 따라, 메모리 용량이 보다 향상된 3차원 반도체 장치가 제공될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치 및 그 제조 방법를 설명하기 위한 사시도이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치는 도 9의 3차원 반도체 장치와는 다른 형태로, 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판(210)이 절연 패턴들(123)을 개재하여 서로 이격되어 적층된 도전 패턴들(LSL, WL0 ~ WL3, USL) 및 도전 패턴들(LSL, WL0 ~ WL3, USL)을 수직으로 관통하도록 연장된 활성 기둥들(PL)을 갖는 제 1 기판(110) 상에 제공되는 것을 보여준다.
절연 패턴들(123)을 개재하여 서로 이격되어 적층된 도전 패턴들(LSL, WL0 ~ WL3, USL) 및 도전 패턴들(LSL, WL0 ~ WL3, USL)을 수직으로 관통하도록 연장된 활성 기둥들(PL)을 갖는 제 1 기판(110)을 준비한 후, 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판(210)을 준비한다. 이어서, 트랜지스터를 포함하는 제 2 기판(210)을 덮는 제 2 층간 절연막(230)을 형성한 후, 제 1 기판(110)의 도전 패턴들(LSL, WL0 ~ WL3, USL) 및 비트 라인들(BL)을 덮는 제 1 층간 절연막(140) 상에 접착층(150)을 매개로 제 1 층간 절연막(140) 및 제 2 층간 절연막(230)이 인접하도록 제 2 기판(210)을 부착한다.
결과적으로, 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치는 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판(210)이 제 1 기판(110) 상에 접착층(150)을 매개로 제 1 층간 절연막(140) 및 제 2 층간 절연막(230)이 서로 인접하도록 제공된 형태를 가질 수 있다.
도 12 내지 도 16은 본 발명의 또 다른 실시예들에 각각에 따른 3차원 반도체 장치를 설명하기 위한 개략적인 단면도들이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치는 도 9의 3차원 반도체 장치와는 달리, 주변 회로를 구성하는 트랜지스터를 갖는 제 3 기판(310)이 3차원 메모리 셀 어레이들 영역(CR)을 갖는 제 1 기판(110) 하에 추가적인 접착층(250)을 매개로 더 제공되는 것을 보여준다.
도 13 내지 도 15를 참조하면, 본 발명의 또 다른 실시예들 각각에 따른 3차원 반도체 장치는 3차원 메모리 셀 어레이 영역(CR)을 갖는 제 1 기판(110)에서 3차원 메모리 셀 어레이 영역(CR)의 적어도 일 측에 주변 회로를 구성하는 트랜지스터를 갖는 것을 보여준다.
도 13은 3차원 메모리 셀 어레이 영역(CR)과 동일한 높이 내에 제 2 기판(210)을 개재하여 3차원 구조의 주변 회로를 구성하는 것을 보여준다. 도 14 및 도 15는 3차원 메모리 셀 어레이 영역(CR)보다 높은 높이를 갖도록 제 2 기판(210)을 개재하여 3차원 구조의 주변 회로를 구성하는 여러 것들을 보여준다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치는 3차원 메모리 셀 어레이 영역(CR)을 갖는 제 1 기판(110)의 다른 표면 상에 주변 회로를 구성하는 트랜지스터가 형성된 것을 보여준다.
상기한 본 발명의 실시예들에 따른 3차원 반도체 장치들은 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판이 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 갖는 제 1 기판 상에 제공됨으로써, 반도체 장치의 면적이 증가되지 않거나, 또는 감소될 수 있는 3차원 반도체 장치가 제공될 수 있다. 이에 따라, 반도체 장치의 면적을 증가시키지 않으면서 더욱 높은 메모리 용량을 갖는 3차원 반도체 장치들이 제공될 수 있다.
상기한 본 발명의 실시예들에 따른 3차원 반도체 장치들을 설명하기 위해 3차원 구조의 낸드 플래시 메모리 셀 어레이를 주로 설명하였지만, 이 외의 다양한 3차원 구조의 다른 메모리 셀 어레이들도 본 발명의 다른 변형 형태에 포함될 수 있음은 당업자에게 자명할 것이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 17을 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant : PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 18을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 3차원 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block: ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 3차원 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory : ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 3차원 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 3차원 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 19는 본 발명에 따른 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 19를 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator : MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 11에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor : ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 3차원 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 소자 또는 메모리 시스템은 패키지 온 패키지(Package on Package : PoP), 볼 그리드 어레이(Ball Grid Arrays : BGAs), 칩 스케일 패키지(Chip Scale Packages : CSPs), 플라스틱 리디드 칩 캐리어(Plastic Leaded Chip Carrier : PLCC), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-line Package : PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip On Board : COB), 세라믹 듀얼 인라인 패키지(CERamic Dual In-line Package : CERDIP), 플라스틱 메트릭 쿼드 플랫 팩(plastic Metric Quad Flat Pack : MQFP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 스몰 아웃라인 집적 회로(Small-Outline Integrated Circuit : SOIC), 쓰링크 스몰 아웃라인 패키지(Shrink Small-Outline Package : SSOP), 씬 스몰 아웃라인 패키지(Thin Small-Outline Package : TSOP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 시스템 인 패키지(System In Package : SIP), 멀티 칩 패키지(Multi Chip Package : MCP), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package : WFP) 또는 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 패키지에 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 제 1 기판
112, 212 : 웰
121, 121a : 버퍼 유전막
123, 123a : 절연 패턴들
131, 131a : 충진 절연막
133, 133a : 캐핑 반도체 패턴
135, 135a : 정보 저장막
135b : 블로킹 절연막
135c : 전하 저장막
135t : 터널 절연막
140 : 제 1 층간 절연막
140a : 하부 제 1 층간 절연막
140b : 상부 제 2 층간 절연막
150, 250 : 접착층
210 : 제 2 기판
210h : 수소 이온 주입층
211 : 소자분리막
214 : 게이트 절연막
216 : 게이트 전극
218 : 스페이서
220 : 불순물 영역
222 : 콘택 플러그
224 : 금속 배선
230 : 제 2 층간 절연막
310 : 제 3 기판
330 : 제 3 층간 절연막
1100 : 메모리 시스템
1110 : 컨트롤러
1120 : 입/출력 장치
1130 : 메모리
1140 : 인터페이스
1150 : 버스
1200 : 메모리 카드
1210 : 메모리 소자
1220 : 메모리 컨트롤러
1221 : 에스램
1222 : 중앙 처리 장치
1223 : 호스트 인터페이스
1224 : 오류 정정 부호 블록
1225 : 메모리 인터페이스
1300 : 정보 처리 시스템
1310 : 메모리 시스템
1311 : 반도체 장치
1312 : 메모리 컨트롤러
1320 : 모뎀
1330 : 중앙 처리 장치
1340 : 램
1350 : 유저 인터페이스
1360 : 시스템 버스
112, 212 : 웰
121, 121a : 버퍼 유전막
123, 123a : 절연 패턴들
131, 131a : 충진 절연막
133, 133a : 캐핑 반도체 패턴
135, 135a : 정보 저장막
135b : 블로킹 절연막
135c : 전하 저장막
135t : 터널 절연막
140 : 제 1 층간 절연막
140a : 하부 제 1 층간 절연막
140b : 상부 제 2 층간 절연막
150, 250 : 접착층
210 : 제 2 기판
210h : 수소 이온 주입층
211 : 소자분리막
214 : 게이트 절연막
216 : 게이트 전극
218 : 스페이서
220 : 불순물 영역
222 : 콘택 플러그
224 : 금속 배선
230 : 제 2 층간 절연막
310 : 제 3 기판
330 : 제 3 층간 절연막
1100 : 메모리 시스템
1110 : 컨트롤러
1120 : 입/출력 장치
1130 : 메모리
1140 : 인터페이스
1150 : 버스
1200 : 메모리 카드
1210 : 메모리 소자
1220 : 메모리 컨트롤러
1221 : 에스램
1222 : 중앙 처리 장치
1223 : 호스트 인터페이스
1224 : 오류 정정 부호 블록
1225 : 메모리 인터페이스
1300 : 정보 처리 시스템
1310 : 메모리 시스템
1311 : 반도체 장치
1312 : 메모리 컨트롤러
1320 : 모뎀
1330 : 중앙 처리 장치
1340 : 램
1350 : 유저 인터페이스
1360 : 시스템 버스
Claims (10)
- 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 상기 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 갖는 제 1 기판; 및
상기 제 1 기판 상에 배치되되, 주변 회로를 구성하는 트랜지스터를 갖는 제 2 기판을 포함하되,
상기 트랜지스터는 상기 적층된 도전 패턴들의 최상부와 인접하는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 도전 패턴들과 상기 활성 기둥들 사이의 정보 저장막을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 2항에 있어서,
상기 정보 저장막은 터널 절연막, 전하 저장막 및 블로킹 절연막로 구성되는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 제 1 기판은 웰 영역 및 소오스 영역을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 4항에 있어서,
상기 활성 기둥은 상기 웰 영역으로부터 수직하게 연장되는 것을 특징으로 하는 반도체 장치. - 제 5항에 있어서,
상기 활성 기둥은 상기 웰 영역과 같은 도전형을 갖는 몸체부 및 상기 웰 영역과 다른 도전형을 갖는 드레인 영역을 포함하되,
상기 웰 영역 및 상기 소오스 영역은 서로 다른 도전형을 갖는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 활성 기둥들을 연결하는 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 제 1 기판은 상기 도전 패턴들 및 상기 활성 기둥들을 덮는 제 1 층간 절연막을 더 포함하고,
상기 제 2 기판은 상기 트랜지스터를 덮는 제 2 층간 절연막을 더 포함하되,
상기 제 2 기판은 상기 제 1 기판 상에 접착층을 매개로 상기 제 1 층간 절연막 및 상기 제 2 기판이 서로 인접하도록 제공되는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 제 1 기판은 상기 도전 패턴들 및 상기 활성 기둥들을 덮는 제 1 층간 절연막을 더 포함하고,
상기 제 2 기판은 상기 트랜지스터를 덮는 제 2 층간 절연막을 더 포함하되,
상기 제 2 기판은 상기 제 1 기판 상에 접착층을 매개로 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막이 서로 인접하도록 제공되는 것을 특징으로 하는 반도체 장치. - 제 1항에 있어서,
상기 제 2 기판은 상기 트랜지스터의 적어도 일 측에 절연 패턴들을 개재하여 서로 이격되어 적층된 도전 패턴들 및 상기 도전 패턴들을 수직으로 관통하도록 연장된 활성 기둥들을 추가적으로 갖는 것을 특징으로 하는 반도체 장치.
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