JP2012151169A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、基板、配線層、メモリ層、回路層及び第１、第２コンタクト配線を含む半導体記憶装置が提供される。配線層は、基板に平行な第１方向に沿う第１配線と、第２配線と、を含む。メモリ層は基板と配線層との間に設けられる。メモリ層は、第１配線と接続されたメモリセルを含む第１メモリセルアレイ部と、第１メモリセルアレイ部と第１方向に沿って並置され第１配線と接続されたメモリセルを含む第２メモリセルアレイ部と、を含む。回路層はメモリ層と基板との間に設けられ、回路部を含む。第１コンタクト配線は、第１メモリセルアレイ部と第２メモリセルアレイ部との間で、回路部の一端と第１配線とを接続する。第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置の記憶容量の増大のため、３次元積層メモリセルが検討されている。３次元積層メモリにおいて、メモリセルを基板の上方に設け、メモリセルの下の基板にセンスアンプ回路などの周辺回路を設ける構成が提案されている。これにより、チップ面積を縮小できる。

このような３次元積層メモリにおいては、製造プロセスの制約から、基板に近い側の配線の抵抗が高くなることがある。このため、周辺回路に入力される外部信号が高速化できず、半導体記憶装置の動作の高速化の妨げになる。

Mark Johnson, Ali Al-Shamma, Derek Bosch, Matthew Crowley, Michael Farmwald, Luca Fasoli, Alper Ilkbahar, Bendik Kleveland, Thomas Lee, Tz-yi Liu, Quang Nguyen, Roy Scheuerlein, Kenneth So, and Tyler Thorp, "512-Mb PROM With a Three-Dimensional Array of Diode/Antifuse Memory Cells", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.11, NOVEMBER, 2003, pp.1920-1928. Takashi Maeda et. Al, "Multi-stacked 1G cell/layer Pipe-shaped BiCS Flash Memory", 2009 Symposium on VLSI Circuits Digest of Technical Papers pp.22-23.

本発明の実施形態は、高速動作が可能な半導体記憶装置を提供する。

本発明の実施形態によれば、基板と、配線層と、メモリ層と、回路層と、第１コンタクト配線と、第２コンタクト配線と、を含む半導体記憶装置が提供される。前記配線層は、前記基板の主面の上に設けられる。前記配線層は、前記主面に対して平行な第１方向に沿って延在する第１配線と、第２配線と、を含む。メモリ層は、前記基板と前記配線層との間に設けられる。前記メモリ層は、前記第１配線と電気的に接続された複数のメモリセルを含む第１メモリセルアレイ部と、前記第１メモリセルアレイ部と前記第１方向に沿って並置され、前記第１配線と電気的に接続された複数のメモリセルを含む第２メモリセルアレイ部と、を含む。前記回路層は、前記メモリ層と前記基板との間に設けられ、第１回路部を含む。前記第１コンタクト配線は、前記第１メモリセルアレイ部と前記第２メモリセルアレイ部との間において、前記基板から前記配線層に向かう第２方向に沿って延在し、前記第１回路部の第１端と前記第１配線とを電気的に接続する。前記第２コンタクト配線は、前記第１メモリセルアレイ部の前記第１コンタクト配線とは反対の側において前記第２方向に沿って延在し、前記第１回路部の前記第１端とは異なる第２端と前記第２配線とを電気的に接続する。

第１の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。 図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置の構成を例示するブロック図である。 第１の実施形態に係る半導体記憶装置の構成を例示するブロック図である。 第１の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施形態に係る半導体記憶装置の構成を例示する回路図である。 第１の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る半導体記憶装置の一部の構成を例示するブロック図である。 第１の実施形態に係る半導体記憶装置の一部の構成を例示するブロック図である。 参考例の半導体記憶装置の構成を例示する模式的断面図である。 参考例の半導体記憶装置の構成を例示するブロック図である。 第２の実施形態に係る半導体記憶装置の構成を例示するブロック図である。 第３の実施形態に係る半導体記憶装置の一部の構成を例示する模式的斜視図である。

以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、第１の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図２（ａ）は、図１のＡ１−Ａ２線断面図であり、図２（ｂ）は、図１のＢ１−Ｂ２線断面図である。図２（ａ）及び図２（ｂ）においては、図を見易くするために、導電部分が図示され、絶縁部分は省略されている。

図１及び図２（ａ）に表したように、本実施形態に係る半導体記憶装置３１０は、基板ＳＵＢ０と、配線層ＬＬ０と、メモリ層ＭＡ０と、回路層ＣＵ０と、第１コンタクト配線ＣＥ１と、第２コンタクト配線ＣＥ２と、を含む。

配線層ＬＬ０は、基板ＳＵＢ０の主面１１ａの上に設けられる。
メモリ層ＭＡ０は、基板ＳＵＢ０と配線層ＬＬ０との間に設けられる。
回路層ＣＵ０は、メモリ層ＭＡ０と基板ＳＵＢ０との間に設けられる。

基板ＳＵＢ０には、例えばシリコン基板など用いられる。シリコン基板の主面１１ａに回路層ＣＵ０が設けられ、回路層ＣＵ０の上にメモリ層ＭＡ０が設けられ、メモリ層ＭＡ０の上に配線層ＬＬ０が設けられる。

このように、基板ＳＵＢ０の上に、回路層ＣＵ０、メモリ層ＭＡ０及びメモリ層ＭＡ０がこの順で積層される。

なお、本願明細書において、「積層」とは、直接重ねられる場合の他、間に他の要素が挿入されて重ねられる場合も含む。

ここで、基板ＳＵＢ０から配線層ＬＬ０に向かう方向をＺ軸方向（第２方向）とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向（第１方向）とする。Ｚ軸方向に対して垂直でＸ軸方向に対して垂直な方向をＹ軸方向（第３方向）とする。
Ｚ軸方向は、基板ＳＵＢ０の主面１１ａに対して垂直な方向である。

配線層ＬＬ０は、第１配線ＬＬ１と、第２配線ＬＬ２と、を含む。第１配線ＬＬ１は、Ｘ軸方向に沿って延在する。
本具体例では、第２配線ＬＬ２は、Ｙ軸方向に沿って延在する。例えば、第２配線ＬＬ２は、Ｙ軸方向に沿って延在する部分を有する。
本具体例では、配線層ＬＬ０は、ソース線ＳＬをさらに含む。

メモリ層ＭＡ０は、第１メモリセルアレイ部ＭＡ１と、第２メモリセルアレイ部ＭＡ２と、を含む。
第１メモリセルアレイ部ＭＡ１は、複数のメモリセル（例えば図２（ａ）に例示した第１メモリセルＭＡＣ１）を含む。この複数のメモリセルは、第１配線ＬＬ１と電気的に接続される。
第２メモリセルアレイ部ＭＡ２は、第１メモリセルアレイ部ＭＡ１とＸ軸方向に沿って並置される。第２メモリセルアレイ部ＭＡ２は、複数のメモリセル（例えば図２（ａ）に例示した第２メモリセルＭＡＣ２）を含む。この複数のメモリセルは、第１配線ＬＬ１と電気的に接続される。

本具体例では、第１メモリセルアレイ部ＭＡ１及び第２メモリセルアレイ部ＭＡ２においては、複数の電極膜６１がＺ軸方向に沿って積層されている。複数の電極膜６１の側面に対向して半導体ピラーＳＰが設けられている。半導体ピラーＳＰと複数の電極膜６１とが交差する部分にメモリセルが設けられる。電極膜６１は、例えばワード線ＷＬとして機能する。半導体ピラーＳＰの一端が第１配線ＬＬ１に接続されている。半導体ピラーＳＰの他端が、ソース線ＳＬに接続されている。メモリセルの構成の具体例については後述する。

回路層ＣＵ０は、第１回路部ＣＵ１を含む。
第１回路部ＣＵ１の少なくとも一部は、第１メモリセルアレイ部ＭＡ１と基板ＳＵＢ０との間に配置されている。

第１回路部ＣＵ１は、例えば、第１メモリセルアレイ部ＭＡ１に含まれる複数のメモリセルと、第２メモリセルアレイ部ＭＡ２に含まれる複数のメモリセルと、における電気的特性を検出するセンスアンプ回路を含む。第１回路部ＣＵ１に関しては後述する。

第１コンタクト配線ＣＥ１は、第１メモリセルアレイ部ＭＡ１と第２メモリセルアレイ部ＭＡ２との間において、Ｚ軸方向に沿って延在する。第１コンタクト配線ＣＥ１は、第１回路部ＣＵ１の一端（例えば図２（ａ）に例示した第１端ｅ１）と第１配線ＬＬ１とを電気的に接続する。

第２コンタクト配線ＣＥ２は、第１メモリセルアレイ部ＭＡ１の第１コンタクト配線ＣＥ１とは反対の側においてＺ軸方向に沿って延在する。すなわち、第１メモリセルアレイ部ＭＡ１は、第１コンタクト配線ＣＥ１と第２コンタクト配線ＣＥ２との間に配置される。第２コンタクト配線ＣＥ２は、第１回路部ＣＵ１の上記の一端（第１端ｅ１）とは異なる他端（例えば図２（ａ）に例示した第２端ｅ２）と第２配線ＬＬ２とを電気的に接続する。

第１配線ＬＬ１は、例えばビット線ＢＬとして機能する。第２配線ＬＬ２は、例えば図示しない外部回路に接続される。すなわち、第２配線ＬＬ２は、第１回路部ＣＵ１と外部回路とを接続するＩＯＢＵＳとして機能する。

半導体記憶装置３１０の製造においては、例えば、基板ＳＵＢ０の上に回路層ＣＵ０を形成した後、回路層ＣＵ０の上にメモリ層ＭＡ０を形成し、メモリ層ＭＡ０の上に配線層ＬＬ０を形成する。例えば、メモリ層ＭＡ０の形成においては、比較的高温の処理が施される。このため、メモリ層ＭＡ０よりも前に形成される回路層ＣＵ０に含まれる要素には、耐熱性が高い材料が用いられる。

このように、回路層ＣＵ０に含まれる金属材料の耐熱性は、配線層ＬＬ０に含まれる金属材料の耐熱性よりも高い。

そして、回路層ＣＵ０に含まれる導電材料（金属材料）の導電率は、配線層ＬＬ０に含まれる導電材料（金属材料）の導電率よりも低い。

例えば、回路層ＣＵ０はタングステンを含む。配線層ＬＬ０は、銅及びアルミニウムの少なくともいずれかを含む。

このように、回路層ＣＵ０に含まれる金属材料の電気抵抗は、配線層ＬＬ０に含まれる金属材料の電気抵抗よりも高い。このとき、半導体記憶装置３１０においては、電気抵抗が低い配線層ＬＬ０の第２配線ＬＬ２を、ＩＯＢＵＳとして用いる。これにより、高速動作が可能な半導体記憶装置が提供できる。

なお、本具体例では、第１コンタクト配線ＣＥ１のＸ軸方向に沿った位置は、第１回路部ＣＵ１のＸ軸方向に沿った長さだけ、セルアレイ領域に入った位置である。

半導体記憶装置３１０の構成の例についてさらに説明する。
図１及び図２（ｂ）に表したように、半導体記憶装置３１０は、第３コンタクト配線ＣＥ３と、第４コンタクト配線ＣＥ４と、をさらに含む。

そして、配線層ＬＬ０は、第３配線ＬＬ３と、第４配線ＬＬ４と、をさらに含む。第３配線ＬＬ３は、Ｘ軸方向に沿って延在する。第４配線ＬＬ４は、例えばＹ軸方向に沿って延在する。例えば、第１配線ＬＬ１及び第３配線ＬＬ３は、Ｘ軸方向において、第２配線ＬＬ２と第４配線ＬＬ４との間に配置される。

メモリ層ＭＡ０は、第３メモリセルアレイ部ＭＡ３と、第４メモリセルアレイ部ＭＡ４と、をさらに含む。

第３メモリセルアレイ部ＭＡ３の少なくとも一部は、Ｙ軸方向に沿って第１メモリセルアレイ部ＭＡ１と並置される。第３メモリセルアレイ部ＭＡ３は、複数のメモリセル（例えば図２（ｂ）に例示した第３メモリセルＭＡＣ３）を含む。この複数のメモリセルは、第３配線ＬＬ３と電気的に接続される。

第４メモリセルアレイ部ＭＡ４の少なくとも一部は、第３メモリセルアレイ部ＭＡ３とＸ軸方向に沿って並置される。第４メモリセルアレイ部ＭＡ４は、第２メモリセルアレイ部ＭＡ２とＹ軸方向に沿って並置される。第４メモリセルアレイ部ＭＡ４は、複数のメモリセル（例えば、図２（ｂ）に例示した第４メモリセルＭＡＣ４）を含む。この複数のメモリセルは、第３配線ＬＬ３と電気的に接続される。

本具体例では、第３メモリセルアレイ部ＭＡ３及び第４メモリセルアレイ部ＭＡ４においては、複数の電極膜６１がＺ軸方向に沿って積層されている。複数の電極膜６１の側面に対向して半導体ピラーＳＰが設けられている。半導体ピラーＳＰと複数の電極膜６１とが交差する部分にメモリセルが設けられる。電極膜６１は、例えばワード線ＷＬとして機能する。半導体ピラーＳＰの一端が第３配線ＬＬ３に接続されている。半導体ピラーＳＰの他端が、ソース線ＳＬに接続されている。

回路層ＣＵ０は、第２回路部ＣＵ２をさらに含む。
例えば、第２回路部ＣＵ２の少なくとも一部は、第４メモリセルアレイ部ＭＡ４と基板ＳＵＢ０との間に配置されている。

第２回路部ＣＵ２は、例えば、第３メモリセルアレイ部ＭＡ３に含まれる複数のメモリセルと、第４メモリセルアレイ部ＭＡ４に含まれる複数のメモリセルと、における電気的特性を検出するセンスアンプ回路を含む。

第３コンタクト配線ＣＥ３は、第３メモリセルアレイ部ＭＡ３と第４メモリセルアレイ部ＭＡ４との間において、Ｚ軸方向に沿って延在する。第３コンタクト配線ＣＥ３は、第２回路部ＣＵ２の一端（例えば図２（ｂ）に例示した第３端ｅ３）と第３配線ＬＬ３とを電気的に接続する。

第４コンタクト配線ＣＥ４は、第４メモリセルアレイ部ＭＡ４の第３コンタクト配線ＣＥ３とは反対の側においてＺ軸方向に沿って延在する。すなわち、第４メモリセルアレイ部ＭＡ４は、第３コンタクト配線ＣＥ３と第４コンタクト配線ＣＥ４との間に配置される。第４コンタクト配線ＣＥ４は、第２回路部ＣＵ２の上記の一端（第３端ｅ３）とは異なる他端（例えば図２（ｂ）に例示した第４端ｅ４）と第４配線ＬＬ４とを電気的に接続する。

第３配線ＬＬ３は、ビット線ＢＬとして機能する。第４配線ＬＬ４は、例えばＹ軸方向に沿って延在する。第４配線ＬＬ４は、例えばＩＯＢＵＳとして機能する。
電気抵抗が低い配線層ＬＬ０の第４配線ＬＬ４が、ＩＯＢＵＳとして用いられる。これにより、高速動作が可能な半導体記憶装置が提供できる。

図２（ａ）に表したように、第１回路部ＣＵ１は、第１トランジスタＴＲ１と、第２トランジスタＴＲ２と、を含む。第１トランジスタＴＲ１と、第２トランジスタＴＲ２と、は、図示しない配線及び回路等により接続されている。

第１トランジスタＴＲ１は、第１拡散層１７１ａ、第２拡散層１７２ａ、及び、第１ゲート１６０ａを含む。第１拡散層１７１ａ及び第２拡散層１７２ａは、例えば基板ＳＵＢ０の主面１１ａの上の半導体層に設けられる。第１拡散層１７１ａ及び第２拡散層１７２ａの間の半導体層の上に、絶縁層を介して第１ゲート１６０ａが設けられる。

第２トランジスタＴＲ２は、第３拡散層１７１ｂ、第４拡散層１７２ｂ、及び、第２ゲート１６０ｂを含む。第３拡散層１７１ｂ及び第４拡散層１７２ｂは、例えば基板ＳＵＢ０の主面１１ａの上の半導体層に設けられる。第３拡散層１７１ｂ及び第４拡散層１７２ｂの間の半導体層の上に、絶縁層を介して第２ゲート１６０ｂが設けられる。

図２（ｂ）に表したように、第２回路部ＣＵ２は、第３トランジスタＴＲ３と、第４トランジスタＴＲ４と、を含む。第３トランジスタＴＲ３と、第４トランジスタＴＲ４と、は、図示しない配線及び回路等により接続されている。

第３トランジスタＴＲ３は、第５拡散層１７１ｃ、第６拡散層１７２ｃ、及び、第３ゲート１６０ｃを含む。第５拡散層１７１ｃ及び第６拡散層１７２ｃは、例えば基板ＳＵＢ０の主面１１ａの上の半導体層に設けられる。第５拡散層１７１ｃ及び第６拡散層１７２ｃの間の半導体層の上に、絶縁層を介して第３ゲート１６０ｃが設けられる。

第４トランジスタＴＲ４は、第７拡散層１７１ｄ、第８拡散層１７２ｄ、及び、第４ゲート１６０ｄを含む。第７拡散層１７１ｄ及び第８拡散層１７２ｄは、例えば基板ＳＵＢ０の主面１１ａの上の半導体層に設けられる。第７拡散層１７１ｄ及び第８拡散層１７２ｄの間の半導体層の上に、絶縁層を介して第４ゲート１６０ｄが設けられる。

なお、上記の拡散層は、例えば、基板ＳＵＢ０の主面１１ａの上に設けられた絶縁層の上に設けられた半導体層に設けられても良い。このように、基板ＳＵＢ０はシリコン層を含み、第１回路部ＣＵ１は、上記のシリコン層をチャネルとするトランジスタを含むことができる。

第１〜第４トランジスタＴＲ１〜ＴＲ４の上方の層中において、第１〜第４アレイ下配線層１９０ａ〜１９０ｄが設けられている。
第１拡散層１７１ａは、第１コンタクト１８０ａにより、第１アレイ下配線層１９０ａと接続されている。第１アレイ下配線層１９０ａは、第１コンタクト配線ＣＥ１と接続されている。
第４拡散層１７２ｂは、第２コンタクト１８０ｂにより、第２アレイ下配線層１９０ｂと接続されている。第２アレイ下配線層１９０ｂは、第２コンタクト配線ＣＥ２と接続されている。
第５拡散層１７１ｃは、第３コンタクト１８０ｃにより、第３アレイ下配線層１９０ｃと接続されている。第３アレイ下配線層１９０ｃは、第３コンタクト配線ＣＥ３と接続されている。
第８拡散層１７２ｄは、第４コンタクト１８０ｄにより、第４アレイ下配線層１９０ｄと接続されている。第４アレイ下配線層１９０ｄは、第４コンタクト配線ＣＥ４と接続されている。

第１〜第４ゲート１６０ａ〜１６０ｄには、例えば、ポリシリコンが用いられる。第１〜第４アレイ下配線層１９０ａ〜１９０ｄには、例えばタングステンなどが用いられる。

図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
すなわち、図３（ａ）は、配線層ＬＬ０及びメモリ層ＭＡ０の構成を例示し、図３（ｂ）は、回路層ＣＵ０の構成を例示している。

図３（ａ）に表したように、第１〜第４メモリセルアレイ部ＭＡ１〜ＭＡ４のＸ軸方向に沿った一方の端に第２配線ＬＬ２が設けられ、他方の端に第４配線ＬＬ４が設けられている。第２配線ＬＬ２及び第４配線ＬＬ４の間に、第１配線ＬＬ１及び第３配線ＬＬ３が設けられている。

第１配線ＬＬ１の途中において、第１コンタクト配線ＣＥ１が設けられている。第３配線ＬＬ３の途中において、第３コンタクト配線ＣＥ３が設けられている。

本具体例では、第１コンタクト配線ＣＥ１のＸ軸方向に沿う位置、及び、第３コンタクト配線ＣＥ３のＸ軸方向に沿う位置は、第２コンタクト配線ＣＥ２のＸ軸方向に沿う位置と、第４コンタクト配線ＣＥ４のＸ軸方向に沿う位置と、の間に配置される。

第１メモリセルアレイ部ＭＡ１のＸ軸方向に沿った長さは、第２メモリセルアレイ部ＭＡ２のＸ軸方向に沿った長さよりも短い。
第３メモリセルアレイ部ＭＡ３のＸ軸方向に沿った長さは、第４メモリセルアレイ部ＭＡ４のＸ軸方向に沿った長さよりも長い。

このような配線が、Ｙ軸方向に沿って複数並ぶ。そして、それぞれの配線に接続されたメモリセルアレイ部がＹ軸方向に沿って複数並ぶ。配線の数及びメモリセルアレイ部の数は任意である。

図３（ｂ）に表したように、第１回路部ＣＵ１は、第１コンタクト配線ＣＥ１により第１配線ＬＬ１に接続され、第２コンタクト配線ＣＥ２により第２配線ＬＬ２に接続される。第２回路部ＣＵ２は、第３コンタクト配線ＣＥ３により第３配線ＬＬ３に接続され、第４コンタクト配線ＣＥ４により第４配線ＬＬ４に接続される。

第１回路部ＣＵ１は、Ｘ軸方向の一方の端に設けられる。第２回路部ＣＵ２は、Ｘ軸方向の他方の端に設けられる。このように、複数の回路部は、メモリセルアレイ部のＸ軸方向に沿った２つの端に交互に設けられる。これにより、複数の回路部のＹ軸方向に沿ったピッチは、ビット線ＢＬ（例えば第１配線ＬＬ１及び第３配線ＬＬ３など）のＹ軸方向に沿ったピッチの倍になる。これにより、回路部のＹ軸方向に沿った幅が大きくでき、設計の余裕度が増す。これにより、回路部の性能が向上できる。すなわち、第１回路部ＣＵ１のＹ軸方向に沿った幅は、第１配線ＬＬ１のＹ軸方向における中心と、第３配線ＬＬ３のＹ軸方向における中心との距離以上に設定できる。

図４は、第１の実施形態に係る半導体記憶装置の構成を例示するブロック図である。
ここで、第１メモリセルアレイ部ＭＡ１〜第４メモリセルアレイ部ＭＡ４は、メモリセルアレイ部ＭＡＡに含まれるものとする。第１回路部ＣＵ１及び第２回路部ＣＵ２は、回路部ＣＵＡに含まれるものとする。

図４に表したように、メモリセルアレイ部ＭＡＡのＸ軸方向に沿った一方の端に第２配線ＬＬ２が設けられ、他方の端に第４配線ＬＬ４が設けられている。メモリセルアレイ部ＭＡＡの上方を、第１配線ＬＬ１及び第３配線ＬＬ３が、Ｘ軸方向に沿って延在している。

第１配線ＬＬ１は、ビット線ＢＬ＜ｋ＞であり、第３配線ＬＬ３は、ビット線ＢＬ＜ｋ＋１＞である（ここで、ｋは正の整数である）。ビット線ＢＬ＜ｋ＋１＞は、ビット線ＢＬ＜ｋ＞と隣接する。

第２配線ＬＬ２は、ＩＯＢＵＳ＜０＞として機能する。第４配線ＬＬ４は、ＩＯＢＵＳ＜１＞として機能する。ＩＯＢＵＳ＜０＞は、回路２１０＜０＞に接続される。回路２１０＜０＞は、ＩＯバッファ２２０に接続される。ＩＯＢＵＳ＜１＞は、回路２１０＜１＞に接続される。回路２１０＜１＞は、ＩＯバッファ２２０に接続される。ＩＯバッファ２２０は、パッド２３０に接続される。ＩＯＢＵＳ＜０＞及びＩＯＢＵＳ＜１＞により、外部回路とのデータの授受が行われる。

ＩＯＢＵＳ＜０＞及びＩＯＢＵＳ＜１＞には、上層の配線層ＬＬ０に含まれる配線が用いられる。このため、回路部ＣＵＡのセンスアンプ回路から、ＩＯＢＵＳ＜０＞及びＩＯＢＵＳ＜１＞を経由して、外部回路までの間において、高速動作が可能になる。

図５は、第１の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。 図５は、実施形態に係る半導体記憶装置のセルアレイ構成図である。この半導体記憶装置は、ＢｉＣＳと呼ばれる場合がある。ＢｉＣＳは、３次元積層記憶装置の１つである。ただし、実施形態は、ＢｉＣＳに限定されない。また、本願明細書の記載によりＢｉＣＳが限定されることもない。

図６は、第１の実施形態に係る半導体記憶装置の構成を例示する回路図である。
すなわち、図６は、ＢｉＣＳのセルアレイ部分の回路図を示している。
図６において、ＢＬ＜ｋ＞（ｋ＝０、１、２、…）は、ビット線ＢＬを示す。ビット線ＢＬに、選択ゲートトランジスタＳＧＤＴのドレインが接続されている。選択ゲートトランジスタＳＧＤＴのゲートには、ストリング選択信号ＳＧＤ＜ｉ＞（ｉ＝０、１、２、…）が入力されている。

選択ゲートトランジスタＳＧＤＴのソース側に、複数のメモリセルトランジスタ（メモリセルＭＡＣ）が直列に接続される。メモリセルトランジスタは、その内部の浮遊膜に電子を蓄積して閾値を変えることにより、メモリとして機能する。複数のメモリセルトランジスタを３次元的に積層することで、高密度の不揮発性記憶装置が実現される。

積層された複数のメモリセルトランジスタのゲートのそれぞれには、層によって異なるゲート制御信号ＣＧ＜ｊ＞（ｊ＝０、１、２、…）のそれぞれが入力されている。

図５に例示された貫通ホールＴＨの最下端は、バックゲートトランジスタであり、そこで折り返されて、メモリセルトランジスタが直列に接続される。バックゲートトランジスタのゲートには、バックゲート制御信号ＢＧＳが入力されている。

最上層のメモリセルトランジスタのソース端には、選択ゲートトランジスタＳＧＳＴのドレイン端子が接続される。選択ゲートトランジスタＳＧＤＴ、複数個のメモリセルトランジスタ、バックゲートトランジスタ、複数個のメモリセルトランジスタ、及び、選択ゲートトランジスタＳＧＳＴで、１つのＮＡＮＤ Ｓｔｒｉｎｇが形成される。

図５に表したように、ビット線ＢＬは、例えば、Ｘ軸方向に沿って延在する。複数のビット線ＢＬは、Ｙ軸方向に並ぶ。複数のビット線ＢＬのそれぞれは、複数のセンスアンプブロックＳＡＢのそれぞれに接続されている。

また、引き出しの関係から、同一層のメモリセルのゲート制御信号ＣＧ＜ｊ＞は、複数のＮＡＮＤ Ｓｔｒｉｎｇによって共有されている。

図７は、第１の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。 図５及び図７は、メモリセルアレイ部ＭＡＡ（例えば第１〜第４メモリセルアレイ部（ＭＡ１〜ＭＡ４など）の一部の構成を例示している。
図５においては、図を見易くするために、導電部分が図示され、絶縁部分は省略されている。また、図５及び図７においては、図を見易くするために、電極膜６１の数が４である場合として図示している。以下では、メモリ層ＭＡ０に含まれる要素の例として、第１メモリセルアレイ部ＭＡ１に関して説明する。

図５及び図７に表したように、第１メモリセルアレイ部ＭＡ１は、第１積層構造体ＭＬ１と、第２積層構造体ＭＬ２と、を含む。第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２は、基板ＳＵＢ０の主面１１ａの上の、回路層ＣＵ０の上に設けられる。
第１積層構造体ＭＬ１は、Ｚ軸方向に交互に積層された複数の第１電極膜６１ａと複数の第１電極間絶縁膜６２ａとを有する。
第２積層構造体ＭＬ２は、Ｚ軸方向に対して垂直な方向（本具体例ではＸ軸方向）において第１積層構造体ＭＬ１と並ぶ。第２積層構造体ＭＬ２は、Ｚ軸方向に交互に積層された複数の第２電極膜６１ｂと複数の第２電極間絶縁膜６２ｂとを有する。

本具体例では、第１電極膜６１ａ及び第２電極膜６１ｂは、Ｙ軸方向に沿って延在する。

複数の第１電極膜６１ａのそれぞれと、複数の第２電極膜６１ｂのそれぞれと、は同層である。例えば、基板ＳＵＢ０と、複数の第１電極膜６１ａのそれぞれと、の距離は、基板ＳＵＢ０と、複数の第２電極膜６１ｂのそれぞれと、の距離と、同じである。基板ＳＵＢ０と、複数の第１電極間絶縁膜６２ａのそれぞれと、の距離は、基板ＳＵＢ０と、複数の第２電極間絶縁膜６２ｂのそれぞれと、の距離と、同じである。

第１メモリセルアレイ部ＭＡ１は、第１半導体ピラーＳＰ１と、第２半導体ピラーＳＰ２と、第１記憶部と、第２記憶部と、をさらに含む。

第２半導体ピラーＳＰ２は、Ｘ軸方向に沿って第１半導体ピラーＳＰ１と並ぶ。
第１半導体ピラーＳＰ１は、第１電極膜６１ａの側面に対向する。第２半導体ピラーＳＰ２は、第２電極膜６１ｂの側面に対向する。

本具体例では、第１半導体ピラーＳＰ１は、第１積層構造体ＭＬ１をＺ軸方向に沿って貫通する。第２半導体ピラーＳＰ２は、第２積層構造体ＭＬ２をＺ軸方向に沿って貫通する。

第１記憶部は、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられる。第２記憶部は、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられる。

第１記憶部は、例えば、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられた第１ピラー部記憶層４８ｐａと、第１ピラー部記憶層４８ｐａと複数の第１電極膜６１ａとの間に設けられた第１ピラー部外側絶縁膜４３ｐａと、第１ピラー部記憶層４８ｐａと第１半導体ピラーＳＰ１との間に設けられた第１ピラー部内側絶縁膜４２ｐａと、を含む。

第２記憶部は、例えば、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられた第２ピラー部記憶層４８ｐｂと、第２ピラー部記憶層４８ｐｂと複数の第２電極膜６１ｂとの間に設けられた第２ピラー部外側絶縁膜４３ｐｂと、第２ピラー部記憶層４８ｐｂと第２半導体ピラーＳＰ２との間に設けられた第２ピラー部内側絶縁膜４２ｐｂと、を含む。

第１メモリセルアレイ部ＭＡ１は、第１半導体ピラーＳＰ１の一端と第２半導体ピラーＳＰ２の一端とを接続する半導体接続部ＣＰ（第１半導体接続部ＣＰ１）と、半導体接続部ＣＰに対向する接続部導電層ＢＧ（バックゲート）と、半導体接続部ＣＰと接続部導電層ＢＧとの間に設けられた接続部絶縁膜と、をさらに含む。半導体接続部ＣＰには、例えば、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２となる材料が用いられる。

接続部絶縁膜は、例えば、半導体接続部ＣＰと接続部導電層ＢＧとの間に設けられた接続部記憶層４８ｃと、接続部記憶層４８ｃと接続部導電層ＢＧとの間に設けられた接続部外側絶縁膜４３ｃと、接続部記憶層４８ｃと半導体接続部ＣＰとの間に設けられた接続部内側絶縁膜４２ｃと、を含む。

記憶層４８は、第１ピラー部記憶層４８ｐａ、第２ピラー部記憶層４８ｐｂ及び接続部記憶層４８ｃを含む。記憶層４８は、例えば半導体ピラーＳＰと電極膜６１との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は単層膜でも良く、また積層膜でも良い。

電極膜６１には所定の電気信号が印加される。電極膜６１は、ワード線ＷＬとして機能する。
接続部導電層ＢＧは、例えば、所定の電位に設定される。これにより、例えば半導体接続部ＣＰによる第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との電気的な接続が制御される。

電極膜６１及び接続部導電層ＢＧには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。

例えば、積層構造体ＭＬに貫通ホールＴＨを形成する。そして、貫通ホールＴＨの内壁に外側絶縁膜４３となる膜、記憶層４８となる膜、内側絶縁膜４２となる膜を形成する。その後、残余の空間に半導体ピラーＳＰとなる半導体を埋め込む。これにより、上記の構成が形成される。
第１積層構造体ＭＬ１と第２積層構造体ＭＬ２とは、絶縁層ＩＬにより分断される。

第１メモリセルアレイ部ＭＡ１においては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列する。この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶するメモリセルＭＡＣ（第１メモリセルＭＡＣ１など）として機能する。すなわち、第１半導体接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなる。

なお、図７に例示したように、回路層ＣＵ０とメモリ層ＭＡ０との間に、層間絶縁膜１３が設けられる。接続部導電層ＢＧと電極膜６１との間に層間絶縁膜１５ａが設けられている。また、最上層の電極膜６１の上に層間絶縁膜１５が設けられている。

図５に表したように、第１メモリセルアレイ部ＭＡ１は、第１積層構造体ＭＬ１とＺ軸方向に沿って積層され第１半導体ピラーＳＰ１に貫通された第１選択ゲート電極ＳＧ１と、第２積層構造体ＭＬ２とＺ軸方向に沿って積層され第２半導体ピラーＳＰ２に貫通された第２選択ゲート電極ＳＧ２と、をさらに含む。これらの選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２など）と半導体ピラーＳＰとの間には、選択ゲート絶縁膜（図示しない）が設けられる。

第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、Ｙ軸方向に沿って延在する。
第１選択ゲート電極ＳＧ１と第１半導体ピラーＳＰ１とが交差する部分に第１選択ゲートトランジスタＳＧＴ１が形成され、第２選択ゲート電極ＳＧ２と第２半導体ピラーＳＰ２とが交差する部分に第２選択ゲートトランジスタＳＧＴ２が形成される。

図５に例示したように、配線層ＬＬ０において、ビット線ＢＬ及びソース線ＳＬが設けられる。ビット線ＢＬは、第１半導体ピラーＳＰ１の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。ソース線ＳＬは、第２半導体ピラーＳＰ２の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。本具体例では、ビット線ＢＬはＸ軸方向に沿って延在し、ソース線ＳＬはＹ軸方向に沿って延在する。

このような構成を有するメモリストリングが、Ｘ軸方向及びＹ軸方向に沿って、繰り返し設けられる。
例えば、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４が、Ｘ軸方向に沿って、第２半導体ピラーＳＰ２と並んで設けられる。第３半導体ピラーＳＰ３と第１半導体ピラーＳＰ１との間に、第２半導体ピラーＳＰ２が設けられる。第４半導体ピラーＳＰ４と第２半導体ピラーＳＰ２との間に第３半導体ピラーＳＰ３が設けられる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４は、第２半導体接続部ＣＰ２によって接続される。第３半導体ピラーＳＰ３は、第３選択ゲート電極ＳＧ３を貫通する。第４半導体ピラーＳＰ４は、第４選択ゲート電極ＳＧ４を貫通する。

ビット線ＢＬは、第４半導体ピラーＳＰ４の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。ソース線ＳＬは、第３半導体ピラーＳＰ３の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。第１半導体ピラーＳＰ１は、ビアＶ１によってビット線ＢＬに接続され、第４半導体ピラーＳＰ４は、ビアＶ２によってビット線ＢＬに接続されている。

上記の構成により、任意の半導体ピラーＳＰの任意のメモリセルＭＡＣ（第１〜第４メモリセルＭＡＣ１〜ＭＡＣ４など）に所望のデータを書き込み、消去し、また読み出すことができる。

このように、実施形態に係る半導体記憶装置３１０においては、第１メモリセルアレイ部ＭＡ１に含まれる複数のメモリセル（例えば第１メモリセルＭＡＣ１）は、Ｚ軸方向に沿って積層される。そして、第２メモリセルアレイ部ＭＡ２に含まれる複数のメモリセル（例えば第２メモリセルＭＡＣ２）は、Ｚ軸方向に沿って積層される。

第１メモリセルアレイ部ＭＡ１は、Ｚ軸方向に沿って積層された複数の電極膜６１と、複数の電極膜６１の間に設けられた電極間絶縁膜６２と、を含む積層構造体ＭＬと、複数の電極膜６１のＺ軸方向に沿う側面に対向する半導体層（例えば半導体ピラーＳＰ）と、半導体層と複数の電極膜６１との間に設けられた記憶層（例えば記憶層４８）と、記憶層と半導体層との間に設けられた第１絶縁膜（例えば内側絶縁膜４２）と、記憶層と複数の電極膜６１との間に設けられた第２絶縁膜（例えば外側絶縁膜４３）と、を含むことができる。

上記の半導体層は第１配線ＬＬ１と電気的に接続される。第１メモリセルアレイ部ＭＡ１に含まれる複数のメモリセルは、複数の電極膜６１のそれぞれと上記の半導体層とが対向する部分に設けられる。

例えば、第１メモリセルアレイ部ＭＡ１は、Ｚ軸方向に沿って積層された複数の第１電極膜６１ａと、複数の第１電極膜６１ａの間に設けられた第１電極間絶縁膜６２ａと、を含む第１積層構造体ＭＬ１と、第１積層構造体ＭＬ１をＺ軸方向に沿って貫通する第１半導体ピラーＳＰ１と、第１半導体ピラーＳＰ１と複数の第１電極膜６１ａとの間に設けられた第１記憶層（第１ピラー部記憶層４８ｐａ）と、第１記憶層と第１半導体ピラーＳＰ１との間に設けられた第１内側絶縁膜（第１ピラー部内側絶縁膜４２ｐａ）と、第１記憶層と複数の第１電極膜６１ａとの間に設けられた第１外側絶縁膜（第１ピラー部外側絶縁膜４３ｐａ）と、を含む。

第１半導体ピラーＳＰ１は第１配線ＬＬ１と電気的に接続される。そして、第１メモリセルアレイ部ＭＡ１に含まれる複数のメモリセルは、複数の第１電極膜６１ａのそれぞれと第１半導体ピラーＳＰ１とが交差する部分に設けられる。

さらに、第１メモリセルアレイ部ＭＡ１は、Ｘ軸方向に沿って第１積層構造体ＭＬ１と並置され、Ｚ軸方向に沿って積層された複数の第２電極膜６１ａと、複数の第２電極膜６１ａの間に設けられた第２電極間絶縁膜６２ｂと、を含む第２積層構造体ＭＬ２と、第２積層構造体ＭＬ２をＺ軸方向に沿って貫通する第２半導体ピラーＳＰ２と、第２半導体ピラーＳＰ２と複数の第２電極膜６１ｂとの間に設けられた第２記憶層（第２ピラー部記憶層４８ｐｂ）と、第２記憶層と第２半導体ピラーＳＰ２との間に設けられた第２内側絶縁膜（第２ピラー部内側絶縁膜４２ｐｂ）と、第２記憶層と複数の第２電極膜６１ｂとの間に設けられた第２外側絶縁膜（第２ピラー部外側絶縁膜４３ｐｂ）と、第１半導体ピラーＳＰ１の一端と第２半導体ピラーＳＰ２の一端とを電気的に接続する半導体接続部ＣＰと、をさらに含む。

第１メモリセルアレイ部ＭＡ１に含まれる複数のメモリセルは、複数の第２電極膜６１ｂのそれぞれと第２半導体ピラーＳＰ２とが交差する部分にさらに設けられている。

そして、配線層ＬＬ０は、第２半導体ピラーＳＰ２の一端とは反対側の他端と接続された第２半導体ピラー用配線（ソース線ＳＬ）をさらに含む。

第２配線ＬＬ２の少なくとも一部と基板ＳＵＢ０との距離は、第１配線ＬＬ１と基板ＳＵＢ０との距離、及び、第２半導体ピラー用配線（ソース線ＳＬ）と基板ＳＵＢ０との距離の少なくともいずれかと同じである。

図２（ａ）及び図２（ｂ）に表したように、第２配線ＬＬ２及び第４配線ＬＬ４は、第１配線ＬＬ１及び第３配線ＬＬ３と同層であるが、実施形態はこれに限らない。例えば、第２配線ＬＬ２及び第４配線ＬＬ４には、第１配線ＬＬ１及び第３配線ＬＬ３よりも上側または下側の導電層を用いても良い。例えば、第２配線ＬＬ２及び第４配線ＬＬ４には、第１配線ＬＬ１及び第３配線ＬＬ３に用いられる導電層と、ソース線ＳＬに用いられる導電層と、を用いても良い。

図８は、第１の実施形態に係る半導体記憶装置の一部の構成を例示するブロック図である。
すなわち、図８は、回路部ＣＵＡ（例えば第１回路部ＣＵ１及び第２回路部ＣＵ２など）の構成の１つの例を示している。

図８に表したように、回路部ＣＵＡは、センスアンプブロックＳＡＢを含む。センスアンプブロックＳＡＢは、センスアンプ回路ＳＡを含む。センスアンプブロックＳＡＢは、ラッチロジック回路ＹＢＯＸと、Ｌデータラッチ回路ＬＤＬと、Ｕデータラッチ回路ＵＤＬと、Ｑデータラッチ回路ＱＤＬと、Ｘデータラッチ回路ＸＤＬと、セレクトスイッチ回路ＹＣＯＭと、をさらに含む。

例えば１２８本のビット線ＢＬのそれぞれが、センスアンプ回路ＳＡに接続される。センスアンプ回路ＳＡは、ラッチロジック回路ＹＢＯＸ、Ｌデータラッチ回路ＬＤＬ、Ｕデータラッチ回路ＵＤＬ、Ｑデータラッチ回路ＱＤＬ及びＸデータラッチ回路ＸＤＬを介してセレクトスイッチ回路ＹＣＯＭに接続される。これらの接続は、配線ＤＢＵＳＬ、配線ＤＢＵＳＲ、配線ＸＢＵＳＬ及び配線ＸＢＵＳＲにより行われる。

セレクトスイッチ回路ＹＣＯＭが、入力バスＩＢＵＳ及び出力バスＯＢＵＳに接続される。

第１配線ＬＬ１及び第３配線ＬＬ３がビット線ＢＬに対応する。すなわち、第１配線ＬＬ１及び第３配線ＬＬ３がセンスアンプ回路ＳＡに接続される。第２配線ＬＬ２及び第４配線ＬＬ４が、入力バスＩＢＵＳ及び出力バスＯＢＵＳとして用いられる。

入力バスＩＢＵＳ及び出力バスＯＢＵＳは、入出力制御部ＴＢＤＲに接続される。入出力制御部ＴＢＤＲは、入出力配線ＹＩＯを介して、データフリップフロップ回路ＤＦＦに接続される。データフリップフロップ回路ＤＦＦは、入力レシーバＩＲ及び出力ドライバＯＤに接続される。入力レシーバＩＲ及び出力ドライバＯＤは、入出力端子ＩＯに接続される。

なお、上記は一例であり、回路部ＣＵＡ（例えば第１回路部ＣＵ１及び第２回路部ＣＵ２など）の構成は任意である。

図９は、第１の実施形態に係る半導体記憶装置の一部の構成を例示するブロック図である。
すなわち、図９は、センスアンプ回路ＳＡの構成の１つの例を示している。
図９に表したように、センスアンプ回路ＳＡは、第１〜第１８ＭＯＳトランジスタＴ１〜Ｔ１８と、キャパシタＣＡＰと、を含む。

第１ＭＯＳトランジスタＴ１の一端にビット線信号ＢＬＩが入力される。第１ＭＯＳトランジスタＴ１のゲートには、ＢＬクランプ信号ＢＬＣが入力される。第１ＭＯＳトランジスタの他端に第２〜第５ＭＯＳトランジスタＴ２〜Ｔ５の一端が接続される。第１ＭＯＳトランジスタＴ１の他端の電位は、信号ＣＯＭ２を含む。

第２ＭＯＳトランジスタＴ２のゲートには信号ＬＡＴが入力される。第２ＭＯＳトランジスタＴ２の他端と、第３ＭＯＳトランジスタＴ３の他端は、電位ＳＲＣＧＮＤに設定される。

第３ＭＯＳトランジスタＴ３のゲートには、信号ＩＮＶが入力される。

第４ＭＯＳトランジスタＴ４のゲートには、信号ＩＮＶが入力される。第４ＭＯＳトランジスタＴ４の他端は、第６ＭＯＳトランジスタＴ６の一端と接続される。

第６ＭＯＳトランジスタＴ６のゲートには、信号ＢＬＸが入力される。第６ＭＯＳトランジスタＴ６の他端は、電位ＶＤＤに設定される。

第５ＭＯＳトランジスタＴ５のゲートには、信号ＬＡＴが入力される。第５ＭＯＳトランジスタＴ５の他端は、第７ＭＯＳトランジスタＴ７の一端と接続される。

第７ＭＯＳトランジスタＴ７のゲートには、信号ＸＸＬが入力される。第７ＭＯＳトランジスタＴ７の他端は、第８ＭＯＳトランジスタＴ８の一端と接続される。

第８ＭＯＳトランジスタＴ８のゲートには、信号ＨＬＬが入力される。第８ＭＯＳトランジスタＴ８の他端は、電位ＶＤＤに設定される。

第４ＭＯＳトランジスタＴ４の他端、第５ＭＯＳトランジスタＴ５の他端、第６ＭＯＳトランジスタＴ６の一端、及び、第７ＭＯＳトランジスタＴ７の一端は、互いに接続されている。この接続点の電位は、信号ＣＯＭ１を含む。この接続点は、第９ＭＯＳトランジスタＴ９の一端と接続される。

第９ＭＯＳトランジスタＴ９のゲートには、信号ＳＥＴが入力される。第９ＭＯＳトランジスタＴ９の他端は、第１０ＭＯＳトランジスタＴ１０の一端と接続される。

第１０ＭＯＳトランジスタＴ１０のゲートには、信号ＲＳＴ＿ＮＣＯが入力される。第１０ＭＯＳトランジスタＴ１０の他端は、第１１ＭＯＳトランジスタＴ１１の一端と接続される。

第１１ＭＯＳトランジスタＴ１１のゲートは、第７ＭＯＳトランジスタＴ７の他端及び第８ＭＯＳトランジスタＴ８の一端と接続される。第７ＭＯＳトランジスタＴ７の他端及び第８ＭＯＳトランジスタＴ８の一端の接続点と、第１１ＭＯＳトランジスタＴ１１のゲートと、に、キャパシタＣＡＰの一端が接続される。キャパシタＣＡＰの他端には、信号ＣＬＫが入力される。

第１１ＭＯＳトランジスタＴ１１の他端は、第１２ＭＯＳトランジスタＴ１２の一端と接続される。第１２ＭＯＳトランジスタＴ１２のゲートには、信号ＳＴＢｎが入力される。第１１ＭＯＳトランジスタＴ１１及び第１２ＭＯＳトランジスタＴ１２のベースは、電位ＶＤＤに設定される。

第１０ＭＯＳトランジスタＴ１０の他端と第１１ＭＯＳトランジスタＴ１１の一端との接続点は、第１４ＭＯＳトランジスタＴ１４の一端及び第１５ＭＯＳトランジスタＴ１５の一端と接続される。

第１４ＭＯＳトランジスタＴ１４のゲートには、信号ＳＴＢｎが入力される。第１４ＭＯＳトランジスタＴ１４の他端は、第１３ＭＯＳトランジスタＴ１３の一端と接続される。

第１３ＭＯＳトランジスタの他端は、低電位に設定される。

第１５ＭＯＳトランジスタの他端は、第１６ＭＯＳトランジスタＴ１６の一端と接続される。

第１６ＭＯＳトランジスタのゲートには、信号ＲＳＴ＿ＰＣＯが入力される。第１５ＭＯＳトランジスタＴ１５及び第１６ＭＯＳトランジスタＴ１６のベースは、電位ＶＤＤに設定される。

第１０ＭＯＳトランジスタＴ１０の他端と第１１ＭＯＳトランジスタＴ１１の一端との接続点は、第１７ＭＯＳトランジスタＴ１７のゲート及び第１８ＭＯＳトランジスタＴ１８のゲートと接続される。

第１７ＭＯＳトランジスタＴ１７の一端は、第１８ＭＯＳトランジスタＴ１８の一端と接続される。第１７ＭＯＳトランジスタＴ１７の他端は、低電位に設定される。

第１８ＭＯＳトランジスタＴ１８の他端及びベースは、電位ＶＤＤに設定される。

第１７ＭＯＳトランジスタＴ１７の一端と、第１８ＭＯＳトランジスタＴ１８の一端と、の接続点は、第１３ＭＯＳトランジスタＴ１３のゲート、及び、第１５ＭＯＳトランジスタＴ１５のゲートと接続される。第１７ＭＯＳトランジスタＴ１７の一端、第１８ＭＯＳトランジスタＴ１８の一端、第１３ＭＯＳトランジスタＴ１３のゲート、及び、第１５ＭＯＳトランジスタＴ１５のゲートには、信号ＬＡＴが入力される。

第９ＭＯＳトランジスタＴ９の他端、及び、第１０ＭＯＳトランジスタＴ１０の一端は、端子ＢＵＳに接続される。端子ＢＵＳにセンスアンプ回路ＳＡの出力が提供される。

なお、上記は一例であり、センスアンプ回路ＳＡの構成は任意である。

図１０は、参考例の半導体記憶装置の構成を例示する模式的断面図である。
図１０においては、図を見易くするために、導電部分が図示され、絶縁部分は省略されている。
図１０に表したように、参考例の半導体記憶装置３１９においても、基板ＳＵＢ０と、回路層ＣＵ０と、メモリ層ＭＡ０と、配線層ＬＬ０と、が設けられる。

但し、１つの配線（例えば第１配線ＬＬ１）に、１つのコンタクト配線（第１コンタクト配線ＣＥ９ａ）が設けられる。この第１コンタクト配線ＣＥ９ａは、第１配線ＬＬ１のＸ軸方向における端に設けられる。第１コンタクト配線ＣＥ９ａは、回路部ＣＵ９の第１アレイ下配線層１９０ａと接続される。そして回路部ＣＵ９に含まれる第２アレイ下配線層１９０ｂが、回路部ＣＵ９と外部回路とを接続するＩＯＢＵＳとして用いられる。

図１１は、参考例の半導体記憶装置の構成を例示するブロック図である。
図１１に表したように、第１配線ＬＬ１（例えばビット線ＢＬ＜ｋ＞）がＸ軸方向に沿って延在する。第３配線ＬＬ３（例えばビット線ＢＬ＜ｌ＋１＞）がＸ軸方向に沿って延在する。第１配線ＬＬ１及び第３配線ＬＬ３の下に、メモリセルアレイ部ＭＡＡが設けられる。

第１配線ＬＬ１のＸ軸方向の一方の端に、第１コンタクト配線ＣＥ９ａが設けられる。第３配線ＬＬ３のＸ軸方向の他方の端に、第２コンタクト配線ＣＥ９ｂが設けられる。第１コンタクト配線ＣＥ９ａ及び第２コンタクト配線ＣＥ９ｂは、メモリセルアレイ部ＭＡＡの下の回路部ＣＵＡと接続される。回路部ＣＵＡの他端のそれぞれは、例えば、第２アレイ下配線層１９０ｂ及び第３アレイ下配線層１９０ｃと接続される。第２アレイ下配線層１９０ｂが、ＩＯＢＵＳ＜０＞として用いられ、第３アレイ下配線層１９０ｃが、ＩＯＢＵＳ＜１＞として用いられる。

ビット線ＢＬは、通常、最小のピッチで設けられる。このため、参考例においては、コンタクト配線（例えば第１コンタクト配線ＣＥ９ａ及び第２コンタクト配線ＣＥ９ｂ）のピッチは、この最小ピッチ、または、この最小ピッチの２倍に設定される。回路部ＣＵＡから外部回路への配線を、ビット線ＢＬどうしの間を通過させることは困難である。従って、参考例においては、回路部ＣＵＡから外部回路への配線には、メモリ層ＭＡ０よりも下側の導電層（例えば第２アレイ下配線層１９０ｂ及び第３アレイ下配線層１９０ｃなど）が用いられる。

このような構成を有する参考例の半導体記憶装置３１９においては、ＩＯＢＵＳとして、メモリ層ＭＡ０よりも下の回路層ＣＵ０に含まれる導電層が用いられる。このため、ＩＯＢＵＳの導電率が低い。このため、高速動作が困難である。

これに対し、実施形態に係る半導体記憶装置３１０においては、メモリ層ＭＡ０よりも上層の配線層ＬＬ０の導電層（例えば第２配線ＬＬ２及び第４配線ＬＬ４）を、ＩＯＢＵＳとして用いる。これにより、高速動作が可能な半導体記憶装置が提供できる。

（第２の実施の形態）
図１２は、第２の実施形態に係る半導体記憶装置の構成を例示するブロック図である。 本実施形態に係る半導体記憶装置３１１も、基板ＳＵＢ０と、配線層ＬＬ０と、メモリ層ＭＡ０と、回路層ＣＵ０と、第１コンタクト配線ＣＥ１と、第２コンタクト配線ＣＥ２と、を含む。また、半導体記憶装置３１１は、第３コンタクト配線ＣＥ３と、第４コンタクト配線ＣＥ４と、を含む。基板ＳＵＢ０、配線層ＬＬ０、メモリ層ＭＡ０及び回路層ＣＵ０の構成は、半導体記憶装置３１０と同様なので説明を省略する。

図１２に表したように、半導体記憶装置３１１においては、第１コンタクト配線ＣＥ１が第１配線ＬＬ１のＸ軸方向におけるほぼ中央に設けられている。そして、第３コンタクト配線ＣＥ３が第３配線ＬＬ３のＸ軸方向におけるほぼ中央に設けられている。

すなわち、第１メモリセルアレイ部ＭＡ１のＸ軸方向に沿った長さは、第２メモリセルアレイ部ＭＡ２のＸ軸方向に沿った長さと実質的に同じである。第１メモリセルアレイ部ＭＡ１のＸ軸方向に沿った長さは、例えば、第２メモリセルアレイ部ＭＡ２のＸ軸方向に沿った長さの９５％以上１０５％以下である。

第３メモリセルアレイ部ＭＡ３のＸ軸方向に沿った長さは、第４メモリセルアレイ部ＭＡ４のＸ軸方向に沿った長さと実質的に同じである。第３メモリセルアレイ部ＭＡ３のＸ軸方向に沿った長さは、例えば、第４メモリセルアレイ部ＭＡ４のＸ軸方向に沿った長さの９５％以上１０５％以下である。

このように、第１コンタクト配線ＣＥ１を第１配線ＬＬ１のほぼ中央に設け、第３コンタクト配線ＣＥ３を第３配線ＬＬ３のほぼ中央に設けることで、チップ面積を縮小できる。

すなわち、実施形態に係る半導体記憶装置３１０及び３１１においては、コンタクト配線をメモリセルアレイ部ＭＡＡの領域の中に設けるため、アレイの周期性が崩れる。すなわち、アレイの周期性が崩れたダミーセル領域が設けられる。

第１の実施形態に係る半導体記憶装置３１０においては、第１コンタクト配線ＣＥ１が第１配線ＬＬ１のほぼ中央でなく、第３コンタクト配線ＣＥ３が第３配線ＬＬ３のほぼ中央でないため、ダミーセル領域が６箇所となる。

これに対して、第２の実施形態に係る半導体記憶装置３１１においては、第１コンタクト配線ＣＥ１を第１配線ＬＬ１のほぼ中央に設け、第３コンタクト配線ＣＥ３を第３配線ＬＬ３のほぼ中央に設けることで、ダミーセル領域が４箇所に縮減できる。これにより、チップ面積を縮小でき、より望ましい。

なお、半導体記憶装置３１１においても、メモリ層ＭＡ０よりも上層の配線層ＬＬ０の導電層が、ＩＯＢＵＳとして用いられる。これにより、高速動作が可能な半導体記憶装置が提供できる。

（第３の実施の形態）
図１３は、第３の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。
すなわち、図１３は、メモリセルアレイ部ＭＡＡ（例えば第１〜第４メモリセルアレイ部ＭＡ１〜ＭＡ４など）の一部の構成を例示している。
図１３に表したように、本実施形態に係る半導体記憶装置３１２においては、例えばＸ軸方向に延在するビット線ＢＬと、Ｙ軸方向に延在するワード線ＷＬと、設けられる。

ビット線ＢＬとワード線ＷＬとの間に抵抗変化層ＲＣＬが設けられる。抵抗変化層ＲＣＬにおいては、印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する。
すなわち、半導体記憶装置３１２は、クロスポイント型の抵抗変化メモリである。

例えば、第１層ＳＢ１として、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３、並びに、ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３が設けられる。これらの間に抵抗変化層ＲＣＬが設けられる。
第２層ＳＢ２として、ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３、並びに、ビット線ＢＬ２１、ＢＬ２２及びＢＬ２３が設けられる。これらの間に抵抗変化層ＲＣＬが設けられる。
第３層ＳＢ３として、ビット線ＢＬ２１、ＢＬ２２及びＢＬ２３、並びに、ワード線ＷＬ２１、ＷＬ２２及びＷＬ２３が設けられる。これらの間に抵抗変化層ＲＣＬが設けられる。
第４層ＳＢ４として、ワード線ＷＬ２１、ＷＬ２２及びＷＬ２３、並びに、ビット線ＢＬ３１、ＢＬ３２及びＢＬ３３が設けられる。これらの間に抵抗変化層ＲＣＬが設けられる。
このように、Ｚ軸方向に沿って隣り合う層において、ビット線ＢＬまたはワード線ＷＬが共有されている。

半導体記憶装置３１２においては、第１メモリセルアレイ部ＭＡ１に含まれる複数のメモリセル、及び、第２メモリセルアレイ部ＭＡ２に含まれる複数のメモリセルは、印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する抵抗変化層ＲＣＬを含む。メモリセルは、Ｚ軸方向に沿って積層されている。

本実施形態に係る半導体記憶装置３１２においては、第１配線ＬＬ１が例えばビット線ＢＬ１１に接続される。第３配線ＬＬ３が、例えばビット線ＢＬ１２に接続される。

そして、第１配線ＬＬ１は、第１コンタクト配線ＣＥ１によって第１回路部ＣＵ１に接続される。第３配線ＬＬ３は、第３コンタクト配線ＣＥ３によって第２回路部ＣＵ２に接続される。第１回路部ＣＵ１は、第２コンタクト配線ＣＥ２によって、配線層ＬＬ０の第２配線ＬＬ２に接続される。第２回路部ＣＵ２は、第４コンタクト配線ＣＥ４によって、配線層ＬＬ０の第４配線ＬＬ４に接続される。

半導体記憶装置３１２においても、メモリ層ＭＡ０よりも上層の配線層ＬＬ０の導電層が、ＩＯＢＵＳとして用いられる。これにより、高速動作が可能な半導体記憶装置が提供できる。

このように、実施形態に係る半導体記憶装置においては、ワード線ＷＬとビット線ＢＬとが交点する位置に対応してメモリセルが設けられる。メモリセルを含むメモリセルアレイ部ＭＡＡは、基板ＳＵＢ０の上方に設けられる。ビット線ＢＬは、メモリセルアレイ部ＭＡＡの上方に設けられる。メモリセルアレイ部ＭＡＡの下に、メモリセルのデータを読み書きするセンスアンプ回路ＳＡを含む回路部ＣＵＡが設けられる。

ビット線ＢＬ（第１配線ＬＬ１）は、Ｚ軸方向に延在する第１コンタクト配線ＣＥ１により、第１回路部ＣＵ１と接続される。第１回路部ＣＵ１の他端は、Ｚ軸方向に延在する第２コンタクト配線ＣＥ２により、第２配線ＬＬ２に接続される。第２配線ＬＬ２は、外部回路と接続される。センスアンプ回路ＳＡと外部回路とを接続する配線として、上層の配線層ＬＬ０の導電層が用いられる。すなわち、高抵抗な回路層ＣＵ０の導電層を使用しない。これにより、外部回路との間における動作の高速化が可能となる。
実施形態によれば、高速動作が可能な半導体記憶装置が提供される。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる基板、配線層、メモリ層、回路層、回路部、メモリセルアレイ部、メモリセル、配線、コンタクト配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

１１ａ…主面、 １３、１５、１５ａ…層間絶縁膜、 ４２…内側絶縁膜、 ４２ｃ…接続部内側絶縁膜、 ４２ｐａ、４２ｐｂ…第１、第２ピラー部内側絶縁膜、 ４３…外側絶縁膜、 ４３ｃ…接続部外側絶縁膜、 ４３ｐａ、４３ｐｂ…第１、第２ピラー部外側絶縁膜、 ４８…記憶層、 ４８ｃ…接続部記憶層、 ４８ｐａ、４８ｐｂ…第１、第２ピラー部記憶層、 ６１…電極膜、 ６１ａ、６１ｂ…第１、第２電極膜、 ６２…電極間絶縁膜、 ６２ａ、６２ｂ…第１、第２電極間絶縁膜、 １６０ａ〜１６０ｄ…第１〜第４ゲート、 １７１ａ、１７２ａ、１７１ｂ、１７２ｂ、１７１ｃ、１７２ｃ、１７１ｄ、１７２ｄ…第１〜第８拡散層、 １８０ａ〜１８０ｄ…第１〜第４コンタクト、 １９０ａ〜１９０ｄ…第１〜第４アレイ下配線層、 ２１０＜０＞、２１０＜１＞…回路、 ２２０…ＩＯバッファ、 ２３０…パッド、 ３１０、３１１、３１２、３１９…半導体記憶装置、 ＢＧ…接続部導電層、 ＢＧＳ…バックゲート制御信号、 ＢＬ、ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ２１、ＢＬ２２、ＢＬ２３、ＢＬ３１、ＢＬ３２、ＢＬ３３…ビット線、 ＢＬＣ…ＢＬクランプ信号、 ＢＬＩ…ビット線信号、 ＢＬＸ…信号、 ＢＵＳ…端子、 ＣＡＰ…キャパシタ、 ＣＥ１〜ＣＥ４…第１〜第４コンタクト配線、 ＣＥ９ａ、ＣＥ９ｂ…第１、第２コンタクト配線、 ＣＧ…ゲート制御信号、 ＣＬＫ、ＣＯＭ１、ＣＯＭ２…信号、 ＣＰ…半導体接続部、 ＣＰ１、ＣＰ２…第１、第２半導体接続部、 ＣＵ０…回路層、 ＣＵ１、ＣＵ２…第１、第２回路部、 ＣＵ９、ＣＵＡ…回路部、 ＤＢＵＳＬ、ＤＢＵＳＲ…配線、 ＤＦＦ…データフリップフロップ回路、 ＨＬＬ…信号、 ＩＢＵＳ…入力バス、 ＩＬ…絶縁層、 ＩＮＶ…信号、 ＩＯ…入出力端子、 ＩＲ…入力レシーバ、 ＬＡＴ…信号、 ＬＤＬ…Ｌデータラッチ回路 ＬＬ０…配線層、 ＬＬ１〜ＬＬ４…第１〜第４配線、 ＭＡ０…メモリ層、 ＭＡ１〜ＭＡ４…第１〜第４メモリセルアレイ部、 ＭＡＡ…メモリセルアレイ部、 ＭＡＣ…メモリセル、 ＭＡＣ１〜ＭＡＣ４…第１〜第４メモリセル、 ＭＬ…積層構造体、 ＭＬ１、ＭＬ２…第１、第２積層構造体、 ＯＢＵＳ…出力バス、 ＯＤ…出力ドライバ、 ＱＤＬ…Ｑデータラッチ回路、 ＲＣＬ…抵抗変化層、 ＲＳＴ＿ＮＣＯ、ＳＲＴ＿ＰＣＯ…信号、 ＳＡ…センスアンプ回路、 ＳＡＢ…センスアンプブロック、 ＳＢ１〜ＳＢ４…第１〜第４層、 ＳＥＴ…信号、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＤ…ストリング選択信号、 ＳＧＴ１、ＳＧＴ２…第１、第２選択ゲートトランジスタ、 ＳＬ…ソース線、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、 ＳＲＣＧＮＤ…電位、 ＳＴＢｎ…信号、 ＳＵＢ０…基板、 Ｔ１〜Ｔ１８…第１〜第１８ＭＯＳトランジスタ、 ＴＢＤＲ…入出力制御部、 ＴＨ…貫通ホール、 ＴＲ１〜ＴＲ４…第１〜第４トランジスタ、 ＵＤＲ…Ｕデータラッチ回路、 Ｖ１、Ｖ２…ビア、 ＶＤＤ…電位、 ＷＬ、ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３…ワード線、 ＸＢＵＳＬ、ＸＢＵＳＲ…配線、 ＸＤＬ…Ｘデータラッチ回路、 ＸＸＬ…信号、 ＹＢＯＸ…ラッチロジック回路、 ＹＣＯＭ…セレクトスイッチ回路、 ＹＩＯ…入出力配線、 ｅ１〜ｅ４…第１〜第４端

Claims (5)

1. 基板と、
   前記基板の主面の上に設けられ、
   前記主面に対して平行な第１方向に沿って延在する第１配線と、
   第２配線と、
   を含む配線層と
   前記基板と前記配線層との間に設けられ、
   前記第１配線と電気的に接続された複数のメモリセルを含む第１メモリセルアレイ部と、
   前記第１メモリセルアレイ部と前記第１方向に沿って並置され、前記第１配線と電気的に接続された複数のメモリセルを含む第２メモリセルアレイ部と、
   を含むメモリ層と、
   前記メモリ層と前記基板との間に設けられ、第１回路部を含む回路層と、
   前記第１メモリセルアレイ部と前記第２メモリセルアレイ部との間において、前記基板から前記配線層に向かう第２方向に沿って延在し、前記第１回路部の第１端と前記第１配線とを電気的に接続する第１コンタクト配線と、
   前記第１メモリセルアレイ部の前記第１コンタクト配線とは反対の側において前記第２方向に沿って延在し、前記第１回路部の前記第１端とは異なる第２端と前記第２配線とを電気的に接続する第２コンタクト配線と、
   を備えたことを特徴とする不揮発性記憶装置。
2. 第３コンタクト配線と、
   第４コンタクト配線と、
   をさらに備え、
   前記配線層は、
   前記第１方向に沿って延在する第３配線と、
   第４配線と、
   をさらに含み、
   前記メモリ層は、
   少なくとも一部が前記第１方向及び前記第２方向に対して垂直な第３方向に沿って前記第１メモリセルアレイ部と並置され、前記第３配線と電気的に接続された複数のメモリセルを含む第３メモリセルアレイ部と、
   少なくとも一部が前記第３メモリセルアレイ部と前記第１方向に沿って並置され、前記第２メモリセルアレイ部と前記第３方向に沿って並置され、前記第３配線と電気的に接続された複数のメモリセルを含む第４メモリセルアレイ部と、
   をさらに含み、
   前記回路層は、第２回路部をさらに含み、
   前記第３コンタクト配線は、前記第３メモリセルアレイ部と前記第４メモリセルアレイ部との間において、前記第２方向に沿って延在し、前記第２回路部の第３端と前記第３配線とを電気的に接続し、
   前記第４コンタクト配線は、前記第４メモリセルアレイ部の前記第３コンタクト配線とは反対の側において前記第２方向に沿って延在し、前記第２回路部の前記第３端とは異なる第４端と前記第４配線とを電気的に接続し、
   前記第１コンタクト配線の前記第１方向に沿う位置、及び、前記第３コンタクト配線の前記第１方向に沿う位置は、前記第２コンタクト配線の前記第１方向に沿う位置と、前記第４コンタクト配線の前記第１方向に沿う位置と、の間に配置されることを特徴とする請求項１記載の不揮発性記憶装置。
3. 第３コンタクト配線と、
   第４コンタクト配線と、
   をさらに備え、
   前記配線層は、
   前記第１方向に沿って延在する第３配線と、
   第４配線と、
   をさらに含み、
   前記メモリ層は、
   少なくとも一部が前記第１方向及び前記第２方向に対して垂直な第３方向に沿って前記第１メモリセルアレイ部と並置され、前記第３配線と電気的に接続された複数のメモリセルを含む第３メモリセルアレイ部と、
   少なくとも一部が前記第３メモリセルアレイ部と前記第１方向に沿って並置され、前記第２メモリセルアレイ部と前記第３方向に沿って並置され、前記第３配線と電気的に接続された複数のメモリセルを含む第４メモリセルアレイ部と、
   をさらに含み、
   前記回路層は、第２回路部をさらに含み、
   前記第３コンタクト配線は、前記第３メモリセルアレイ部と前記第４メモリセルアレイ部との間において、前記第２方向に沿って延在し、前記第２回路部の第３端と前記第３配線とを電気的に接続し、
   前記第４コンタクト配線は、前記第４メモリセルアレイ部の前記第３コンタクト配線とは反対の側において前記第２方向に沿って延在し、前記第２回路部の前記第３端とは異なる第４端と前記第４配線とを電気的に接続し、
   前記第１メモリセルアレイ部の前記第１方向に沿った長さは、前記第２メモリセルアレイ部の前記第１方向に沿った長さと同じであり、
   前記第３メモリセルアレイ部の前記第１方向に沿った長さは、前記第４メモリセルアレイ部の前記第１方向に沿った長さと同じであることを特徴とする請求項１記載の不揮発性記憶装置。
4. 前記回路層に含まれる金属材料の導電率は、前記配線層に含まれる金属材料の導電率よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
5. 前記第１メモリセルアレイ部は、
   前記第２方向に沿って積層された複数の電極膜と、前記複数の電極膜の間に設けられた電極間絶縁膜と、を含む積層構造体と、
   前記複数の電極膜の前記第２方向に沿う側面に対向する半導体層と、
   前記半導体層と前記複数の電極膜との間に設けられた記憶層と、
   前記記憶層と前記半導体層との間に設けられた第１絶縁膜と、
   前記記憶層と前記複数の電極膜との間に設けられた第２絶縁膜と、
   を含み、
   前記半導体層は前記第１配線と電気的に接続され、
   前記第１メモリセルアレイ部に含まれる前記複数のメモリセルは、前記複数の電極膜のそれぞれと前記半導体層とが対向する部分に設けられていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。

Images