JP2011014666A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】容易なプロセスで導電層のコンタクト構造を形成できる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基体１０のメモリセル領域５上に交互に積層された導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとを有する積層体と、基体１０のコンタクト領域６上に上記積層体の厚さと同等以上の高さで設けられ、各導電層ＷＬ１〜ＷＬ８の一層分の厚さよりも広い間隔を隔てて対向する壁部３１〜３５と、各壁部３１〜３５間に介在して設けられ各壁部３１〜３５間の開放端を通じてメモリセル領域５の積層体の各導電層ＷＬ１〜ＷＬ８と接続されたコンタクト層４１〜４４と、各コンタクト層４１〜４４上に設けられ各コンタクト層４１〜４４と接続されたコンタクト電極６１〜６４とを有する。
【選択図】図６

Description

本発明は、半導体装置及びその製造方法に関する。
メモリデバイスにおけるワード電極もしくはコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層構造に貫通ホール（メモリホール）を形成し、そのホールの内壁に電荷蓄積層を形成した後、ホール内にシリコンを柱状に埋め込むことでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
また、特許文献１には、各導電層の端部を階段状に形成し、その階段状部分で、各導電層と上層配線とを接続することが開示されている。この構造では、各導電層と上層配線とを接続する各コンタクトホールは、対応する導電層の深さ位置に応じて深さが異なり、各コンタクトホールを同時に一括形成する場合には、各コンタクトホールのエッチング量制御などプロセス制御性の困難化が懸念される。
特開２００７−２６６１４３号公報
本発明は、容易なプロセスで導電層のコンタクト構造を形成できる半導体装置及びその製造方法を提供する。
本発明の一態様によれば、基体と、前記基体上に交互に積層された導電層と絶縁層とを有する積層体と、前記基体上に前記積層体の厚さと同等以上の高さで設けられ、前記導電層の一層分の厚さよりも広い間隔を隔てて対向するｎ（ｎは自然数）対の壁部と、前記壁部間に介在して設けられ、前記壁部間の開放端を通じて前記積層体の前記導電層と接続されたコンタクト層と、前記コンタクト層上に設けられ、前記コンタクト層と接続されたコンタクト電極と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、基体上に、所定の間隔を隔てて対向するｎ（ｎは自然数）対の壁部を設ける工程と、前記壁部が設けられた領域を含む前記基体上にｎ層の導電層とｎ層の絶縁層とを交互に積層し、前記基体上の前記壁部が設けられた領域外に前記導電層と前記絶縁層とが交互に積層された積層体を形成すると共に、前記壁部が設けられた領域で前記導電層と前記絶縁層とを前記壁部を覆うように形成する工程と、前記壁部上の前記導電層及び前記絶縁層を除去して、前記ｎ対の壁部間にそれぞれ対応するように埋められた前記ｎ層の導電層を露出させる工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、容易なプロセスで導電層のコンタクト構造を形成できる半導体装置及びその製造方法が提供される。
本発明の実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図。 同メモリセルアレイにおける要部の拡大断面図。 同メモリセルアレイの導電層のコンタクト構造の形成方法を示す模式断面図。 図３に続く工程を示す模式断面図。 図４に続く工程を示す模式断面図。 図５に続く工程を示す模式断面図。 図５（ａ）に示すコンタクト領域の平面図。 本発明の実施形態におけるコンタクト構造の他の形成方法を示す模式断面図。 図８に続く工程を示す模式断面図。 本発明の実施形態におけるコンタクト構造の平面パターンを示す平面図。 本発明の実施形態におけるコンタクト構造の他の平面パターンを示す平面図。
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
本発明の実施形態に係る半導体装置は、複数のメモリセルが３次元配列されたメモリセルアレイを有する。図１は、そのメモリセルアレイの構成を例示する模式斜視図である。
図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１１の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向、すなわち複数の導電層ＷＬ１〜ＷＬ４の積層方向をＺ方向とする。
基板（例えばシリコン基板）１１上にはソース層１２が設けられている。ソース層１２上には、絶縁層を介してソース側選択ゲート（もしくは下部選択ゲート）ＳＧＳが設けられている。ソース層１２、ソース側選択ゲートＳＧＳは、不純物が添加され導電性を有するシリコン層である。
ソース側選択ゲートＳＧＳ上には絶縁層が設けられ、その絶縁層上には、複数の導電層ＷＬと複数の絶縁層とが交互に積層された積層体が設けられている。導電層ＷＬの層数は任意であり、図１には例えば４層の場合を例示する。導電層ＷＬは、不純物が添加され導電性を有するシリコン層である。
最上層の導電層ＷＬ上には絶縁層が設けられ、その絶縁層上にはドレイン側選択ゲート（もしくは上部選択ゲート）ＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは不純物が添加され導電性を有するシリコン層である。
導電層ＷＬ、ソース側選択ゲートＳＧＳおよびソース層１２は、ＸＹ平面に対して略平行な板状の層として形成されている。ドレイン側選択ゲートＳＧＤは、Ｘ方向に延びる複数本の配線状の導電部材となっている。
基板１１上の前述した積層体にはＺ方向に延びる複数本のメモリホールが形成され、それらメモリホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。各メモリホールの内部には、柱状の半導体層としてシリコンピラー１９が埋め込まれている。シリコンピラー１９は、ドレイン側選択ゲートＳＧＤ、導電層ＷＬおよびソース側選択ゲートＳＧＳを貫通している。シリコンピラー１９の形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。シリコンピラー１９の下端はソース層１２に接続されている。
ドレイン側選択ゲートＳＧＤ上には絶縁層が設けられ、その絶縁層上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー１９の直上域を通過するように配列されており、シリコンピラー１９の上端に接続されている。
１本のシリコンピラー１９の周囲には、導電層ＷＬの層数と同数のメモリセルがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
図２は、メモリセルが形成された部分の拡大断面図を示す。
各導電層ＷＬの層間には、例えばシリコン酸化物を含む絶縁層１７が設けられている。これら導電層ＷＬと絶縁層１７との積層体に形成されたメモリホールＭＨの内周壁には、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。
絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンピラー１９が設けられ、第２の絶縁膜２３はシリコンピラー１９に接している。第１の絶縁膜２１は導電層ＷＬ１〜ＷＬ４に接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。
導電層ＷＬと絶縁層１７との積層体に設けられたシリコンピラー１９はチャネルとして機能し、各導電層ＷＬはコントロールゲートとして機能し、電荷蓄積層２２はシリコンピラー１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー１９と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンピラー１９から電荷が注入される際、または電荷蓄積層２２に蓄積された電荷がシリコンピラー１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
再び図１を参照すると、ソース側選択ゲートＳＧＳ及びその上下の絶縁層からなる積層体に形成されたホールの内周壁には、図示しないゲート絶縁膜が筒状に形成され、この内側にシリコンピラー１９が埋め込まれている。これにより、その積層体内には、シリコンピラー１９をチャネルとし、その周囲のソース側選択ゲートＳＧＳをゲート電極としたソース側選択トランジスタＳＴＳが設けられている。
ドレイン側選択ゲートＳＧＤ及びその上下の絶縁層からなる積層体に形成されたホールの内周壁には、図示しないゲート絶縁膜が筒状に形成され、この内側にシリコンピラー１９が埋め込まれている。これにより、その積層体内には、シリコンピラー１９をチャネルとし、その周囲のドレイン側選択ゲートＳＧＤをゲート電極としたドレイン側選択トランジスタＳＴＤが設けられている。
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンピラー１９の上端部に電位を与えるドライバ回路、ソース層１２を介してシリコンピラー１９の下端部に電位を与えるドライバ回路、ドレイン側選択ゲートＳＧＤに電位を与えるドライバ回路、ソース側選択ゲートＳＧＳに電位を与えるドライバ回路、各導電層ＷＬに電位を与えるドライバ回路などを含む。
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、ドレイン側選択ゲートＳＧＤを選択してドレイン側選択トランジスタＳＴＤを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、導電層ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンピラー１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
各導電層ＷＬは、コンタクト層を介して、それぞれ対応するワード線と接続されている。図６（ｂ）は、コンタクト層が設けられたコンタクト領域６の断面図を示す。また、図７は、図６（ｂ）においてストッパー膜４０、層間絶縁膜５０及びコンタクト電極６１〜６４を除いた状態の平面図を示す。
図１における基板１１、ソース層１２、ソース側選択トランジスタＳＴＳを含む構造を、図６（ｂ）では基体１０として表している。また、メモリセル領域５には、例えば８層の導電層ＷＬ１〜ＷＬ８と８層の絶縁層１７ａ〜１７ｈを設けている。
コンタクト領域６の基体１０上には、所定間隔を隔てて対向するｎ対の壁部３１〜３５が設けられている。ｎは、メモリセル領域５に積層される導電層ＷＬ１〜ＷＬ８の層数と同じ数を表す。すなわち、コンタクト領域６には８対の壁部が設けられる。図６（ｂ）及び図７には、５つの壁部３１〜３５（４対の壁部）のみを図示している。
各壁部３１〜３５は、例えばシリコン酸化物などの絶縁物である。基体１０表面を基準にした各壁部３１〜３５の高さは、メモリセル領域５に積層される導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとの積層体の厚さと略同じかそれ以上である。
メモリセル領域５に積層される各導電層ＷＬ１〜ＷＬ８の膜厚は略同じである。また、メモリセル領域５に積層される各絶縁層１７ａ〜１７ｈの膜厚も略同じである。図７に示すように、各壁部３１〜３５は略平行に対向している。各壁部３１〜３５の対向面間の間隔は異なる。壁部３１と壁部３２との間の間隔が最も狭く、また、その壁部３１と壁部３２との間の間隔は、メモリセル領域５に設けられる導電層ＷＬ１〜ＷＬ８の一層分の膜厚よりも広い。
壁部３１と壁部３２との間には、コンタクト層４１が設けられている。コンタクト層４１は壁部３１、３２の高さ方向に延びる柱状に設けられている。コンタクト層４１は、後述するように、メモリセル領域５における最下層の導電層ＷＬ１を形成するときに同材料で同時に形成される。
壁部３１と壁部３２との間の両端（図７において上下方向の両端）は、導電層ＷＬ１〜ＷＬ８が設けられる前の状態で閉塞されず開放端となっている。その開放端を通じて、コンタクト層４１はメモリセル領域５の最下層の導電層ＷＬ１と電気的に接続されている。なお、他の対向壁部間の両端も開放端となっている。
壁部３１と壁部３２との間の間隔よりも広い間隔を有する壁部３２と壁部３３との間には、導電層ＷＬ１、絶縁層１７ａおよびコンタクト層４２が設けられている。それら壁部３２、３３における対向面に導電層ＷＬ１が設けられ、その内側に絶縁層１７ａが設けられ、その内側にコンタクト層４２が設けられている。コンタクト層４２は、壁部３２、３３の高さ方向に延びる柱状に設けられている。コンタクト層４２は、メモリセル領域５における下から２層目の導電層ＷＬ２を形成するときに同材料で同時に形成され、壁部３２、３３間の開放端を通じて導電層ＷＬ２と電気的に接続されている。
壁部３２と壁部３３との間の間隔よりもさらに広い間隔を有する壁部３３と壁部３４との間には、導電層ＷＬ１、絶縁層１７ａ、導電層ＷＬ２、絶縁層１７ｂおよびコンタクト層４３が設けられている。それら壁部３３、３４における対向面に導電層ＷＬ１が設けられ、その内側に絶縁層１７ａが設けられ、その内側に導電層ＷＬ２が設けられ、その内側に絶縁層１７ｂが設けられ、その内側にコンタクト層４３が設けられている。コンタクト層４３は、壁部３３、３４の高さ方向に延びる柱状に設けられている。コンタクト層４３は、メモリセル領域５における下から３層目の導電層ＷＬ３を形成するときに同材料で同時に形成され、壁部３３、３４間の開放端を通じて導電層ＷＬ３と電気的に接続されている。
壁部３３と壁部３４との間の間隔よりもさらに広い間隔を有する壁部３４と壁部３５との間には、導電層ＷＬ１、絶縁層１７ａ、導電層ＷＬ２、絶縁層１７ｂ、導電層ＷＬ３、絶縁層１７ｃおよびコンタクト層４４が設けられている。それら壁部３４、３５における対向面に導電層ＷＬ１が設けられ、その内側に絶縁層１７ａが設けられ、その内側に導電層ＷＬ２が設けられ、その内側に絶縁層１７ｂが設けられ、その内側に導電層ＷＬ３が設けられ、その内側に絶縁層１７ｃが設けられ、その内側にコンタクト層４４が設けられている。コンタクト層４４は、壁部３４、３５の高さ方向に延びる柱状に設けられている。コンタクト層４４は、メモリセル領域５における下から４層目の導電層ＷＬ４を形成するときに同材料で同時に形成され、壁部３４、３５間の開放端を通じて導電層ＷＬ４と電気的に接続されている。
５層目以降の導電層ＷＬ５〜ＷＬ８についても同様に考えることができる。すなわち、コンタクト層４４が設けられた壁部３４、３５間の間隔よりもさらに広い間隔を有する壁部対が、５層目以降の導電層ＷＬ５〜ＷＬ８の層数（４層）と同じ数設けられ、各壁部間に５層目以降の導電層ＷＬ５〜ＷＬ８とそれぞれ電気的に接続されたコンタクト層が設けられる。
以上、コンタクト領域６にはメモリセル領域５の導電層ＷＬ１〜ＷＬ８の層数と同じ８対の対向壁部が設けられ、各対向壁部間の間隔は異なっている。最も狭い間隔の壁部３１、３２間に介在して、メモリセル領域５における最下層の導電層ＷＬ１と電気的に接続されたコンタクト層４１が設けられている。そして、対向壁部間の間隔が広いほど、その対向壁部間には、メモリセル領域５におけるより上層の導電層と電気的に接続されたコンタクト層が介在するように設けられている。
図６（ｂ）では、前述したメモリセル領域５の積層体およびコンタクト領域６の構造物の上面は、基体１０表面から略同じ高さに位置する。それら上面上には、ストッパー膜４０が設けられ、そのストッパー膜４０上には層間絶縁膜５０が設けられている。ストッパー膜４０は例えばシリコン窒化膜であり、層間絶縁膜５０は例えばシリコン酸化膜である。
ストッパー膜４０及び層間絶縁膜５０における各コンタクト層４１〜４４上の部分には、図６（ａ）に示すようにコンタクトホール５１〜５４が形成され、そのコンタクトホール５１〜５４内に図６（ｂ）に示すようにコンタクト電極６１〜６４が設けられている。各コンタクト層４１〜４４は、その上に設けられたコンタクト電極６１〜６４と電気的に接続されている。各コンタクト電極６１〜６４は、それぞれ対応するワード線（図示せず）と電気的に接続されている。
本実施形態では、以下に説明するように、メモリセル領域５の導電層ＷＬ１〜ＷＬ８を形成する工程と同時に、各導電層ＷＬ１〜ＷＬ８と接続されたコンタクト層も一括して形成することができる。
次に、本実施形態に係る半導体装置の製造方法を、図３〜図７を参照して説明する。ここでは、コンタクト領域６を抽出し、メモリセル、ソース側選択トランジスタＳＴＳ、ドレイン側選択トランジスタＳＴＤなどを含むメモリセルアレイの形成方法については説明を省略する。
基体１０には、すでにソース側選択トランジスタＳＴＳや、周辺回路のトランジスタなどが形成されているとする。その基体１０上に、図３（ａ）に示すように、絶縁層（例えば酸化シリコン層）３０を形成する。絶縁層３０は、基体１０全面にわたって形成される。
次に、絶縁層３０上に設けた図示しないレジストパターンをマスクにして、絶縁層３０を選択的にエッチングする。絶縁層３０は、図３（ｂ）に示すように、コンタクト領域６のみに残される。このコンタクト領域６に残された絶縁層３０が壁部３１〜３５となる。
前述したように、メモリセル領域５に形成される導電層の層数ｎと同じｎ対の対向壁部が設けられる。以下では、メモリセル領域５に８層の導電層ＷＬ１〜ＷＬ８を形成する場合を例に挙げて説明する。また、図３〜７には、５つの壁部３１〜３５（４対の壁部）のみを示す。
各壁部３１〜３５間の間隔はそれぞれ異なる。ここで、メモリセル領域５に形成される各導電層ＷＬ１〜ＷＬ８の膜厚をＡ、各絶縁層１７ａ〜１７ｈの膜厚をＢとすると、各壁部３１〜３５間の間隔を、（２Ａ＋（ｎ−１）×（２（Ａ＋Ｂ）））（ｎ＝１、２、・・・８）に設定することができる。ｎ＝１のときが最も狭い間隔であり、ｎ＝８のときが最も広い間隔である。
壁部３１と壁部３２との間隔は、上記関係式にてｎ＝１として、２Ａとなる。すなわち、最も狭い壁部３１と壁部３２との間隔は、導電層ＷＬ１〜ＷＬ８の一層分の膜厚Ａの２倍に設定される。他の壁部間の間隔は２Ａより広い。例えば、壁部３２と壁部３３との間隔は、上記関係式にてｎ＝２として、２Ａ＋２（Ａ＋Ｂ）となり、壁部３３と壁部３４との間隔は、上記関係式にてｎ＝３として、２Ａ＋４（Ａ＋Ｂ）となる。
次に、図４に示すように、基体１０上に導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとを交互に積層する。導電層ＷＬ１〜ＷＬ８及び絶縁層１７ａ〜１７ｈは、例えばＣＶＤ（chemical vapor deposition）法で形成される。
まず、最下層（１層目）の導電層ＷＬ１が形成される。壁部３１〜３５が設けられていないメモリセル領域５には、基体１０表面に対して略平行な膜として導電層ＷＬ１が形成される。メモリセル領域５に導電層ＷＬ１が形成されるとき、コンタクト領域６では壁部３１〜３５を覆うように導電層ＷＬ１が形成される。すなわち、各壁部３１〜３５の上面、他の壁部に対向している対向面、および側面（対向面以外の側面）が導電層ＷＬ１で覆われる。
壁部３１〜３５の上面、対向面及び側面を覆う導電層ＷＬ１の膜厚は、メモリセル領域５に形成される導電層ＷＬ１の膜厚と略同じである。ただし、最も狭い間隔である壁部３１と壁部３２との間の間隔は導電層ＷＬ１の膜厚Ａの２倍の２Ａであるため、壁部３１の対向面に形成された膜厚Ａの導電層ＷＬ１と、壁部３２の対向面に形成された膜厚Ａの導電層ＷＬ１とで、それら壁部３１、３２間が埋まる。したがって、壁部３１と壁部３２との間には、導電層ＷＬ１の膜厚Ａの２倍の幅２Ａを有する導電層ＷＬ１がコンタクト層４１として設けられる。間隔が２Ａよりも広い他の壁部間は、１層目の導電層ＷＬ１で埋まってしまうことはない。
１層目の導電層ＷＬ１を形成した後、その上に１層目の絶縁層１７ａを形成する。メモリセル領域５には、基体１０表面に対して略平行な膜として絶縁層１７ａが形成される。コンタクト領域６では、先に形成された導電層ＷＬ１を覆うように絶縁層１７ａが形成される。コンタクト領域６で導電層ＷＬ１を覆う絶縁層１７ａの膜厚は、メモリセル領域５に形成された絶縁層１７ａの膜厚と略同じである。このとき、壁部３１と壁部３２との間には導電層ＷＬ１が埋め込まれて隙間がないため、壁部３１と壁部３２との間には絶縁層１７ａは形成されない。
１層目の絶縁層１７ａを形成した後、その上に２層目の導電層ＷＬ２を形成する。メモリセル領域５には、基体１０表面に対して略平行な膜として導電層ＷＬ２が形成される。コンタクト領域６では、１層目の絶縁層１７ａを覆うように導電層ＷＬ２が形成される。コンタクト領域６で絶縁層１７ａを覆う導電層ＷＬ２の膜厚は、メモリセル領域５に形成された導電層ＷＬ２の膜厚と略同じである。
ここで、前述した関係式により、２番目に狭い間隔の壁部３２と壁部３３との間の間隔は、２Ａ＋２（Ａ＋Ｂ）に設定されている。したがって、１層目の導電層ＷＬ１と１層目の絶縁層１７ａが壁部３２と壁部３３との間に形成された状態で、壁部３２と壁部３３との間には２Ａの隙間が残っていることになる。したがって、２層目の導電層ＷＬ２の形成時、その２Ａの隙間が２層目の導電層ＷＬ２で埋まる。これにより、壁部３２と壁部３３との間には、幅２Ａを有する導電層ＷＬ２がコンタクト層４２として設けられる。壁部３２と壁部３３との間隔よりも広い他の壁部間には、１層目の絶縁層１７ａが形成された状態で２Ａよりも広い隙間が確保され、その隙間が２層目の導電層ＷＬ２で埋まってしまうことはない。
２層目の導電層ＷＬ２を形成した後、その上に２層目の絶縁層１７ｂを形成する。メモリセル領域５には、基体１０表面に対して略平行な膜として絶縁層１７ｂが形成される。コンタクト領域６では、２層目の導電層ＷＬ２を覆うように絶縁層１７ｂが形成される。コンタクト領域６で導電層ＷＬ２を覆う絶縁層１７ｂの膜厚は、メモリセル領域５に形成された絶縁層１７ｂの膜厚と略同じである。このとき、壁部３２と壁部３３との間には隙間がないため、壁部３２と壁部３３との間には絶縁層１７ｂは形成されない。
２層目の絶縁層１７ｂを形成した後、その上に３層目の導電層ＷＬ３を形成する。メモリセル領域５には、基体１０表面に対して略平行な膜として導電層ＷＬ３が形成される。コンタクト領域６では、２層目の絶縁層１７ｂを覆うように導電層ＷＬ３が形成される。コンタクト領域６で絶縁層１７ｂを覆う導電層ＷＬ３の膜厚は、メモリセル領域５に形成された導電層ＷＬ３の膜厚と略同じである。
ここで、前述した関係式により、３番目に狭い間隔の壁部３３と壁部３４との間の間隔は、２Ａ＋４（Ａ＋Ｂ）に設定されている。したがって、１層目の導電層ＷＬ１、１層目の絶縁層１７ａ、２層目の導電層ＷＬ２および２層目の絶縁層１７ｂが壁部３３と壁部３４との間に形成された状態で、壁部３３と壁部３４との間には２Ａの隙間が残っていることになる。したがって、３層目の導電層ＷＬ３の形成時、その２Ａの隙間が３層目の導電層ＷＬ３で埋まる。これにより、壁部３３と壁部３４との間には、幅２Ａを有する導電層ＷＬ３がコンタクト層４３として設けられる。壁部３３と壁部３４との間隔よりも広い他の壁部間には、２層目の絶縁層１７ｂが形成された状態で２Ａよりも広い隙間が確保され、その隙間が３層目の導電層ＷＬ３で埋まってしまうことはない。
３層目の導電層ＷＬ３を形成した後、その上に３層目の絶縁層１７ｃを形成する。メモリセル領域５には、基体１０表面に対して略平行な膜として絶縁層１７ｃが形成される。コンタクト領域６では、３層目の導電層ＷＬ３を覆うように絶縁層１７ｃが形成される。コンタクト領域６で導電層ＷＬ３を覆う絶縁層１７ｃの膜厚は、メモリセル領域５に形成された絶縁層１７ｃの膜厚と略同じである。このとき、壁部３３と壁部３４との間には隙間がないため、壁部３３と壁部３４との間には絶縁層１７ｃは形成されない。
３層目の絶縁層１７ｃを形成した後、その上に４層目の導電層ＷＬ４を形成する。メモリセル領域５には、基体１０表面に対して略平行な膜として導電層ＷＬ４が形成される。コンタクト領域６では、３層目の絶縁層１７ｃを覆うように導電層ＷＬ４が形成される。コンタクト領域６で絶縁層１７ｃを覆う導電層ＷＬ４の膜厚は、メモリセル領域５に形成された導電層ＷＬ４の膜厚と略同じである。
ここで、前述した関係式により、４番目に狭い間隔の壁部３４と壁部３５との間の間隔は、２Ａ＋６（Ａ＋Ｂ）に設定されている。したがって、１層目の導電層ＷＬ１、１層目の絶縁層１７ａ、２層目の導電層ＷＬ２、２層目の絶縁層１７ｂ、３層目の導電層ＷＬ３および３層目の絶縁層１７ｃが、壁部３４と壁部３５との間に形成された状態で、壁部３４と壁部３５との間には２Ａの隙間が残っていることになる。したがって、４層目の導電層ＷＬ４の形成時、その２Ａの間隔が４層目の導電層ＷＬ４で埋まる。これにより、壁部３４と壁部３５との間には、幅２Ａを有する導電層ＷＬ４がコンタクト層４４として設けられる。壁部３４と壁部３５との間隔よりも広い他の壁部間には、３層目の絶縁層１７ｃが形成された状態で２Ａよりも広い隙間が確保され、その隙間が４層目の導電層ＷＬ４で埋まってしまうことはない。
以降同様にして、４層目の絶縁層１７ｄ、５層目の導電層ＷＬ５、５層目の絶縁層１７ｅ、６層目の導電層ＷＬ６、６層目の絶縁層１７ｆ、７層目の導電層ＷＬ７、７層目の絶縁層１７ｇ、８層目の導電層ＷＬ８および８層目の絶縁層１７ｈを順次形成し、図４に示す構造が得られる。
最も狭い壁部３１、３２間は、メモリセル領域５における１層目の導電層ＷＬ１と同時に形成されたコンタクト層４１で充填される。２番目に狭い壁部３２、３３間における幅方向の中央には、メモリセル領域５における２層目の導電層ＷＬ２と同時に形成されたコンタクト層４２が設けられる。３番目に狭い壁部３３、３４間における幅方向の中央には、メモリセル領域５における３層目の導電層ＷＬ３と同時に形成されたコンタクト層４３が設けられる。４番目に狭い壁部３４、３５間における幅方向の中央には、メモリセル領域５における４層目の導電層ＷＬ４と同時に形成されたコンタクト層４４が設けられる。
以降図示しないが、５番目に狭い壁部間における幅方向の中央には、メモリセル領域５における５層目の導電層ＷＬ５と同時に形成されたコンタクト層が設けられる。６番目に狭い壁部間における幅方向の中央には、メモリセル領域５における６層目の導電層ＷＬ６と同時に形成されたコンタクト層が設けられる。７番目に狭い壁部間における幅方向の中央には、メモリセル領域５における７層目の導電層ＷＬ７と同時に形成されたコンタクト層が設けられる。最も広い壁部間における幅方向の中央には、メモリセル領域５における８層目（最上層）の導電層ＷＬ８と同時に形成されたコンタクト層が設けられる。
次に、コンタクト領域６における壁部３１〜３５の上面上に積層された導電層ＷＬ１〜ＷＬ８及び絶縁層１７ａ〜１７ｈを、例えばＣＭＰ（Chemical Mechanical Polishing）法で研磨して除去する。このＣＭＰは、壁部３１〜３５の上面が露出するまで行う。これにより、図５（ａ）に示す構造が得られる。このＣＭＰにより、各壁部間に設けられた各コンタクト層４１〜４４、・・・の上面も露出する。
壁部３１〜３５の高さを、メモリセル領域５に積層された導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとの積層体の厚さと略同じ高さかそれ以上にしておくことで、メモリセル領域５における積層体は研磨されない。すなわち、メモリセル領域５には、８層の導電層ＷＬ１〜ＷＬ８と８層の絶縁層１７ａ〜１７ｈからなる積層体が維持される。
なお、壁部３１〜３５の高さをメモリセル領域５の積層体の厚さよりも高くした場合は、上記研磨時にコンタクト領域６の構造体をオーバーポリッシングすることで、壁部３１〜３５及びコンタクト層４１〜４４、・・・の上面をメモリセル領域５の積層体の上面に合わせるようにしてもよい。
図４に示すように、各コンタクト層４１〜４４、・・・は、壁部３１〜３５の上方に設けられた各導電層ＷＬ１〜ＷＬ８を介して、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８とつながっている。上記研磨を行うことで、そのつながりが断たれることになる。
しかしながら、壁部３１〜３５はメモリセル領域５における積層体の厚さと同等以上の高さで設けられているので、各コンタクト層４１〜４４、・・・は、図７に示すように、各壁部間の両端（図７において上下方向の両端）の開放端を通じて、各壁部３１〜３５の側面に対向する部分に形成された各導電層ＷＬ１〜ＷＬ８とつながっている。各壁部３１〜３５の側面に対向する部分に形成された各導電層ＷＬ１〜ＷＬ８は、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８と一体に形成されたものである。各壁部３１〜３５の側面に対向する部分に形成された各導電層ＷＬ１〜ＷＬ８は、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８の端部から上方に折り曲げられるようにして、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８とつながっている。したがって、各コンタクト層４１〜４４、・・・は、それぞれ、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８と電気的に接続されている。
次に、図５（ｂ）に示すように、図５（ａ）で得られた構造体上に、ストッパー膜４０、層間絶縁膜５０、下層有機膜６０、酸化膜７０及びレジスト８０が順に設けられる。そして、レジスト８０に所望の開口８０ａを形成するパターニングを行った後、そのレジスト８０をマスクにして、酸化膜７０、下層有機膜６０、層間絶縁膜５０およびストッパー膜４０を順にエッチングする。
これにより、図６（ａ）に示すように、層間絶縁膜５０及びストッパー膜４０を貫通するコンタクトホール５１〜５４が形成される。各コンタクトホール５１〜５４は各コンタクト層４１〜４４上に形成され、各コンタクトホール５１〜５４内には、各コンタクト層４１〜４４の上面が露出する。各コンタクトホール５１〜５４の幅は、各コンタクト層４１〜４４の幅と同じ２Ａである。
基体１０表面からの各壁部３１〜３５の高さを同じ高さとすることで、各壁部３１〜３５間に設けられた各コンタクト層４１〜４４の上面を同じ高さに合わせることができる。これにより、各コンタクトホール５１〜５４の深さを同じにすることができ、プロセスが容易になる。
各コンタクトホール５１〜５４には、図６（ｂ）に示すように、コンタクト電極６１〜６４が設けられる。これにより、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８は、コンタクト層４１〜４４及びコンタクト電極６１〜６４等を介して、図示しないワード線と電気的に接続される。ワード線は図示しないドライバと接続され、そのドライバから、ワード線、コンタクト電極６１〜６４及びコンタクト層４１〜４４等を介して、各導電層ＷＬ１〜ＷＬ８に所望の電位が与えられる。
なお、図５（ａ）において、例えば１つの壁部３１を設けるだけでも、その壁部３１のメモリセル領域５側の側方に各導電層ＷＬ１〜ＷＬ８が上方に折り曲げられて、同じ面上に引き出された構造１００を得ることができる。しかし、この場合、コンタクト層として機能する部分の幅は各導電層ＷＬ１〜ＷＬ８の一層分の膜厚である。特に、記憶容量の大容量化を図るために導電層ＷＬ１〜ＷＬ８の一層分の膜厚を薄くして多層化を図る場合には、各導電層ＷＬ１〜ＷＬ８の薄膜化に依存してコンタクト層の幅も小さくなり、その上に微細なコンタクトホールを高精度に形成するのが困難になる。また、コンタクト層とコンタクト層との間の間隔も、各絶縁層１７ａ〜１７ｈの一層分の膜厚しかないため、隣接するコンタクトホールに設けられたコンタクト電極どうしのショートが懸念される。
これに対して本実施形態では、前述したように、壁部３１〜３５を導電層ＷＬ１〜ＷＬ８の層数と同じ複数対設け、且つ各壁部３１〜３５間の間隔を適切に設定することで、各壁部３１〜３５間に導電層ＷＬ１〜ＷＬ８の一層分の膜厚よりも大きな幅を有する柱状のコンタクト層４１〜４４を形成することができる。コンタクト層４１〜４４をメモリセル領域５の導電層ＷＬ１〜ＷＬ８と同時に形成しても、各コンタクトホール５１〜５４の幅が導電層ＷＬ１〜ＷＬ８の一層分の膜厚に制限されず、コンタクトホール形成プロセスの難易度上昇をまねかない。また、コンタクト層４１〜４４の断面積の増大により低抵抗化も図れる。
また、隣接するコンタクト層間には、１つの壁部、１層以上の導電層及び１層以上の絶縁層が設けられ、隣接するコンタクト電極間は絶縁層１７ａ〜１７ｈの一層分の膜厚よりも十分に広く、隣接するコンタクト電極間でのショートの心配がない。
壁部３１、３２は絶縁物である。したがって、コンタクトホール５１を壁部３１、３２上の領域にまで広げて形成し、より幅の大きなコンタクト電極６１を設けることも可能である。これにより、コンタクト電極６１の低抵抗化を図れる。
コンタクトホール５２についても、コンタクト層４２を挟む絶縁層１７ａ上の領域にまで広げて形成してもよい。他のコンタクトホール５３、５４に付いても同様である。コンタクトホールが、コンタクト層を挟む絶縁層の外側の導電層にまで広がって、コンタクト電極が他の導電層とショートしなければよい。
なお、壁部３１〜３５は絶縁物から構成することに限らず、例えばシリコンなどの半導体を絶縁膜で覆った構造としてもよい。
次に、図８、９を参照して、本実施形態における導電層ＷＬ１〜ＷＬ８のコンタクト構造の他の具体例について説明する。
本具体例においても、図８（ａ）に示すように、コンタクト領域６に壁部３１〜３５が設けられる。図８（ａ）には４対の壁部３１〜３５しか図示されないが、メモリセル領域５に設けられる導電層ＷＬ１〜ＷＬ８の層数と同じ８対の壁部がコンタクト領域６に設けられる。
本具体例では、各壁部３１〜３５間の間隔が以下のようにして設定される。メモリセル領域５に形成される各導電層ＷＬ１〜ＷＬ８の膜厚をＡ、各絶縁層１７ａ〜１７ｈの膜厚をＢとすると、各壁部３１〜３５間の間隔を、（２Ａ＋αＢ＋（ｎ−１）×（２（Ａ＋Ｂ）））（０＜α＜２、ｎ＝１、２、・・・８）に設定する。ｎ＝１のときが最も狭い間隔であり、ｎ＝８のときが最も広い間隔である。
最も狭い壁部３１と壁部３２との間隔は、上記関係式にてｎ＝１として、２Ａ＋αＢとなる。他の壁部間の間隔は２Ａ＋αＢより広い。例えば、壁部３２と壁部３３との間隔は、上記関係式にてｎ＝２として、２Ａ＋αＢ＋２（Ａ＋Ｂ）となり、壁部３３と壁部３４との間隔は、上記関係式にてｎ＝３として、２Ａ＋αＢ＋４（Ａ＋Ｂ）となる。
壁部３１〜３５の形成後、基体１０上に導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとを交互に積層する。導電層ＷＬ１〜ＷＬ８及び絶縁層１７ａ〜１７ｈは、例えばＣＶＤ法で形成される。
まず、最下層（１層目）の導電層ＷＬ１が形成される。メモリセル領域５に導電層ＷＬ１が形成されるとき、コンタクト領域６では壁部３１〜３５を覆うように導電層ＷＬ１が形成される。すなわち、各壁部３１〜３５の上面、他の壁部に対向している対向面、および側面（対向面以外の側面）が導電層ＷＬ１で覆われる。壁部３１〜３５を覆う導電層ＷＬ１の膜厚は、メモリセル領域５に形成される導電層ＷＬ１の膜厚と略同じである。
１層目の導電層ＷＬ１を形成した後、その上に１層目の絶縁層１７ａを形成する。コンタクト領域６でも導電層ＷＬ１を覆うように絶縁層１７ａが形成される。コンタクト領域６で導電層ＷＬ１を覆う絶縁層１７ａの膜厚は、メモリセル領域５に形成された絶縁層１７ａの膜厚と略同じである。このとき、壁部３１と壁部３２との間で対向する導電層ＷＬ１間の隙間は絶縁層１７ａで埋まる。
１層目の絶縁層１７ａを形成した後、その上に２層目の導電層ＷＬ２を形成する。コンタクト領域６でも、１層目の絶縁層１７ａを覆うように導電層ＷＬ２が形成される。コンタクト領域６で絶縁層１７ａを覆う導電層ＷＬ２の膜厚は、メモリセル領域５に形成された導電層ＷＬ２の膜厚と略同じである。
２層目の導電層ＷＬ２を形成した後、その上に２層目の絶縁層１７ｂを形成する。コンタクト領域６でも、２層目の導電層ＷＬ２を覆うように絶縁層１７ｂが形成される。コンタクト領域６で導電層ＷＬ２を覆う絶縁層１７ｂの膜厚は、メモリセル領域５に形成された絶縁層１７ｂの膜厚と略同じである。このとき、壁部３２と壁部３３との間で対向する導電層ＷＬ２間の隙間は絶縁層１７ｂで埋まる。
２層目の絶縁層１７ｂを形成した後、その上に３層目の導電層ＷＬ３を形成する。コンタクト領域６でも、２層目の絶縁層１７ｂを覆うように導電層ＷＬ３が形成される。コンタクト領域６で絶縁層１７ｂを覆う導電層ＷＬ３の膜厚は、メモリセル領域５に形成された導電層ＷＬ３の膜厚と略同じである。
３層目の導電層ＷＬ３を形成した後、その上に３層目の絶縁層１７ｃを形成する。コンタクト領域６でも、３層目の導電層ＷＬ３を覆うように絶縁層１７ｃが形成される。コンタクト領域６で導電層ＷＬ３を覆う絶縁層１７ｃの膜厚は、メモリセル領域５に形成された絶縁層１７ｃの膜厚と略同じである。このとき、壁部３３と壁部３４との間で対向する導電層ＷＬ３間の隙間は絶縁層１７ｃで埋まる。
３層目の絶縁層１７ｃを形成した後、その上に４層目の導電層ＷＬ４を形成する。コンタクト領域６でも、３層目の絶縁層１７ｃを覆うように導電層ＷＬ４が形成される。コンタクト領域６で絶縁層１７ｃを覆う導電層ＷＬ４の膜厚は、メモリセル領域５に形成された導電層ＷＬ４の膜厚と略同じである。
４層目の導電層ＷＬ４を形成した後、その上に４層目の絶縁層１７ｄを形成する。コンタクト領域６でも、４層目の導電層ＷＬ４を覆うように絶縁層１７ｄが形成される。コンタクト領域６で導電層ＷＬ４を覆う絶縁層１７ｄの膜厚は、メモリセル領域５に形成された絶縁層１７ｄの膜厚と略同じである。このとき、壁部３４と壁部３５との間で対向する導電層ＷＬ４間の隙間は絶縁層１７ｄで埋まる。
以降同様にして、５層目の導電層ＷＬ５、５層目の絶縁層１７ｅ、６層目の導電層ＷＬ６、６層目の絶縁層１７ｆ、７層目の導電層ＷＬ７、７層目の絶縁層１７ｇ、８層目の導電層ＷＬ８および８層目の絶縁層１７ｈを順次形成し、図８（ａ）に示す構造が得られる。
メモリセル領域５の積層体と、壁部３１〜３５上の積層体との間には段差が形成される。その段差を埋めるように、メモリセル領域５の積層体上には有機膜９０が設けられる。
次に、図８（ｂ）に示すように、壁部３１〜３５の上面が露出するまでエッチバックを行う。有機膜９０により、メモリセル領域５の積層体は保護され、メモリセル領域５には８層の導電層ＷＬ１〜ＷＬ８と８層の絶縁層１７ａ〜１７ｈからなる積層体が維持される。
壁部３１と壁部３２との間に設けられた断面Ｕ字状の導電層ＷＬ１の上面は露出し、この導電層ＷＬ１はコンタクト層７１として機能する。コンタクト層７１は、壁部３１、３２の高さ方向に延びる断面Ｕ字の柱状に形成されている。
壁部３２と壁部３３との間に設けられた断面Ｕ字状の導電層ＷＬ２の上面は露出し、この導電層ＷＬ２はコンタクト層７２として機能する。コンタクト層７２は、壁部３２、３３の高さ方向に延びる断面Ｕ字の柱状に形成されている。
壁部３３と壁部３４との間に設けられた断面Ｕ字状の導電層ＷＬ３の上面は露出し、この導電層ＷＬ３はコンタクト層７３として機能する。コンタクト層７３は、壁部３３、３４の高さ方向に延びる断面Ｕ字の柱状に形成されている。
壁部３４と壁部３５との間に設けられた断面Ｕ字状の導電層ＷＬ４の上面は露出し、この導電層ＷＬ４はコンタクト層７４として機能する。コンタクト層７４は、壁部３４、３５の高さ方向に延びる断面Ｕ字の柱状に形成されている。その他図示しないが、対応する壁部間にそれぞれコンタクト層として機能する断面Ｕ字の柱状の導電層ＷＬ５〜ＷＬ８が形成されている。
エッチバックする前の状態において、各コンタクト層７１〜７４、・・・は、壁部３１〜３５の上方に設けられた各導電層ＷＬ１〜ＷＬ８を介して、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８とつながっている。上記エッチバックを行うことで、そのつながりが断たれることになる。
しかしながら、本具体例においても、前述した図７に示す具体例と同様、各壁部間の両端の開放端を通じて、各コンタクト層７１〜７４、・・・は各壁部３１〜３５の側面に対向する部分に形成された各導電層ＷＬ１〜ＷＬ８とつながっている。そして、それら各壁部３１〜３５の側面に対向する部分に形成された各導電層ＷＬ１〜ＷＬ８は、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８と一体に形成されたものであり、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８とつながっている。したがって、各コンタクト層７１〜７４、・・・は、それぞれ、メモリセル領域５の各導電層ＷＬ１〜ＷＬ８と電気的に接続されている。
次に、メモリセル領域５上の有機膜９０を除去した後、図５（ｂ）に示す前述の具体例と同様、ストッパー膜４０、層間絶縁膜５０、下層有機膜６０、酸化膜７０及びレジスト８０が順に設けられる。そして、レジスト８０をマスクにして、酸化膜７０、下層有機膜６０、層間絶縁膜５０およびストッパー膜４０を順にエッチングする。
これにより、図９（ａ）に示すように、層間絶縁膜５０及びストッパー膜４０を貫通するコンタクトホール５１〜５４が形成される。コンタクトホール５１は、コンタクト層７１及びこのコンタクト層７１の内側に設けられた絶縁層１７ａの上に形成される。コンタクトホール５２は、コンタクト層７２及びこのコンタクト層７２の内側に設けられた絶縁層１７ｂの上に形成される。コンタクトホール５３は、コンタクト層７３及びこのコンタクト層７３の内側に設けられた絶縁層１７ｃの上に形成される。コンタクトホール５４は、コンタクト層７４及びこのコンタクト層７４の内側に設けられた絶縁層１７ｄの上に形成される。各コンタクトホール５１〜５４内には、図９（ｂ）に示すように、コンタクト電極６１〜６４が設けられる。
コンタクト層７１の上面はコンタクト電極６１と接し、メモリセル領域５における導電層ＷＬ１はコンタクト層７１を介してコンタクト電極６１と電気的に接続される。また、コンタクト層７１の内側の絶縁層１７ａの上部をエッチングにより除去して、コンタクト層７１の上部の側面を露出させることで、その側面に対してもコンタクト電極６１を接触させることができる。これにより、コンタクト層７１とコンタクト電極６１との接触抵抗を低減することができる。
同様に、コンタクト層７２の上面はコンタクト電極６２と接し、メモリセル領域５における導電層ＷＬ２はコンタクト層７２を介してコンタクト電極６２と電気的に接続される。また、コンタクト層７２の内側の絶縁層１７ｂの上部をエッチングにより除去して、コンタクト層７２の上部の側面を露出させることで、その側面に対してもコンタクト電極６２を接触させることができる。これにより、コンタクト層７２とコンタクト電極６２との接触抵抗を低減することができる。
同様に、コンタクト層７３の上面はコンタクト電極６３と接し、メモリセル領域５における導電層ＷＬ３はコンタクト層７３を介してコンタクト電極６３と電気的に接続される。また、コンタクト層７３の内側の絶縁層１７ｃの上部をエッチングにより除去して、コンタクト層７３の上部の側面を露出させることで、その側面に対してもコンタクト電極６３を接触させることができる。これにより、コンタクト層７３とコンタクト電極６３との接触抵抗を低減することができる。
同様に、コンタクト層７４の上面はコンタクト電極６４と接し、メモリセル領域５における導電層ＷＬ４はコンタクト層７４を介してコンタクト電極６４と電気的に接続される。また、コンタクト層７４の内側の絶縁層１７ｄの上部をエッチングにより除去して、コンタクト層７４の上部の側面を露出させることで、その側面に対してもコンタクト電極６４を接触させることができる。これにより、コンタクト層７４とコンタクト電極６４との接触抵抗を低減することができる。
他の導電層ＷＬ５〜ＷＬ８についても同様に、それぞれ、対応する壁部間に設けられたコンタクト層を介してコンタクト電極と電気的に接続される。
各コンタクト層の内側には各コンタクト層と接続されたメモリセル領域における導電層のすぐ上に積層される絶縁層が設けられている。例えば、コンタクト層７１の内側には、このコンタクト層７１と接続された導電層ＷＬ１のすぐ上に積層される絶縁層１７ａが設けられる。
本具体例では、メモリセル領域５に形成された各導電層ＷＬ１〜ＷＬ８の二層分の膜厚およびコンタクト領域６におけるＵ字状の各導電層ＷＬ１〜ＷＬ８の内側を埋める各絶縁層１７ａ〜１７ｈの膜厚の和と同じ幅を有する領域上に、各コンタクトホール５１〜５４が形成される。すなわち、本具体例においても、コンタクト層７１〜７４をメモリセル領域５の導電層ＷＬ１〜ＷＬ８と同時に形成しつつ、各コンタクトホール５１〜５４の幅が導電層ＷＬ１〜ＷＬ８の一層分の膜厚に制限されず、コンタクトホール形成プロセスの難易度上昇をまねかない。
また、隣接するコンタクト層間にも、各導電層ＷＬ１〜ＷＬ８の一層分および各絶縁層１７ａ〜１７ｈの一層分の膜厚よりも大きな幅を有する構造物が設けられているため、隣接するコンタクト電極間でのショートの心配がない。
複数の壁部は、図１０、１１に示すように、各壁部の幅方向及び長手方向の２方向に並べて形成することもできる。図１０、１１は、図７の平面図に対応するものであり、コンタクト構造の平面パターンの一例を示す。
図１０には、例えば５対の壁部３１〜３７を示す。壁部３１と壁部３２は略平行に対向し、これら壁部３１、３２間の間隔はメモリセル領域における導電層ＷＬ１〜ＷＬ８の一層分の膜厚Ａよりも広く、例えば２Ａに設定されている。壁部３１と壁部３２との間には、メモリセル領域における下から１層目の導電層ＷＬ１と接続されたコンタクト層４１が設けられている。
壁部３２と壁部３３は略平行に対向し、これら壁部３２、３３間の間隔は、壁部３１、３２間の間隔よりも広い。壁部３２と壁部３３との間における幅方向の中央には、メモリセル領域における下から２層目の導電層ＷＬ２と接続されたコンタクト層４２が設けられている。
壁部３３と壁部３４は略平行に対向し、これら壁部３３、３４間の間隔は、壁部３２、３３間の間隔よりも広い。壁部３３と壁部３４との間における幅方向の中央には、メモリセル領域における下から３層目の導電層ＷＬ３と接続されたコンタクト層４３が設けられている。
壁部３５と壁部３６は略平行に対向し、これら壁部３５、３６間の間隔は、壁部３３、３４間の間隔よりも広い。壁部３５と壁部３６との間における幅方向の中央には、メモリセル領域における下から４層目の導電層ＷＬ４と接続されたコンタクト層４４が設けられている。
壁部３６と壁部３７は略平行に対向し、これら壁部３６、３７間の間隔は、壁部３５、３６間の間隔よりも広い。壁部３６と壁部３７との間における幅方向の中央には、メモリセル領域における下から５層目の導電層ＷＬ５と接続されたコンタクト層４５が設けられている。
また、各壁部３１〜３７の長手方向に対して略直交する方向に延在する壁部２９が設けられている。各壁部３１〜３７の長手方向の一端は、壁部２９に結合している。壁部３１〜３４と、壁部３５〜３７とは、壁部２９を挟んで反対方向に延在している。
各壁部３１〜３７における壁部２９に結合していない他端側の対向壁部間は開放端となっている。したがって、その開放端を通じて、各壁部３１〜３７間に設けられた各コンタクト層４１〜４５は、メモリセル領域の各導電層ＷＬ１〜ＷＬ５と接続されている。
図１１には、例えば７対の壁部３１〜３９を示す。壁部３１と壁部３２は略平行に対向し、これら壁部３１、３２間の間隔はメモリセル領域における導電層ＷＬ１〜ＷＬ８の一層分の膜厚Ａよりも広く、例えば２Ａに設定されている。壁部３１と壁部３２との間には、メモリセル領域における下から１層目の導電層ＷＬ１と接続されたコンタクト層４１が設けられている。
壁部３２と壁部３３は略平行に対向し、これら壁部３２、３３間の間隔は、壁部３１、３２間の間隔よりも広い。壁部３２と壁部３３との間における幅方向の中央には、メモリセル領域における下から２層目の導電層ＷＬ２と接続されたコンタクト層４２が設けられている。
壁部３３と壁部３４は略平行に対向し、これら壁部３３、３４間の間隔は、壁部３２、３３間の間隔よりも広い。壁部３３と壁部３４との間における幅方向の中央には、メモリセル領域における下から３層目の導電層ＷＬ３と接続されたコンタクト層４３が設けられている。
壁部３５と壁部３６は略平行に対向し、これら壁部３５、３６間の間隔は、壁部３３、３４間の間隔よりも広い。壁部３５と壁部３６との間における幅方向の中央には、メモリセル領域における下から４層目の導電層ＷＬ４と接続されたコンタクト層４４が設けられている。
壁部３６と壁部３７は略平行に対向し、これら壁部３６、３７間の間隔は、壁部３５、３６間の間隔よりも広い。壁部３６と壁部３７との間における幅方向の中央には、メモリセル領域における下から５層目の導電層ＷＬ５と接続されたコンタクト層４５が設けられている。
壁部３７と壁部３８は略平行に対向し、これら壁部３７、３８間の間隔は、壁部３６、３７間の間隔よりも広い。壁部３７と壁部３８との間における幅方向の中央には、メモリセル領域における下から６層目の導電層ＷＬ６と接続されたコンタクト層４６が設けられている。
壁部３４と壁部３９は略平行に対向し、これら壁部３４、３９間の間隔は、壁部３７、３８間の間隔よりも広い。壁部３４と壁部３９との間における幅方向の中央には、メモリセル領域における下から７層目の導電層ＷＬ７と接続されたコンタクト層４７が設けられている。
対向する壁部間における長手方向の両端は開放端となっている。したがって、その開放端を通じて、各壁部３１〜３９間に設けられた各コンタクト層４１〜４７は、メモリセル領域の各導電層ＷＬ１〜ＷＬ７と接続されている。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
メモリセルアレイにおけるシリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、メモリホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層とシリコンピラーとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
５…メモリセル領域、６…コンタクト領域、１０…基体、１７，１７ａ〜１７ｈ…絶縁層、１９…シリコンピラー、２２…電荷蓄積層、３１〜３９…壁部、４１〜４７，７１〜７４…コンタクト層、５１〜５４…コンタクトホール、６１〜６４…コンタクト電極、ＷＬ，ＷＬ１〜ＷＬ８…導電層

Claims (5)

  1. 基体と、
    前記基体上に交互に積層された導電層と絶縁層とを有する積層体と、
    前記基体上に前記積層体の厚さと同等以上の高さで設けられ、前記導電層の一層分の厚さよりも広い間隔を隔てて対向するｎ（ｎは自然数）対の壁部と、
    前記壁部間に介在して設けられ、前記壁部間の開放端を通じて前記積層体の前記導電層と接続されたコンタクト層と、
    前記コンタクト層上に設けられ、前記コンタクト層と接続されたコンタクト電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記積層体は２層以上の前記導電層と２層以上の前記絶縁層とを有し、
    前記壁部は複数対設けられ、前記複数対の壁部間の間隔は異なり、
    前記壁部間の間隔が大きくなるにしたがって、前記壁部間に設けられた前記コンタクト層は、前記積層体におけるより上層の前記導電層と接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記壁部は、絶縁物からなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記積層体を貫通して形成されたメモリホールの内部に設けられ、前記導電層と前記絶縁層との積層方向に延びる半導体層と、
    前記導電層と前記半導体層との間に設けられた電荷蓄積層と、
    をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 基体上に、所定の間隔を隔てて対向するｎ（ｎは自然数）対の壁部を設ける工程と、
    前記壁部が設けられた領域を含む前記基体上にｎ層の導電層とｎ層の絶縁層とを交互に積層し、前記基体上の前記壁部が設けられた領域外に前記導電層と前記絶縁層とが交互に積層された積層体を形成すると共に、前記壁部が設けられた領域で前記導電層と前記絶縁層とを前記壁部を覆うように形成する工程と、
    前記壁部上の前記導電層及び前記絶縁層を除去して、前記ｎ対の壁部間にそれぞれ対応するように埋められた前記ｎ層の導電層を露出させる工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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