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Abstract
【解決手段】R(赤)、G(緑)、B(青)を含むN(N≧3)色がN個の画素に割り当てられた画素ユニットを有し、N個の画素のそれぞれに、サンプリングトランジスタMsと、駆動トランジスタMdと、保持キャパシタCsと、発光素子(有機発光ダイオードOLED)と、を有する。N個の画素内で、滅点となり易い特定色(例えばB)、または、比視感度が最も高い特定色(例えばG)の画素において、駆動トランジスタMd、保持キャパシタCsおよび有機発光ダイオードOLEDを含む画素回路要素の組が、他の色の画素の組より多い数で2組以上設けられている。
【選択図】図13
Description
これらは何れもTFT(Thin Film Transistor)から形成されるトランジスタの特性バラツキに起因する画質低下を防止するものであり、画素回路内部で駆動電流を一定に制御し、これによって画面全体のユニフォミティ(輝度の均一性)を向上させることを目的とする。とくに画素回路内でOLEDを電源に接続するときに、入力する映像信号のデータ電位に応じて電流量を制御する駆動トランジスタの特性バラツキが、直接的にOLEDの発光輝度に影響を与える。このため、駆動トランジスタの特性、すなわち閾値電圧の補正を行う必要がある。
さらに、閾値電圧の補正を行うことを前提に、駆動トランジスタの電流駆動能力から閾値バラツキ起因成分等を減じた駆動能力成分(一般には、移動度と称されている)を補正すると、より一層高いユニフォミティが得られる。
駆動トランジスタの閾値電圧や移動度の補正については、例えば、特許文献1に詳しく説明されている。
とくにOLEDでは、有機薄膜を何層にも堆積した多層膜構造を形成する際に、成膜装置内に付着し剥がれやすい薄い有機薄膜が成膜装置のチャンバ内を浮遊してダストとなることが多く、このようなダストの付着によってOLEDの電極間がある抵抗値で短絡されると、常時発光しない滅点欠陥が発生しやすい。
前記画素アレイは、その前記画素ユニットを構成するN個の画素それぞれに、サンプリングトランジスタ、駆動トランジスタ、保持キャパシタおよび発光素子を備える。
前記保持キャパシタは、前記駆動トランジスタの発光制御ノードに結合し、前記サンプリングトランジスタを介して入力されるデータ電圧を保持する。
前記発光素子は、前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電圧に応じ前記駆動トランジスタが制御する駆動電流量に基づいて、画素ごとに決められた色の発光特性で自発光する。
また、前記N個の画素内で、滅点となり易い特定色、または、比視感度が最も高い特定色の画素において、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組が、他の色の画素の前記組より多い数で2組以上設けられている。
この形態では、さらに好適に、前記他の色の画素において、前記特定色の画素における前記画素回路要素の組数より少ない範囲内で、前記複数の有機薄膜の総膜厚が薄いほど、前記組がより多く設けられている(第3形態)。
さらに好適に、前記他の色の画素間で前記組の数が異なる場合、前記画素ごとの開口部の面積が画素間でほぼ同じになるように、画素面積が異なっている(第8形態)。
ここで「特定色の画素」は、滅点となり易い画素、例えば青(B)など、発光素子の多層有機薄膜の総膜厚が一番薄い画素をいう。あるいは、「特定色の画素」は、比視感度が最も高い、例えば緑(G)の画素をいう。
この例では、1つの画素ユニット内の上記組数は4であり、発光素子も4つ設けられている。4つの発光素子の開口面積が同じとすると、1つの滅点欠陥が発生したときに、滅点欠陥となる確率は1/4と、どの発光素子に対しても同じである。ただし、特定色(B)と他の色(R,G)で開口面積が等しいという前提では、特定色(B)で開口部が1つ多い分、特定色(B)で滅点となる確率は他の色の2倍である。
一方、色について見ると、特定色(B)の画素以外(R,G)で滅点欠陥が発生すると、この色(R,G)については全く光らなくなる。しかし、特定色(B)の画素では2つの発光素子が設けられているため、その1つが光らなくなっても他の1つが光るため、輝度は半分になるが、色(B)としての発光自体は確保される。
このような状況下で本発明が適用されると、色ごとの組数が一律でなく、滅点となりやすい、または、比視感度が高い特定色で、より多くの組を設けることから、上記トレードオフが緩和される。
図1に、本発明の実施形態に関わる有機ELディスプレイの主要構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路3(i,j)がマトリクス状に配置されている画素アレイ2と、画素アレイ2を駆動する駆動回路とを有する。駆動回路は、垂直駆動回路(Vスキャナ)4と、水平駆動回路(Hスキャナ:H.Scan)5とを含む。
Vスキャナ4は、画素回路3の構成により複数設けられている。ここではVスキャナ4が、水平画素ライン駆動回路(DSCN)41と、書き込み信号走査回路(WSCN)42とを含んで構成されている。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
第1行の画素回路3(1,1)、3(1,2)および3(1,3)が共通のスキャン信号線によって、水平画素ライン駆動回路41から第1スキャン信号VSCAN1(1)が印加可能となっている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が共通のスキャン信号線によって、水平画素ライン駆動回路41から第1スキャン信号VSCAN1(2)が印加可能となっている。
また、第1行の画素回路3(1,1)、3(1,2)および3(1,3)が共通の他のスキャン信号線によって、書き込み信号走査回路42から第2スキャン信号VSCAN2(1)が印加可能となっている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が共通の他のスキャン信号線によって、書き込み信号走査回路42から第2スキャン信号VSCAN2(2)が印加可能となっている。
図2に、駆動トランジスタがPMOSトランジスタからなる場合の、画素回路3(i,j)の最も基本的な構成を示す。
図解する画素回路3(i,j)は、発光素子としての有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、PMOSタイプのTFTからなる駆動トランジスタMdと、NMOSタイプのTFTからなるサンプリングトランジスタMsと、1つの保持キャパシタCsとを有する。
なお、図2では有機発光ダイオードOLEDのアノードが正側の第1電源から高電位Vcc_Hの供給を受け、有機発光ダイオードOLEDのカソードが基準電圧、例えば接地電圧GNDに接続される場合を示す。
駆動トランジスタMdのソースが、高電位Vcc_Hの供給線に接続され、ドレインが有機発光ダイオードOLEDのアノードに接続されている。
なお、図2では、図1の水平画素ライン駆動回路41により制御される構成を省略している図1の水平画素ライン駆動回路41により制御される構成を省略している。この構成としては、例えば図2の高電位Vcc_Hの供給線と駆動トランジスタMdとの間に接続される他のトランジスタであってよい。あるいは、高電位Vcc_Hを所定時間印加だけ印加することを一定周期で繰り返す構成でもよい。これらの構成はドライブスキャンのために設けられるが、ドライブスキャンは種々の方式があるため、図2では省略している。
図3に、駆動トランジスタがNMOSトランジスタからなる場合の、画素回路3(i,j)の最も基本的な構成を示す。
図解する画素回路3(i,j)は、図2と駆動トランジスタMdのチャネル導電型が異なる他は、同様な構成となっている。駆動トランジスタMdがNMOSトランジスタ構成の場合は、単位サイズあたりの駆動電流が大きくとれることと、画素回路内の全てのトランジスタをNチャネル型で形成できるため、製造プロセスが簡略化できるという利点がある。
上記2つの画素回路における概略的な発光制御動作は、以下の如くである。
駆動トランジスタMdの制御ノードNDcには、保持キャパシタCsが結合されている。信号線SIG(j)からの信号電圧VsigがサンプリングトランジスタMsでサンプリングされ、これにより得られたデータ電位Vsigが制御ノードNDcに印加される。
駆動トランジスタMdのゲートに所定のデータ電位Vsigが印加された時、<画素回路1:図2>の場合、Pチャネル型の駆動トランジスタMdのソースは電源に接続されており、常に飽和領域で動作するように設計されている。このため、当該Pチャネル型の駆動トランジスタMdは、図4の式で示した値を持つ定電流源となる。この定電流源が流すドレイン電流Idsは、Pチャネル型の駆動トランジスタMdのゲートに印加されているデータ電位に応じた値を持つゲートソース間電圧Vgsに応じて決まる。よって、サンプリング後のデータ電位Vsigに応じた輝度で有機発光ダイオードOLEDが発光する。
これにより、有機発光ダイオードOLEDに流れる駆動電流Idが変化し、その結果、所定のデータ電位Vsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタMdの閾値電圧Vth、移動度μが異なっているため、図4の式に応じて、ドレイン電流Idsにバラツキが生じ、与えられているデータ電位Vsigが同じであっても画素の発光輝度が変化してしまう。
具体的な制御の詳細は後述するが、サンプリングの前に保持キャパシタCsによって、駆動トランジスタMdのゲートソース間電圧Vgsが、その閾値電圧Vthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタMdのゲートにサンプリング後のデータ電圧Vinが加わるため、ゲートソース間電圧Vgsは“Vth+Vin”となって保持される。このときのデータ電圧Vinの大きさに応じて駆動トランジスタMdがオンする。閾値電圧Vthが大きくオンし難い駆動トランジスタMdの場合は“Vth+Vin”も大きい、逆に、閾値電圧Vthが小さくオンし易い駆動トランジスタMdの場合は“Vth+Vin”も小さい。よって駆動電流から閾値電圧Vthのバラツキの影響が排除され、データ電圧Vinが一定ならば、ドレイン電流Ids(駆動電流Id)も一定となる。
移動度補正では、電圧“Vth+Vin”が保持されている状態から、さらに、駆動トランジスタMdの電流駆動能力に応じたゲート電位変化を行う。図2および図3には図示を省略しているが、駆動トランジスタMdのゲートとソースまたはドレインとの間に、駆動トランジスタMdの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられ、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードOLEDが発光する。
図5に、上記移動度補正時の充放電パスを考慮した、画素回路2の変形例を示す。
図5に図解する画素回路においては、図3では駆動トランジスタMdのゲートとドレイン間に接続されていた保持キャパシタCsを、駆動トランジスタMdのゲートとソース間に接続している。その他の構成は、図3と図5は同様である。ただし、ここでは電源駆動を、水平画素ライン駆動回路41から供給される電源駆動パルスDS(i)(図1の第1スキャン信号VSCAN1(i)のパルス表記)によって、駆動トランジスタMdのドレイン電圧をハイレベル(例えば高電位Vcc_H)と、ローレベル(低電位Vcc_L、例えば負電位)間で駆動することにより達成する。また、サンプリングトランジスタMsによる映像信号Ssig(データ電位Vsig)のサンプリングを、書き込み信号走査回路42から供給される書込駆動パルスWS(i)(図1および図3の第2スキャン信号VSCAN2(i)のパルス表記)によって行う。
なお、<画素回路3>での電源駆動は、この図示のものに限定されないが、以下、具体的な動作説明の都合上、図5の電源駆動方式を前提とする。
図5の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
図6(A)〜図6(F)は、表示制御における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第1行の画素回路3(1,j)が書き込み対象の行(表示行)であり、第2行の画素回路3(2,j)と第3行の画素回路3(3,j)は、図6の時点では書き込み対象でない(非表示行である)。表示行に対し、図6に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第2行に移り同様な表示制御が行われ、同様な表示制御が第3行、第4行、…と繰り返されることによって1画面が表示される。1画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
図6(B1)と図6(B2)は、書込対象の第1行に供給される書込駆動パルスWS(1)と電源駆動パルスDS(1)の波形図である。同様にして、図6(C1)と図6(C2)は、非書込対象の第2行に供給される書込駆動パルスWS(2)と電源駆動パルスDS(2)の波形図、図6(D1)と図6(D2)は、非書込対象の第3行に供給される書込駆動パルスWS(3)と電源駆動パルスDS(3)の波形図である。
図6(E)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのゲート電位(制御ノードNDcの電位)の波形図である。
図6(F)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのソース電位(有機発光ダイオードOLEDのアノード電位)の波形図である。
図6(F)の下部に記載している通り、図6は、NTSC映像信号規格の1水平期間(1H)に対し、その約4倍強のスパンで波形図を表示している。そして、その最後の1水平期間(1H)で、最終的な3回目の第3閾値補正(VTC3)と、移動度の補正および実際のデータ書き込み(W&μ)とを連続して実行する(本動作)。その最後の1水平期間(1H)に行われる本動作より前の3水平期間((1H)×3)は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め2度行うために費やされる(予備動作)。
図6のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い1水平期間(1H)で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が1水平期間(1H)で十分なら、初期化のために1水平期間(1H)もあれば予備動作としては十分な場合もある。もちろん、予備動作が2水平期間(2H)であってもよいし、4水平期間(4H)以上であってもよい。
ある行に対して本動作を行っているときは、次の行(および、その次以降の行、…、)について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
具体的に図6(A)の上部に記載しているように、(1フィールドまたは1フレーム)前画面の発光期間(LM0)の後に時系列の順で、放電期間(D−CHG)、初期化期間(INT)、第1閾値補正期間(VTC1)、第1待機期間(WAT1)、第2閾値補正期間(VTC2)、第2待機期間(WAT2)を経て「予備動作」が実行される。また、続いて、第3閾値補正(VTC3)、第3待機期間(WAT3)、書込み&移動度補正期間(W&μ)を経て、当該第1行の画素回路3(1,j)の発光期間(LM1)に推移することによって「本動作」が実行される。
また、図6では、波形図の適当な箇所に時間表示を符号“T0”〜“T21”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第1行に供給される書込駆動パルスWS(1)では、図6(B1)に示すように、“L”レベルで非アクティブ、“H”レベルでアクティブの4つのサンプリングパルス(SP0〜SP3)が周期的に出現する。このとき4つのサンプリングパルス(SP0〜SP3)の周期は、予備動作(時間T0〜時間T15)および本動作(時間T15以後)を通じて一定である。ただし、本動作における書込駆動パルスWS(1)は、4つ目のサンプリングパルス(SP3)の後に書き込みパルス(WP)が重畳された波形となる。
図6(A)に示す幾つかの映像信号パルス(PP)のうち、第1行にとって重要な映像信号パルスは、書き込みパルス(WP)と時間的に重なる本動作時の映像信号パルス(PPx)である。本動作時の映像信号パルス(PPx)のオフセット電位(Vo)からの波高値が、図6で表示させたい(書き込みたい)階調値、即ちデータ電圧Vinに該当する。この階調値(=Vin)は、第1行の各画素で同じ場合(単色表示の場合)もあるが、通常、表示画素行の階調値に応じて変化している。図6は、主として、第1行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
具体的には、第1行の第1閾値補正期間(VTC1)に対応する2つ目のサンプリングパルス(SP1)が印加される時間T5〜T7の期間に、第2行では、初期化期間(INT)に対応する1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T6で第1行の電源駆動パルスDS(1)がハイレベル(高電位Vcc_H)に立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T11で第2行の電源駆動パルスDS(2)がハイレベル(高電位Vcc_H)に立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T16で第3行の電源駆動パルスDS(3)がハイレベル(高電位Vcc_H)に立ち上がりアクティブとなる。
表示画面は通常、数百〜千数百の行を有するため、1画面表示中における1〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
なお、ここでは図7(A)〜図9(B)に示す第1行の画素回路3(1,j)の予備動作説明図、図10に示すソース電位Vsの時間推移のグラフ、図11(A)〜図11(C)に示す第1行の画素回路3(1,j)の本動作説明図、ならびに、図5等を適宜参照する。
第1行の画素回路3(1,j)について、時間T0以前の1フィールドまたは1フレームだけ前の画面(以下、前画面という)についての発光期間(LM0)では、図6(B1)に示すように書込駆動パルスWS(1)が“L”レベルであるため、サンプリングトランジスタMsがオフしている。また、図6(B2)に示すように、電源駆動パルスDS(1)が高電位Vcc_Hの印加状態にある。
図6において時間T0から、線順次走査の新しい画面表示に関する処理が開始される。
時間T0になると、水平画素ライン駆動回路41(図5参照)が、図6(B2)に示すように、電源駆動パルスDS(1)を高電位Vcc_Hから低電位Vcc_Lに切り替える。駆動トランジスタMdは、今までドレインとして機能していたノードの電位が低電位Vcc_Lにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位(ただし、図の表記ではソース電位Vsのままとする)を引き抜くディスチャージ動作が行われる。
したがって、図7(B)に示すように、今までとは逆向きのドレイン電流Idsが駆動トランジスタMdに流れる。
この駆動トランジスタMdに逆向きの電流が流れる期間を、図6では「放電期間(D−CHG)」と表記している。
このとき、低電位Vcc_Lが有機発光ダイオードOLEDの閾値電圧Vth_oled.とカソード電位Vcathの和よりも小さいとき、つまり“Vcc_L<Vth_oled.+Vcath”であれば有機発光ダイオードOLEDは消光する。
なお、放電期間(D−CHG)の終了(時間T1)の前までには、図6(A)に示すように、映像信号Ssigの電位が、データ電位Vsigからデータ基準電位Voにまで下げられている。
次に、書き込み信号走査回路42(図5参照)が、図6(B1)に示すように、時間T1にて書込駆動パルスWS(1)を“L”レベルから“H”レベルに遷移させて1つ目のサンプリングパルス(SP0)を、サンプリングトランジスタMsのゲートに与える。
この時間T1にて放電期間(D−CHG)が終了し、ここから初期化期間(INT)が開始する。
このサンプリング動作によって、図6(E)に示すように、時間T0を境に低下した駆動トランジスタMdのゲート電圧Vgが、データ基準電位Voに収束する。
この時間T5でサンプリングトランジスタMsを再度オンさせるタイミングは、最初の1水平期間(1H)の終了とほぼ同じに制御され、かつ、時間T2〜T5の期間内に、当該1水平期間(1H)における映像信号パルス(PP)が収まるようにタイミング設計されている(図6(A)と(B1)参照)。
そして、時間T2でサンプリングトランジスタMsをオフさせた状態で、映像信号パルス(PP)による映像信号線DTL(j)の電位変動が終了する時間T4の経過を待ち、その後の時間T5で、データ基準電位Voを再度サンプリングするための2つ目のサンプリングパルス(SP1)を立ち上げる。
この制御の結果、2つ目のサンプリングパルス(SP1)を立ち上げた時間T5で、映像信号Ssigのデータ電位Vsigを誤ってサンプリングすることは回避される。
なお、時間T5における2度目のサンプリング開始時には、図6(E)に示すように、既にゲート電圧Vgがデータ基準電位Voを保持している。したがって、2度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Vgは殆ど変動しない。
このようにして、駆動トランジスタMdのゲート電圧Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。
時間T5でサンプリングトランジスタMsが2度目のVoサンプリングを開始した後、図6(B2)に示すように、時間T6で電源駆動パルスDS(1)がVSSレベルからVDDレベルに立ち上がると、当該初期化期間(INT)が終了し、第1閾値補正期間(VTC1)が開始する。
この状態で時間T6にて、水平画素ライン駆動回路41(図5参照)が、図6(B2)に示すように、電源駆動パルスDS(1)を“L”レベル(=VSS)から“H”レベル(=VDD)に立ち上げる。水平画素ライン駆動回路41は、時間T6以降は、次のフレーム(あるいはフィールド)の処理開始まで、駆動トランジスタMdへの電源供給線の電位を高電位Vcc_Hに保持しておく。
ドレイン電流Idsによって駆動トランジスタMdのソースが充電され、図6(F)に示すようにソース電位Vsが上昇するため、それまで“Vo−Vcc_L”という値をとっていた駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)は、徐々に小さくなっていく(図6(E)および(F))。
図8(A)に示すように、駆動トランジスタMdのゲート電圧Vgに印加されているゲートバイアス電圧がデータ基準電位Voで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタMdは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする(第1の理由)。
また、ドレイン電流Idsは保持キャパシタCsに流れ込むが、有機発光ダイオードOLEDの容量Coled.の充電にもドレイン電流Idsが消費されるため、ソース電位Vsが上がりにくい(第2の理由)。
さらに、サンプリングパルス(SP1)を、次に映像信号Ssigがデータ電位Vsigに遷移する時間T8より前の時間T7で終了させる必要があるため(図6(B1)参照)、ソース電位Vsの充電時間が不十分である(第3の理由)。
しかしながら、現実には、その収束点に達する前に時間T7が来るため、サンプリングパルス(SP1)の持続時間が終了し、これによって、第1閾値補正期間(VTC1)が終了し、第1待機期間(WAT1)が開始する。
具体的には、駆動トランジスタMdのゲートソース間電圧VgsがVx1(>Vth)になったとき、つまり、図10に示すように、駆動トランジスタMdのソース電位Vsが低電位Vcc_Lから“Vo−Vx1”に上昇した時点(時間T7)で、第1閾値補正期間(VTC1)が終了する。このとき(時間T7)では、電圧値Vx1が保持キャパシタCsに保持される。
したがって、時間T7以後は、ソース電位Vsが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位(Vg)も上昇する(図6(E)と(F))。その結果、本例では、第1待機期間(WAT1)の終了時点(時間T10)において、ソース電位Vsが収束目標の“Vo−Vth”よりも大きくなる(図10参照)一方で、図6(E)および(F)に示すようにゲートソース間電圧Vgsは縮まらない。
図6(E)では、第1待機期間(WAT1)中におけるゲート電圧Vgの上昇分を“Va1”で表している。なお、結合容量(保持キャパシタCs)を介した、このゲート電圧Vgの上昇をブートストラップ動作により引き起こす原因となるソース電位Vsの上昇分も“Va1”で同じとすると、ソース電位Vsは第1待機期間(WAT1)の終了時点(時間T10)で“Vo−Vx1+Va1”となる(図8(B)参照)。
このため、ゲート電位を、初期化レベルであるデータ基準電位Voに戻すとともに閾値電圧補正を再度行う必要がある。
そこで本実施形態の動作例では、次の1水平期間(1H)(時間T10〜T15)において、前の1水平期間(1H)(時間T5〜T10)で行った第1閾値補正期間(VTC1)と第1待機期間(WAT1)と同様な処理、即ち、第2閾値補正期間(VTC2)と第2待機期間(WAT2)を実行する。
ただし、第1閾値補正期間(VTC1)が開始された時間T5においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vo−Vcc_L”と比較的大きい値であったのに対し、第2閾値補正期間(VTC2)が開始される時間T10において当該保持電圧が、より小さい“Vx1”に縮まっている。
この駆動トランジスタMdのゲートにおける電位(Va1)の変動は、保持キャパシタCs、および、駆動トランジスタMdのゲートソース間寄生容量Cgsを介して駆動トランジスタMdのソースに入力され、ソース電位Vsがプルダウンされる。
このときのソース電位Vsのプルダウン量は、容量結合比gを用いて“g*Va1”と表される。ここで容量結合比gは、上記ゲートソース間寄生容量Cgs、保持キャパシタCsと同一符号のその容量値(Cs)、有機発光ダイオードOLEDの容量Coled.を用いて、g=(Cgs+Cs)/(Cgs+Cs+Coled.)と表される。よって、ソース電位Vsは、直前の“Vo−Vx1+Va1”から“g*Va1”だけ低下し、“Vo−Vx1+(1−g)Va1”となる。
容量結合比gは定義式から明らかなように1より小さい値をとるため、ソース電位Vsの変化量“g*Va1”は、ゲート電圧Vgの変化量(Va1)より小さい。
時間T12から第2待機期間(WAT2)が開始する。
第2待機期間(WAT2)では、前回の第1待機期間(WAT1)と同様に、サンプリングトランジスタMsがオフしてゲート電圧Vgが電気的にフローティング状態となるため、ソース電位Vsの上昇に応じてゲート電圧Vgも上昇する(図9(A)参照)。
しかし、ゲート電圧Vgの電位上昇効果(ブートストラップ効果)は、その開始時点のゲートソース間電圧Vgsが制御目標“Vth”に近いため余り大きくなく、図6(E)および図6(F)の時間T12〜T15に見られるように、ソース電位Vsおよびゲート電圧Vgの電位上昇幅は僅かである。
時間T15から「本動作」に入り、第3閾値補正(VTC3)が開始する。
第3閾値補正(VTC3)(時間T15〜T17)では、第2閾値補正期間(VTC2)と同様な処理を実行する。
ただし、第2閾値補正期間(VTC2)が開始された時間T10においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vx1”と比較的大きい値であったのに対し、第3閾値補正期間(VTC3)が開始される時間T15においては、さらに小さい“Vx2”に縮まっている。
動作の基本は[第2閾値補正期間(VTC2)]の繰り返しになるので割愛する。[第2閾値補正期間(VTC2)]の説明は、“Va1”を“Va2”に、“Vx1”を“Vx2”に置き換えることによって、当該第3閾値補正(VTC3)に適用できる。このことは図8(C)と図9(B)との対比でも明らかである。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Vin”だけ大きくなったとすると、ゲートソース間電圧は“Vin+Vth”となる。また、閾値電圧Vthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Vthが大きい駆動トランジスタは、閾値電圧Vthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Vthが小さい駆動トランジスタは、閾値電圧Vthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Vthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Vinなら同じドレイン電流Idsを駆動トランジスタに流すことができる。
ここで有機発光ダイオードOLEDのカソード電位Vcathを低電位Vcc_L(例えば接地電圧GND)で一定とした場合、閾値電圧Vth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、閾値電圧Vth_oled.は有機発光ダイオードOLEDの作製条件で決まり、また、低電圧で効率的な発光のためには閾値電圧Vth_oled.を余り大きくできない。よって、望ましくは、3度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Vcathを低電位Vcc_Lより大きく設定することによって、有機発光ダイオードOLEDを逆バイアスさせておくとよい。
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み&移動度補正”のための待機期間(第3待機期間(WAT3))が開始する。第3待機期間(WAT3)は、今までの閾値電圧補正のための第1待機期間(WAT1)および第2待機期間(WAT2)とは異なり、単に、その後に行う“書込み&移動度補正”時に、映像信号Ssigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
第3待機期間(WAT3)では、その途中の時間T18で、図6(A)に示すように、当該画素回路3(1,j)で表示すべきデータ電位Vsigをもつ映像信号パルス(PPx)が、映像信号Ssigとして映像信号線DTL(j)に供給される(図11(A)参照)。映像信号Ssigにおいて、データ電位Vsigとデータ基準電位Voの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Vinに相当する。つまり、データ電位Vsigは“Vo+Vin”に等しい。
時間T18で行われた電位変化から時間が経って、映像信号Ssigがデータ電位Vsigで安定した時間T19で、当該第3待機期間(WAT3)が終了する。
時間T19から、書込み&移動度補正期間(W&μ)が開始する。
図6(B1)に示すように、本動作時の映像信号パルス(PPx)を印加中の時間T19で、書き込みパルス(WP)がサンプリングトランジスタMsのゲートに供給される。すると、図11(B)に示すように、サンプリングトランジスタMsがオンし、映像信号線DTL(j)のデータ電位Vsig(=Vo+Vin)のうち、ゲート電圧Vg(=Vo)との差分、すなわち、データ電圧Vinが、駆動トランジスタMdのゲートに入力される。この結果、ゲート電圧Vgが“Vo+Vin”となる。
ゲート電圧Vgがデータ電圧Vinだけ上昇すると、これに連動してソース電位Vsも上昇する。このとき、データ電圧Vinがそのままソース電位Vsに伝達される訳ではなく、前述した容量結合比gに応じた比率の変化分、すなわち、“g*Vin”だけソース電位Vsが上昇する。よって、変化後のソース電位Vsは、“Vo−Vth+g*Vin”となる。その結果、駆動トランジスタMdのゲートソース間電圧Vgsは、“(1−g)Vin+Vth”となる。
今までの3度の閾値電圧補正で、実は、ドレイン電流Idsを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Vthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比gを用いずに、単に結果だけを示す電圧を新たに“Va1”や“Va2”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタCsに閾値電圧Vthが保持されているため、その後、駆動トランジスタMdをオンさせると、閾値電圧Vthの大小によってドレイン電流Idsが変動しない。そのため、この閾値電圧補正後の駆動トランジスタMdの導通で、仮に、当該導通時の駆動電流Idによって保持キャパシタCsの保持電圧(ゲートソース間電圧Vgs)の値に変動が生じたとすると、その変動量ΔV(正または負の極性をとることが可能)は、駆動トランジスタMdの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
この設定を予め行っていると、有機発光ダイオードOLEDは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Vsが、有機発光ダイオードOLEDの閾値電圧Vth_oled.とカソード電位Vcathとの和を越えないため、ドレイン電流Ids(駆動電流Id)は保持キャパシタCsの容量値(同じ符号Csで表記)と有機発光ダイオードOLEDの逆バイアス時等価容量の容量値(寄生容量と同じ符号Coled.で表記)と駆動トランジスタMdのゲートソース間に存在する寄生容量(Cgsと表記)とを加算した容量“C=Cs+Coled.+Cgs”を充電するために用いられる。これにより、駆動トランジスタMdのソース電位Vsは上昇していく。このとき、駆動トランジスタMdの閾値補正動作は完了しているため、駆動トランジスタMdが流すドレイン電流Idsは移動度μを反映したものとなる。
この負帰還量ΔVは、有機発光ダイオードOLEDに逆バイアスをかけた状態では、ΔV=t*Ids/(Coled.+Cs+Cgs)という式で表すことができる。この式から、変動量ΔVは、ドレイン電流Idsの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔVの式から、ソース電位Vsに付加される負帰還量ΔVは、ドレイン電流Idsの大きさ(この大きさは、データ電圧Vinの大きさ、即ち階調値と正の相関関係にある)と、ドレイン電流Idsが流れる時間、すなわち、図6(B1)に示す、移動度補正に要する時間T19から時間T20までの時間(t)に依存している。つまり、階調値が大きいほど、また、時間(t)を長くとるほど、負帰還量ΔVが大きくなる。
したがって、移動度補正の時間(t)は必ずしも一定である必要はなく、逆にドレイン電流Ids(階調値)に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Idsが大きい場合、移動度補正の時間(t)は短めにし、逆に、黒表示に近くなりドレイン電流Idsが小さくなると、移動度補正の時間(t)を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図5の書き込み信号走査回路42等に予め設けることにより実現可能である。
時間T20で書込み&移動度補正期間(W&μ)が終了すると、発光期間(LM1)が開始する。
時間T20で書き込みパルス(WP)が終了するためサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲートが電気的にフローティング状態となる。
その結果、ソース電位Vs(有機発光ダイオードOLEDのアノード電位)が上昇し、やがて、有機発光ダイオードOLEDの逆バイアス状態が解消され、図11(C)に示すように、ドレイン電流Idsが駆動電流Idとして有機発光ダイオードOLEDに流れ始めるため、有機発光ダイオードOLEDが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタMdは、入力されたデータ電圧Vinに応じたドレイン電流Idsで飽和し、ドレイン電流Ids(=Id)が一定となると、有機発光ダイオードOLEDがデータ電圧Vinに応じた輝度の発光状態となる。
一方、ゲート電圧Vgは、図6(E)に示すように、フローティング状態であるためソース電位Vsに連動して、その上昇量ΔVoled.と同じだけ上昇し、ドレイン電流Idsの飽和に伴ってソース電位Vsが飽和すると、ゲート電圧Vgも飽和する。
その結果、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)について、移動度補正時の値(“(1−g)Vin+Vth−ΔV”)が、発光期間(LM1)中も維持される。
しかしながら、有機発光ダイオードOLEDのI−V特性が経時変化の有無に関係なく、保持キャパシタCsの保持電圧が“(1−g)Vin+Vth−ΔV”に保たれる。そして、保持キャパシタCsの保持電圧は、駆動トランジスタMdの閾値電圧Vthを補正する成分(+Vth)と、移動度μによる変動を補正する成分(−ΔV)とを含むことから、閾値電圧Vthや移動度μが、異なる画素間でばらついても駆動トランジスタMdのドレイン電流Ids、つまり、有機発光ダイオードOLEDの駆動電流Idが一定に保たれる。
また、駆動トランジスタMdは、移動度μが小さくて上記変動量ΔVが小さい場合は、保持キャパシタCsの保持電圧の移動度補正成分(−ΔV)によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ids(駆動電流Id)をより流すように動作する。このため移動度μの変動があってもドレイン電流Idsは一定となる。
つぎに、以上の画素回路の構成および動作を前提として、本実施形態の表示装置の特徴、即ち、色に対する画素構成の相違について説明する。
有機発光ダイオードOLEDの有機膜を構成する有機材料で発光色が異なるため、今までの説明のように画素の等価回路としては同じであっても、実際には、隣接画素で材料を含めると構成上の違いがある。
このため同一行の連続するN(N≧3)個の画素から画素ユニットが構成され、画素ユニットを単位として見ると、構成が等しくなる。RGBの3原色表示の場合、3原色それぞれの発光輝度の割合で任意の1色が表示され、N=3である。以下、N=3のRGBの3原色表示を前提とする。
このように画素ユニットは任意の1色を表示するために、画素アレイ内で同じ構成を有する最小の単位である。本実施形態では、「画素ユニット内で、特定色の画素において、駆動トランジスタ、保持キャパシタおよび発光素子を含む画素回路要素の組が、他の色の画素の組より多い数で2組以上設けられている」という特徴がある。以下、1画素内の「組」の数を「組数」という。なお、「特定色」についての詳細は後述する。
ただし、全てのトランジスタ(TFT)が大画面化し易いNチャネル型のアモルファスシリコンTFTである、回路構成が単純である、ならびに、閾値電圧Vthおよび移動度μの補正の仕組みが画素回路に予めインプリメントされているなどの種々の利点を有するため<画素回路3>、即ち図5の画素回路構成が最も望ましい。以下、図5の画素回路を前提として説明を続ける。
本発明者の調査によれば、滅点欠陥、または、滅点にまではならないが輝度が所望の値まで得られない(以下、半滅点と称する)欠陥の発生態様としては、有機発光ダイオードOLEDの形成工程で、そのアノードとカソードに流す電流が断線によって途絶える場合、断線に至らなくても配線の一部やコンタクトが高抵抗化する場合、さらには、ダストによってアノードとカソード間にショート回路が形成されて、当該ショート回路に有機発光ダイオードOLEDの駆動電流が流れて消費されるため、有機発光ダイオードOLEDに駆動電流が流れない、または、流れるが電流量が不足する場合があることが分かった。
そして、本発明者の調査では、ショート回路による滅点または半滅点の発生が最も多い欠陥発生態様であった。
有機発光ダイオードOLEDの有機多層膜の形成時にダストが付着すると、有機発光ダイオードOLEDのアノードとカソード間が、導電性のダスト、あるいは、ダストによるパターン欠陥によって抵抗Rを介してつながったようなショート回路によって電気的に接続されてしまう。この場合、駆動トランジスタMdを流れるドレイン電流Idsが、有機発光ダイオードOLEDを流れる駆動電流Idと、抵抗Rを流れる電流Irとに分岐する。前述したようにドレイン電流Idsは映像信号線DTL(j)から予め入力されるデータ電圧に応じた一定電流であるが、抵抗Rを流れる電流Irが生じると、その分、駆動電流Idが減って有機発光ダイオードOLEDの発光輝度が低下する(半滅点欠陥)。
抵抗Rが大きいと半滅点欠陥は目立たないが、抵抗Rが小さくなるほど電流Irが増え、その分駆動電流Idが減るため半滅点欠陥が目立つようになる。そして、抵抗がある程度小さくなると有機発光ダイオードOLEDに全く駆動電流Idが流れなくなり、滅点欠陥が発生する。
RGBの3原色表示の場合、どの色が有機多層膜の総膜厚が最も小さいかは、用いる膜の材質、膜構造などによって異なる。また、反射光成分を利用して出射光を増強する光増強構造とするか否かによっても総膜厚が異なる。このためどの色の総膜厚が最も小さいかは一概には言えないが、RGBの3原色表示の場合、一般的な傾向として、青(B)において他の色より総膜厚が小さい。
具体的に人間の目は、RGB3原色の各色について同じ感度を持つ訳ではなく、色ごとに感度(視感度)が異なる。比視感度は、最大視感度を示す波長(明所では555[nm]、暗所では507[nm])での視感度(単位:lm/W)に対する各波長の視感度の比率を表す正規化されたパラメータである。
RGBの場合、緑(G)の比視感度が最も高い。また、青(B)については、日本人の比視感度より欧米人の比視感度が相対的に高いとされる。
したがって、ある色を表示する画面の1つの画素ユニット内で1つの画素に滅点欠陥が発生した場合、その画素が緑(G)の場合は欠陥が目立ちやすく、その他の色(赤(R)や青(B))の場合は、緑(G)の場合より目立ちにくい。このためRGBの3原色表示の場合、「比視感度が最も高い特定色」とは緑(G)といっても差し支えない。
図13では、より多い「組数」を2としているが、この数は、より少ない「組数」1より大きければよく、2以上の任意である。
なお、「組」には、ここではサンプリングトランジスタMsを含めていないが、含めてもよい。
このように配置区分を素子回路要素で分けると、「組数」を多くしたことにより素子回路要素の配置スペース確保がしやすくなるという利点がある。
ここで、画素回路の平面パターンや断面構造について、図面を参照しつつ説明する。なお、ここでの説明では、「組数」が1の、例えば赤(R)画素について説明することから、図を見やすくするため配置領域一杯に画素回路要素を配置しているが、組数を多くする場合には、配置領域が広がる等の対策によって配置スペースの確保を行う。
また、図16(A)は、図15(A)のA−A線の概略断面図、図16(B)は、図15(A)と図15(B)のB−B線の概略断面図である。
図16(B)に示す断面において、下地層10の上に所定のゲートメタル層(GM)、例えばモリブデン(Mo)等の高融点金属層からなるゲート電極11Aが形成されている。図16(B)の断面は、図5等の駆動トランジスタMdの形成箇所を示しているが、図15(A)に示すように、サンプリングトランジスタMsの形成箇所にも、大きさが若干異なるゲート電極11Dが同様に形成されている。
図16(B)に示す断面において、ゲート絶縁膜12上には、例えばアモルファスシリコン(Pチャネル型TFTの場合、ポリシリコンでも可能)からなる、駆動トランジスタMdのTFT層13Aが形成されている。図15(A)に示すように、サイズが異なるがサンプリングトランジスタMsのTFT層13Bが、同様にして形成されている。図16(B)のTFT層13Aには、逆導電型の不純物が導入されて互いに分離したソース(S)とドレイン(D)の各領域が形成されている。このことはTFT層13Bにおいても同様である。
各配線接続部に1個ずつ、合計2個のコンタクトホール12Aと12Bは、高融点金属配線層とその上の上層配線層とを接続する第1コンタクトホール(1CH)である。
具体的には、第1高融点金属配線層11Bの端部が、コンタクトホール12Aを介して、ゲート絶縁膜12上に設けられ、例えばアルミニウム(AL)からなる上層配線層14Bの一方端部に接続されている。また、第2高融点金属配線層11Cの端部が、コンタクトホール12Cを介して、ゲート絶縁膜12上に設けられている上記上層配線層14Bのもう片方の端部に接続されている。
図16(B)の断面に示すように、上部電極層14D上の平坦化膜15部分に、平坦化膜15に形成された2ndコンタクトホール(2HC)を導電材料で埋め込んだアノードコンタクト15Aが形成されている。
そして、平坦化膜15上に形成され、アノードコンタクト15Aの端面に接触するアノード電極(AE)、アノード電極(AE)上に形成され、アノード電極(AE)より一回り小さい開口部16Aを有する保護膜16、さらにその上を覆う有機多層膜(OML)、および、画素占有面積の全面にブランケット状に形成されたカソード電極(CE)が、この順に堆積され、これにより有機発光ダイオードOLEDが形成されている。
また、画素回路要素の配置区分(階層)を、組内の全ての要素(トランジスタ、キャパシタ、有機発光ダイオード)で共通としないで、最も配置効率が良いように、例えば有機発光ダイオードを形成する階層では、その他の素子を形成する階層より、組数が異なり画素間で、その面積比を小さくする。これにより、配置効率が向上するとともに、配線のラインとスペースを適性化して、ライン間ショートにより歩留まり低下を防止できるという利益が得られる。
Claims (8)
- R(赤)、G(緑)、B(青)を含むN(N≧3)色が、連続したN個の画素に対し1画素に1色ずつ割り当てられて画素ユニットが構成され、複数の前記画素ユニットが規則的に配置されている画素アレイを有し、
前記N個の画素のそれぞれに、
サンプリングトランジスタと、
駆動トランジスタと、
前記駆動トランジスタの発光制御ノードに結合し、前記サンプリングトランジスタを介して入力されるデータ電圧を保持する保持キャパシタと、
前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電圧に応じ前記駆動トランジスタが制御する駆動電流量に基づいて、画素ごとに決められた色の発光特性で自発光する発光素子と、
を有し、
前記N個の画素内で、滅点となり易い特定色、または、比視感度が最も高い特定色の画素において、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組が、他の色の画素の前記組より多い数で2組以上設けられている
表示装置。 - 前記発光素子は、アノードまたはカソードの一方電極の上に、発光する色に応じた材質と厚さを有する複数の有機薄膜と他方電極とを積層した多層膜構造を有し、
前記滅点となりやすい特定色の画素内に形成されている前記複数の有機薄膜の総膜厚が、前記他の色の画素の前記総膜厚より小さい
請求項1に記載の表示装置。 - 前記他の色の画素において、前記特定色の画素における前記画素回路要素の組数より少ない範囲内で、前記複数の有機薄膜の総膜厚が薄いほど、前記組がより多く設けられている
請求項2に記載の表示装置。 - 前記比視感度が最も高い特定色が前記緑(G)であり、
前記R(赤)と前記B(青)の各画素は、前記緑(G)より前記組の数が少ない
請求項1に記載の表示装置。 - 1つの前記画素内に前記組が複数存在する場合、1つの前記サンプリングトランジスタが前記複数の組で共通に設けられている
請求項1に記載の表示装置。 - 前記N個の画素内に設けられている全ての前記組において、前記駆動トランジスタのチャネル導電型およびサイズ、ならびに、前記保持キャパシタの容量値がそれぞれ同じに設計され、かつ、同じ前記画素内に前記発光素子が複数設けられる場合、当該複数の発光素子の前記駆動電流経路が、駆動電圧の供給端子に複数、並列接続されることによって前記発光素子ごとに分離されている
請求項1に記載の表示装置。 - 前記特定色の画素について前記組の数だけ設けられている前記発光素子の開口部の合計面積が、前記他の色の画素が有する画素ごとの前記開口部の面積とほぼ等しくなるように、前記特定色の画素面積が前記他の色の画素面積より大きく設定されている
請求項1に記載の表示装置。 - 前記他の色の画素間で前記組の数が異なる場合、前記画素ごとの開口部の面積が画素間でほぼ同じになるように、画素面積が異なっている
請求項7に記載の表示装置。
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