JP2009168898A - 自発光型表示装置 - Google Patents
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Abstract
【課題】映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止する。
【解決手段】画素回路3(i,j)は、一定電位線(カソード線CAL)によって他方電極が少なくとも行方向の画素間で接続され、一方電極が駆動トランジスタMdを解して電源走査線DSLに接続された発光素子(有機発光ダイオードOLED)と、カソード線CALと一方電極のとの間に接続される補助キャパシタCsubと、映像信号線DTLと駆動トランジスタMdの制御ノードNDcとの間に接続されるサンプリングトランジスタMsと、保持キャパシタCsと、を含む。カソード線CALと映像信号線DTLとの交差箇所の層間に、電源走査線DSLがカソード線CALと平面パターンで少なくとも一部が重なって配置されている。
【選択図】図12
【解決手段】画素回路3(i,j)は、一定電位線(カソード線CAL)によって他方電極が少なくとも行方向の画素間で接続され、一方電極が駆動トランジスタMdを解して電源走査線DSLに接続された発光素子(有機発光ダイオードOLED)と、カソード線CALと一方電極のとの間に接続される補助キャパシタCsubと、映像信号線DTLと駆動トランジスタMdの制御ノードNDcとの間に接続されるサンプリングトランジスタMsと、保持キャパシタCsと、を含む。カソード線CALと映像信号線DTLとの交差箇所の層間に、電源走査線DSLがカソード線CALと平面パターンで少なくとも一部が重なって配置されている。
【選択図】図12
Description
本発明は、複数の画素回路と駆動回路を有し、映像信号線と電源走査線と書込走査線が複数の画素回路に対し配線され、各画素回路が、発光素子、駆動トランジスタ、サンプリングトランジスタ、保持キャパシタおよび補助キャパシタを含む自発光型表示装置に関する。
発光素子として有機ELデバイスを用いた自発光型表示装置の開発が近年盛んになっている。有機ELデバイスは有機薄膜を有し、有機薄膜に電界をかけると発光する現象を利用したデバイスである。
有機ELデバイスは印加電圧が10[V]以下で駆動するため低消費電力である。有機ELデバイスは自ら光を発する自発光素子であるため、これを有する表示装置は、照明部を必要とせず軽量化及び薄型化が容易である。有機ELデバイスの応答速度は数[μs]程度と非常に高速なので、有機ELデバイスを用いた表示装置は動画表示時の残像が発生しない。
有機ELデバイスは印加電圧が10[V]以下で駆動するため低消費電力である。有機ELデバイスは自ら光を発する自発光素子であるため、これを有する表示装置は、照明部を必要とせず軽量化及び薄型化が容易である。有機ELデバイスの応答速度は数[μs]程度と非常に高速なので、有機ELデバイスを用いた表示装置は動画表示時の残像が発生しない。
有機ELデバイスを自発光素子として用いる自発光型表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。
自発光素子を有するアクティブマトリクス型の表示装置であって、データ電位に応じた駆動電流が流入する側の自発光素子の一方電極(アノード電極)に対し、補助キャパシタ(追加容量)を接続させた表示装置が知られている(例えば特許文献1参照)。
図13に、画素回路の基本構成の等価回路図(特許文献1の図8)を、参照符号を一部変更して転記する。
発光素子は、本例では有機発光ダイオードOLEDであり、図13では、有機発光ダイオードOLEDを、その等価容量Coled.により示している。また、特許文献1の図8に示す、電源電圧Vddの供給線と駆動トランジスタの間に接続され(符号Tr4により示す)トランジスタは、画素回路の構成によっては不要であるため、ここでの図示を省略している。
発光素子は、本例では有機発光ダイオードOLEDであり、図13では、有機発光ダイオードOLEDを、その等価容量Coled.により示している。また、特許文献1の図8に示す、電源電圧Vddの供給線と駆動トランジスタの間に接続され(符号Tr4により示す)トランジスタは、画素回路の構成によっては不要であるため、ここでの図示を省略している。
有機発光ダイオードOLEDの他方電極(カソード)の電位がカソード電位Vcathで固定されているため、一方電極(アノード)の電位(アノード電位)Vaによって有機発光ダイオードOLEDに印加される電圧が制御される。有機発光ダイオードOLEDのアノードに対し、駆動トランジスタMdを介して電源電圧Vddの供給線が接続可能となっている。駆動トランジスタMdは、そのゲート(制御ノード)に入力されるデータ電位Vsigに応じてドレイン電流Idsの大きさが制御され、これによりソース電位、即ち有機発光ダイオードOLEDのアノード電位Vaが決まる。
駆動トランジスタMdのゲートとソース間に、データ電位Vsigを保持する目的で保持キャパシタCsが接続されている。駆動トランジスタMdのゲートと映像信号線DTLの間に、映像信号のデータ電位VsigをサンプリングするサンプリングトランジスタMsが接続されている。
サンプリングトランジスタは、そのゲートに接続される書込走査線(不図示)の電位に応じて制御され、書込走査線が活性化されたときにオンして、ドレインに接続されている映像信号線の電位をサンプリングし、サンプリング後の電位を、ソースに接続されている駆動トランジスタの制御ノードに伝達する。
ここで映像信号は一定の基準電位(以下、データ基準電位Voという)の印加と、データ基準電位Voから任意の電位を持つデータパルスDPの印加とが繰り返された波形を有する。データパルスDPの電位がデータ電位Vsigであり、表示階調を決めるデータ電圧Vinは、データ電位Vsigからデータ基準電位Voを差し引いた上記データパルスDPの波高値に該当する。
駆動トランジスタMdのゲートとソース間に保持キャパシタCsが接続されている。
サンプリングトランジスタは、そのゲートに接続される書込走査線(不図示)の電位に応じて制御され、書込走査線が活性化されたときにオンして、ドレインに接続されている映像信号線の電位をサンプリングし、サンプリング後の電位を、ソースに接続されている駆動トランジスタの制御ノードに伝達する。
ここで映像信号は一定の基準電位(以下、データ基準電位Voという)の印加と、データ基準電位Voから任意の電位を持つデータパルスDPの印加とが繰り返された波形を有する。データパルスDPの電位がデータ電位Vsigであり、表示階調を決めるデータ電圧Vinは、データ電位Vsigからデータ基準電位Voを差し引いた上記データパルスDPの波高値に該当する。
駆動トランジスタMdのゲートとソース間に保持キャパシタCsが接続されている。
このような構成の画素回路では、駆動トランジスタMdのゲートソース間電圧Vgsが、そのまま保持キャパシタCsの保持電圧となる。言い換えると、駆動トランジスタのソース電位(有機発光ダイオードOLEDのアノード電位Va)を基準として、駆動トランジスタのゲートに与えられる電位“Vsig−Va”の大きさで、保持キャパシタCsの保持電圧値が決められる。
駆動トランジスタMdは、そのゲートソース間電圧Vgsに応じたドレイン電流Idsを流すことから、データ電圧Vin(データパルスDPの波高値)を保持キャパシタCsに正確に入力し、保持させる必要がある。
駆動トランジスタMdは、そのゲートソース間電圧Vgsに応じたドレイン電流Idsを流すことから、データ電圧Vin(データパルスDPの波高値)を保持キャパシタCsに正確に入力し、保持させる必要がある。
そのためには、データ電圧Vinの入力に先立って、駆動トランジスタMdのソース(発光素子の一方電極、本例ではアノード)の電位(アノード電位Va)を、映像信号のデータ基準電位Voにより初期化する。そして、サンプリングトランジスタMsによるデータ電位Vsigのサンプリングによって、駆動トランジスタMdの制御ノードにデータ電位Vsigを入力する。
データ電位Vsigの入力によって駆動トランジスタMdの制御ノード(ゲート)の電位が上昇すると、駆動トランジスタMdのソース電位(アノード電位Va)もデータ基準電位Voから上昇する。データ電圧Vinを保持キャパシタCsに100[%]保持させるには、データ電位Vsigを入力する時の駆動トランジスタMdのソース電位(アノード電位Va)の変動量をほぼゼロとする必要がある。
しかしながら、データ電位Vsigの入力によって駆動トランジスタMdが流す電流値が増大し、この電流値の増大によって、駆動トランジスタMdのソース電位(アノード電位Va)が容易に上昇しようとする。
しかしながら、データ電位Vsigの入力によって駆動トランジスタMdが流す電流値が増大し、この電流値の増大によって、駆動トランジスタMdのソース電位(アノード電位Va)が容易に上昇しようとする。
そこで、特許文献1に記載されている画素回路では、駆動トランジスタのソースに接続されている容量値を大きくする目的で、有機発光ダイオードOLEDと並列に補助キャパシタCsubが接続されている。
ドレイン電流Idsは、有機発光ダイオードOLEDの容量Coled.と、補助キャパシタCsubと、駆動トランジスタMd等の寄生容量との合成容量を充電する。ドレイン電流Idsがデータ電位Vsigの入力によって増加し、このとき補助キャパシタCsubがある程度大きいと、ドレイン電流Idsの増加分は上記合成容量を充電するのに費やされ、アノード電位Vaが殆ど上昇しないようにすることできる。この場合、実際に保持キャパシタCsに保持される電圧と、所望のデータ電圧Vinとの比率で定義される“書き込みゲイン”が“1”に近いものとなる。
ドレイン電流Idsは、有機発光ダイオードOLEDの容量Coled.と、補助キャパシタCsubと、駆動トランジスタMd等の寄生容量との合成容量を充電する。ドレイン電流Idsがデータ電位Vsigの入力によって増加し、このとき補助キャパシタCsubがある程度大きいと、ドレイン電流Idsの増加分は上記合成容量を充電するのに費やされ、アノード電位Vaが殆ど上昇しないようにすることできる。この場合、実際に保持キャパシタCsに保持される電圧と、所望のデータ電圧Vinとの比率で定義される“書き込みゲイン”が“1”に近いものとなる。
このように、補助キャパシタCsubはデータ電圧Vinを画素回路に書き込む際に、データ書き込みの効率(書き込みゲイン)を上げる作用効果がある。
特開2007−102046号公報
特許文献1には詳しく記載されていないが、有機発光ダイオードOLEDのカソード電位を固定する一定電位線は、映像信号線DTLと直交する行方向に配置される。一定電位線は、映像信号線DTLと交差する部分で容量的にカップリンングが発生しやすい。
従って、映像信号線DTLにデータパルスDPが立ち上がる瞬間に、交差部分の容量カップリングを介して一定電位線に電位変動が重畳されることがある。
従って、映像信号線DTLにデータパルスDPが立ち上がる瞬間に、交差部分の容量カップリングを介して一定電位線に電位変動が重畳されることがある。
一定電位線に電位変動が発生すると、この電位変動は補助キャパシタCsubを介して駆動トランジスタMdのソース電位(アノード電位Va)を揺らす。映像信号線DTLにデータパルスDPが立ち上がる瞬間に一定電位線に発生し、ソースに伝達される電位変動は、瞬時に増大して減少に転じ、やがて、ある時定数により規定される時間経過後に消滅する。
電位変動が収束して消滅するまでに時間がかかるため、電位変動が残った状態で、駆動トランジスタMdのゲートに接続されたサンプリングトランジスタMsがオンし、データ電位Vsigのサンプリング(書き込み)が開始される場合がある。
この場合、データ電位Vsigに応じて駆動トランジスタMdがオンする動作が、電位変動が残ったソース電位から開始される。このため、同じデータ電位Vsigを書き込む場合でも、ソースに電位変動が残った状態とそうでない状態では、書き込み後のデータ電位に差が生じる。より詳細には、データ書き込み時間は一定であるため、上記ソースに電位変動が残った状態からのデータ書き込み終了時のソース電位は、電位変動がない場合の本来得たいデータ書き込み終了時のソース電位とは異なる。よって、データに書き込み誤差が生じる。
書き込み誤差があると、書き込み終了時点でサンプリングトランジスタがオフされた後にソース電位が、書き込まれたデータ電位に応じたレベルにまで上昇し、この上昇後のレベルに応じて有機発光ダイオードOLEDの発光輝度が決められる。その結果、書き込み誤差の有無に応じて、画素の発光輝度差が生じてしまう。
この場合、データ電位Vsigに応じて駆動トランジスタMdがオンする動作が、電位変動が残ったソース電位から開始される。このため、同じデータ電位Vsigを書き込む場合でも、ソースに電位変動が残った状態とそうでない状態では、書き込み後のデータ電位に差が生じる。より詳細には、データ書き込み時間は一定であるため、上記ソースに電位変動が残った状態からのデータ書き込み終了時のソース電位は、電位変動がない場合の本来得たいデータ書き込み終了時のソース電位とは異なる。よって、データに書き込み誤差が生じる。
書き込み誤差があると、書き込み終了時点でサンプリングトランジスタがオフされた後にソース電位が、書き込まれたデータ電位に応じたレベルにまで上昇し、この上昇後のレベルに応じて有機発光ダイオードOLEDの発光輝度が決められる。その結果、書き込み誤差の有無に応じて、画素の発光輝度差が生じてしまう。
なお、電位変動が収束するまでデータ書き込みを待つこともできるが、電位変動の大きさ、および、その収束時間を規定する時定数は配線の負荷容量により大きく変動する。このため、画面全体で電位変動の影響をなくすには待ち時間を十分長くとる必要がある。よって、電位変動を防止、あるいは、ある程度抑制しないと、書き込み時間に無駄な時間が発生し、このことが表示装置の表示制御におけるタイミング設計を困難なものとする。
本発明は、映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止あるいは抑制し、これにより発光素子を所望の輝度で発光させることが可能な表示装置を提供するものである。
本発明の一形態(第1形態)に関わる自発光型表示装置は、行列状に配置される複数の画素回路と、行方向の画素回路をそれぞれ接続する書込走査線および電源走査線と、列方向の画素回路を接続する映像信号線と、を有する。
前記画素回路は、一定電位線によって他方電極が少なくとも行方向の画素間で接続され、一方電極の電位によって印加電圧値が変化する発光素子と、前記一定電位線と前記一方電極との間に前記発光素子と並列に接続される補助キャパシタと、前記走査供給線と前記一方電極との間に接続される駆動トランジスタと、前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、を含む。
第1形態において、行方向に沿って配置される前記一定電位線と、当該一定電位線と交差する前記映像信号線の箇所との間の層に、前記電源走査線が、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている。
前記画素回路は、一定電位線によって他方電極が少なくとも行方向の画素間で接続され、一方電極の電位によって印加電圧値が変化する発光素子と、前記一定電位線と前記一方電極との間に前記発光素子と並列に接続される補助キャパシタと、前記走査供給線と前記一方電極との間に接続される駆動トランジスタと、前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、を含む。
第1形態において、行方向に沿って配置される前記一定電位線と、当該一定電位線と交差する前記映像信号線の箇所との間の層に、前記電源走査線が、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている。
本発明の他の形態(第2形態)に関わる自発光型表示装置は、上記第1形態に加えて、さらに、平面パターンにおいて、前記電源走査線は、前記行方位に配置される一定電位線の幅を含む一回り大きい幅で当該一定電位線と重ねられている。
本発明の他の形態(第3形態)に関わる自発光型表示装置は、上記第1形態において、前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲートが、第1層金属から形成され、前記電源走査線が、前記第1層金属より1層上の第2層金属から形成され、前記行方向に沿って配置される一定電位線が、前記第2層金属より1層上の第3層金属から形成され、前記映像信号線は、一定電位線と交差する箇所で前記第1層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第2層金属から形成された2つの主線部と、前記ブリッジ部を前記2つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている。
本発明の他の形態(第4形態)に関わる自発光型表示装置は、上記第1形態において、前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲート、ならびに、前記行方向に沿って配置される一定電位線が、第1層金属から形成され、前記電源走査線が、前記第1層金属より1層上の第2層金属から形成され、前記映像信号線は、一定電位線と交差する箇所で前記第2層金属より1層上の第3層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第2層金属から形成された2つの主線部と、前記ブリッジ部を前記2つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている。
以上のように構成された第1〜第4形態の自発光型表示装置において、一定電位線は、その全部または一部が行方向に沿っても配置される。一定電位線の一部が行方向に沿って配置される場合、「行方向に沿って配置される一定電位線」は、一定電位線の、行方向に沿う部分をいう。
行方向に沿って配置される一定電位線は、列方向の映像信号線と交差する。この交差箇所において、一定電位線と映像信号線との間の層に、電源走査線が配置されている。電源走査線は、行方向に配置される一定電位線と平面パターンで少なくとも一部が重なっている。
電源走査線と発光素子の一方電極との間に駆動トランジスタが接続され、一方電極と一定電位線との間に、発光素子と補助キャパシタが並列に接続されている。
行方向に沿って配置される一定電位線は、列方向の映像信号線と交差する。この交差箇所において、一定電位線と映像信号線との間の層に、電源走査線が配置されている。電源走査線は、行方向に配置される一定電位線と平面パターンで少なくとも一部が重なっている。
電源走査線と発光素子の一方電極との間に駆動トランジスタが接続され、一方電極と一定電位線との間に、発光素子と補助キャパシタが並列に接続されている。
この構成では、映像信号線が電位変化すると、配線の積層方向でより近い電源走査線の電位が変動することがある。しかし、電源走査線は、駆動トランジスタを介して発光素子の一方電極と接続されており、駆動トランジスタは、発光素子の一方電極の電位とゲート電位との電位差でバイアス状態が決まるため、電源走査線の電位変動が直接、発光素子の一方電極に伝わり難い。
映像信号線から、さらに遠くの層に一定電位線が配置されている。このため、仮に電源走査線にある程度の電位変動が生じても、その電位変動がさらに遠くの層まで伝わることは困難である。より詳細には、電源走査線と一定電位線のトータルの負荷容量は非常に大きく、また、層間絶縁膜が各層間に存在することが普通であるから、映像信号線の電位変化が、複数層にまたがって伝達されることは稀である。第3および第4形態のように、利用される層が3層である場合、電位変動が2層にまたがって伝達されることも困難であるが、仮に伝達されても、その変動レベルは極めて小さい。
映像信号線から、さらに遠くの層に一定電位線が配置されている。このため、仮に電源走査線にある程度の電位変動が生じても、その電位変動がさらに遠くの層まで伝わることは困難である。より詳細には、電源走査線と一定電位線のトータルの負荷容量は非常に大きく、また、層間絶縁膜が各層間に存在することが普通であるから、映像信号線の電位変化が、複数層にまたがって伝達されることは稀である。第3および第4形態のように、利用される層が3層である場合、電位変動が2層にまたがって伝達されることも困難であるが、仮に伝達されても、その変動レベルは極めて小さい。
具体的には、第3形態では、映像信号線(第1金属層から形成されるブリッジ部)の1層上に電源走査線が第2金属層から形成され、そのさらに1層上に一定電位線が第3金属層から配置されている。
第4形態では、逆に、第1金属層から一定電位線が形成され、その1層上に、電源走査線と映像信号線の主線部とが第2金属層から形成され、その1層上に、映像信号線のブリッジ部が第3金属層から形成されている。
第4形態では、逆に、第1金属層から一定電位線が形成され、その1層上に、電源走査線と映像信号線の主線部とが第2金属層から形成され、その1層上に、映像信号線のブリッジ部が第3金属層から形成されている。
第3および第4形態では、少なくとも電源走査線、映像信号線および一定電位線が3層の金属層(第1〜第3金属層)から形成され、そのうち第1金属層はトランジスタのゲートメタルを形成するためのものであるから、実質的に2層金属で、制御を行うための、あるいは、映像信号を入力するための配線が形成されている。
第1形態では、電源走査線が、一定電位線と平面パターンで少なくとも一部が重なっている。このため電源走査線は、これと重なっている一定電位線の部分に対し、映像信号線からシールドする作用がある。
第2形態では、一定電位線の幅全域を含むように電源走査線が重なっているため、第1形態より、上記シールド作用がさらに強い。
第2形態では、一定電位線の幅全域を含むように電源走査線が重なっているため、第1形態より、上記シールド作用がさらに強い。
第1〜第4形態では、以上のようにして一定電位線の電位変動が防止または抑制される。このため、一定電位線に対し補助キャパシタを介して電位変動が伝達可能に接続されている、発光素子の一方電極においても、電位変動が防止または抑制される。補助キャパシタは一方電極から見た容量値を大きくするために設けられているため、補助キャパシタの容量値が比較的大きいことから、一定電位線に電位変動が伝達される場合でも、その変動は抑制されたものであるため、電位変動が一方電極へ伝達されないか、伝達されても更に減衰した僅かな変動となる。
データ書き込み時に映像信号線が電位変化する場合、通常、データ電位を持つデータパルスの電位が立ち上がる場合である。この場合、データパルスの電位が立ち上がった直ぐ後にデータ電位の書き込みが行われることが普通である。しかし、そのような場合でも、データ電位の書き込み時には発光素子の一方電極に接続されている駆動トランジスタの、例えばソースノードが電位変動を受けない。あるいは、電位変動を受けても実質的に不利益とならない適度である。よって、データ書き込み後に、その電位変動が(殆ど)無い所定レベルから駆動トランジスタの、例えばソースノードが、入力されるデータに応じた所望の電位まで上昇し、画素が所望の明るさで発光する。
本発明によれば、映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止あるいは抑制し、これにより発光素子を所望の輝度で発光させることが可能となる。
以下、本発明の実施形態を、2T・1C型の画素回路を有する有機ELディスプレイを主な例として、図面を参照して説明する。
<全体構成>
図1に、本発明の実施形態に関わる有機ELディスプレイの主要構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路(PXLC)3(i,j)がマトリクス状に配置されている画素アレイ2と、画素アレイ2を駆動する垂直駆動回路(Vスキャナ)4および水平駆動回路(Hセレクタ:HSEL)5とを含む。
Vスキャナ4は、画素回路3の構成により複数設けられている。ここではVスキャナ4が、水平画素ライン駆動回路(DSCN)41と、書き込み信号走査回路(WSCN)42とを含んで構成されている。Vスキャナ4およびHセレクタ5は「駆動回路」の一部であり、「駆動回路」は、Vスキャナ4とHセレクタ5の他に、これらにクロック信号を与える回路や制御回路(CPU等)など、不図示の回路も含む。
図1に、本発明の実施形態に関わる有機ELディスプレイの主要構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路(PXLC)3(i,j)がマトリクス状に配置されている画素アレイ2と、画素アレイ2を駆動する垂直駆動回路(Vスキャナ)4および水平駆動回路(Hセレクタ:HSEL)5とを含む。
Vスキャナ4は、画素回路3の構成により複数設けられている。ここではVスキャナ4が、水平画素ライン駆動回路(DSCN)41と、書き込み信号走査回路(WSCN)42とを含んで構成されている。Vスキャナ4およびHセレクタ5は「駆動回路」の一部であり、「駆動回路」は、Vスキャナ4とHセレクタ5の他に、これらにクロック信号を与える回路や制御回路(CPU等)など、不図示の回路も含む。
図1に示す画素回路の符号「3(i,j)」は、当該画素回路が垂直方向(縦方向)のアドレスi(i=1,2)と、水平方向(横方向)のアドレスj(j=1,2,3)を持つことを意味する。これらのアドレスiとjは最大値をそれぞれ「n」と「m」とする1以上の整数をとる。ここでは図の簡略化のためn=2、m=3の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
画素回路3(1,1)、3(2,1)が垂直方向の映像信号線DTL(1)に接続されている。同様に、画素回路3(1,2)、3(2,2)が垂直方向の映像信号線DTL(2)に接続され、画素回路3(1,3)、3(2,3)が垂直方向の映像信号線DTL(3)に接続されている。映像信号線DTL(1)〜DTL(3)は、Hセレクタ5によって駆動される。
第1行の画素回路3(1,1)、3(1,2)および3(1,3)が書込走査線WSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が書込走査線WSL(2)に接続されている。書込走査線WSL(1),WSL(2)は、水平画素ライン駆動回路41によって駆動される。
また、第1行の画素回路3(1,1)、3(1,2)および3(1,3)が電源走査線DSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が電源走査線DSL(2)に接続されている。電源走査線DSL(1),DSL(2)は、書き込み信号走査回路42によって駆動される。
第1行の画素回路3(1,1)、3(1,2)および3(1,3)が書込走査線WSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が書込走査線WSL(2)に接続されている。書込走査線WSL(1),WSL(2)は、水平画素ライン駆動回路41によって駆動される。
また、第1行の画素回路3(1,1)、3(1,2)および3(1,3)が電源走査線DSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が電源走査線DSL(2)に接続されている。電源走査線DSL(1),DSL(2)は、書き込み信号走査回路42によって駆動される。
映像信号線DTL(1)〜DTL(3)を含むm本の映像信号線の何れか1本を、以下、符号「DTL(j)またはDTL」により表記する。同様に、書込走査線WSL(1),WSL(2)を含むn本の書込走査線の何れか1本を符号「WSL(i)またはWSL」により表記し、電源走査線DSL(1),DSL(2)を含むn本の電源走査線の何れか1本を符号「DSL(i)またはDSL」により表記する。
映像信号線DTL(j)に対し、表示画素行(表示ラインともいう)を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の映像信号線DTL(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
映像信号線DTL(j)に対し、表示画素行(表示ラインともいう)を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の映像信号線DTL(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
<画素回路>
図2に、画素回路3(i,j)の一構成例を示す。
図解する画素回路3(i,j)は、有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、NMOSタイプのTFTからなる駆動トランジスタMdおよびサンプリングトランジスタMsと、保持キャパシタCsと、補助キャパシタCsubとを有する。
図2に、画素回路3(i,j)の一構成例を示す。
図解する画素回路3(i,j)は、有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、NMOSタイプのTFTからなる駆動トランジスタMdおよびサンプリングトランジスタMsと、保持キャパシタCsと、補助キャパシタCsubとを有する。
有機発光ダイオードOLEDは、特に図示しないが、例えば上面発光型の場合、透明ガラス等からなる基板に形成されたTFT構造の上にアノード電極を最初に形成し、その上に、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機多層膜を構成する積層体を形成し、積層体の上に透明電極材料からなるカソード電極を形成した構造を有する。アノード電極が正側の電源に接続され、カソード電極が負側の電源に接続される。
有機発光ダイオードOLEDのアノードとカソードの電極間に所定の電界が得られるバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に有機多層膜が自発光する。有機発光ダイオードOLEDは、有機多層膜を構成する有機材料を適宜選択することで赤(R),緑(G),青(B)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にR,G,Bの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でR,G,Bの区別を行ってもよい。R,G,Bの他にW(ホワイト)を加えた4色構成でもよい。
駆動トランジスタMdは、有機発光ダイオードOLEDに流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタMdのドレインが、電源電圧VDDの供給を制御する電源走査線DSL(i)に接続され、ソースが有機発光ダイオードOLEDのアノードに接続されている。有機発光ダイオードOLEDのアノード電極が「一方電極」に該当する。
駆動トランジスタMdのドレインが、電源電圧VDDの供給を制御する電源走査線DSL(i)に接続され、ソースが有機発光ダイオードOLEDのアノードに接続されている。有機発光ダイオードOLEDのアノード電極が「一方電極」に該当する。
サンプリングトランジスタMsは、画素階調を決めるデータ電位Vsigの供給線(映像信号線DTL(j))と駆動トランジスタMdのゲート(制御ノードNDc)との間に接続されている。サンプリングトランジスタMsのソースとドレインの一方が駆動トランジスタMdのゲート(制御ノードNDc)に接続され、もう片方が映像信号線DTL(j)に接続されている。映像信号線DTL(j)に、Hセレクタ5(図1参照)からデータ電位Vsigを持つデータパルスが所定の間隔で供給される。サンプリングトランジスタMsは、データ電位の供給期間(データパルスの持続時間(duration time))の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Vsigを持つデータパルスの前部または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
駆動トランジスタMdのゲート(制御ノード)とソース(有機発光ダイオードOLEDのアノードをなす一方電極)との間に、保持キャパシタCsが接続されている。
有機発光ダイオードOLEDのカソードをなす他方電極に、「一定電位線」としてのカソード線CALが接続されている。有機発光ダイオードOLEDの一方電極(アノード)と他方電極(カソード線CAL)との間に補助キャパシタCsubが接続されている。
保持キャパシタCsおよび補助キャパシタCsubの役割については、後述の動作説明で明らかにする。
有機発光ダイオードOLEDのカソードをなす他方電極に、「一定電位線」としてのカソード線CALが接続されている。有機発光ダイオードOLEDの一方電極(アノード)と他方電極(カソード線CAL)との間に補助キャパシタCsubが接続されている。
保持キャパシタCsおよび補助キャパシタCsubの役割については、後述の動作説明で明らかにする。
図2では、水平画素ライン駆動回路41により、低電位Vcc_Lを基準とした高電位Vcc_Hの波高値が電源電圧VDDとなる電源駆動パルスDS(i)が駆動トランジスタMdのドレインに供給され、駆動トランジスタMdの補正時や有機発光ダイオードOLEDが実際に発光する時の電源供給が行われる。
また、書き込み信号走査回路42により、比較的短い持続時間の書込駆動パルスWS(i)がサンプリングトランジスタMsのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタMdのドレインと電源電圧VDDの供給線との間にトランジスタをもう1つ挿入し、そのゲートを水平画素ライン駆動回路41により制御する構成であってもよい(後述の変形例参照)。
また、書き込み信号走査回路42により、比較的短い持続時間の書込駆動パルスWS(i)がサンプリングトランジスタMsのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタMdのドレインと電源電圧VDDの供給線との間にトランジスタをもう1つ挿入し、そのゲートを水平画素ライン駆動回路41により制御する構成であってもよい(後述の変形例参照)。
図2では有機発光ダイオードOLEDの一方電極(アノード)が駆動トランジスタMdを介して正側の電源から電源電圧VDDの供給を受ける。有機発光ダイオードOLEDの他方電極(カソード)が、負側の電源からカソード線CALを介して、負のカソード電位Vcathの供給を受ける。
通常、画素回路内の全てのトランジスタはTFTで形成されている。TFTのチャネルが形成される薄膜半導体層は、多結晶シリコン(ポリシリコン)または非晶質シリコン(アモルファスシリコン)等の半導体材料からなる。ポリシリコンTFTは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンTFTが用いられる。ただし、アモルファスシリコンTFTではPチャネル型TFTが形成し難いため、上述した画素回路3(i,j)のように、すべてのTFTをNチャネル型とすることが望ましい。
ここで、以上の画素回路3(i,j)は、本実施形態で適用可能な画素回路の一例、即ち2トランジスタ(2T)・1キャパシタ(1C)型の基本構成例である。よって、本実施形態で用いることができる画素回路は、上記画素回路3(i,j)を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい(後述の変形例参照)。また、基本構成において、保持キャパシタCsを電源電圧VDDの供給線と駆動トランジスタMdのゲートとの間に接続するものもある。
具体的に、本実施形態で採用可能な2T・1C型以外の画素回路として、後述する変形例で幾つかを簡単に述べるが、例えば、4T・1C型、4T・2C型、5T・1C型、3T・1C型などであってもよい。
具体的に、本実施形態で採用可能な2T・1C型以外の画素回路として、後述する変形例で幾つかを簡単に述べるが、例えば、4T・1C型、4T・2C型、5T・1C型、3T・1C型などであってもよい。
図2の構成を基本とする画素回路では、閾値電圧補正時や移動度補正時に有機発光ダイオードOLEDを逆バイアスすると、詳細は後述するが、有機発光ダイオードOLEDの逆バイアス時の等価容量値が保持キャパシタCsの値より十分大きくできるため、有機発光ダイオードOLEDのアノードが電位的に動き難くなるため、補正精度が向上する。このため、逆バイアス状態で補正を行うことが望ましい。
カソード電位Vcathを接地せずに、カソードをカソード線CALに接続しているのは、逆バイアスを行うためである。有機発光ダイオードOLEDを逆バイアスするには、例えば、電源駆動パルスDS(i)の基準電位(低電位Vcc_L)より、カソード電位Vcathを小さくする。本例では、カソード電位Vcathは負電位であるとする。
カソード電位Vcathを接地せずに、カソードをカソード線CALに接続しているのは、逆バイアスを行うためである。有機発光ダイオードOLEDを逆バイアスするには、例えば、電源駆動パルスDS(i)の基準電位(低電位Vcc_L)より、カソード電位Vcathを小さくする。本例では、カソード電位Vcathは負電位であるとする。
データの書き込み時に、有機発光ダイオードOLEDのアノード電位を更に動き難くして電位的に固定するために、有機発光ダイオードOLEDのアノードからみた容量値を大きくするとよい。この目的で、有機発光ダイオードOLEDのアノードに補助キャパシタCsubが接続されている。
<表示制御>
図2の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
最初に、補正対象となる駆動トランジスタと有機発光ダイオードOLEDの特性について説明する。
図2の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
最初に、補正対象となる駆動トランジスタと有機発光ダイオードOLEDの特性について説明する。
図2に示す駆動トランジスタMdの制御ノードNDcには、保持キャパシタCsが結合されている。映像信号線DTL(j)を伝送するデータパルスの有効電位であるデータ電位VsigがサンプリングトランジスタMsでサンプリングされ、これにより得られた電位が制御ノードNDcに印加され、保持キャパシタCsで保持される。駆動トランジスタMdのゲートに所定の電位が印加された時、そのドレイン電流Idsは、印加電位に応じた値を持つゲートソース間電圧Vgsに応じて決まる。
ここで駆動トランジスタMdのソース電位Vsを、上記データパルスの基準電位(データ基準電位Vo)に初期化してから、サンプリングを行うとする。サンプリング後のデータ電位Vsig、より正確には、データ基準電位Voとデータ電位Vsigとの電位差で規定されるデータ電圧Vinの大きさに応じたドレイン電流Idsが駆動トランジスタMdに流れ、これがほぼ、有機発光ダイオードOLEDの駆動電流Idとなる。
よって、駆動トランジスタMdのソース電位Vsがデータ基準電位Voで初期化されている場合、有機発光ダイオードOLEDがデータ電位Vsigに応じた輝度で発光する。
ここで駆動トランジスタMdのソース電位Vsを、上記データパルスの基準電位(データ基準電位Vo)に初期化してから、サンプリングを行うとする。サンプリング後のデータ電位Vsig、より正確には、データ基準電位Voとデータ電位Vsigとの電位差で規定されるデータ電圧Vinの大きさに応じたドレイン電流Idsが駆動トランジスタMdに流れ、これがほぼ、有機発光ダイオードOLEDの駆動電流Idとなる。
よって、駆動トランジスタMdのソース電位Vsがデータ基準電位Voで初期化されている場合、有機発光ダイオードOLEDがデータ電位Vsigに応じた輝度で発光する。
図3に、有機発光ダイオードOLEDのI−V特性のグラフと、駆動トランジスタMdのドレイン電流Ids(OLEDの駆動電流Idにほぼ相当)の一般式を示す。
有機発光ダイオードOLEDは、よく知られているように、経時変化によりI−V特性が図3のように変化する。このとき、図2の画素回路では、駆動トランジスタMdが一定のドレイン電流Idsを流そうとしても、図3に示すグラフから分かるように有機発光ダイオードOLEDの印加電圧が大きくなるため、有機発光ダイオードOLEDのソース電位Vsが上昇する。このとき駆動トランジスタMdのゲートはフローティング状態であるため、ほぼ一定のゲートソース間電圧Vgsが維持されるように、ソース電位と共にゲート電位も上昇し、ドレイン電流Idsはほぼ一定に保たれ、このことが有機発光ダイオードOLEDの発光輝度を変化させないように作用する。
有機発光ダイオードOLEDは、よく知られているように、経時変化によりI−V特性が図3のように変化する。このとき、図2の画素回路では、駆動トランジスタMdが一定のドレイン電流Idsを流そうとしても、図3に示すグラフから分かるように有機発光ダイオードOLEDの印加電圧が大きくなるため、有機発光ダイオードOLEDのソース電位Vsが上昇する。このとき駆動トランジスタMdのゲートはフローティング状態であるため、ほぼ一定のゲートソース間電圧Vgsが維持されるように、ソース電位と共にゲート電位も上昇し、ドレイン電流Idsはほぼ一定に保たれ、このことが有機発光ダイオードOLEDの発光輝度を変化させないように作用する。
しかしながら、画素回路ごとに駆動トランジスタMdの閾値電圧Vth、移動度μが異なっているため、図3の式に応じて、ドレイン電流Idsにバラツキが生じ、表示画面内で与えられているデータ電位Vsigが同じ2つの画素であっても、当該2つの画素間で発光輝度が異なる。
なお、図3の式において、符号“Ids”は、飽和領域で動作する駆動トランジスタMdのドレインとソース間に流れる電流を表す。また、当該駆動トランジスタMdにおいて、“Vth”が閾値電圧を、“μ”が移動度を、“W”が実効チャネル幅(実効ゲート幅)を、“L”が実効チャネル長(実効ゲート長)を、それぞれ表す。また、“Cox”が当該駆動トランジスタMdの単位ゲート容量、即ち単位面積当たりのゲート酸化膜容量と、ソースやドレインとゲート間のフリンジング容量との総和を表す。
Nチャネル型の駆動トランジスタMdを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Vthや移動度μのばらつきを抑えるため、それらの補正動作を、発光可能なバイアス設定に先立って行う必要がある。
つぎに、図4を用いて具体的な制御の説明に移るが、この図4は、本発明が適用される前の制御を示している。
以下、図4における期間を定義し、制御の全体を図4の時間軸に沿って詳しく説明する。
以下、図4における期間を定義し、制御の全体を図4の時間軸に沿って詳しく説明する。
図4(A)〜図4(F)は、表示制御における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第1行の画素回路3(1,j)が書き込み対象の行(表示行)であり、第2行の画素回路3(2,j)と第3行の画素回路3(3,j)は、図4の時点では書き込み対象でない(非表示行である)。表示行に対し、図4に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第2行に移り同様な表示制御が行われ、同様な表示制御が第3行、第4行、…と繰り返されることによって1画面が表示される。1画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
図4(A)は、映像信号Ssigの波形図である。
図4(B1)と図4(B2)は、書込対象の第1行に供給される書込駆動パルスWS(1)と電源駆動パルスDS(1)の波形図である。同様にして、図4(C1)と図4(C2)は、非書込対象の第2行に供給される書込駆動パルスWS(2)と電源駆動パルスDS(2)の波形図、図4(D1)と図4(D2)は、非書込対象の第3行に供給される書込駆動パルスWS(3)と電源駆動パルスDS(3)の波形図である。
図4(E)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのゲート電位(制御ノードNDcの電位)の波形図である。
図4(F)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのソース電位(有機発光ダイオードOLEDのアノード電位)の波形図である。
図4(B1)と図4(B2)は、書込対象の第1行に供給される書込駆動パルスWS(1)と電源駆動パルスDS(1)の波形図である。同様にして、図4(C1)と図4(C2)は、非書込対象の第2行に供給される書込駆動パルスWS(2)と電源駆動パルスDS(2)の波形図、図4(D1)と図4(D2)は、非書込対象の第3行に供給される書込駆動パルスWS(3)と電源駆動パルスDS(3)の波形図である。
図4(E)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのゲート電位(制御ノードNDcの電位)の波形図である。
図4(F)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのソース電位(有機発光ダイオードOLEDのアノード電位)の波形図である。
[期間の定義]
図4(F)の下部に記載している通り、図4は、NTSC映像信号規格の1水平期間(1H)に対し、その約4倍強のスパンで波形図を表示している。そして、その最後の1水平期間(1H)で、最終的な3回目の第3閾値補正(VTC3)と、移動度の補正および実際のデータ書き込み(W&μ)とを連続して実行する(本動作)。その最後の1水平期間(1H)に行われる本動作より前の3水平期間((1H)×3)は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め2度行うために費やされる(予備動作)。
図4のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い1水平期間(1H)で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が1水平期間(1H)で十分なら、初期化のために1水平期間(1H)もあれば予備動作としては十分な場合もある。もちろん、予備動作が2水平期間(2H)であってもよいし、4水平期間(4H)以上であってもよい。
ある行に対して本動作を行っているときは、次の行(および、その次以降の行、…、)について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
図4(F)の下部に記載している通り、図4は、NTSC映像信号規格の1水平期間(1H)に対し、その約4倍強のスパンで波形図を表示している。そして、その最後の1水平期間(1H)で、最終的な3回目の第3閾値補正(VTC3)と、移動度の補正および実際のデータ書き込み(W&μ)とを連続して実行する(本動作)。その最後の1水平期間(1H)に行われる本動作より前の3水平期間((1H)×3)は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め2度行うために費やされる(予備動作)。
図4のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い1水平期間(1H)で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が1水平期間(1H)で十分なら、初期化のために1水平期間(1H)もあれば予備動作としては十分な場合もある。もちろん、予備動作が2水平期間(2H)であってもよいし、4水平期間(4H)以上であってもよい。
ある行に対して本動作を行っているときは、次の行(および、その次以降の行、…、)について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
以上は1水平期間(1H)という一定尺度で見た期間の区分であるが、図4(F)に記載した大よそ4水平期間を機能的に把握することも可能である。
具体的に図4(A)の上部に記載しているように、(1フィールドまたは1フレーム)前画面の発光期間(LM0)の後に時系列の順で、放電期間(D−CHG)、初期化期間(INT)、第1閾値補正期間(VTC1)、第1待機期間(WAT1)、第2閾値補正期間(VTC2)、第2待機期間(WAT2)を経て「予備動作」が実行される。また、続いて、第3閾値補正(VTC3)、第3待機期間(WAT3)、書込み&移動度補正期間(W&μ)を経て、当該第1行の画素回路3(1,j)の発光期間(LM1)に推移することによって「本動作」が実行される。
具体的に図4(A)の上部に記載しているように、(1フィールドまたは1フレーム)前画面の発光期間(LM0)の後に時系列の順で、放電期間(D−CHG)、初期化期間(INT)、第1閾値補正期間(VTC1)、第1待機期間(WAT1)、第2閾値補正期間(VTC2)、第2待機期間(WAT2)を経て「予備動作」が実行される。また、続いて、第3閾値補正(VTC3)、第3待機期間(WAT3)、書込み&移動度補正期間(W&μ)を経て、当該第1行の画素回路3(1,j)の発光期間(LM1)に推移することによって「本動作」が実行される。
[駆動パルスの概略]
また、図4では、波形図の適当な箇所に時間表示を符号“T0”〜“T21”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第1行に供給される書込駆動パルスWS(1)では、図4(B1)に示すように、“L”レベルで非アクティブ、“H”レベルでアクティブの4つのサンプリングパルス(SP0〜SP3)が周期的に出現する。このとき4つのサンプリングパルス(SP0〜SP3)の周期は、予備動作(時間T0〜時間T15)および本動作(時間T15以後)を通じて一定である。ただし、本動作における書込駆動パルスWS(1)は、4つ目のサンプリングパルス(SP3)の後に書き込みパルス(WP)が重畳された波形となる。
また、図4では、波形図の適当な箇所に時間表示を符号“T0”〜“T21”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第1行に供給される書込駆動パルスWS(1)では、図4(B1)に示すように、“L”レベルで非アクティブ、“H”レベルでアクティブの4つのサンプリングパルス(SP0〜SP3)が周期的に出現する。このとき4つのサンプリングパルス(SP0〜SP3)の周期は、予備動作(時間T0〜時間T15)および本動作(時間T15以後)を通じて一定である。ただし、本動作における書込駆動パルスWS(1)は、4つ目のサンプリングパルス(SP3)の後に書き込みパルス(WP)が重畳された波形となる。
これに対し、m本(数百〜千数百本)の映像信号線DTL(j)(図1および図2参照)に供給される映像信号Ssigは、線順次表示ではm本の映像信号線DTL(j)に同時に供給される。そして、映像信号Ssigをサンプリング後に得られるデータ電圧を反映した信号振幅(Vin)は、図4(A)に示すように、1水平期間(1H)の前半部分で繰り返し出現するデータ基準電位Voを基準とした、1水平期間(1H)の後半部分に繰り返し出現する映像信号パルス(PP)の波高値に相当する。以下、信号振幅(Vin)をデータ電圧Vinと呼ぶ。
図4(A)に示す幾つかの映像信号パルス(PP)のうち、第1行にとって重要な映像信号パルスは、書き込みパルス(WP)と時間的に重なる本動作時の映像信号パルス(PPx)である。本動作時の映像信号パルス(PPx)のデータ基準電位Voからの波高値が、図4で表示させたい(書き込みたい)階調値、即ちデータ電圧Vinの大きさに該当する。この階調値(=Vin)は、第1行の各画素で同じ場合(単色表示の場合)もあるが、通常、表示画素行の階調値に応じて変化している。図4は、主として、第1行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
図4(A)に示す幾つかの映像信号パルス(PP)のうち、第1行にとって重要な映像信号パルスは、書き込みパルス(WP)と時間的に重なる本動作時の映像信号パルス(PPx)である。本動作時の映像信号パルス(PPx)のデータ基準電位Voからの波高値が、図4で表示させたい(書き込みたい)階調値、即ちデータ電圧Vinの大きさに該当する。この階調値(=Vin)は、第1行の各画素で同じ場合(単色表示の場合)もあるが、通常、表示画素行の階調値に応じて変化している。図4は、主として、第1行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
駆動トランジスタMdのドレイン(図2参照)に供給される電源駆動パルスDS(1)は、図4(B2)に示すように、時間T0から最初の第1閾値補正期間(VTC1)の開始(時間T6)直前まで非アクティブの低電位Vcc_Lで保持され、第1閾値補正期間(VTC1)の開始とほぼ同時に(時間T6)、アクティブの高電位Vcc_Hに推移する。高電位Vcc_Hの保持は、発光期間(LM1)が終了するまで続く。
第2行(の画素回路3(2,j))、第3行(の画素回路3(3,j))については、それぞれ、図4(C1)と図4(C2)、図4(D1)と図4(D2)に示すように、1水平期間(1H)ずつ各パルスが遅れて印加される。
具体的には、第1行の第1閾値補正期間(VTC1)に対応する2つ目のサンプリングパルス(SP1)が印加される時間T5〜T7の期間に、第2行では、初期化期間(INT)に対応する1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T6で第1行の電源駆動パルスDS(1)がハイレベル(電源電位Vcc_H)に立ち上がりアクティブとなる。
具体的には、第1行の第1閾値補正期間(VTC1)に対応する2つ目のサンプリングパルス(SP1)が印加される時間T5〜T7の期間に、第2行では、初期化期間(INT)に対応する1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T6で第1行の電源駆動パルスDS(1)がハイレベル(電源電位Vcc_H)に立ち上がりアクティブとなる。
その後、第1行の第2閾値補正期間(VTC2)に対応する3つ目のサンプリングパルス(SP2)が印加される時間T10〜T12の期間に、第2行では、第1行から1水平期間(1H)遅れて上記2つ目のサンプリングパルス(SP1)が印加され、第3行では、第1行から2水平周期((1H)×2)遅れて上記1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T11で第2行の電源駆動パルスDS(2)が高電位Vcc_Hに立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T11で第2行の電源駆動パルスDS(2)が高電位Vcc_Hに立ち上がりアクティブとなる。
その後、第1行の第3閾値補正期間(VTC3)に対応する4つ目のサンプリングパルス(SP3)が印加される時間T15〜T17の期間に、第2行では、第1行から1水平期間(1H)遅れて上記3つ目のサンプリングパルス(SP2)が印加され、第3行では、第1行から2水平周期((1H)×2)遅れて上記2つ目のサンプリングパルス(SP1)が印加される。
このパルス印加の途中、即ち時間T16で第3行の電源駆動パルスDS(3)が高電位Vcc_Hに立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T16で第3行の電源駆動パルスDS(3)が高電位Vcc_Hに立ち上がりアクティブとなる。
以上のようにしてパルス印加のタイミング設計を行うと、ある行の本動作を行っている期間に、その1〜数水平期間後に本動作を行う他の数行分の予備動作を並列に実行することから、本動作に限ってみると行単位でシームレスに、その実行がなされる。よって、最初の数水平期間以外は無駄な期間は発生しない。
表示画面は通常、数百〜千数百の行を有するため、1画面表示中における1〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
表示画面は通常、数百〜千数百の行を有するため、1画面表示中における1〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
つぎに、以上のパルス制御の下における、図4(E)および図4(F)に示す駆動トランジスタMdのソースやゲートの電位変化と、それに伴う動作を、図4(A)に示す期間ごとに説明する。
なお、ここでは図5(A)〜図7(B)に示す第1行の画素回路3(1,j)の予備動作説明図、図8に示すソース電位Vsの時間推移のグラフ、図9(A)〜図9(C)に示す第1行の画素回路3(1,j)の本動作説明図、ならびに、図2等を適宜参照する。
なお、ここでは図5(A)〜図7(B)に示す第1行の画素回路3(1,j)の予備動作説明図、図8に示すソース電位Vsの時間推移のグラフ、図9(A)〜図9(C)に示す第1行の画素回路3(1,j)の本動作説明図、ならびに、図2等を適宜参照する。
[前画面の発光期間(LM0)]
第1行の画素回路3(1,j)について、時間T0以前の1フィールドまたは1フレームだけ前の画面(以下、前画面という)についての発光期間(LM0)では、図4(B1)に示すように書込駆動パルスWS(1)が“L”レベルであるため、サンプリングトランジスタMsがオフしている。また、図4(B2)に示すように、電源駆動パルスDS(1)が高電位Vcc_Hの印加状態にある。
第1行の画素回路3(1,j)について、時間T0以前の1フィールドまたは1フレームだけ前の画面(以下、前画面という)についての発光期間(LM0)では、図4(B1)に示すように書込駆動パルスWS(1)が“L”レベルであるため、サンプリングトランジスタMsがオフしている。また、図4(B2)に示すように、電源駆動パルスDS(1)が高電位Vcc_Hの印加状態にある。
このとき、図5(A)に示すように、前画面のデータ書き込み動作によって駆動トランジスタMdのゲートに入力され保持されているデータ電圧Vin0に応じて、有機発光ダイオードOLEDが発光状態にあるとする。駆動トランジスタMdは飽和領域で動作するように設定されているため、有機発光ダイオードOLEDに流れる駆動電流Id(=Ids)は、保持キャパシタCsに保持されている駆動トランジスタMdのゲートソース間電圧Vgsに応じて、前述した図3に示す式から算出される値をとる。
[放電期間(D−CHG)]
図4において時間T0から、線順次走査の新しい画面表示に関する処理が開始される。
時間T0になると、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を高電位Vcc_Hから低電位Vcc_Lに切り替える。駆動トランジスタMdは、今までドレインとして機能していたノードの電位が低電位Vcc_Lにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位(ただし、図の表記ではソース電位Vsのままとする)を引き抜くディスチャージ動作が行われる。
したがって、図5(B)に示すように、今までとは逆向きのドレイン電流Idsが駆動トランジスタMdに流れる。この駆動トランジスタMdに逆向きの電流が流れる期間を、図4や図5(B)では「放電期間(D−CHG)」と表記している。
図4において時間T0から、線順次走査の新しい画面表示に関する処理が開始される。
時間T0になると、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を高電位Vcc_Hから低電位Vcc_Lに切り替える。駆動トランジスタMdは、今までドレインとして機能していたノードの電位が低電位Vcc_Lにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位(ただし、図の表記ではソース電位Vsのままとする)を引き抜くディスチャージ動作が行われる。
したがって、図5(B)に示すように、今までとは逆向きのドレイン電流Idsが駆動トランジスタMdに流れる。この駆動トランジスタMdに逆向きの電流が流れる期間を、図4や図5(B)では「放電期間(D−CHG)」と表記している。
放電期間(D−CHG)が開始されると、図4(F)に示すように、時間T0を境に駆動トランジスタMdのソース電位Vs(現実の動作上はドレイン電位)が急激に放電され、ほぼ低電位Vcc_Lの近くまで低下する。
このとき、低電位Vcc_Lが有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathの和よりも小さいとき、つまり“Vcc_L<Vth_oled.+Vcath”であれば有機発光ダイオードOLEDは消光する。
なお、放電期間(D−CHG)の終了(時間T1)の前までには、図4(A)に示すように、映像信号Ssigの電位が、データ電位Vsigからデータ基準電位Voにまで下げられている。
このとき、低電位Vcc_Lが有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathの和よりも小さいとき、つまり“Vcc_L<Vth_oled.+Vcath”であれば有機発光ダイオードOLEDは消光する。
なお、放電期間(D−CHG)の終了(時間T1)の前までには、図4(A)に示すように、映像信号Ssigの電位が、データ電位Vsigからデータ基準電位Voにまで下げられている。
時間T0において、図5(B)に示すように、サンプリングトランジスタMsがオフし、制御ノードNDcがフローティング状態にある。このため、図4(E)に示すように、時間T0を境に駆動トランジスタMdのゲート電圧Vgが低下する。
[初期化期間(INT)]
次に、書き込み信号走査回路42(図2参照)が、図4(B1)に示すように、時間T1にて書込駆動パルスWS(1)を“L”レベルから“H”レベルに遷移させて1つ目のサンプリングパルス(SP0)を、サンプリングトランジスタMsのゲートに与える。
この時間T1にて放電期間(D−CHG)が終了し、ここから初期化期間(INT)が開始する。
次に、書き込み信号走査回路42(図2参照)が、図4(B1)に示すように、時間T1にて書込駆動パルスWS(1)を“L”レベルから“H”レベルに遷移させて1つ目のサンプリングパルス(SP0)を、サンプリングトランジスタMsのゲートに与える。
この時間T1にて放電期間(D−CHG)が終了し、ここから初期化期間(INT)が開始する。
時間T1での、サンプリングパルス(SP0)の印加に応答して、図5(C)に示すように、サンプリングトランジスタMsがオンする。前述したように時間T1までには、映像信号Ssigの電位がデータ基準電位Voに切り替えられている。したがって、サンプリングトランジスタMsは、映像信号Ssigのデータ基準電位Voをサンプリングして、サンプリング後のデータ基準電位Voを駆動トランジスタMdのゲートに伝達する。
このサンプリング動作によって、図4(E)に示すように、時間T0を境に低下した駆動トランジスタMdのゲート電圧Vgが、データ基準電位Voに収束する。
このサンプリング動作によって、図4(E)に示すように、時間T0を境に低下した駆動トランジスタMdのゲート電圧Vgが、データ基準電位Voに収束する。
図4(B1)に示すサンプリングパルス(SP0)は、時間T1から、この電位収束に十分な時間が経過した時間T2にて終了し、サンプリングトランジスタMsがオフする。よって、次にサンプリングトランジスタMsがオンする時間T5までは、駆動トランジスタMdのゲートが電気的なフローティング状態となる。
この時間T5でサンプリングトランジスタMsを再度オンさせるタイミングは、最初の1水平期間(1H)の終了とほぼ同じに制御され、かつ、時間T2〜T5の期間内に、当該1水平期間(1H)における映像信号パルス(PP)が収まるようにタイミング設計されている(図4(A)と図4(B1)参照)。
この時間T5でサンプリングトランジスタMsを再度オンさせるタイミングは、最初の1水平期間(1H)の終了とほぼ同じに制御され、かつ、時間T2〜T5の期間内に、当該1水平期間(1H)における映像信号パルス(PP)が収まるようにタイミング設計されている(図4(A)と図4(B1)参照)。
このことをサンプリングパルス(SP0)から見ると、書込駆動パルスWS(1)を“H”レベルにするサンプリングパルス(SP0)の持続時間(時間T1〜T2)は、1水平期間(1H)の前半部分である、映像信号Ssigがデータ基準電位Voをとる期間(時間T0〜T3)内となっている。
そして、時間T2でサンプリングトランジスタMsをオフさせた状態で、映像信号パルス(PP)による映像信号線DTL(j)の電位変動が終了する時間T4の経過を待ち、その後の時間T5で、データ基準電位Voを再度サンプリングするための2つ目のサンプリングパルス(SP1)を立ち上げる。
この制御の結果、2つ目のサンプリングパルス(SP1)を立ち上げた時間T5で、映像信号Ssigのデータ電位Vsigを誤ってサンプリングすることは回避される。
なお、時間T5における2度目のサンプリング開始時には、図4(E)に示すように、既にゲート電圧Vgがデータ基準電位Voを保持している。したがって、2度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Vgは殆ど変動しない。
そして、時間T2でサンプリングトランジスタMsをオフさせた状態で、映像信号パルス(PP)による映像信号線DTL(j)の電位変動が終了する時間T4の経過を待ち、その後の時間T5で、データ基準電位Voを再度サンプリングするための2つ目のサンプリングパルス(SP1)を立ち上げる。
この制御の結果、2つ目のサンプリングパルス(SP1)を立ち上げた時間T5で、映像信号Ssigのデータ電位Vsigを誤ってサンプリングすることは回避される。
なお、時間T5における2度目のサンプリング開始時には、図4(E)に示すように、既にゲート電圧Vgがデータ基準電位Voを保持している。したがって、2度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Vgは殆ど変動しない。
時間軸上での説明を若干前に戻すと、時間T1で1つ目のサンプリングパルス(SP0)が印加されることによってサンプリングトランジスタMsがオンし、図4(E)に示すように、駆動トランジスタMdのゲート電圧Vgがデータ基準電位Voに収束すると、これに連動して保持キャパシタCsの保持電圧が低下し、“Vo−Vcc_L”となる(図4(F))。これは、図5(B)のディスチャージによってソース電位Vsが低電位Vcc_Lになり、低電位Vcc_Lを基準にしたゲート電圧Vgで保持キャパシタCsの保持電圧が規定されるためである。つまり、図5(C)において、ゲート電圧Vgがデータ基準電位Voに下がると、これに連動して保持キャパシタCsの保持電圧が下がり、当該保持電圧が“Vo−Vcc_L”に収束する。なお、この保持電圧“Vo−Vcc_L”はゲートソース間電圧Vgsそのものであり、ゲートソース間電圧Vgsが駆動トランジスタMdの閾値電圧Vthよりも大きくないと、その後に閾値補正動作を行なうことができないために、“Vo−Vcc_L>Vth”とするように電位関係が決められている。
このようにして、駆動トランジスタMdのゲート電圧Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。
このようにして、駆動トランジスタMdのゲート電圧Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。
[第1閾値補正期間(VTC1)]
時間T5でサンプリングトランジスタMsが2度目のVoサンプリングを開始した後、図4(B2)に示すように、時間T6で電源駆動パルスDS(1)が低電位Vcc_Lから高電位Vcc_Hに立ち上がると、当該初期化期間(INT)が終了し、第1閾値補正期間(VTC1)が開始する。
時間T5でサンプリングトランジスタMsが2度目のVoサンプリングを開始した後、図4(B2)に示すように、時間T6で電源駆動パルスDS(1)が低電位Vcc_Lから高電位Vcc_Hに立ち上がると、当該初期化期間(INT)が終了し、第1閾値補正期間(VTC1)が開始する。
第1閾値補正期間(VTC1)の開始時(時間T6)の直前において、オン状態のサンプリングトランジスタMsがデータ基準電位Voをサンプリング中であるため、駆動トランジスタMdのゲート電圧Vgは、一定のデータ基準電位Voで電気的に固定された状態にある。
この状態で時間T6にて、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を低電位Vcc_Lから高電位Vcc_Hに立ち上げる。水平画素ライン駆動回路41は、時間T6以降は、次のフレーム(あるいはフィールド)の処理開始まで、駆動トランジスタMdへの電源供給線の電位を高電位Vcc_Hに保持しておく。
この状態で時間T6にて、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を低電位Vcc_Lから高電位Vcc_Hに立ち上げる。水平画素ライン駆動回路41は、時間T6以降は、次のフレーム(あるいはフィールド)の処理開始まで、駆動トランジスタMdへの電源供給線の電位を高電位Vcc_Hに保持しておく。
電源駆動パルスDS(1)の立ち上げによって駆動トランジスタMdのソースとドレイン間に“Vcc_H−Vcc_L”の電源電圧VDDが印加される。そのため、駆動トランジスタMdに電源からドレイン電流Idsが流れるようになる。
ドレイン電流Idsによって駆動トランジスタMdのソースが充電され、図4(F)に示すようにソース電位Vsが上昇するため、それまで“Vo−Vcc_L”という値をとっていた駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)は、徐々に小さくなっていく(図4(E)および図4(F))。
ドレイン電流Idsによって駆動トランジスタMdのソースが充電され、図4(F)に示すようにソース電位Vsが上昇するため、それまで“Vo−Vcc_L”という値をとっていた駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)は、徐々に小さくなっていく(図4(E)および図4(F))。
このときのドレイン電流Idsによる駆動トランジスタMdのソース充電速度は余り大きくない。その理由を、図6(A)を参照しつつ述べる。
図6(A)に示すように、駆動トランジスタMdのゲート電圧Vgに印加されているゲートバイアス電圧がデータ基準電位Voで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタMdは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする(第1の理由)。
また、ドレイン電流Idsは保持キャパシタCsに流れ込むが、有機発光ダイオードOLEDの容量Coled.の充電にもドレイン電流Idsが消費されるため、ソース電位Vsが上がりにくい(第2の理由)。
さらに、サンプリングパルス(SP1)を、次に映像信号Ssigがデータ電位Vsigに遷移する時間T8より前の時間T7で終了させる必要があるため(図4(B1)参照)、ソース電位Vsの充電時間が不十分である(第3の理由)。
図6(A)に示すように、駆動トランジスタMdのゲート電圧Vgに印加されているゲートバイアス電圧がデータ基準電位Voで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタMdは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする(第1の理由)。
また、ドレイン電流Idsは保持キャパシタCsに流れ込むが、有機発光ダイオードOLEDの容量Coled.の充電にもドレイン電流Idsが消費されるため、ソース電位Vsが上がりにくい(第2の理由)。
さらに、サンプリングパルス(SP1)を、次に映像信号Ssigがデータ電位Vsigに遷移する時間T8より前の時間T7で終了させる必要があるため(図4(B1)参照)、ソース電位Vsの充電時間が不十分である(第3の理由)。
仮に、図4(B1)に示す2つ目のサンプリングパルス(SP1)が時間T7を越えて十分長くまで持続可能であるとすると、駆動トランジスタMdのソース電位Vs(有機発光ダイオードOLEDのアノード電位)は、図8に示すように、時間T6を起点として時間とともに上昇し、“Vo−Vth”で収束する(図8の破線により示す曲線CV)。つまり、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が丁度、駆動トランジスタMdの閾値電圧Vthとなったところでソース電位Vsの上昇がほぼ終了するはずである。
[第1待機期間(WAT1)]
しかしながら、現実には、その収束点に達する前に時間T7が来るため、サンプリングパルス(SP1)の持続時間が終了し、これによって、第1閾値補正期間(VTC1)が終了し、第1待機期間(WAT1)が開始する。
具体的には、駆動トランジスタMdのゲートソース間電圧VgsがVx1(>Vth)になったとき、つまり、図8に示すように、駆動トランジスタMdのソース電位Vsが低電位Vcc_Lから“Vo−Vx1”に上昇した時点(時間T7)で、第1閾値補正期間(VTC1)が終了する。このとき(時間T7)では、電圧値Vx1が保持キャパシタCsに保持される。
しかしながら、現実には、その収束点に達する前に時間T7が来るため、サンプリングパルス(SP1)の持続時間が終了し、これによって、第1閾値補正期間(VTC1)が終了し、第1待機期間(WAT1)が開始する。
具体的には、駆動トランジスタMdのゲートソース間電圧VgsがVx1(>Vth)になったとき、つまり、図8に示すように、駆動トランジスタMdのソース電位Vsが低電位Vcc_Lから“Vo−Vx1”に上昇した時点(時間T7)で、第1閾値補正期間(VTC1)が終了する。このとき(時間T7)では、電圧値Vx1が保持キャパシタCsに保持される。
第1閾値補正期間(VTC1)が終了すると、サンプリングトランジスタMsがオフするため、駆動トランジスタMdのゲートがデータ基準電位Voで電気的に固定された状態から、電気的なフローティング状態に推移する。
したがって、時間T7以後は、ソース電位Vsが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位(Vg)も上昇する(図4(E)と図4(F))。その結果、本例では、第1待機期間(WAT1)の終了時点(時間T10)において、ソース電位Vsが収束目標の“Vo−Vth”よりも大きくなる(図8参照)一方で、図4(E)および(F)に示すようにゲートソース間電圧Vgsは縮まらない。
したがって、時間T7以後は、ソース電位Vsが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位(Vg)も上昇する(図4(E)と図4(F))。その結果、本例では、第1待機期間(WAT1)の終了時点(時間T10)において、ソース電位Vsが収束目標の“Vo−Vth”よりも大きくなる(図8参照)一方で、図4(E)および(F)に示すようにゲートソース間電圧Vgsは縮まらない。
第1待機期間(WAT1)は、先に説明した初期化期間(INT)と同様、映像信号パルス(PP)の通過を待つ必要があり、その意味で“待機期間”と称している。しかし、時間T7〜T10といった比較的長い待機期間は、ゲート電圧Vgの上昇を許してしまい、また、上記のようにゲートソース間電圧Vgsの閾値電圧Vthへの収束が進まない。
図4(E)では、第1待機期間(WAT1)中におけるゲート電圧Vgの上昇分を“Va1”で表している。なお、結合容量(保持キャパシタCs)を介した、このゲート電圧Vgの上昇をブートストラップ動作により引き起こす原因となるソース電位Vsの上昇分も“Va1”で同じとすると、ソース電位Vsは第1待機期間(WAT1)の終了時点(時間T10)で“Vo−Vx1+Va1”となる(図8(B)参照)。
このため、ゲート電位を、初期化レベルであるデータ基準電位Voに戻すとともに閾値電圧補正を再度行う必要がある。
図4(E)では、第1待機期間(WAT1)中におけるゲート電圧Vgの上昇分を“Va1”で表している。なお、結合容量(保持キャパシタCs)を介した、このゲート電圧Vgの上昇をブートストラップ動作により引き起こす原因となるソース電位Vsの上昇分も“Va1”で同じとすると、ソース電位Vsは第1待機期間(WAT1)の終了時点(時間T10)で“Vo−Vx1+Va1”となる(図8(B)参照)。
このため、ゲート電位を、初期化レベルであるデータ基準電位Voに戻すとともに閾値電圧補正を再度行う必要がある。
[第2閾値補正期間(VTC2)]
そこで本実施形態の動作例では、次の1水平期間(1H)(時間T10〜T15)において、前の1水平期間(1H)(時間T5〜T10)で行った第1閾値補正期間(VTC1)と第1待機期間(WAT1)と同様な処理、即ち、第2閾値補正期間(VTC2)と第2待機期間(WAT2)を実行する。
ただし、第1閾値補正期間(VTC1)が開始された時間T5においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vo−Vcc_L”と比較的大きい値であったのに対し、第2閾値補正期間(VTC2)が開始される時間T10において当該保持電圧が、より小さい“Vx1”に縮まっている。
そこで本実施形態の動作例では、次の1水平期間(1H)(時間T10〜T15)において、前の1水平期間(1H)(時間T5〜T10)で行った第1閾値補正期間(VTC1)と第1待機期間(WAT1)と同様な処理、即ち、第2閾値補正期間(VTC2)と第2待機期間(WAT2)を実行する。
ただし、第1閾値補正期間(VTC1)が開始された時間T5においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vo−Vcc_L”と比較的大きい値であったのに対し、第2閾値補正期間(VTC2)が開始される時間T10において当該保持電圧が、より小さい“Vx1”に縮まっている。
図4(B1)に示すように時間T10でサンプリングパルス(SP2)が立ち上がり、サンプリングトランジスタMsがオンすると、駆動トランジスタMdのゲート電圧Vg(=“Vo+Va1”)がより低い電位(データ基準電位Vo)の映像信号線DTL(j)に接続される。このため、その差分(Va1)に相当する電流が駆動トランジスタMdのゲートから映像信号線DTL(j)に流れ、図6(C)に示すようにゲート電圧Vgがデータ基準電位Voにまで強制的に下げられる。
この駆動トランジスタMdのゲートにおける電位(Va1)の変動は、保持キャパシタCs、および、駆動トランジスタMdのゲートソース間寄生容量Cgsを介して駆動トランジスタMdのソースに入力され、ソース電位Vsがプルダウンされる。
このときのソース電位Vsのプルダウン量は、容量結合比gを用いて“g*Va1”と表される。ここで容量結合比gは、上記ゲートソース間寄生容量Cgs、保持キャパシタCsと同一符号のその容量値(Cs)、補助キャパシタCsubと同一符号のその容量値(Csub)、有機発光ダイオードOLEDの容量Coled.を用いて、g=(Cgs+Cs)/(Cgs+Cs+Coled.+Csub)と表される。よって、ソース電位Vsは、直前の“Vo−Vx1+Va1”から“g*Va1”だけ低下し、“Vo−Vx1+(1−g)Va1”となる。
容量結合比gは定義式から明らかなように1より小さい値をとるため、ソース電位Vsの変化量“g*Va1”は、ゲート電圧Vgの変化量(Va1)より小さい。
この駆動トランジスタMdのゲートにおける電位(Va1)の変動は、保持キャパシタCs、および、駆動トランジスタMdのゲートソース間寄生容量Cgsを介して駆動トランジスタMdのソースに入力され、ソース電位Vsがプルダウンされる。
このときのソース電位Vsのプルダウン量は、容量結合比gを用いて“g*Va1”と表される。ここで容量結合比gは、上記ゲートソース間寄生容量Cgs、保持キャパシタCsと同一符号のその容量値(Cs)、補助キャパシタCsubと同一符号のその容量値(Csub)、有機発光ダイオードOLEDの容量Coled.を用いて、g=(Cgs+Cs)/(Cgs+Cs+Coled.+Csub)と表される。よって、ソース電位Vsは、直前の“Vo−Vx1+Va1”から“g*Va1”だけ低下し、“Vo−Vx1+(1−g)Va1”となる。
容量結合比gは定義式から明らかなように1より小さい値をとるため、ソース電位Vsの変化量“g*Va1”は、ゲート電圧Vgの変化量(Va1)より小さい。
ここで、駆動トランジスタのゲートソース間電圧Vgs(=“Vx1−(1−g)Va1”)が駆動トランジスタMdの閾値電圧Vthよりも大きければ、図6(C)のように、ドレイン電流Idsが流れる。ドレイン電流Idsは、駆動トランジスタMdのソース電位Vsが“Vo−Vth”となって駆動トランジスタMdがカットオフするまで流れようとする。しかし、本実施形態の動作例では、図4(E)および図4(F)に示すように、ゲートソース間電圧Vgsが“Vx2”(但しVx2は、Vx1>Vx2>Vthを満たす大きさを有する)となった時間T12でサンプリングパルス(SP2)が終了するため、サンプリングトランジスタMsがオフする。時間T12における、保持キャパシタCsの保持電圧は“Vx2”である。
[第2待機期間(WAT2)]
時間T12から第2待機期間(WAT2)が開始する。
第2待機期間(WAT2)では、前回の第1待機期間(WAT1)と同様に、サンプリングトランジスタMsがオフしてゲート電圧Vgが電気的にフローティング状態となるため、ソース電位Vsの上昇に応じてゲート電圧Vgも上昇する(図7(A)参照)。
しかし、ゲート電圧Vgの電位上昇効果(ブートストラップ効果)は、その開始時点のゲートソース間電圧Vgsが制御目標“Vth”に近いため余り大きくなく、図4(E)および図4(F)の時間T12〜T15に見られるように、ソース電位Vsおよびゲート電圧Vgの電位上昇幅は僅かである。
時間T12から第2待機期間(WAT2)が開始する。
第2待機期間(WAT2)では、前回の第1待機期間(WAT1)と同様に、サンプリングトランジスタMsがオフしてゲート電圧Vgが電気的にフローティング状態となるため、ソース電位Vsの上昇に応じてゲート電圧Vgも上昇する(図7(A)参照)。
しかし、ゲート電圧Vgの電位上昇効果(ブートストラップ効果)は、その開始時点のゲートソース間電圧Vgsが制御目標“Vth”に近いため余り大きくなく、図4(E)および図4(F)の時間T12〜T15に見られるように、ソース電位Vsおよびゲート電圧Vgの電位上昇幅は僅かである。
より詳細には、図7(A)の第2待機期間(WAT2)において、ドレイン電流Idsが流れることによるソース電位Vsの上昇分を“Va2”とすると、待機期間終了時(図4の時間T15)におけるソース電位Vsは“Vo−Vx2+Va2”となる。このソース電位が“Va2”だけ上昇することは、ゲートソース間寄生容量Cgsおよび保持キャパシタCsを介して、フローティング状態のゲートに伝達され、その結果、ゲート電圧Vgもほぼ同じ電位“Va2”だけ上昇する。ただし、ゲート電圧Vgの電位上昇分“Va2”は、図4(E)に示すように、第1待機期間(WAT1)における電位上昇分“Va1”より遥かに小さいものである。
[第3閾値補正(VTC3)]
時間T15から「本動作」に入り、第3閾値補正(VTC3)が開始する。
第3閾値補正(VTC3)(時間T15〜T17)では、第2閾値補正期間(VTC2)と同様な処理を実行する。
ただし、第2閾値補正期間(VTC2)が開始された時間T10においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vx1”と比較的大きい値であったのに対し、第3閾値補正期間(VTC3)が開始される時間T15においては、さらに小さい“Vx2”に縮まっている。
動作の基本は[第2閾値補正期間(VTC2)]の繰り返しになるので割愛する。[第2閾値補正期間(VTC2)]の説明は、“Va1”を“Va2”に、“Vx1”を“Vx2”に置き換えることによって、当該第3閾値補正(VTC3)に適用できる。このことは図6(C)と図7(B)との対比でも明らかである。
時間T15から「本動作」に入り、第3閾値補正(VTC3)が開始する。
第3閾値補正(VTC3)(時間T15〜T17)では、第2閾値補正期間(VTC2)と同様な処理を実行する。
ただし、第2閾値補正期間(VTC2)が開始された時間T10においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vx1”と比較的大きい値であったのに対し、第3閾値補正期間(VTC3)が開始される時間T15においては、さらに小さい“Vx2”に縮まっている。
動作の基本は[第2閾値補正期間(VTC2)]の繰り返しになるので割愛する。[第2閾値補正期間(VTC2)]の説明は、“Va1”を“Va2”に、“Vx1”を“Vx2”に置き換えることによって、当該第3閾値補正(VTC3)に適用できる。このことは図6(C)と図7(B)との対比でも明らかである。
ただし、第2閾値補正期間(VTC2)と異なるのは、第3閾値補正(VTC3)が終了する時間T17までには、図4(E)および図4(F)に示すように、駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が、閾値電圧Vthと等しくなることである。このため、駆動トランジスタMdは、ゲートソース間電圧Vgsが閾値電圧Vthと等しくなったところでカットオフし、それ以後、ドレイン電流Idsが流れなくなる。このときの駆動トランジスタMdのソース電位Vsは“Vo−Vth”である。
以上のように待機期間を間に挟んだ複数回(本例では3回)に亘る閾値電圧補正によって、保持キャパシタCsの保持電圧は、これが一定となる待機期間を間に挟んでステップ状に収束し、最終的には閾値電圧Vthとなる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Vin”だけ大きくなったとすると、ゲートソース間電圧は“Vin+Vth”となる。また、閾値電圧Vthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Vthが大きい駆動トランジスタは、閾値電圧Vthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Vthが小さい駆動トランジスタは、閾値電圧Vthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Vthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Vinなら同じドレイン電流Idsを駆動トランジスタに流すことができる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Vin”だけ大きくなったとすると、ゲートソース間電圧は“Vin+Vth”となる。また、閾値電圧Vthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Vthが大きい駆動トランジスタは、閾値電圧Vthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Vthが小さい駆動トランジスタは、閾値電圧Vthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Vthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Vinなら同じドレイン電流Idsを駆動トランジスタに流すことができる。
なお、3回に亘る閾値補正期間、すなわち、第1閾値補正期間(VTC1)、第2閾値補正期間(VTC2)および第3閾値補正(VTC3)においては、ドレイン電流Idsが専ら保持キャパシタCsの一方電極側、有機発光ダイオードOLEDの容量と補助キャパシタの容量との合成容量(Coled.+Csub)の一方電極側に流入することにのみ消費され、有機発光ダイオードOLEDがオンしないようにする必要がある。有機発光ダイオードOLEDのアノード電圧を“Voled.”、その閾値電圧を“Vth_oled.”、そのカソード電位を“Vcath”と表記すると、有機発光ダイオードOLEDをオフ状態に維持する条件は、“Voled.≦Vcath+Vth_oled.”が常に成り立つことである。
ここで有機発光ダイオードOLEDのカソード電位Vcathを基準電圧VSS(例えば接地電圧GND)で一定とした場合、発光閾値電圧Vth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、発光閾値電圧Vth_oled.は有機発光ダイオードOLEDの作製条件で決まり、また、低電圧で効率的な発光のためには発光閾値電圧Vth_oled.を余り大きくできない。よって、望ましくは、3度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Vcathを低電位Vcc_Lより小さく設定することによって、有機発光ダイオードOLEDを逆バイアスさせておくとよい。
ここで有機発光ダイオードOLEDのカソード電位Vcathを基準電圧VSS(例えば接地電圧GND)で一定とした場合、発光閾値電圧Vth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、発光閾値電圧Vth_oled.は有機発光ダイオードOLEDの作製条件で決まり、また、低電圧で効率的な発光のためには発光閾値電圧Vth_oled.を余り大きくできない。よって、望ましくは、3度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Vcathを低電位Vcc_Lより小さく設定することによって、有機発光ダイオードOLEDを逆バイアスさせておくとよい。
[第3待機期間(WAT3)]
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み&移動度補正”のための待機期間(第3待機期間(WAT3))が開始する。第3待機期間(WAT3)は、今までの閾値電圧補正のための第1待機期間(WAT1)および第2待機期間(WAT2)とは異なり、単に、その後に行う“書込み&移動度補正”時に、映像信号Ssigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み&移動度補正”のための待機期間(第3待機期間(WAT3))が開始する。第3待機期間(WAT3)は、今までの閾値電圧補正のための第1待機期間(WAT1)および第2待機期間(WAT2)とは異なり、単に、その後に行う“書込み&移動度補正”時に、映像信号Ssigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
図4(B1)に示すように、時間T17でサンプリングパルス(SP3)が“H”レベルから“L”レベルに遷移すると、ここから第3待機期間(WAT3)が開始する。
第3待機期間(WAT3)では、その途中の時間T18で、図4(A)に示すように、当該画素回路3(1、j)で表示すべきデータ電位Vsigをもつ映像信号パルス(PPx)が、映像信号Ssigとして映像信号線DTL(j)に供給される(図9(A)参照)。映像信号Ssigにおいて、データ電位Vsigとデータ基準電位Voの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Vinに相当する。つまり、データ電位Vsigは“Vo+Vin”に等しい。
時間T18で行われた電位変化から時間が経って、映像信号Ssigがデータ電位Vsigで安定した時間T19で、当該第3待機期間(WAT3)が終了する。
第3待機期間(WAT3)では、その途中の時間T18で、図4(A)に示すように、当該画素回路3(1、j)で表示すべきデータ電位Vsigをもつ映像信号パルス(PPx)が、映像信号Ssigとして映像信号線DTL(j)に供給される(図9(A)参照)。映像信号Ssigにおいて、データ電位Vsigとデータ基準電位Voの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Vinに相当する。つまり、データ電位Vsigは“Vo+Vin”に等しい。
時間T18で行われた電位変化から時間が経って、映像信号Ssigがデータ電位Vsigで安定した時間T19で、当該第3待機期間(WAT3)が終了する。
[書込み&移動度補正期間(W&μ)]
時間T19から、書込み&移動度補正期間(W&μ)が開始する。
図4(B1)に示すように、本動作時の映像信号パルス(PPx)を印加中の時間T19で、書き込みパルス(WP)がサンプリングトランジスタMsのゲートに供給される。すると、図9(B)に示すように、サンプリングトランジスタMsがオンし、映像信号線DTL(j)のデータ電位Vsig(=Vo+Vin)のうち、ゲート電圧Vg(=Vo)との差分、すなわち、データ電圧Vinが、駆動トランジスタMdのゲートに入力される。この結果、ゲート電圧Vgが“Vo+Vin”となる。
ゲート電圧Vgがデータ電圧Vinだけ上昇すると、これに連動してソース電位Vsも上昇する。このとき、データ電圧Vinがそのままソース電位Vsに伝達される訳ではなく、前述した容量結合比gに応じた比率の変化分、すなわち、“g*Vin”だけソース電位Vsが上昇する。よって、変化後のソース電位Vsは、“Vo−Vth+g*Vin”となる。その結果、駆動トランジスタMdのゲートソース間電圧Vgsは、“(1−g)Vin+Vth”となる。
時間T19から、書込み&移動度補正期間(W&μ)が開始する。
図4(B1)に示すように、本動作時の映像信号パルス(PPx)を印加中の時間T19で、書き込みパルス(WP)がサンプリングトランジスタMsのゲートに供給される。すると、図9(B)に示すように、サンプリングトランジスタMsがオンし、映像信号線DTL(j)のデータ電位Vsig(=Vo+Vin)のうち、ゲート電圧Vg(=Vo)との差分、すなわち、データ電圧Vinが、駆動トランジスタMdのゲートに入力される。この結果、ゲート電圧Vgが“Vo+Vin”となる。
ゲート電圧Vgがデータ電圧Vinだけ上昇すると、これに連動してソース電位Vsも上昇する。このとき、データ電圧Vinがそのままソース電位Vsに伝達される訳ではなく、前述した容量結合比gに応じた比率の変化分、すなわち、“g*Vin”だけソース電位Vsが上昇する。よって、変化後のソース電位Vsは、“Vo−Vth+g*Vin”となる。その結果、駆動トランジスタMdのゲートソース間電圧Vgsは、“(1−g)Vin+Vth”となる。
ここで、移動度μによるバラツキについて説明する。
今までの3度の閾値電圧補正で、実は、ドレイン電流Idsを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Vthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比gを用いずに、単に結果だけを示す電圧を新たに“Va1”や“Va2”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタCsに閾値電圧Vthが保持されているため、その後、駆動トランジスタMdをオンさせると、閾値電圧Vthの大小によってドレイン電流Idsが変動しない。そのため、この閾値電圧補正後の駆動トランジスタMdの導通で、仮に、当該導通時の駆動電流Idによって保持キャパシタCsの保持電圧(ゲートソース間電圧Vgs)の値に変動が生じたとすると、その変動量ΔV(正または負の極性をとることが可能)は、駆動トランジスタMdの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
今までの3度の閾値電圧補正で、実は、ドレイン電流Idsを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Vthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比gを用いずに、単に結果だけを示す電圧を新たに“Va1”や“Va2”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタCsに閾値電圧Vthが保持されているため、その後、駆動トランジスタMdをオンさせると、閾値電圧Vthの大小によってドレイン電流Idsが変動しない。そのため、この閾値電圧補正後の駆動トランジスタMdの導通で、仮に、当該導通時の駆動電流Idによって保持キャパシタCsの保持電圧(ゲートソース間電圧Vgs)の値に変動が生じたとすると、その変動量ΔV(正または負の極性をとることが可能)は、駆動トランジスタMdの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
以上のことを踏まえた上で説明を戻すと、図9(B)において、サンプリングトランジスタMsがオンしてゲート電圧Vgにデータ電圧Vinが加わったときに、駆動トランジスタMdは、そのデータ電圧Vin(階調値)に応じた大きさのドレイン電流Idsをソースドレイン間に流そうとする。このときドレイン電流Idsが移動度μに応じてばらつき、その結果、ソース電位Vsは、“Vo−Vth+g*Vin”に上記移動度μによる変動量ΔVを加えた“Vo−Vth+g*Vin+ΔV”となる。
このとき有機発光ダイオードOLEDを発光させないためには、“Vs(=Vo−Vth+g*Vin+ΔV)<Vth_oled.+Vcath”が満たされるように、データ電圧Vinや容量結合比g等に応じたカソード電位Vcathを予め設定するとよい。
この設定を予め行っていると、有機発光ダイオードOLEDは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Vsが、有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathとの和を越えないため、ドレイン電流Ids(駆動電流Id)は保持キャパシタの容量値Csと、有機発光ダイオードOLEDの逆バイアス時等価容量値Coled.と、補助キャパシタの容量値Csubと、駆動トランジスタMdのゲートソース間に存在する寄生容量(Cgsと表記)とを加算した容量“C=Cs+Coled.+Csub+Cgs”を充電するために用いられる。これにより、駆動トランジスタMdのソース電位Vsは上昇していく。このとき、駆動トランジスタMdの閾値補正動作は完了しているため、駆動トランジスタMdが流すドレイン電流Idsは移動度μを反映したものとなる。
この設定を予め行っていると、有機発光ダイオードOLEDは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Vsが、有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathとの和を越えないため、ドレイン電流Ids(駆動電流Id)は保持キャパシタの容量値Csと、有機発光ダイオードOLEDの逆バイアス時等価容量値Coled.と、補助キャパシタの容量値Csubと、駆動トランジスタMdのゲートソース間に存在する寄生容量(Cgsと表記)とを加算した容量“C=Cs+Coled.+Csub+Cgs”を充電するために用いられる。これにより、駆動トランジスタMdのソース電位Vsは上昇していく。このとき、駆動トランジスタMdの閾値補正動作は完了しているため、駆動トランジスタMdが流すドレイン電流Idsは移動度μを反映したものとなる。
図4(E)および図4(F)で“(1−g)Vin+Vth−ΔV”の式により示しているように、保持キャパシタCsに保持されるゲートソース間電圧Vgsにおいては、ソース電位Vsに加わる変動量ΔVが閾値補正後のゲートソース間電圧Vgs(=(1−g)Vin+Vth)から差し引かれることになるため、負帰還がかかるように当該変動量ΔVが保持キャパシタCsに保持される。よって、以下、変動量ΔVを「負帰還量」ともいう。
この負帰還量ΔVは、有機発光ダイオードOLEDに逆バイアスをかけた状態では、“Coled.+Csub>>Cs+Cgs”が成り立つので、ΔV=t*Ids/(Coled.+Csub+Cs+Cgs)という概算式で表すことができる。この概算式から、変動量ΔVは、ドレイン電流Idsの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔVの概算式から、ソース電位Vsに付加される負帰還量ΔVは、ドレイン電流Idsの大きさ(この大きさは、データ電圧Vinの大きさ、即ち階調値と正の相関関係にある)と、ドレイン電流Idsが流れる時間、すなわち、図4(B1)に示す、移動度補正に要する時間T19から時間T20までの時間(t)に依存している。つまり、階調値が大きいほど、また、時間(t)を長くとるほど、負帰還量ΔVが大きくなる。
したがって、移動度補正の時間(t)は必ずしも一定である必要はなく、逆にドレイン電流Ids(階調値)に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Idsが大きい場合、移動度補正の時間(t)は短めにし、逆に、黒表示に近くなりドレイン電流Idsが小さくなると、移動度補正の時間(t)を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図2に示す書き込み信号走査回路42等に予め設けることにより実現可能である。
この負帰還量ΔVは、有機発光ダイオードOLEDに逆バイアスをかけた状態では、“Coled.+Csub>>Cs+Cgs”が成り立つので、ΔV=t*Ids/(Coled.+Csub+Cs+Cgs)という概算式で表すことができる。この概算式から、変動量ΔVは、ドレイン電流Idsの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔVの概算式から、ソース電位Vsに付加される負帰還量ΔVは、ドレイン電流Idsの大きさ(この大きさは、データ電圧Vinの大きさ、即ち階調値と正の相関関係にある)と、ドレイン電流Idsが流れる時間、すなわち、図4(B1)に示す、移動度補正に要する時間T19から時間T20までの時間(t)に依存している。つまり、階調値が大きいほど、また、時間(t)を長くとるほど、負帰還量ΔVが大きくなる。
したがって、移動度補正の時間(t)は必ずしも一定である必要はなく、逆にドレイン電流Ids(階調値)に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Idsが大きい場合、移動度補正の時間(t)は短めにし、逆に、黒表示に近くなりドレイン電流Idsが小さくなると、移動度補正の時間(t)を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図2に示す書き込み信号走査回路42等に予め設けることにより実現可能である。
[発光期間(LM1)]
時間T20で書込み&移動度補正期間(W&μ)が終了すると、発光期間(LM1)が開始する。
時間T20で書き込みパルス(WP)が終了するためサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲートが電気的にフローティング状態となる。
時間T20で書込み&移動度補正期間(W&μ)が終了すると、発光期間(LM1)が開始する。
時間T20で書き込みパルス(WP)が終了するためサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲートが電気的にフローティング状態となる。
ところで、発光期間(LM1)より前の書込み&移動度補正期間(W&μ)においては、駆動トランジスタMdはデータ電圧Vinに応じたドレイン電流Idsを流そうとするが、実際に流せるとは限らない。その理由は、有機発光ダイオードOLEDに流れる電流値(Id)が駆動トランジスタMdに流れる電流値(Ids)に比べて非常に小さいなら、サンプリングトランジスタMsがオンしているため、駆動トランジスタMdのゲート電圧Vgが“Vo+Vin”に固定され、そこから閾値電圧Vth分下がった電位(“Vo+Vin−Vth”)にソース電位Vsが収束しようとするからである。よって、移動度補正の時間(t)を幾ら長くしてもソース電位Vsは上記収束点を超える電位にはなれない。移動度補正は、その収束までの速さの違いで移動度μの違いをモニタし、補正するものである。このため、最大輝度の白表示のデータ電圧Vinが入力された場合でも、上記収束になる前に移動度補正の時間(t)の終点が決められる。
発光期間(LM1)が開始して駆動トランジスタMdのゲートがフローティングとなると、そのソース電位Vsは、さらに上昇可能となる。よって、駆動トランジスタMdは、入力されたデータ電圧Vinに応じた駆動電流Idを流すように動作する。
その結果、ソース電位Vs(有機発光ダイオードOLEDのアノード電位)が上昇し、やがて、有機発光ダイオードOLEDの逆バイアス状態が解消され、図9(C)に示すように、ドレイン電流Idsが駆動電流Idとして有機発光ダイオードOLEDに流れ始めるため、有機発光ダイオードOLEDが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタMdは、入力されたデータ電圧Vinに応じたドレイン電流Idsで飽和し、ドレイン電流Ids(=Id)が一定となると、有機発光ダイオードOLEDがデータ電圧Vinに応じた輝度の発光状態となる。
その結果、ソース電位Vs(有機発光ダイオードOLEDのアノード電位)が上昇し、やがて、有機発光ダイオードOLEDの逆バイアス状態が解消され、図9(C)に示すように、ドレイン電流Idsが駆動電流Idとして有機発光ダイオードOLEDに流れ始めるため、有機発光ダイオードOLEDが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタMdは、入力されたデータ電圧Vinに応じたドレイン電流Idsで飽和し、ドレイン電流Ids(=Id)が一定となると、有機発光ダイオードOLEDがデータ電圧Vinに応じた輝度の発光状態となる。
発光期間(LM1)の開始から輝度が一定となるまでの間に生じる有機発光ダイオードOLEDのアノード電位の上昇は、駆動トランジスタMdのソース電位Vsの上昇に他ならず、これを、有機発光ダイオードOLEDのアノード電圧Voled.の上昇量という意味で“ΔVoled.”とする。駆動トランジスタMdのソース電位Vsは、“Vo−Vth+g*Vin+ΔV+ΔVoled.”となる(図4(F)参照)。
一方、ゲート電圧Vgは、図4(E)に示すように、フローティング状態であるためソース電位Vsに連動して、その上昇量ΔVoled.と同じだけ上昇し、ドレイン電流Idsの飽和に伴ってソース電位Vsが飽和すると、ゲート電圧Vgも飽和する。
その結果、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)について、移動度補正時の値(“(1−g)Vin+Vth−ΔV”)が、発光期間(LM1)中も維持される。
一方、ゲート電圧Vgは、図4(E)に示すように、フローティング状態であるためソース電位Vsに連動して、その上昇量ΔVoled.と同じだけ上昇し、ドレイン電流Idsの飽和に伴ってソース電位Vsが飽和すると、ゲート電圧Vgも飽和する。
その結果、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)について、移動度補正時の値(“(1−g)Vin+Vth−ΔV”)が、発光期間(LM1)中も維持される。
発光期間(LM1)においては、駆動トランジスタMdが定電流源として動作することから、有機発光ダイオードOLEDのI−V特性が経時変化し、これに伴って駆動トランジスタMdのソース電位Vsが変化することがある。
しかしながら、有機発光ダイオードOLEDのI−V特性が経時変化の有無に関係なく、保持キャパシタCsの保持電圧が“(1−g)Vin+Vth−ΔV”に保たれる。そして、保持キャパシタCsの保持電圧は、駆動トランジスタMdの閾値電圧Vthを補正する成分(+Vth)と、移動度μによる変動を補正する成分(−ΔV)とを含むことから、閾値電圧Vthや移動度μが、異なる画素間でばらついても駆動トランジスタMdのドレイン電流Ids、つまり、有機発光ダイオードOLEDの駆動電流Idが一定に保たれる。
しかしながら、有機発光ダイオードOLEDのI−V特性が経時変化の有無に関係なく、保持キャパシタCsの保持電圧が“(1−g)Vin+Vth−ΔV”に保たれる。そして、保持キャパシタCsの保持電圧は、駆動トランジスタMdの閾値電圧Vthを補正する成分(+Vth)と、移動度μによる変動を補正する成分(−ΔV)とを含むことから、閾値電圧Vthや移動度μが、異なる画素間でばらついても駆動トランジスタMdのドレイン電流Ids、つまり、有機発光ダイオードOLEDの駆動電流Idが一定に保たれる。
具体的には、駆動トランジスタMdは、閾値電圧Vthが大きいほど、上記保持電圧の閾値電圧補正成分(+Vth)によってソース電位Vsを下げて、ドレイン電流Ids(駆動電流Id)をより流すようにソースドレイン間電圧を大きくする。このため閾値電圧Vthの変動があってもドレイン電流Idsは一定となる。
また、駆動トランジスタMdは、移動度μが小さくて上記変動量ΔVが小さい場合は、保持キャパシタCsの保持電圧の移動度補正成分(−ΔV)によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ids(駆動電流Id)をより流すように動作する。このため移動度μの変動があってもドレイン電流Idsは一定となる。
また、駆動トランジスタMdは、移動度μが小さくて上記変動量ΔVが小さい場合は、保持キャパシタCsの保持電圧の移動度補正成分(−ΔV)によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ids(駆動電流Id)をより流すように動作する。このため移動度μの変動があってもドレイン電流Idsは一定となる。
以上より、画素間で駆動トランジスタMdの閾値電圧Vthや移動度μがばらついても、さらに、駆動トランジスタMdの特性が経時変化しても、データ電圧Vinが同じである限り、有機発光ダイオードOLEDの発光輝度も一定に保たれる。
本実施形態は、映像信号線DTL、電源走査線DSLおよびカソード線CALの、多層配線構造における層利用とパターンの重ね合わせに特徴を有する。
つまり、本実施形態に関わる有機ELディスプレイ1は、「カソード線CALなどの一定電位線と、当該一定電位線と交差する映像信号線DTLの箇所との間の層に、電源走査線DSLが、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている」という特徴を有する。
つまり、本実施形態に関わる有機ELディスプレイ1は、「カソード線CALなどの一定電位線と、当該一定電位線と交差する映像信号線DTLの箇所との間の層に、電源走査線DSLが、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている」という特徴を有する。
以下、この特徴を有しない比較例のパターンと、その表示制御における不具合を先に説明し、本実施形態の配線部分の断面と平面パターンの形成例を説明する。
<比較例>
図10に、比較例の画素回路3(i,j)における配線の配置図を示す。
画素回路3(i,j)において、書込走査線WSLが、列方向(図10の縦方向)の一方側の画素境界寄りの位置で行方向に配置されている。書込走査線WSLは、「第1層金属」としてのTFTのゲートメタル(GM)、例えばモリブデンMo等の高融点金属と同じ材料から形成されている。ゲートメタル(GM)の上層にはTFT層などが配置された後に層間絶縁膜によって平坦化され、層間絶縁膜の上に、「第2層金属」としてのアルミニウム(AL)から配線が形成される。
アルミニウム(AL)によって電源走査線DSLとカソード線CALとが形成されている。カソード線CALと電源走査線DSLは、書込走査線WSLと反対側の画素辺に沿って形成されている。
図10に、比較例の画素回路3(i,j)における配線の配置図を示す。
画素回路3(i,j)において、書込走査線WSLが、列方向(図10の縦方向)の一方側の画素境界寄りの位置で行方向に配置されている。書込走査線WSLは、「第1層金属」としてのTFTのゲートメタル(GM)、例えばモリブデンMo等の高融点金属と同じ材料から形成されている。ゲートメタル(GM)の上層にはTFT層などが配置された後に層間絶縁膜によって平坦化され、層間絶縁膜の上に、「第2層金属」としてのアルミニウム(AL)から配線が形成される。
アルミニウム(AL)によって電源走査線DSLとカソード線CALとが形成されている。カソード線CALと電源走査線DSLは、書込走査線WSLと反対側の画素辺に沿って形成されている。
なお、ゲートメタル(GM)は、保持キャパシタCsの下部電極としても用いられる。アルミニウム(AL)は、TFT(駆動トランジスタMdおよびサンプリングトランジスタMs)のソース電極配線、ドレイン電極配線、保持キャパシタCsの上部電極としても用いられる。
映像信号線DTLは、「第2層金属」としてのアルミニウム(AL)から形成される主線部14Cと、「第1層金属」としてのゲートメタル(GM)から形成されるブリッジ部11Cと、1stコンタクト(1C)から形成される複数のコンタクト12C,12Dとを含んで構成されている。
映像信号線DTLは、そのブリッジ部11Cの部分で、電源走査線DSLおよびカソード線CALと交差している。
映像信号線DTLは、そのブリッジ部11Cの部分で、電源走査線DSLおよびカソード線CALと交差している。
このように、カソード線CALが、TFTの電極を形成するためのアルミニウム(AL)から形成される場合、比較的薄いゲート絶縁膜(不図示)を介して下方のゲートメタル(GM)とは、比較的大きな寄生容量Cpで結合されている。従って、映像信号線DTLの電位が変化すると、寄生容量Cpを介した強い容量カップリングが生じ、その結果、カソード線CALの電位が大きく変動する。
図11(A)〜図11(E)に、比較例の発光制御における各種信号や電圧の波形を示すタイミングチャートである。
図11では、図4では示していた他の表示ラインのパルス波形を省略し、その代わりに、カソード線CALの電位変動波形を追加している(図11(C))。また、図11では、最初の1水平期間(1H)内に初期化と第1閾値補正を連続して行っているが、この点は本質的なものでなく、図4においても採用可能な制御である。
基本的な制御は図11と図4で共通し、同じ符号を付して表示する。なお、符号“T1´”は、時間T1より若干前であることを意味する。また、図11においては時間軸上の同じ位置で示している2つの時間、すなわちT7とT8、T9とT10、T12とT13、T14とT15、T17とT18は、数字が小さい時間が大きい時間より時間軸上で若干前であることが望ましいことを意味する。
図11では、図4では示していた他の表示ラインのパルス波形を省略し、その代わりに、カソード線CALの電位変動波形を追加している(図11(C))。また、図11では、最初の1水平期間(1H)内に初期化と第1閾値補正を連続して行っているが、この点は本質的なものでなく、図4においても採用可能な制御である。
基本的な制御は図11と図4で共通し、同じ符号を付して表示する。なお、符号“T1´”は、時間T1より若干前であることを意味する。また、図11においては時間軸上の同じ位置で示している2つの時間、すなわちT7とT8、T9とT10、T12とT13、T14とT15、T17とT18は、数字が小さい時間が大きい時間より時間軸上で若干前であることが望ましいことを意味する。
図11(C)に示すように、映像信号線DTLにおいて映像信号パルスPPが立ち上がる度に、カソード線CALに電位変動VC1,VC2が発生する。映像信号パルスPPの波高値は入力されるデータ電圧Vinの大きさによって異なるため、カソード線CALに発生する電位変化の大きさは、黒表示時の電位変化VC1(実線)と、白表示時の電位変化VC2(破線)との間の範囲でばらつく。
ここで問題となるのは、書込み&移動度補正期間(W&μ)の直ぐ前(時間T18)に生じる電位変化の裾引きである。
黒表示時の電位変化VC1は、書込み&移動度補正が開始される時間T19までには消滅するが、白表示時の電位変化VC2(および白に近い高い輝度の表示時における電位変化)は、時間T19を過ぎても収束しない。このため、電位変化VC2等の裾引きが、図11(E)に示すソース電位Vsの誤差成分となって、ソース電位を上昇させる。このとき図11(D)に示すゲート電位Vgは、サンプリング動作中であるため電位変動しない。
書き込み終了時(時間T20)における、ソース電位Vsのソース電位は、時間T20で駆動トランジスタMdのゲートがフローティングとなった後に、ソース電位Vsとゲート電位Vgの両方の誤差として顕著になる。よって、有機発光ダイオードOLEDが発光後の輝度が、データ電圧Vinに応じた所望値と異なり、表示品質の低下を招く。
黒表示時の電位変化VC1は、書込み&移動度補正が開始される時間T19までには消滅するが、白表示時の電位変化VC2(および白に近い高い輝度の表示時における電位変化)は、時間T19を過ぎても収束しない。このため、電位変化VC2等の裾引きが、図11(E)に示すソース電位Vsの誤差成分となって、ソース電位を上昇させる。このとき図11(D)に示すゲート電位Vgは、サンプリング動作中であるため電位変動しない。
書き込み終了時(時間T20)における、ソース電位Vsのソース電位は、時間T20で駆動トランジスタMdのゲートがフローティングとなった後に、ソース電位Vsとゲート電位Vgの両方の誤差として顕著になる。よって、有機発光ダイオードOLEDが発光後の輝度が、データ電圧Vinに応じた所望値と異なり、表示品質の低下を招く。
<配線配置の形態>
図12(A)は、本実施形態に関わる画素回路における配線の配置図を示す。
図12(A)に示す配置図が、図10に示す比較例の配置図と異なる点は、「第2層金属」としてのアルミニウム(AL)から形成される電源走査線DSLの上層に、「第3層金属」としてのアノードメタル(AM)から形成されるカソード線CALが、平面パターン上で重ねて形成されていることである。
図示例では、平面パターンにおいて、電源走査線DSLが、行方位に配置される「一定電位線」としてのカソード線CALの幅を含む一回り大きい幅で、当該カソード線CALと重ねられている。
図12(A)は、本実施形態に関わる画素回路における配線の配置図を示す。
図12(A)に示す配置図が、図10に示す比較例の配置図と異なる点は、「第2層金属」としてのアルミニウム(AL)から形成される電源走査線DSLの上層に、「第3層金属」としてのアノードメタル(AM)から形成されるカソード線CALが、平面パターン上で重ねて形成されていることである。
図示例では、平面パターンにおいて、電源走査線DSLが、行方位に配置される「一定電位線」としてのカソード線CALの幅を含む一回り大きい幅で、当該カソード線CALと重ねられている。
図12(B)に、図12(A)のA−A線に沿った断面図を示す。図12(C)に、図12(A)のB−B線の等価回路部分に対応する断面図を示す。なお、図12(A)におけるB−B線の等価回路部分には、2ndコンタクト(2C)から形成されるアノードコンタクト15Aを含むが、アノードコンタクト15Aは等価回路上の位置を示すものであり、実際の平面パターン上の位置が図示の位置になるとは限らない。
不図示の基板上に絶縁材料からなる下地層10が形成され、下地層10の上にゲートメタル(GM)を形成し、これをパターンニングして駆動トランジスタMd等のゲート電極11A(図12(C))と、映像信号線DTLのブリッジ部11Cと(図12(B))が、一括して形成されている。このとき図12(A)の書込走査線WSL、保持キャパシタCsや補助キャパシタCsubの下部電極も、同じ材料のゲートメタル(GM)から同時に形成される。
図12(B)および図12(C)において、ゲート電極11Aやブリッジ部11Cの表面を覆うゲート絶縁膜12が、下地層10上に形成されている。
図12(B)および図12(C)において、ゲート電極11Aやブリッジ部11Cの表面を覆うゲート絶縁膜12が、下地層10上に形成されている。
図12(C)において、ゲート電極11Aと重なるようにTFT層13Aが形成されている。TFT層13Aは、例えばポリシリコンやアモルファスシリコンの膜を堆積し、これをパターニングすることにより形成される。
TFT層13Aには、チャネルドープのため、あるいは、ソース(S)およびドレイン(D)の形成のために、不純物が導入されている。
TFT層13Aには、チャネルドープのため、あるいは、ソース(S)およびドレイン(D)の形成のために、不純物が導入されている。
ドレイン(D)に接続し、電源走査線DSLの分岐線として設けられるドレイン線14Aと、ソース(S)に接続し、不図示の保持キャパシタCsや補助キャパシタCsubの上部電極につながるソース線14Dが、アルミニウム(AL)をパターンニングすることにより形成されている。このとき同時に、図12(C)に示す映像信号線DTLの主線部14Cと、図12(B)に示す電源走査線DSLとが、同じアルミニウム(AL)から形成されている。
アルミニウム(AL)やトランジスタ部の段差を平坦化する平坦化膜15が、比較的厚く堆積され、これにより、トランジスタやキャパシタが平坦化膜15内に埋められる。
平坦化膜15には、金属等のプラグ形状で2ndコンタクト(2C)からなるアノードコンタクト15Aが形成されている。アノードコンタクト15Aは、ソース線14D上に形成されている。
平坦化膜15には、金属等のプラグ形状で2ndコンタクト(2C)からなるアノードコンタクト15Aが形成されている。アノードコンタクト15Aは、ソース線14D上に形成されている。
平坦化膜15上に形成され、アノードコンタクト15Aの端面に接触するアノード電極AE、アノード電極AE上に形成され、アノード電極AEより一回り小さい開口部16Aを有する保護膜16、さらにその上を覆う有機多層膜OML、および、画素占有面積の全面にブランケット状に形成されたカソード電極CEが、この順に堆積され、これにより有機発光ダイオードOLEDが形成されている。
アノード電極AEは、例えば銀Agを主成分とした「第3層金属」としてのアノードメタル(AM)から形成されている。このとき同時に、図12(B)に示すように、平坦化膜15の上に、同じアノードメタル(AM)からなるカソード線CALが、下方の電源走査線DSLより狭い幅で形成されている。
アノード電極AEは、例えば銀Agを主成分とした「第3層金属」としてのアノードメタル(AM)から形成されている。このとき同時に、図12(B)に示すように、平坦化膜15の上に、同じアノードメタル(AM)からなるカソード線CALが、下方の電源走査線DSLより狭い幅で形成されている。
以上の構成によれば、カソード線CALが「第3層金属」から形成され、「第2層金属」から形成された電源走査線DSLによって、下方の「第1層金属」から形成された映像信号線DTLの一部(ブリッジ部11C)に対してカソード線CALが完全に遮蔽されている。このため、電源走査線DSLをシールド層として、映像信号線DTLの電位変化によって、カソード線CALに電位変動が発生することが有効に防止されるというシールド効果が得られる。
シールド効果によって、図11(C)に示すように電位変動VC1,VC2が発生しない。または、電位変化が発生し、かつ、発生した電位変化がデータ電位Vsigに応じた白表示時の最大値をとる場合であっても、図11における黒表示時の場合と同様に画質に影響しない程度まで電位変化が抑制される。その結果、有機発光ダイオードOLEDの発光輝度が安定し、高画質が得られる。
シールド効果によって、図11(C)に示すように電位変動VC1,VC2が発生しない。または、電位変化が発生し、かつ、発生した電位変化がデータ電位Vsigに応じた白表示時の最大値をとる場合であっても、図11における黒表示時の場合と同様に画質に影響しない程度まで電位変化が抑制される。その結果、有機発光ダイオードOLEDの発光輝度が安定し、高画質が得られる。
本実施形態における変形例を述べる。
<変形例1>
平面パターンにおける電源走査線DSLとカソード線CALとの重なりは、図12(A)に示す形態に限定されない。例えば、電源走査線DSLとカソード線CALは、幅方向で一部が重なってもよい。
平面パターンにおける電源走査線DSLとカソード線CALとの重なりは、図12(A)に示す形態に限定されない。例えば、電源走査線DSLとカソード線CALは、幅方向で一部が重なってもよい。
<変形例2>
特に図示しないが、カソード線CALを「第1層金属」であるゲートメタル(GM)から形成し、映像信号線DTLのブリッジ部11Cを、「第2層金属」であるアルミニウム(AL)から形成されている主線部14Cを、いわゆる上ブリッジとしてつなぐように形成してもよい。この場合、ブリッジ部11Cは、例えば「第3層金属」であるアノードメタル(AM)から形成される。
特に図示しないが、カソード線CALを「第1層金属」であるゲートメタル(GM)から形成し、映像信号線DTLのブリッジ部11Cを、「第2層金属」であるアルミニウム(AL)から形成されている主線部14Cを、いわゆる上ブリッジとしてつなぐように形成してもよい。この場合、ブリッジ部11Cは、例えば「第3層金属」であるアノードメタル(AM)から形成される。
<変形例3>
「一定電位線」としてのカソード線CALは、行ごとに画素回路を接続する構成の場合、例えば画素アレイ2の最外周部分で枠状のカソード線を設け、行方向のカソード線CALの両端を枠状のカソード線に接続することにより、複数の行方向のカソード線CALをほぼ同電位としてよい。
あるいは、行ごとのカソード線CALを画素アレイ2内で接続してもよい。最も接続を多くする場合、行方向および列方向の画素境界に沿った格子状にカソード線CALのパターンを形成してもよい。
「一定電位線」としてのカソード線CALは、行ごとに画素回路を接続する構成の場合、例えば画素アレイ2の最外周部分で枠状のカソード線を設け、行方向のカソード線CALの両端を枠状のカソード線に接続することにより、複数の行方向のカソード線CALをほぼ同電位としてよい。
あるいは、行ごとのカソード線CALを画素アレイ2内で接続してもよい。最も接続を多くする場合、行方向および列方向の画素境界に沿った格子状にカソード線CALのパターンを形成してもよい。
<変形例4>
画素回路は図2や図12に示すものに限定されない。
図2や図12の画素回路ではデータ基準電位Voは映像信号Ssigのサンプリングにより与えられるが、データ基準電位Voを、別のトランジスタを介して駆動トランジスタMdのソースやゲートに与えることもできる。
図2や図12の画素回路ではキャパシタは保持キャパシタCsのみであるが、他の保持キャパシタを、例えば駆動トランジスタMdのゲートと一定電圧線との間にもう1つ設けてもよい。発光素子は有機発光ダイオードOLEDに限定されず、他の自発光素子でもよい。
画素回路は図2や図12に示すものに限定されない。
図2や図12の画素回路ではデータ基準電位Voは映像信号Ssigのサンプリングにより与えられるが、データ基準電位Voを、別のトランジスタを介して駆動トランジスタMdのソースやゲートに与えることもできる。
図2や図12の画素回路ではキャパシタは保持キャパシタCsのみであるが、他の保持キャパシタを、例えば駆動トランジスタMdのゲートと一定電圧線との間にもう1つ設けてもよい。発光素子は有機発光ダイオードOLEDに限定されず、他の自発光素子でもよい。
<変形例5>
画素回路が有機発光ダイオードOLEDの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりAC駆動する方法(電源AC駆動方法)とがある。
図2や図12の画素回路は、後者の電源AC駆動方法の一例であるが、この方法において有機発光ダイオードOLEDのカソード側をAC駆動して駆動電流を流す、流さないを制御してもよい。
一方、前者の発光制御を走査線により制御する方法では、駆動トランジスタMdのドレイン側、または、ソースと有機発光ダイオードOLEDとの間に、他のトランジスタを挿入し、そのゲートを電源駆動制御の走査線で駆動する。
画素回路が有機発光ダイオードOLEDの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりAC駆動する方法(電源AC駆動方法)とがある。
図2や図12の画素回路は、後者の電源AC駆動方法の一例であるが、この方法において有機発光ダイオードOLEDのカソード側をAC駆動して駆動電流を流す、流さないを制御してもよい。
一方、前者の発光制御を走査線により制御する方法では、駆動トランジスタMdのドレイン側、または、ソースと有機発光ダイオードOLEDとの間に、他のトランジスタを挿入し、そのゲートを電源駆動制御の走査線で駆動する。
<変形例6>
図4および図11に示す表示制御は、閾値補正期間(VTC)を3回の補正で行っていたが、1回の補正、または、3回以外の複数回の連続した(初期化を間に挟まないとの意味)処理によって閾値補正を行ってもよい。さらに、移動度補正を行ってからデータの書き込みを行う表示制御でもよい。
図4および図11に示す表示制御は、閾値補正期間(VTC)を3回の補正で行っていたが、1回の補正、または、3回以外の複数回の連続した(初期化を間に挟まないとの意味)処理によって閾値補正を行ってもよい。さらに、移動度補正を行ってからデータの書き込みを行う表示制御でもよい。
本発明の実施形態およびその変形例に拠れば、映像信号線の電位変化に起因して生じる、発光素子の一方電極におけるデータ書き込み時の電位変動を防止あるいは抑制し、これにより発光素子を所望の輝度で発光させることが可能となる。
1…有機ELディスプレイ、2…画素アレイ、3…画素回路、4…Vスキャナ、5…Hスキャナ、11A…ゲート電極、11C…映像信号線のブリッジ部、12C,12D…コンタクト、14A…ドレイン線、映像信号線の14C…主線部、14D…ソース線、15…平坦化膜、15A…アノードコンタクト、AE…アノード電極、CE…カソード電極、41…水平画素ライン駆動回路、42…書き込み信号走査回路、OLED…有機発光ダイオード、M1…駆動トランジスタ、Ms…サンプリングトランジスタ、Cs…保持キャパシタ、Csub…補助キャパシタ、NDc…制御ノード、NDs…ソースノード、WSL…書込走査線、DSL…電源走査線、DTL…映像信号線、Vsig…データ電位、Vo…データ基準電位
Claims (4)
- 行列状に配置される複数の画素回路と、
行方向の画素回路をそれぞれ接続する書込走査線および電源走査線と、
列方向の画素回路を接続する映像信号線と、
を有し、
前記画素回路は、
一定電位線によって他方電極が少なくとも行方向の画素間で接続され、一方電極の電位によって印加電圧値が変化する発光素子と、
前記一定電位線と前記一方電極との間に前記発光素子と並列に接続される補助キャパシタと、
前記電源走査線と前記一方電極との間に接続される駆動トランジスタと、
前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続されるサンプリングトランジスタと、
前記制御ノードに結合する保持キャパシタと、
を含み、
行方向に沿って配置される前記一定電位線と、当該一定電位線と交差する前記映像信号線の箇所との間の層に、前記電源走査線が、当該一定電位線と平面パターンで少なくとも一部が重なって配置されている
自発光型表示装置。 - 平面パターンにおいて、前記電源走査線は、前記行方位に配置される一定電位線の幅を含む一回り大きい幅で当該一定電位線と重ねられている
請求項1に記載の自発光型表示装置。 - 前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲートが、第1層金属から形成され、
前記電源走査線が、前記第1層金属より1層上の第2層金属から形成され、
前記行方向に沿って配置される一定電位線が、前記第2層金属より1層上の第3層金属から形成され、
前記映像信号線は、一定電位線と交差する箇所で前記第1層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第2層金属から形成された2つの主線部と、前記ブリッジ部を前記2つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている
請求項1に記載の自発光型表示装置。 - 前記駆動トランジスタおよび前記サンプリングトランジスタの各ゲート、ならびに、前記行方向に沿って配置される一定電位線が、第1層金属から形成され、
前記電源走査線が、前記第1層金属より1層上の第2層金属から形成され、
前記映像信号線は、一定電位線と交差する箇所で前記第2層金属より1層上の第3層金属から形成されたブリッジ部と、当該ブリッジ部の長さ方向両側に位置し前記第2層金属から形成された2つの主線部と、前記ブリッジ部を前記2つの主線部の各々と接続する複数のコンタクトと、を含んで構成されている
請求項1に記載の自発光型表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008004149A JP2009168898A (ja) | 2008-01-11 | 2008-01-11 | 自発光型表示装置 |
Applications Claiming Priority (1)
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JP2008004149A JP2009168898A (ja) | 2008-01-11 | 2008-01-11 | 自発光型表示装置 |
Publications (1)
Publication Number | Publication Date |
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Family Applications (1)
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Country Status (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8941806B2 (en) | 2011-09-28 | 2015-01-27 | Samsung Display Co., Ltd. | Liquid crystal display |
CN107731144A (zh) * | 2016-08-12 | 2018-02-23 | 三星显示有限公司 | 显示装置 |
WO2022123776A1 (ja) * | 2020-12-11 | 2022-06-16 | シャープ株式会社 | 表示装置 |
-
2008
- 2008-01-11 JP JP2008004149A patent/JP2009168898A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US8941806B2 (en) | 2011-09-28 | 2015-01-27 | Samsung Display Co., Ltd. | Liquid crystal display |
CN107731144A (zh) * | 2016-08-12 | 2018-02-23 | 三星显示有限公司 | 显示装置 |
CN107731144B (zh) * | 2016-08-12 | 2023-05-09 | 三星显示有限公司 | 显示装置 |
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