JP2009169091A - 自発光型表示装置およびその駆動方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 14
- 238000005070 sampling Methods 0.000 claims abstract description 113
- 239000003990 capacitor Substances 0.000 claims abstract description 107
- 238000001514 detection method Methods 0.000 claims description 16
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000008033 biological extinction Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 230000005764 inhibitory process Effects 0.000 abstract description 2
- 238000012937 correction Methods 0.000 description 95
- 230000000875 corresponding effect Effects 0.000 description 20
- 230000008859 change Effects 0.000 description 19
- 101150010989 VCATH gene Proteins 0.000 description 18
- 238000010586 diagram Methods 0.000 description 18
- 239000008186 active pharmaceutical agent Substances 0.000 description 14
- 101150082641 VTC2 gene Proteins 0.000 description 11
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 11
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- VHJLVAABSRFDPM-UHFFFAOYSA-N 1,4-dithiothreitol Chemical compound SCC(O)C(O)CS VHJLVAABSRFDPM-UHFFFAOYSA-N 0.000 description 9
- 230000007423 decrease Effects 0.000 description 9
- 230000002441 reversible effect Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000012538 light obscuration Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
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- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
【課題】補助キャパシタCsubが前段の電源走査線DSL(−1)に接続されている場合、その前段の電位変化により画質が低下すること防止する。
【解決手段】画素回路3(i,j)が、発光素子(OLED:容量Coled.)と、駆動トランジスタMdと、サンプリングトランジスタMsと、保持キャパシタCsと、補助キャパシタCsubとを含む。駆動回路(書き込み信号走査回路42、ならびに、検出回路および切替回路)は、表示制御対象の画素回路3(0,j)が発光許可で、電源走査線DSL(−1)が接続される他の画素回路3(-1,j)が発光許可から消灯に切り替わる時以後の一定の期間を含むオン禁止期間(ND2が“H”の期間)のみ、書込走査線WSL(0)の第1オフ電位Vws_L1を、サンプリングトランジスタMsが第1オフ電位Vws_L1の印加時よりさらに深いオフ状態となる第2オフ電位Vws_L2に切り替える。
【選択図】図14
【解決手段】画素回路3(i,j)が、発光素子(OLED:容量Coled.)と、駆動トランジスタMdと、サンプリングトランジスタMsと、保持キャパシタCsと、補助キャパシタCsubとを含む。駆動回路(書き込み信号走査回路42、ならびに、検出回路および切替回路)は、表示制御対象の画素回路3(0,j)が発光許可で、電源走査線DSL(−1)が接続される他の画素回路3(-1,j)が発光許可から消灯に切り替わる時以後の一定の期間を含むオン禁止期間(ND2が“H”の期間)のみ、書込走査線WSL(0)の第1オフ電位Vws_L1を、サンプリングトランジスタMsが第1オフ電位Vws_L1の印加時よりさらに深いオフ状態となる第2オフ電位Vws_L2に切り替える。
【選択図】図14
Description
本発明は、複数の画素回路と駆動回路を有し、映像信号線と電源走査線と書込走査線が複数の画素回路に対し配線され、各画素回路が、一方電極の電位に応じて印加電圧値が変化する発光素子、駆動トランジスタ、サンプリングトランジスタ、保持キャパシタおよび補助キャパシタを含む自発光型表示装置と、その駆動方法に関する。特定的に本発明は、上記補助キャパシタが、補助キャパシタと同じ画素回路内の上記一方電極と、他の画素行の電源走査線との間に接続されている自発光型表示装置と、その駆動方法に関する。
発光素子として有機ELデバイスを用いた自発光型表示装置の開発が近年盛んになっている。有機ELデバイスは有機薄膜を有し、有機薄膜に電界をかけると発光する現象を利用したデバイスである。
有機ELデバイスは印加電圧が10[V]以下で駆動するため低消費電力である。有機ELデバイスは自ら光を発する自発光素子であるため、これを有する表示装置は、照明部を必要とせず軽量化及び薄型化が容易である。有機ELデバイスの応答速度は数[μs]程度と非常に高速なので、有機ELデバイスを用いた表示装置は動画表示時の残像が発生しない。
有機ELデバイスは印加電圧が10[V]以下で駆動するため低消費電力である。有機ELデバイスは自ら光を発する自発光素子であるため、これを有する表示装置は、照明部を必要とせず軽量化及び薄型化が容易である。有機ELデバイスの応答速度は数[μs]程度と非常に高速なので、有機ELデバイスを用いた表示装置は動画表示時の残像が発生しない。
有機ELデバイスを自発光素子として用いる自発光型表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。
自発光素子を有するアクティブマトリクス型の表示装置であって、データ電位に応じた駆動電流が流入する側の自発光素子の一方電極(アノード電極)に対し、補助キャパシタ(追加容量)を接続させた表示装置が知られている(例えば特許文献1参照)。
図16に、画素回路の基本構成の等価回路図(特許文献1の図8)を、参照符号を一部変更して転記する。
発光素子は、本例では有機発光ダイオードOLEDであり、図16では、有機発光ダイオードOLEDを、その等価容量Coled.により示している。また、特許文献1の図8に示す、電源電圧Vddの供給線と駆動トランジスタの間に接続され(符号Tr4により示す)トランジスタは、画素回路の構成によっては不要であるため、ここでの図示を省略している。
発光素子は、本例では有機発光ダイオードOLEDであり、図16では、有機発光ダイオードOLEDを、その等価容量Coled.により示している。また、特許文献1の図8に示す、電源電圧Vddの供給線と駆動トランジスタの間に接続され(符号Tr4により示す)トランジスタは、画素回路の構成によっては不要であるため、ここでの図示を省略している。
有機発光ダイオードOLEDの他方電極(カソード)の電位がカソード電位Vcathで固定されているため、一方電極(アノード)の電位(アノード電位)Vaによって有機発光ダイオードOLEDに印加される電圧が制御される。有機発光ダイオードOLEDのアノードに対し、駆動トランジスタMdを介して電源電圧Vddの供給線が接続可能となっている。駆動トランジスタMdは、そのゲート(制御ノード)に入力されるデータ電位Vsigに応じてドレイン電流Idsの大きさが制御され、これによりソース電位、即ち有機発光ダイオードOLEDのアノード電位Vaが決まる。
駆動トランジスタMdのゲートとソース間に、データ電位Vsigを保持する目的で保持キャパシタCsが接続されている。駆動トランジスタMdのゲートと映像信号線DTLの間に、映像信号のデータ電位VsigをサンプリングするサンプリングトランジスタMsが接続されている。
サンプリングトランジスタは、そのゲートに接続される書込走査線(不図示)の電位に応じて制御され、書込走査線が活性化されたときにオンして、ドレインに接続されている映像信号線の電位をサンプリングし、サンプリング後の電位を、ソースに接続されている駆動トランジスタの制御ノードに伝達する。
ここで映像信号は一定の基準電位(以下、データ基準電位Voという)の印加と、データ基準電位Voから任意の電位を持つデータパルスDPの印加とが繰り返された波形を有する。データパルスDPの電位がデータ電位Vsigであり、表示階調を決めるデータ電圧Vinは、データ電位Vsigからデータ基準電位Voを差し引いた上記データパルスDPの波高値に該当する。
駆動トランジスタMdのゲートとソース間に保持キャパシタCsが接続されている。
サンプリングトランジスタは、そのゲートに接続される書込走査線(不図示)の電位に応じて制御され、書込走査線が活性化されたときにオンして、ドレインに接続されている映像信号線の電位をサンプリングし、サンプリング後の電位を、ソースに接続されている駆動トランジスタの制御ノードに伝達する。
ここで映像信号は一定の基準電位(以下、データ基準電位Voという)の印加と、データ基準電位Voから任意の電位を持つデータパルスDPの印加とが繰り返された波形を有する。データパルスDPの電位がデータ電位Vsigであり、表示階調を決めるデータ電圧Vinは、データ電位Vsigからデータ基準電位Voを差し引いた上記データパルスDPの波高値に該当する。
駆動トランジスタMdのゲートとソース間に保持キャパシタCsが接続されている。
このような構成の画素回路では、駆動トランジスタMdのゲートソース間電圧Vgsが、そのまま保持キャパシタCsの保持電圧となる。言い換えると、駆動トランジスタのソース電位(有機発光ダイオードOLEDのアノード電位Va)を基準として、駆動トランジスタのゲートに与えられる電位“Vsig−Va”の大きさで、保持キャパシタCsの保持電圧値が決められる。
駆動トランジスタMdは、そのゲートソース間電圧Vgsに応じたドレイン電流Idsを流すことから、データ電圧Vin(データパルスDPの波高値)を保持キャパシタCsに正確に入力し、保持させる必要がある。
駆動トランジスタMdは、そのゲートソース間電圧Vgsに応じたドレイン電流Idsを流すことから、データ電圧Vin(データパルスDPの波高値)を保持キャパシタCsに正確に入力し、保持させる必要がある。
そのためには、データ電圧Vinの入力に先立って、駆動トランジスタMdのソース(発光素子の一方電極、本例ではアノード)の電位(アノード電位Va)を、映像信号のデータ基準電位Voにより初期化する。そして、サンプリングトランジスタMsによるデータ電位Vsigのサンプリングによって、駆動トランジスタMdの制御ノードにデータ電位Vsigを入力する。
データ電位Vsigの入力によって駆動トランジスタMdの制御ノード(ゲート)の電位が上昇すると、駆動トランジスタMdのソース電位(アノード電位Va)もデータ基準電位Voから上昇する。データ電圧Vinを保持キャパシタCsに100[%]保持させるには、データ電位Vsigを入力する時の駆動トランジスタMdのソース電位(アノード電位Va)の変動量をほぼゼロとする必要がある。
しかしながら、データ電位Vsigの入力によって駆動トランジスタMdが流す電流値が増大し、この電流値の増大によって、駆動トランジスタMdのソース電位(アノード電位Va)が容易に上昇しようとする。
しかしながら、データ電位Vsigの入力によって駆動トランジスタMdが流す電流値が増大し、この電流値の増大によって、駆動トランジスタMdのソース電位(アノード電位Va)が容易に上昇しようとする。
そこで、特許文献1に記載されている画素回路では、駆動トランジスタのソースに接続されている容量値を大きくする目的で、有機発光ダイオードOLEDと並列に補助キャパシタCsubが接続されている。
ドレイン電流Idsは、有機発光ダイオードOLEDの容量Coled.と、補助キャパシタCsubと、駆動トランジスタMd等の寄生容量との合成容量を充電する。ドレイン電流Idsがデータ電位Vsigの入力によって増加し、このとき補助キャパシタCsubがある程度大きいと、ドレイン電流Idsの増加分は上記合成容量を充電するのに費やされ、アノード電位Vaが殆ど上昇しないようにすることできる。この場合、実際に保持キャパシタCsに保持される電圧と、所望のデータ電圧Vinとの比率で定義される“書き込みゲイン”が“1”に近いものとなる。
ドレイン電流Idsは、有機発光ダイオードOLEDの容量Coled.と、補助キャパシタCsubと、駆動トランジスタMd等の寄生容量との合成容量を充電する。ドレイン電流Idsがデータ電位Vsigの入力によって増加し、このとき補助キャパシタCsubがある程度大きいと、ドレイン電流Idsの増加分は上記合成容量を充電するのに費やされ、アノード電位Vaが殆ど上昇しないようにすることできる。この場合、実際に保持キャパシタCsに保持される電圧と、所望のデータ電圧Vinとの比率で定義される“書き込みゲイン”が“1”に近いものとなる。
このように、補助キャパシタCsubはデータ電圧Vinを画素回路に書き込む際に、データ書き込みの効率(書き込みゲイン)を上げる作用効果がある。
特開2007−102046号公報
補助キャパシタCsubは、一方電極との電位差が大きい電位線に接続すると、より付加容量値を大きくできる。
そのような意図で、本発明者は、上記特許文献1に記載の補助キャパシタCsubを、当該補助キャパシタCsubと同じ画素内の一定電位線(カソード電位Vcathの供給線)ではなく、隣接する他の画素回路が有する電源電圧の供給制御線(電源走査線DSL)に接続させた画素回路構成を提案している(特願2006−209327号)。
しかしながら、隣接する他の画素回路が有する電源走査線DSLは、低電位Vcc_Lから高電位Vcc_Hに制御され、このとき、電源走査線DSLに接続している補助キャパシタCsubが設けられている画素回路が発光可能状態にある場合がある。
そのような場合、隣の画素回路が接続された電源走査線DSLの電位変動が、サンプリングトランジスタがオフされ発光可能状態にある画素回路内の補助キャパシタCsub、保持キャパシタCsを介して駆動トランジスタMdのゲートの電位を低下させる。この低下の程度が大きいと、発光可能状態ではオフされているはずのサンプリングトランジスタMsが瞬間的にオンし、そのときの映像信号線DTLの電位を短い時間だけサンプリングし、表示画像の画質が著しく低下する。
そのような場合、隣の画素回路が接続された電源走査線DSLの電位変動が、サンプリングトランジスタがオフされ発光可能状態にある画素回路内の補助キャパシタCsub、保持キャパシタCsを介して駆動トランジスタMdのゲートの電位を低下させる。この低下の程度が大きいと、発光可能状態ではオフされているはずのサンプリングトランジスタMsが瞬間的にオンし、そのときの映像信号線DTLの電位を短い時間だけサンプリングし、表示画像の画質が著しく低下する。
サンプリングトランジスタMsがオンしない場合でも、リーク電流が流れると発光輝度レベルが変化する。この発光輝度レベルの変化はリーク電流に起因しているため目立たない画素もあるが、とりわけ黒表示時にリーク電流が発生すると白っぽい表示となる、いわゆる「黒浮き」が生じコントラストが低下するため画質の低下が目立ってしまう。
本発明は、補助キャパシタを他の画素行の画素回路の電源走査線に接続させる構成の自発光型表示装置において、電源走査線の電位変化により画質が低下することを防止するものである。
本発明の一形態(第1形態)に関わる自発光型表示装置は、複数の画素回路が行列状に配置される画素アレイと、前記画素アレイ内の画素回路を行方向で接続する、複数の書込走査線および複数の電源走査線と、前記画素アレイ内の画素回路を列方向で接続する複数の映像信号線と、前記複数の書込走査線および前記複数の電源走査線の各電位を制御する駆動回路と、を有しする。
前記複数の画素回路の各々が、一方電極の電位によって印加電圧値が変化する発光素子と、前記電源走査線と前記一方電極との間に接続される駆動トランジスタと、前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続され、前記書込走査線の電位に応じてオンとオフが制御されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、前記一方電極と、列方向の一方側に位置する他の画素回路の電源走査線との間に接続される補助キャパシタと、を含む。
前記駆動回路は、表示制御の対象画素回路が発光許可で、当該対象画素回路内の前記補助キャパシタが接続される前記他の画素回路が発光許可から消灯に切り替わる時以後の一定の期間を含むオン禁止期間を設け、当該オン禁止期間のみ、前記対象画素回路に接続された対象書込走査線の第1オフ電位を、前記サンプリングトランジスタが前記第1オフ電位の印加時よりさらに深いオフ状態となる第2オフ電位に切り替えることが可能に構成されている。
前記複数の画素回路の各々が、一方電極の電位によって印加電圧値が変化する発光素子と、前記電源走査線と前記一方電極との間に接続される駆動トランジスタと、前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続され、前記書込走査線の電位に応じてオンとオフが制御されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、前記一方電極と、列方向の一方側に位置する他の画素回路の電源走査線との間に接続される補助キャパシタと、を含む。
前記駆動回路は、表示制御の対象画素回路が発光許可で、当該対象画素回路内の前記補助キャパシタが接続される前記他の画素回路が発光許可から消灯に切り替わる時以後の一定の期間を含むオン禁止期間を設け、当該オン禁止期間のみ、前記対象画素回路に接続された対象書込走査線の第1オフ電位を、前記サンプリングトランジスタが前記第1オフ電位の印加時よりさらに深いオフ状態となる第2オフ電位に切り替えることが可能に構成されている。
本発明の他の形態(第2形態)に関わる自発光型表示装置は、上記第1形態において、前記駆動回路は、前記複数の電源走査線の各電位を、消灯に対応する低電位と、発光許可に対応する高電位とで切り替えて前記画素アレイの発光制御を行い、発光許可の前の消灯期間に、前記書込走査線の電位を、前記サンプリングトランジスタがオフする前記第1オフ電位からオン電位に所定時間だけ切り替えることが可能に構成されている。
本発明の他の形態(第3形態)に関わる自発光型表示装置は、上記第1形態において、前記駆動回路は、前記対象画素回路を含む対象画素行より前段の非対象画素行に接続される電源走査線のうち所定数の電源走査線の電位から、前記オン禁止期間の開始タイミングを検出する検出回路と、前記開始タイミングを入力したときに、前記対象書込走査線の前記第1オフ電位を前記第2オフ電位に切り替える切替回路と、を含む。
本発明の他の形態(第4形態)に関わるは、上記第1形態において、前記駆動回路は、前記対象画素回路を含む対象画素行より前段の非対象画素行に接続される電源走査線のうち所定数の電源走査線の電位から、前記オン禁止期間の開始タイミングを検出する検出回路と、前記開始タイミングを入力したときに、前記対象書込走査線の前記第1オフ電位を前記第2オフ電位に切り替える切替回路と、を含み、前記検出回路は、前記所定数の電源走査線の電位を監視し、所定数の電位の組み合わせが、予め決められた所定の組み合わせになったときに前記開始タイミングを判定し、前記所定の組み合わせが解除されたときを前記オン禁止期間の終了タイミングとして検出するように構成され、前記切替回路は、前記終了タイミングを入力したときに、前記第2オフ電位の出力状態を前記第1オフ電位の出力状態に戻すように構成されている。
本発明の他の形態(第5形態)に関わる自発光型表示装置は、上記第4形態において、前記駆動回路は、画素行ごとに前記書込走査線を駆動する複数の書き込みスキャナを有し、入力が第1レベルのときに前記第1オフ電位を出力し、入力が第2レベルのときにオン電位を出力するインバータが、前記書き込みスキャナの出力段に設けられ、前記検出回路が、前記監視の対象である複数Nの電位を入力し、入力したN個の電位が前記所定の組み合わせになったときに出力に前記第1レベルを設定するN入力アンド回路を含み、前記切替回路は、前記インバータの前記第1オフ電位の出力を遮断可能に接続されている遮断スイッチと、前記インバータの入力と、前記N入力アンド回路の出力に前記第1レベルが揃ったときに前記遮断スイッチを制御して前記第1オフ電位の前記インバータからの出力を遮断する論理回路と、前記N入力アンド回路から前記第1レベルが出力されたときに、前記書込走査線を前記第2オフ電位の供給線に接続する接続スイッチと、を有する。
本発明の一形態(第6形態)に関わる自発光型表示装置の駆動方法は、画素アレイ内で行列状に配置される複数の画素回路の各々が、一方電極の電位によって印加電圧値が変化する発光素子と、電源走査線と前記発光素子の一方電極との間に接続される駆動トランジスタと、前記駆動トランジスタの制御ノードと映像信号線との間に接続され、前記書込走査線の電位に応じてオンとオフが制御されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、前記一方電極と、列方向の一方側に位置する他の画素回路の電源走査線との間に接続される補助キャパシタと、を含む自発光型表示装置の駆動方法であって、複数の画素行の発光許可期間と、前記書込走査線に第1オフ電位が印加されることにより前記サンプリングトランジスタがオフしている消灯期間とを、前記電源走査線の電位により画素行ごとに制御するステップと、表示制御の対象画素回路が発光許可で、当該対象画素回路内の前記補助キャパシタが接続される前記他の画素回路が発光許可から消灯に切り替わるタイミングを検出するステップと、検出された前記タイミング以後の一定の期間を含むオン禁止期間を設け、当該オン禁止期間のみ、前記対象画素回路に接続された対象書込走査線の前記第1オフ電位を、前記サンプリングトランジスタが前記第1オフ電位の印加時よりさらに深いオフ状態となる第2オフ電位に切り替えるステップと、を含む。
以上の構成を有する第1〜第6形態では、以下の作用を奏する。
電源走査線は駆動回路によって、例えば第2形態のように高電位と低電位と切り替えて、これにより発光許可と消灯が制御される。消灯期間に対象画素回路は、書込走査線の電位を、サンプリングトランジスタがオフする第1オフ電位からオン電位に所定時間だけ切り替えることにより、例えば映像信号線からデータ電圧を入力する。
電源走査線は駆動回路によって、例えば第2形態のように高電位と低電位と切り替えて、これにより発光許可と消灯が制御される。消灯期間に対象画素回路は、書込走査線の電位を、サンプリングトランジスタがオフする第1オフ電位からオン電位に所定時間だけ切り替えることにより、例えば映像信号線からデータ電圧を入力する。
この書込走査線の制御も駆動回路が行う。駆動回路は、対象画素回路が発光許可で、当該対象画素回路内の補助キャパシタが接続される他の画素回路が発光許可から消灯に切り替わる時以後の一定の期間を含むオン禁止期間を設けるように構成されている。そして、オン禁止期間のみ、対象画素回路に接続された対象書込走査線の第1オフ電位を、サンプリングトランジスタが第1オフ電位の印加時よりさらに深いオフ状態となる第2オフ電位に切り替える。
ところで、対象画素回路は、電源走査線の電位変動、例えば高電位から低電位への切り替わりがあると、その切り替わりによって補助キャパシタを介して駆動トランジスタが接続された発光素子の一方電極の電位が変化する。このとき当該対象画素回路は、サンプリングトランジスタがオフされ駆動トランジスタの制御オードが電気的にフローティング状態となっている。従って、一方電位の電位変化は、保持キャパシタ等を介して、所定の容量結合比に比例した電位変化となって制御ノードの電位を低下させる。このときサンプリングトランジスタの制御ノード(書込走査線)の電位は第1オフ電位であるが、この電位は、このようなノイズの重畳を考慮したものでない。
本発明の第1〜第6形態では、このようなノイズの発生の可能性が高い電源走査線の電位変化、具体的には発光許可から消灯に切り替わる時を開始タイミングとして検出することで、その後の一定期間を含むオン禁止期間を設け、このオン禁止期間のみ、対象画素行の書込走査線の電位を、第1オフ電位よりも、サンプリングトランジスタをさらに強くオフする第2オフ電位に切り替えている。
よって、電位変動発生の開始タイミングから、当該電位変動が伝わって駆動トランジスタの制御ノードに伝達されたときに、このノイズによってサンプリングトランジスタの端子(例えば、ソース)電位が低下してもサンプリングトランジスタは直にカットオフし、オンしないだけでなく、リーク電流を流さない。
よって、電位変動発生の開始タイミングから、当該電位変動が伝わって駆動トランジスタの制御ノードに伝達されたときに、このノイズによってサンプリングトランジスタの端子(例えば、ソース)電位が低下してもサンプリングトランジスタは直にカットオフし、オンしないだけでなく、リーク電流を流さない。
第4〜第5形態では、さらに、オン禁止期間の終点タイミングを検出可能であり、この場合、サンプリングトランジスタの制御ノード電位は、第2オフ電位から第1オフ電位に戻される。発光可能期間が終了し、消灯期間になるとサンプリングトランジスタの制御ノード電位は第1オフ電位からオン電位に適宜制御される。
本発明によれば、サンプリングトランジスタを介して電流が流れないため、電源走査線の電位変化により画質が低下することがない。
以下、本発明の実施形態を、2T・1C型の画素回路を有する有機ELディスプレイを主な例として、図面を参照して説明する。
<全体構成>
図1に、本発明の実施形態に関わる有機ELディスプレイの主要構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路(PXLC)3(i,j)がマトリクス状に配置されている画素アレイ2と、画素アレイ2を駆動する垂直駆動回路(Vスキャナ)4および水平駆動回路(Hセレクタ:HSEL)5とを含む。
Vスキャナ4は、画素回路3の構成により複数設けられている。ここではVスキャナ4が、水平画素ライン駆動回路(DSCN)41と、書き込み信号走査回路(WSCN)42とを含んで構成されている。Vスキャナ4およびHセレクタ5は「駆動回路」の一部であり、「駆動回路」は、Vスキャナ4とHセレクタ5の他に、これらにクロック信号を与える回路や制御回路(CPU等)など、不図示の回路も含む。
図1に、本発明の実施形態に関わる有機ELディスプレイの主要構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路(PXLC)3(i,j)がマトリクス状に配置されている画素アレイ2と、画素アレイ2を駆動する垂直駆動回路(Vスキャナ)4および水平駆動回路(Hセレクタ:HSEL)5とを含む。
Vスキャナ4は、画素回路3の構成により複数設けられている。ここではVスキャナ4が、水平画素ライン駆動回路(DSCN)41と、書き込み信号走査回路(WSCN)42とを含んで構成されている。Vスキャナ4およびHセレクタ5は「駆動回路」の一部であり、「駆動回路」は、Vスキャナ4とHセレクタ5の他に、これらにクロック信号を与える回路や制御回路(CPU等)など、不図示の回路も含む。
図1に示す画素回路の符号「3(i,j)」は、当該画素回路が垂直方向(縦方向)のアドレスi(i=1,2)と、水平方向(横方向)のアドレスj(j=1,2,3)を持つことを意味する。これらのアドレスiとjは最大値をそれぞれ「n」と「m」とする1以上の整数をとる。ここでは図の簡略化のためn=2、m=3の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
画素回路3(1,1)、3(2,1)が垂直方向の映像信号線DTL(1)に接続されている。同様に、画素回路3(1,2)、3(2,2)が垂直方向の映像信号線DTL(2)に接続され、画素回路3(1,3)、3(2,3)が垂直方向の映像信号線DTL(3)に接続されている。映像信号線DTL(1)〜DTL(3)は、Hセレクタ5によって駆動される。
第1行の画素回路3(1,1)、3(1,2)および3(1,3)が書込走査線WSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が書込走査線WSL(2)に接続されている。書込走査線WSL(1),WSL(2)は、水平画素ライン駆動回路41によって駆動される。
また、第1行の画素回路3(1,1)、3(1,2)および3(1,3)が電源走査線DSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が電源走査線DSL(2)に接続されている。電源走査線DSL(1),DSL(2)は、書き込み信号走査回路42によって駆動される。
第1行の画素回路3(1,1)、3(1,2)および3(1,3)が書込走査線WSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が書込走査線WSL(2)に接続されている。書込走査線WSL(1),WSL(2)は、水平画素ライン駆動回路41によって駆動される。
また、第1行の画素回路3(1,1)、3(1,2)および3(1,3)が電源走査線DSL(1)に接続されている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が電源走査線DSL(2)に接続されている。電源走査線DSL(1),DSL(2)は、書き込み信号走査回路42によって駆動される。
映像信号線DTL(1)〜DTL(3)を含むm本の映像信号線の何れか1本を、以下、符号「DTL(j)またはDTL」により表記する。同様に、書込走査線WSL(1),WSL(2)を含むn本の書込走査線の何れか1本を符号「WSL(i)またはWSL」により表記し、電源走査線DSL(1),DSL(2)を含むn本の電源走査線の何れか1本を符号「DSL(i)またはDSL」により表記する。
映像信号線DTL(j)に対し、表示画素行(表示ラインともいう)を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の映像信号線DTL(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
映像信号線DTL(j)に対し、表示画素行(表示ラインともいう)を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の映像信号線DTL(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
<画素回路>
図2に、画素回路3(i,j)の一構成例を示す。
図解する画素回路3(i,j)は、有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、NMOSタイプのTFTからなる駆動トランジスタMdおよびサンプリングトランジスタMsと、保持キャパシタCsとを有する。
図2に、画素回路3(i,j)の一構成例を示す。
図解する画素回路3(i,j)は、有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、NMOSタイプのTFTからなる駆動トランジスタMdおよびサンプリングトランジスタMsと、保持キャパシタCsとを有する。
有機発光ダイオードOLEDは、特に図示しないが、例えば上面発光型の場合、透明ガラス等からなる基板に形成されたTFT構造の上にアノード電極を最初に形成し、その上に、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機多層膜を構成する積層体を形成し、積層体の上に透明電極材料からなるカソード電極を形成した構造を有する。アノード電極が正側の電源に接続され、カソード電極が負側の電源に接続される。
有機発光ダイオードOLEDのアノードとカソードの電極間に所定の電界が得られるバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に有機多層膜が自発光する。有機発光ダイオードOLEDは、有機多層膜を構成する有機材料を適宜選択することで赤(R),緑(G),青(B)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にR,G,Bの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でR,G,Bの区別を行ってもよい。R,G,Bの他にW(ホワイト)を加えた4色構成でもよい。
駆動トランジスタMdは、有機発光ダイオードOLEDに流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタMdのドレインが、電源電圧VDDの供給を制御する電源走査線DSL(i)に接続され、ソースが有機発光ダイオードOLEDのアノードに接続されている。有機発光ダイオードOLEDのアノード電極が「一方電極」に該当する。
駆動トランジスタMdのドレインが、電源電圧VDDの供給を制御する電源走査線DSL(i)に接続され、ソースが有機発光ダイオードOLEDのアノードに接続されている。有機発光ダイオードOLEDのアノード電極が「一方電極」に該当する。
サンプリングトランジスタMsは、画素階調を決めるデータ電位Vsigの供給線(映像信号線DTL(j))と駆動トランジスタMdのゲート(制御ノードNDc)との間に接続されている。サンプリングトランジスタMsのソースとドレインの一方が駆動トランジスタMdのゲート(制御ノードNDc)に接続され、もう片方が映像信号線DTL(j)に接続されている。映像信号線DTL(j)に、Hセレクタ5(図1参照)からデータ電位Vsigを持つデータパルスが所定の間隔で供給される。サンプリングトランジスタMsは、データ電位の供給期間(データパルスの持続時間(duration time))の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Vsigを持つデータパルスの前部または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
駆動トランジスタMdのゲート(制御ノード)とソース(有機発光ダイオードOLEDのアノードをなす一方電極)との間に、保持キャパシタCsが接続されている。保持キャパシタCsの役割については、後述の動作説明で明らかにする。
図2では、水平画素ライン駆動回路41により、低電位Vcc_Lを基準とした高電位Vcc_Hの波高値が電源電圧VDDとなる電源駆動パルスDS(i)が駆動トランジスタMdのドレインに供給され、駆動トランジスタMdの補正時や有機発光ダイオードOLEDが実際に発光する時の電源供給が行われる。
また、書き込み信号走査回路42により、比較的短い持続時間の書込駆動パルスWS(i)がサンプリングトランジスタMsのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタMdのドレインと電源電圧VDDの供給線との間にトランジスタをもう1つ挿入し、そのゲートを水平画素ライン駆動回路41により制御する構成であってもよい(後述の変形例参照)。
また、書き込み信号走査回路42により、比較的短い持続時間の書込駆動パルスWS(i)がサンプリングトランジスタMsのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタMdのドレインと電源電圧VDDの供給線との間にトランジスタをもう1つ挿入し、そのゲートを水平画素ライン駆動回路41により制御する構成であってもよい(後述の変形例参照)。
図2では有機発光ダイオードOLEDの一方電極(アノード)が駆動トランジスタMdを介して正側の電源から電源電圧VDDの供給を受ける。有機発光ダイオードOLEDのカソードが、カソード電位Vcathを供給する所定の電圧線(例えば、負側の電源線)に接続されている。
通常、画素回路内の全てのトランジスタはTFTで形成されている。TFTのチャネルが形成される薄膜半導体層は、多結晶シリコン(ポリシリコン)または非晶質シリコン(アモルファスシリコン)等の半導体材料からなる。ポリシリコンTFTは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンTFTが用いられる。ただし、アモルファスシリコンTFTではPチャネル型TFTが形成し難いため、上述した画素回路3(i,j)のように、すべてのTFTをNチャネル型とすることが望ましい。
ここで、以上の画素回路3(i,j)は、本実施形態で適用可能な画素回路の一例、即ち2トランジスタ(2T)・1キャパシタ(1C)型の基本構成例である。よって、本実施形態で用いることができる画素回路は、上記画素回路3(i,j)を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい(後述の変形例参照)。また、基本構成において、保持キャパシタCsを電源電圧VDDの供給線と駆動トランジスタMdのゲートとの間に接続するものもある。
具体的に、本実施形態で採用可能な2T・1C型以外の画素回路として、後述する変形例で幾つかを簡単に述べるが、例えば、4T・1C型、4T・2C型、5T・1C型、3T・1C型などであってもよい。
具体的に、本実施形態で採用可能な2T・1C型以外の画素回路として、後述する変形例で幾つかを簡単に述べるが、例えば、4T・1C型、4T・2C型、5T・1C型、3T・1C型などであってもよい。
図2の構成を基本とする画素回路では、閾値電圧補正時や移動度補正時に有機発光ダイオードOLEDを逆バイアスすると、詳細は後述するが、有機発光ダイオードOLEDの逆バイアス時の等価容量値が保持キャパシタCsの値より十分大きくできるため、有機発光ダイオードOLEDのアノードが電位的に動き難くなるため、補正精度が向上する。このため、逆バイアス状態で補正を行うことが望ましい。
カソード電位Vcathを接地せずに、カソードを所定の電圧線に接続しているのは、逆バイアスを行うためである。有機発光ダイオードOLEDを逆バイアスするには、例えば、電源駆動パルスDS(i)の基準電位(低電位Vcc_L)より、カソード電位Vcathを小さくする。
カソード電位Vcathを接地せずに、カソードを所定の電圧線に接続しているのは、逆バイアスを行うためである。有機発光ダイオードOLEDを逆バイアスするには、例えば、電源駆動パルスDS(i)の基準電位(低電位Vcc_L)より、カソード電位Vcathを小さくする。
データの書き込み時に、有機発光ダイオードOLEDのアノード電位を更に動き難くして電位的に固定するには、有機発光ダイオードOLEDのアノードからみた容量値を大きくするとよい。この目的で、有機発光ダイオードOLEDのアノードに補助キャパシタが接続される。この補助キャパシタの有無によって、動作タイミング制御自体が変更されないので、先に動作(表示制御)を説明する。
<表示制御>
図2の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
最初に、補正対象となる駆動トランジスタと有機発光ダイオードOLEDの特性について説明する。
図2の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
最初に、補正対象となる駆動トランジスタと有機発光ダイオードOLEDの特性について説明する。
図2に示す駆動トランジスタMdの制御ノードNDcには、保持キャパシタCsが結合されている。映像信号線DTL(j)を伝送するデータパルスの有効電位であるデータ電位VsigがサンプリングトランジスタMsでサンプリングされ、これにより得られた電位が制御ノードNDcに印加され、保持キャパシタCsで保持される。駆動トランジスタMdのゲートに所定の電位が印加された時、そのドレイン電流Idsは、印加電位に応じた値を持つゲートソース間電圧Vgsに応じて決まる。
ここで駆動トランジスタMdのソース電位Vsを、上記データパルスの基準電位(データ基準電位Vo)に初期化してから、サンプリングを行うとする。サンプリング後のデータ電位Vsig、より正確には、データ基準電位Voとデータ電位Vsigとの電位差で規定されるデータ電圧Vinの大きさに応じたドレイン電流Idsが駆動トランジスタMdに流れ、これがほぼ、有機発光ダイオードOLEDの駆動電流Idとなる。
よって、駆動トランジスタMdのソース電位Vsがデータ基準電位Voで初期化されている場合、有機発光ダイオードOLEDがデータ電位Vsigに応じた輝度で発光する。
ここで駆動トランジスタMdのソース電位Vsを、上記データパルスの基準電位(データ基準電位Vo)に初期化してから、サンプリングを行うとする。サンプリング後のデータ電位Vsig、より正確には、データ基準電位Voとデータ電位Vsigとの電位差で規定されるデータ電圧Vinの大きさに応じたドレイン電流Idsが駆動トランジスタMdに流れ、これがほぼ、有機発光ダイオードOLEDの駆動電流Idとなる。
よって、駆動トランジスタMdのソース電位Vsがデータ基準電位Voで初期化されている場合、有機発光ダイオードOLEDがデータ電位Vsigに応じた輝度で発光する。
図3に、有機発光ダイオードOLEDのI−V特性のグラフと、駆動トランジスタMdのドレイン電流Ids(OLEDの駆動電流Idにほぼ相当)の一般式を示す。
有機発光ダイオードOLEDは、よく知られているように、経時変化によりI−V特性が図3のように変化する。このとき、図2の画素回路では、駆動トランジスタMdが一定のドレイン電流Idsを流そうとしても、図3に示すグラフから分かるように有機発光ダイオードOLEDの印加電圧が大きくなるため、有機発光ダイオードOLEDのソース電位Vsが上昇する。このとき駆動トランジスタMdのゲートはフローティング状態であるため、ほぼ一定のゲートソース間電圧Vgsが維持されるように、ソース電位と共にゲート電位も上昇し、ドレイン電流Idsはほぼ一定に保たれ、このことが有機発光ダイオードOLEDの発光輝度を変化させないように作用する。
有機発光ダイオードOLEDは、よく知られているように、経時変化によりI−V特性が図3のように変化する。このとき、図2の画素回路では、駆動トランジスタMdが一定のドレイン電流Idsを流そうとしても、図3に示すグラフから分かるように有機発光ダイオードOLEDの印加電圧が大きくなるため、有機発光ダイオードOLEDのソース電位Vsが上昇する。このとき駆動トランジスタMdのゲートはフローティング状態であるため、ほぼ一定のゲートソース間電圧Vgsが維持されるように、ソース電位と共にゲート電位も上昇し、ドレイン電流Idsはほぼ一定に保たれ、このことが有機発光ダイオードOLEDの発光輝度を変化させないように作用する。
しかしながら、画素回路ごとに駆動トランジスタMdの閾値電圧Vth、移動度μが異なっているため、図3の式に応じて、ドレイン電流Idsにバラツキが生じ、表示画面内で与えられているデータ電位Vsigが同じ2つの画素であっても、当該2つの画素間で発光輝度が異なる。
なお、図3の式において、符号“Ids”は、飽和領域で動作する駆動トランジスタMdのドレインとソース間に流れる電流を表す。また、当該駆動トランジスタMdにおいて、“Vth”が閾値電圧を、“μ”が移動度を、“W”が実効チャネル幅(実効ゲート幅)を、“L”が実効チャネル長(実効ゲート長)を、それぞれ表す。また、“Cox”が当該駆動トランジスタMdの単位ゲート容量、即ち単位面積当たりのゲート酸化膜容量と、ソースやドレインとゲート間のフリンジング容量との総和を表す。
Nチャネル型の駆動トランジスタMdを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Vthや移動度μのばらつきを抑えるため、それらの補正動作を、発光可能なバイアス設定に先立って行う必要がある。
つぎに、図4を用いて具体的な制御の説明に移るが、この図4は、本発明が適用される前の制御を示している。
以下、図4における期間を定義し、制御の全体を図4の時間軸に沿って詳しく説明した上で、図4の制御での不具合(横クロストークの発生)、図4の制御に対する本発明の適用(本実施形態の特徴)とその効果の順で説明する。
以下、図4における期間を定義し、制御の全体を図4の時間軸に沿って詳しく説明した上で、図4の制御での不具合(横クロストークの発生)、図4の制御に対する本発明の適用(本実施形態の特徴)とその効果の順で説明する。
図4(A)〜図4(F)は、表示制御における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第1行の画素回路3(1,j)が書き込み対象の行(表示行)であり、第2行の画素回路3(2,j)と第3行の画素回路3(3,j)は、図4の時点では書き込み対象でない(非表示行である)。表示行に対し、図4に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第2行に移り同様な表示制御が行われ、同様な表示制御が第3行、第4行、…と繰り返されることによって1画面が表示される。1画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
図4(A)は、映像信号Ssigの波形図である。
図4(B1)と図4(B2)は、書込対象の第1行に供給される書込駆動パルスWS(1)と電源駆動パルスDS(1)の波形図である。同様にして、図4(C1)と図4(C2)は、非書込対象の第2行に供給される書込駆動パルスWS(2)と電源駆動パルスDS(2)の波形図、図4(D1)と図4(D2)は、非書込対象の第3行に供給される書込駆動パルスWS(3)と電源駆動パルスDS(3)の波形図である。
図4(E)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのゲート電位(制御ノードNDcの電位)の波形図である。
図4(F)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのソース電位(有機発光ダイオードOLEDのアノード電位)の波形図である。
図4(B1)と図4(B2)は、書込対象の第1行に供給される書込駆動パルスWS(1)と電源駆動パルスDS(1)の波形図である。同様にして、図4(C1)と図4(C2)は、非書込対象の第2行に供給される書込駆動パルスWS(2)と電源駆動パルスDS(2)の波形図、図4(D1)と図4(D2)は、非書込対象の第3行に供給される書込駆動パルスWS(3)と電源駆動パルスDS(3)の波形図である。
図4(E)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのゲート電位(制御ノードNDcの電位)の波形図である。
図4(F)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのソース電位(有機発光ダイオードOLEDのアノード電位)の波形図である。
[期間の定義]
図4(F)の下部に記載している通り、図4は、NTSC映像信号規格の1水平期間(1H)に対し、その約4倍強のスパンで波形図を表示している。そして、その最後の1水平期間(1H)で、最終的な3回目の第3閾値補正(VTC3)と、移動度の補正および実際のデータ書き込み(W&μ)とを連続して実行する(本動作)。その最後の1水平期間(1H)に行われる本動作より前の3水平期間((1H)×3)は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め2度行うために費やされる(予備動作)。
図4のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い1水平期間(1H)で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が1水平期間(1H)で十分なら、初期化のために1水平期間(1H)もあれば予備動作としては十分な場合もある。もちろん、予備動作が2水平期間(2H)であってもよいし、4水平期間(4H)以上であってもよい。
ある行に対して本動作を行っているときは、次の行(および、その次以降の行、…、)について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
図4(F)の下部に記載している通り、図4は、NTSC映像信号規格の1水平期間(1H)に対し、その約4倍強のスパンで波形図を表示している。そして、その最後の1水平期間(1H)で、最終的な3回目の第3閾値補正(VTC3)と、移動度の補正および実際のデータ書き込み(W&μ)とを連続して実行する(本動作)。その最後の1水平期間(1H)に行われる本動作より前の3水平期間((1H)×3)は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め2度行うために費やされる(予備動作)。
図4のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い1水平期間(1H)で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が1水平期間(1H)で十分なら、初期化のために1水平期間(1H)もあれば予備動作としては十分な場合もある。もちろん、予備動作が2水平期間(2H)であってもよいし、4水平期間(4H)以上であってもよい。
ある行に対して本動作を行っているときは、次の行(および、その次以降の行、…、)について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
以上は1水平期間(1H)という一定尺度で見た期間の区分であるが、図4(F)に記載した大よそ4水平期間を機能的に把握することも可能である。
具体的に図4(A)の上部に記載しているように、(1フィールドまたは1フレーム)前画面の発光期間(LM0)の後に時系列の順で、放電期間(D−CHG)、初期化期間(INT)、第1閾値補正期間(VTC1)、第1待機期間(WAT1)、第2閾値補正期間(VTC2)、第2待機期間(WAT2)を経て「予備動作」が実行される。また、続いて、第3閾値補正(VTC3)、第3待機期間(WAT3)、書込み&移動度補正期間(W&μ)を経て、当該第1行の画素回路3(1,j)の発光期間(LM1)に推移することによって「本動作」が実行される。
具体的に図4(A)の上部に記載しているように、(1フィールドまたは1フレーム)前画面の発光期間(LM0)の後に時系列の順で、放電期間(D−CHG)、初期化期間(INT)、第1閾値補正期間(VTC1)、第1待機期間(WAT1)、第2閾値補正期間(VTC2)、第2待機期間(WAT2)を経て「予備動作」が実行される。また、続いて、第3閾値補正(VTC3)、第3待機期間(WAT3)、書込み&移動度補正期間(W&μ)を経て、当該第1行の画素回路3(1,j)の発光期間(LM1)に推移することによって「本動作」が実行される。
[駆動パルスの概略]
また、図4では、波形図の適当な箇所に時間表示を符号“T0”〜“T21”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第1行に供給される書込駆動パルスWS(1)では、図4(B1)に示すように、“L”レベルで非アクティブ、“H”レベルでアクティブの4つのサンプリングパルス(SP0〜SP3)が周期的に出現する。このとき4つのサンプリングパルス(SP0〜SP3)の周期は、予備動作(時間T0〜時間T15)および本動作(時間T15以後)を通じて一定である。ただし、本動作における書込駆動パルスWS(1)は、4つ目のサンプリングパルス(SP3)の後に書き込みパルス(WP)が重畳された波形となる。
また、図4では、波形図の適当な箇所に時間表示を符号“T0”〜“T21”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第1行に供給される書込駆動パルスWS(1)では、図4(B1)に示すように、“L”レベルで非アクティブ、“H”レベルでアクティブの4つのサンプリングパルス(SP0〜SP3)が周期的に出現する。このとき4つのサンプリングパルス(SP0〜SP3)の周期は、予備動作(時間T0〜時間T15)および本動作(時間T15以後)を通じて一定である。ただし、本動作における書込駆動パルスWS(1)は、4つ目のサンプリングパルス(SP3)の後に書き込みパルス(WP)が重畳された波形となる。
これに対し、m本(数百〜千数百本)の映像信号線DTL(j)(図1および図2参照)に供給される映像信号Ssigは、線順次表示ではm本の映像信号線DTL(j)に同時に供給される。そして、映像信号Ssigをサンプリング後に得られるデータ電圧を反映した信号振幅(Vin)は、図4(A)に示すように、1水平期間(1H)の前半部分で繰り返し出現するデータ基準電位Voを基準とした、1水平期間(1H)の後半部分に繰り返し出現する映像信号パルス(PP)の波高値に相当する。以下、信号振幅(Vin)をデータ電圧Vinと呼ぶ。
図4(A)に示す幾つかの映像信号パルス(PP)のうち、第1行にとって重要な映像信号パルスは、書き込みパルス(WP)と時間的に重なる本動作時の映像信号パルス(PPx)である。本動作時の映像信号パルス(PPx)のデータ基準電位Voからの波高値が、図4で表示させたい(書き込みたい)階調値、即ちデータ電圧Vinの大きさに該当する。この階調値(=Vin)は、第1行の各画素で同じ場合(単色表示の場合)もあるが、通常、表示画素行の階調値に応じて変化している。図4は、主として、第1行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
図4(A)に示す幾つかの映像信号パルス(PP)のうち、第1行にとって重要な映像信号パルスは、書き込みパルス(WP)と時間的に重なる本動作時の映像信号パルス(PPx)である。本動作時の映像信号パルス(PPx)のデータ基準電位Voからの波高値が、図4で表示させたい(書き込みたい)階調値、即ちデータ電圧Vinの大きさに該当する。この階調値(=Vin)は、第1行の各画素で同じ場合(単色表示の場合)もあるが、通常、表示画素行の階調値に応じて変化している。図4は、主として、第1行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
駆動トランジスタMdのドレイン(図2参照)に供給される電源駆動パルスDS(1)は、図4(B2)に示すように、時間T0から最初の第1閾値補正期間(VTC1)の開始(時間T6)直前まで非アクティブの低電位Vcc_Lで保持され、第1閾値補正期間(VTC1)の開始とほぼ同時に(時間T6)、アクティブの高電位Vcc_Hに推移する。高電位Vcc_Hの保持は、発光期間(LM1)が終了するまで続く。
第2行(の画素回路3(2,j))、第3行(の画素回路3(3,j))については、それぞれ、図4(C1)と図4(C2)、図4(D1)と図4(D2)に示すように、1水平期間(1H)ずつ各パルスが遅れて印加される。
具体的には、第1行の第1閾値補正期間(VTC1)に対応する2つ目のサンプリングパルス(SP1)が印加される時間T5〜T7の期間に、第2行では、初期化期間(INT)に対応する1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T6で第1行の電源駆動パルスDS(1)がハイレベル(電源電位Vcc_H)に立ち上がりアクティブとなる。
具体的には、第1行の第1閾値補正期間(VTC1)に対応する2つ目のサンプリングパルス(SP1)が印加される時間T5〜T7の期間に、第2行では、初期化期間(INT)に対応する1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T6で第1行の電源駆動パルスDS(1)がハイレベル(電源電位Vcc_H)に立ち上がりアクティブとなる。
その後、第1行の第2閾値補正期間(VTC2)に対応する3つ目のサンプリングパルス(SP2)が印加される時間T10〜T12の期間に、第2行では、第1行から1水平期間(1H)遅れて上記2つ目のサンプリングパルス(SP1)が印加され、第3行では、第1行から2水平周期((1H)×2)遅れて上記1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T11で第2行の電源駆動パルスDS(2)が高電位Vcc_Hに立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T11で第2行の電源駆動パルスDS(2)が高電位Vcc_Hに立ち上がりアクティブとなる。
その後、第1行の第3閾値補正期間(VTC3)に対応する4つ目のサンプリングパルス(SP3)が印加される時間T15〜T17の期間に、第2行では、第1行から1水平期間(1H)遅れて上記3つ目のサンプリングパルス(SP2)が印加され、第3行では、第1行から2水平周期((1H)×2)遅れて上記2つ目のサンプリングパルス(SP1)が印加される。
このパルス印加の途中、即ち時間T16で第3行の電源駆動パルスDS(3)が高電位Vcc_Hに立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T16で第3行の電源駆動パルスDS(3)が高電位Vcc_Hに立ち上がりアクティブとなる。
以上のようにしてパルス印加のタイミング設計を行うと、ある行の本動作を行っている期間に、その1〜数水平期間後に本動作を行う他の数行分の予備動作を並列に実行することから、本動作に限ってみると行単位でシームレスに、その実行がなされる。よって、最初の数水平期間以外は無駄な期間は発生しない。
表示画面は通常、数百〜千数百の行を有するため、1画面表示中における1〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
表示画面は通常、数百〜千数百の行を有するため、1画面表示中における1〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
つぎに、以上のパルス制御の下における、図4(E)および図4(F)に示す駆動トランジスタMdのソースやゲートの電位変化と、それに伴う動作を、図4(A)に示す期間ごとに説明する。
なお、ここでは図5(A)〜図7(B)に示す第1行の画素回路3(1,j)の予備動作説明図、図8に示すソース電位Vsの時間推移のグラフ、図9(A)〜図9(C)に示す第1行の画素回路3(1,j)の本動作説明図、ならびに、図2等を適宜参照する。
なお、ここでは図5(A)〜図7(B)に示す第1行の画素回路3(1,j)の予備動作説明図、図8に示すソース電位Vsの時間推移のグラフ、図9(A)〜図9(C)に示す第1行の画素回路3(1,j)の本動作説明図、ならびに、図2等を適宜参照する。
[前画面の発光期間(LM0)]
第1行の画素回路3(1,j)について、時間T0以前の1フィールドまたは1フレームだけ前の画面(以下、前画面という)についての発光期間(LM0)では、図4(B1)に示すように書込駆動パルスWS(1)が“L”レベルであるため、サンプリングトランジスタMsがオフしている。また、図4(B2)に示すように、電源駆動パルスDS(1)が高電位Vcc_Hの印加状態にある。
第1行の画素回路3(1,j)について、時間T0以前の1フィールドまたは1フレームだけ前の画面(以下、前画面という)についての発光期間(LM0)では、図4(B1)に示すように書込駆動パルスWS(1)が“L”レベルであるため、サンプリングトランジスタMsがオフしている。また、図4(B2)に示すように、電源駆動パルスDS(1)が高電位Vcc_Hの印加状態にある。
このとき、図5(A)に示すように、前画面のデータ書き込み動作によって駆動トランジスタMdのゲートに入力され保持されているデータ電圧Vin0に応じて、有機発光ダイオードOLEDが発光状態にあるとする。駆動トランジスタMdは飽和領域で動作するように設定されているため、有機発光ダイオードOLEDに流れる駆動電流Id(=Ids)は、保持キャパシタCsに保持されている駆動トランジスタMdのゲートソース間電圧Vgsに応じて、前述した図3に示す式から算出される値をとる。
[放電期間(D−CHG)]
図4において時間T0から、線順次走査の新しい画面表示に関する処理が開始される。
時間T0になると、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を高電位Vcc_Hから低電位Vcc_Lに切り替える。駆動トランジスタMdは、今までドレインとして機能していたノードの電位が低電位Vcc_Lにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位(ただし、図の表記ではソース電位Vsのままとする)を引き抜くディスチャージ動作が行われる。
したがって、図5(B)に示すように、今までとは逆向きのドレイン電流Idsが駆動トランジスタMdに流れる。この駆動トランジスタMdに逆向きの電流が流れる期間を、図4や図5(B)では「放電期間(D−CHG)」と表記している。
図4において時間T0から、線順次走査の新しい画面表示に関する処理が開始される。
時間T0になると、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を高電位Vcc_Hから低電位Vcc_Lに切り替える。駆動トランジスタMdは、今までドレインとして機能していたノードの電位が低電位Vcc_Lにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位(ただし、図の表記ではソース電位Vsのままとする)を引き抜くディスチャージ動作が行われる。
したがって、図5(B)に示すように、今までとは逆向きのドレイン電流Idsが駆動トランジスタMdに流れる。この駆動トランジスタMdに逆向きの電流が流れる期間を、図4や図5(B)では「放電期間(D−CHG)」と表記している。
放電期間(D−CHG)が開始されると、図4(F)に示すように、時間T0を境に駆動トランジスタMdのソース電位Vs(現実の動作上はドレイン電位)が急激に放電され、ほぼ低電位Vcc_Lの近くまで低下する。
このとき、低電位Vcc_Lが有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathの和よりも小さいとき、つまり“Vcc_L<Vth_oled.+Vcath”であれば有機発光ダイオードOLEDは消光する。
なお、放電期間(D−CHG)の終了(時間T1)の前までには、図4(A)に示すように、映像信号Ssigの電位が、データ電位Vsigからデータ基準電位Voにまで下げられている。
このとき、低電位Vcc_Lが有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathの和よりも小さいとき、つまり“Vcc_L<Vth_oled.+Vcath”であれば有機発光ダイオードOLEDは消光する。
なお、放電期間(D−CHG)の終了(時間T1)の前までには、図4(A)に示すように、映像信号Ssigの電位が、データ電位Vsigからデータ基準電位Voにまで下げられている。
時間T0において、図5(B)に示すように、サンプリングトランジスタMsがオフし、制御ノードNDcがフローティング状態にある。このため、図4(E)に示すように、時間T0を境に駆動トランジスタMdのゲート電圧Vgが低下する。
[初期化期間(INT)]
次に、書き込み信号走査回路42(図2参照)が、図4(B1)に示すように、時間T1にて書込駆動パルスWS(1)を“L”レベルから“H”レベルに遷移させて1つ目のサンプリングパルス(SP0)を、サンプリングトランジスタMsのゲートに与える。
この時間T1にて放電期間(D−CHG)が終了し、ここから初期化期間(INT)が開始する。
次に、書き込み信号走査回路42(図2参照)が、図4(B1)に示すように、時間T1にて書込駆動パルスWS(1)を“L”レベルから“H”レベルに遷移させて1つ目のサンプリングパルス(SP0)を、サンプリングトランジスタMsのゲートに与える。
この時間T1にて放電期間(D−CHG)が終了し、ここから初期化期間(INT)が開始する。
時間T1での、サンプリングパルス(SP0)の印加に応答して、図5(C)に示すように、サンプリングトランジスタMsがオンする。前述したように時間T1までには、映像信号Ssigの電位がデータ基準電位Voに切り替えられている。したがって、サンプリングトランジスタMsは、映像信号Ssigのデータ基準電位Voをサンプリングして、サンプリング後のデータ基準電位Voを駆動トランジスタMdのゲートに伝達する。
このサンプリング動作によって、図4(E)に示すように、時間T0を境に低下した駆動トランジスタMdのゲート電圧Vgが、データ基準電位Voに収束する。
このサンプリング動作によって、図4(E)に示すように、時間T0を境に低下した駆動トランジスタMdのゲート電圧Vgが、データ基準電位Voに収束する。
図4(B1)に示すサンプリングパルス(SP0)は、時間T1から、この電位収束に十分な時間が経過した時間T2にて終了し、サンプリングトランジスタMsがオフする。よって、次にサンプリングトランジスタMsがオンする時間T5までは、駆動トランジスタMdのゲートが電気的なフローティング状態となる。
この時間T5でサンプリングトランジスタMsを再度オンさせるタイミングは、最初の1水平期間(1H)の終了とほぼ同じに制御され、かつ、時間T2〜T5の期間内に、当該1水平期間(1H)における映像信号パルス(PP)が収まるようにタイミング設計されている(図4(A)と図4(B1)参照)。
この時間T5でサンプリングトランジスタMsを再度オンさせるタイミングは、最初の1水平期間(1H)の終了とほぼ同じに制御され、かつ、時間T2〜T5の期間内に、当該1水平期間(1H)における映像信号パルス(PP)が収まるようにタイミング設計されている(図4(A)と図4(B1)参照)。
このことをサンプリングパルス(SP0)から見ると、書込駆動パルスWS(1)を“H”レベルにするサンプリングパルス(SP0)の持続時間(時間T1〜T2)は、1水平期間(1H)の前半部分である、映像信号Ssigがデータ基準電位Voをとる期間(時間T0〜T3)内となっている。
そして、時間T2でサンプリングトランジスタMsをオフさせた状態で、映像信号パルス(PP)による映像信号線DTL(j)の電位変動が終了する時間T4の経過を待ち、その後の時間T5で、データ基準電位Voを再度サンプリングするための2つ目のサンプリングパルス(SP1)を立ち上げる。
この制御の結果、2つ目のサンプリングパルス(SP1)を立ち上げた時間T5で、映像信号Ssigのデータ電位Vsigを誤ってサンプリングすることは回避される。
なお、時間T5における2度目のサンプリング開始時には、図4(E)に示すように、既にゲート電圧Vgがデータ基準電位Voを保持している。したがって、2度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Vgは殆ど変動しない。
そして、時間T2でサンプリングトランジスタMsをオフさせた状態で、映像信号パルス(PP)による映像信号線DTL(j)の電位変動が終了する時間T4の経過を待ち、その後の時間T5で、データ基準電位Voを再度サンプリングするための2つ目のサンプリングパルス(SP1)を立ち上げる。
この制御の結果、2つ目のサンプリングパルス(SP1)を立ち上げた時間T5で、映像信号Ssigのデータ電位Vsigを誤ってサンプリングすることは回避される。
なお、時間T5における2度目のサンプリング開始時には、図4(E)に示すように、既にゲート電圧Vgがデータ基準電位Voを保持している。したがって、2度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Vgは殆ど変動しない。
時間軸上での説明を若干前に戻すと、時間T1で1つ目のサンプリングパルス(SP0)が印加されることによってサンプリングトランジスタMsがオンし、図4(E)に示すように、駆動トランジスタMdのゲート電圧Vgがデータ基準電位Voに収束すると、これに連動して保持キャパシタCsの保持電圧が低下し、“Vo−Vcc_L”となる(図4(F))。これは、図5(B)のディスチャージによってソース電位Vsが低電位Vcc_Lになり、低電位Vcc_Lを基準にしたゲート電圧Vgで保持キャパシタCsの保持電圧が規定されるためである。つまり、図5(C)において、ゲート電圧Vgがデータ基準電位Voに下がると、これに連動して保持キャパシタCsの保持電圧が下がり、当該保持電圧が“Vo−Vcc_L”に収束する。なお、この保持電圧“Vo−Vcc_L”はゲートソース間電圧Vgsそのものであり、ゲートソース間電圧Vgsが駆動トランジスタMdの閾値電圧Vthよりも大きくないと、その後に閾値補正動作を行なうことができないために、“Vo−Vcc_L>Vth”とするように電位関係が決められている。
このようにして、駆動トランジスタMdのゲート電圧Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。
このようにして、駆動トランジスタMdのゲート電圧Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。
[第1閾値補正期間(VTC1)]
時間T5でサンプリングトランジスタMsが2度目のVoサンプリングを開始した後、図4(B2)に示すように、時間T6で電源駆動パルスDS(1)が低電位Vcc_Lから高電位Vcc_Hに立ち上がると、当該初期化期間(INT)が終了し、第1閾値補正期間(VTC1)が開始する。
時間T5でサンプリングトランジスタMsが2度目のVoサンプリングを開始した後、図4(B2)に示すように、時間T6で電源駆動パルスDS(1)が低電位Vcc_Lから高電位Vcc_Hに立ち上がると、当該初期化期間(INT)が終了し、第1閾値補正期間(VTC1)が開始する。
第1閾値補正期間(VTC1)の開始時(時間T6)の直前において、オン状態のサンプリングトランジスタMsがデータ基準電位Voをサンプリング中であるため、駆動トランジスタMdのゲート電圧Vgは、一定のデータ基準電位Voで電気的に固定された状態にある。
この状態で時間T6にて、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を低電位Vcc_Lから高電位Vcc_Hに立ち上げる。水平画素ライン駆動回路41は、時間T6以降は、次のフレーム(あるいはフィールド)の処理開始まで、駆動トランジスタMdへの電源供給線の電位を高電位Vcc_Hに保持しておく。
この状態で時間T6にて、水平画素ライン駆動回路41(図2参照)が、図4(B2)に示すように、電源駆動パルスDS(1)を低電位Vcc_Lから高電位Vcc_Hに立ち上げる。水平画素ライン駆動回路41は、時間T6以降は、次のフレーム(あるいはフィールド)の処理開始まで、駆動トランジスタMdへの電源供給線の電位を高電位Vcc_Hに保持しておく。
電源駆動パルスDS(1)の立ち上げによって駆動トランジスタMdのソースとドレイン間に“Vcc_H−Vcc_L”の電源電圧VDDが印加される。そのため、駆動トランジスタMdに電源からドレイン電流Idsが流れるようになる。
ドレイン電流Idsによって駆動トランジスタMdのソースが充電され、図4(F)に示すようにソース電位Vsが上昇するため、それまで“Vo−Vcc_L”という値をとっていた駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)は、徐々に小さくなっていく(図4(E)および図4(F))。
ドレイン電流Idsによって駆動トランジスタMdのソースが充電され、図4(F)に示すようにソース電位Vsが上昇するため、それまで“Vo−Vcc_L”という値をとっていた駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)は、徐々に小さくなっていく(図4(E)および図4(F))。
このときのドレイン電流Idsによる駆動トランジスタMdのソース充電速度は余り大きくない。その理由を、図6(A)を参照しつつ述べる。
図6(A)に示すように、駆動トランジスタMdのゲート電圧Vgに印加されているゲートバイアス電圧がデータ基準電位Voで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタMdは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする(第1の理由)。
また、ドレイン電流Idsは保持キャパシタCsに流れ込むが、有機発光ダイオードOLEDの容量Coled.の充電にもドレイン電流Idsが消費されるため、ソース電位Vsが上がりにくい(第2の理由)。
さらに、サンプリングパルス(SP1)を、次に映像信号Ssigがデータ電位Vsigに遷移する時間T8より前の時間T7で終了させる必要があるため(図4(B1)参照)、ソース電位Vsの充電時間が不十分である(第3の理由)。
図6(A)に示すように、駆動トランジスタMdのゲート電圧Vgに印加されているゲートバイアス電圧がデータ基準電位Voで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタMdは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする(第1の理由)。
また、ドレイン電流Idsは保持キャパシタCsに流れ込むが、有機発光ダイオードOLEDの容量Coled.の充電にもドレイン電流Idsが消費されるため、ソース電位Vsが上がりにくい(第2の理由)。
さらに、サンプリングパルス(SP1)を、次に映像信号Ssigがデータ電位Vsigに遷移する時間T8より前の時間T7で終了させる必要があるため(図4(B1)参照)、ソース電位Vsの充電時間が不十分である(第3の理由)。
仮に、図4(B1)に示す2つ目のサンプリングパルス(SP1)が時間T7を越えて十分長くまで持続可能であるとすると、駆動トランジスタMdのソース電位Vs(有機発光ダイオードOLEDのアノード電位)は、図8に示すように、時間T6を起点として時間とともに上昇し、“Vo−Vth”で収束する(図8の破線により示す曲線CV)。つまり、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が丁度、駆動トランジスタMdの閾値電圧Vthとなったところでソース電位Vsの上昇がほぼ終了するはずである。
[第1待機期間(WAT1)]
しかしながら、現実には、その収束点に達する前に時間T7が来るため、サンプリングパルス(SP1)の持続時間が終了し、これによって、第1閾値補正期間(VTC1)が終了し、第1待機期間(WAT1)が開始する。
具体的には、駆動トランジスタMdのゲートソース間電圧VgsがVx1(>Vth)になったとき、つまり、図8に示すように、駆動トランジスタMdのソース電位Vsが低電位Vcc_Lから“Vo−Vx1”に上昇した時点(時間T7)で、第1閾値補正期間(VTC1)が終了する。このとき(時間T7)では、電圧値Vx1が保持キャパシタCsに保持される。
しかしながら、現実には、その収束点に達する前に時間T7が来るため、サンプリングパルス(SP1)の持続時間が終了し、これによって、第1閾値補正期間(VTC1)が終了し、第1待機期間(WAT1)が開始する。
具体的には、駆動トランジスタMdのゲートソース間電圧VgsがVx1(>Vth)になったとき、つまり、図8に示すように、駆動トランジスタMdのソース電位Vsが低電位Vcc_Lから“Vo−Vx1”に上昇した時点(時間T7)で、第1閾値補正期間(VTC1)が終了する。このとき(時間T7)では、電圧値Vx1が保持キャパシタCsに保持される。
第1閾値補正期間(VTC1)が終了すると、サンプリングトランジスタMsがオフするため、駆動トランジスタMdのゲートがデータ基準電位Voで電気的に固定された状態から、電気的なフローティング状態に推移する。
したがって、時間T7以後は、ソース電位Vsが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位(Vg)も上昇する(図4(E)と図4(F))。その結果、本例では、第1待機期間(WAT1)の終了時点(時間T10)において、ソース電位Vsが収束目標の“Vo−Vth”よりも大きくなる(図8参照)一方で、図4(E)および(F)に示すようにゲートソース間電圧Vgsは縮まらない。
したがって、時間T7以後は、ソース電位Vsが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位(Vg)も上昇する(図4(E)と図4(F))。その結果、本例では、第1待機期間(WAT1)の終了時点(時間T10)において、ソース電位Vsが収束目標の“Vo−Vth”よりも大きくなる(図8参照)一方で、図4(E)および(F)に示すようにゲートソース間電圧Vgsは縮まらない。
第1待機期間(WAT1)は、先に説明した初期化期間(INT)と同様、映像信号パルス(PP)の通過を待つ必要があり、その意味で“待機期間”と称している。しかし、時間T7〜T10といった比較的長い待機期間は、ゲート電圧Vgの上昇を許してしまい、また、上記のようにゲートソース間電圧Vgsの閾値電圧Vthへの収束が進まない。
図4(E)では、第1待機期間(WAT1)中におけるゲート電圧Vgの上昇分を“Va1”で表している。なお、結合容量(保持キャパシタCs)を介した、このゲート電圧Vgの上昇をブートストラップ動作により引き起こす原因となるソース電位Vsの上昇分も“Va1”で同じとすると、ソース電位Vsは第1待機期間(WAT1)の終了時点(時間T10)で“Vo−Vx1+Va1”となる(図6(B)参照)。
このため、ゲート電位を、初期化レベルであるデータ基準電位Voに戻すとともに閾値電圧補正を再度行う必要がある。
図4(E)では、第1待機期間(WAT1)中におけるゲート電圧Vgの上昇分を“Va1”で表している。なお、結合容量(保持キャパシタCs)を介した、このゲート電圧Vgの上昇をブートストラップ動作により引き起こす原因となるソース電位Vsの上昇分も“Va1”で同じとすると、ソース電位Vsは第1待機期間(WAT1)の終了時点(時間T10)で“Vo−Vx1+Va1”となる(図6(B)参照)。
このため、ゲート電位を、初期化レベルであるデータ基準電位Voに戻すとともに閾値電圧補正を再度行う必要がある。
[第2閾値補正期間(VTC2)]
そこで本実施形態の動作例では、次の1水平期間(1H)(時間T10〜T15)において、前の1水平期間(1H)(時間T5〜T10)で行った第1閾値補正期間(VTC1)と第1待機期間(WAT1)と同様な処理、即ち、第2閾値補正期間(VTC2)と第2待機期間(WAT2)を実行する。
ただし、第1閾値補正期間(VTC1)が開始された時間T5においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vo−Vcc_L”と比較的大きい値であったのに対し、第2閾値補正期間(VTC2)が開始される時間T10において当該保持電圧が、より小さい“Vx1”に縮まっている。
そこで本実施形態の動作例では、次の1水平期間(1H)(時間T10〜T15)において、前の1水平期間(1H)(時間T5〜T10)で行った第1閾値補正期間(VTC1)と第1待機期間(WAT1)と同様な処理、即ち、第2閾値補正期間(VTC2)と第2待機期間(WAT2)を実行する。
ただし、第1閾値補正期間(VTC1)が開始された時間T5においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vo−Vcc_L”と比較的大きい値であったのに対し、第2閾値補正期間(VTC2)が開始される時間T10において当該保持電圧が、より小さい“Vx1”に縮まっている。
図4(B1)に示すように時間T10でサンプリングパルス(SP2)が立ち上がり、サンプリングトランジスタMsがオンすると、駆動トランジスタMdのゲート電圧Vg(=“Vo+Va1”)がより低い電位(データ基準電位Vo)の映像信号線DTL(j)に接続される。このため、その差分(Va1)に相当する電流が駆動トランジスタMdのゲートから映像信号線DTL(j)に流れ、図6(C)に示すようにゲート電圧Vgがデータ基準電位Voにまで強制的に下げられる。
この駆動トランジスタMdのゲートにおける電位(Va1)の変動は、保持キャパシタCs、および、駆動トランジスタMdのゲートソース間寄生容量Cgsを介して駆動トランジスタMdのソースに入力され、ソース電位Vsがプルダウンされる。
このときのソース電位Vsのプルダウン量は、容量結合比gを用いて“g*Va1”と表される。ここで容量結合比gは、上記ゲートソース間寄生容量Cgs、保持キャパシタCsと同一符号のその容量値(Cs)、有機発光ダイオードOLEDの容量Coled.を用いて、g=(Cgs+Cs)/(Cgs+Cs+Coled.)と表される。よって、ソース電位Vsは、直前の“Vo−Vx1+Va1”から“g*Va1”だけ低下し、“Vo−Vx1+(1−g)Va1”となる。
容量結合比gは定義式から明らかなように1より小さい値をとるため、ソース電位Vsの変化量“g*Va1”は、ゲート電圧Vgの変化量(Va1)より小さい。
この駆動トランジスタMdのゲートにおける電位(Va1)の変動は、保持キャパシタCs、および、駆動トランジスタMdのゲートソース間寄生容量Cgsを介して駆動トランジスタMdのソースに入力され、ソース電位Vsがプルダウンされる。
このときのソース電位Vsのプルダウン量は、容量結合比gを用いて“g*Va1”と表される。ここで容量結合比gは、上記ゲートソース間寄生容量Cgs、保持キャパシタCsと同一符号のその容量値(Cs)、有機発光ダイオードOLEDの容量Coled.を用いて、g=(Cgs+Cs)/(Cgs+Cs+Coled.)と表される。よって、ソース電位Vsは、直前の“Vo−Vx1+Va1”から“g*Va1”だけ低下し、“Vo−Vx1+(1−g)Va1”となる。
容量結合比gは定義式から明らかなように1より小さい値をとるため、ソース電位Vsの変化量“g*Va1”は、ゲート電圧Vgの変化量(Va1)より小さい。
ここで、駆動トランジスタのゲートソース間電圧Vgs(=“Vx1−(1−g)Va1”)が駆動トランジスタMdの閾値電圧Vthよりも大きければ、図6(C)のように、ドレイン電流Idsが流れる。ドレイン電流Idsは、駆動トランジスタMdのソース電位Vsが“Vo−Vth”となって駆動トランジスタMdがカットオフするまで流れようとする。しかし、本実施形態の動作例では、図4(E)および図4(F)に示すように、ゲートソース間電圧Vgsが“Vx2”(但しVx2は、Vx1>Vx2>Vthを満たす大きさを有する)となった時間T12でサンプリングパルス(SP2)が終了するため、サンプリングトランジスタMsがオフする。時間T12における、保持キャパシタCsの保持電圧は“Vx2”である。
[第2待機期間(WAT2)]
時間T12から第2待機期間(WAT2)が開始する。
第2待機期間(WAT2)では、前回の第1待機期間(WAT1)と同様に、サンプリングトランジスタMsがオフしてゲート電圧Vgが電気的にフローティング状態となるため、ソース電位Vsの上昇に応じてゲート電圧Vgも上昇する(図7(A)参照)。
しかし、ゲート電圧Vgの電位上昇効果(ブートストラップ効果)は、その開始時点のゲートソース間電圧Vgsが制御目標“Vth”に近いため余り大きくなく、図4(E)および図4(F)の時間T12〜T15に見られるように、ソース電位Vsおよびゲート電圧Vgの電位上昇幅は僅かである。
時間T12から第2待機期間(WAT2)が開始する。
第2待機期間(WAT2)では、前回の第1待機期間(WAT1)と同様に、サンプリングトランジスタMsがオフしてゲート電圧Vgが電気的にフローティング状態となるため、ソース電位Vsの上昇に応じてゲート電圧Vgも上昇する(図7(A)参照)。
しかし、ゲート電圧Vgの電位上昇効果(ブートストラップ効果)は、その開始時点のゲートソース間電圧Vgsが制御目標“Vth”に近いため余り大きくなく、図4(E)および図4(F)の時間T12〜T15に見られるように、ソース電位Vsおよびゲート電圧Vgの電位上昇幅は僅かである。
より詳細には、図7(A)の第2待機期間(WAT2)において、ドレイン電流Idsが流れることによるソース電位Vsの上昇分を“Va2”とすると、待機期間終了時(図4の時間T15)におけるソース電位Vsは“Vo−Vx2+Va2”となる。このソース電位が“Va2”だけ上昇することは、ゲートソース間寄生容量Cgsおよび保持キャパシタCsを介して、フローティング状態のゲートに伝達され、その結果、ゲート電圧Vgもほぼ同じ電位“Va2”だけ上昇する。ただし、ゲート電圧Vgの電位上昇分“Va2”は、図4(E)に示すように、第1待機期間(WAT1)における電位上昇分“Va1”より遥かに小さいものである。
[第3閾値補正(VTC3)]
時間T15から「本動作」に入り、第3閾値補正(VTC3)が開始する。
第3閾値補正(VTC3)(時間T15〜T17)では、第2閾値補正期間(VTC2)と同様な処理を実行する。
ただし、第2閾値補正期間(VTC2)が開始された時間T10においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vx1”と比較的大きい値であったのに対し、第3閾値補正期間(VTC3)が開始される時間T15においては、さらに小さい“Vx2”に縮まっている。
動作の基本は[第2閾値補正期間(VTC2)]の繰り返しになるので割愛する。[第2閾値補正期間(VTC2)]の説明は、“Va1”を“Va2”に、“Vx1”を“Vx2”に置き換えることによって、当該第3閾値補正(VTC3)に適用できる。このことは図6(C)と図7(B)との対比でも明らかである。
時間T15から「本動作」に入り、第3閾値補正(VTC3)が開始する。
第3閾値補正(VTC3)(時間T15〜T17)では、第2閾値補正期間(VTC2)と同様な処理を実行する。
ただし、第2閾値補正期間(VTC2)が開始された時間T10においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vx1”と比較的大きい値であったのに対し、第3閾値補正期間(VTC3)が開始される時間T15においては、さらに小さい“Vx2”に縮まっている。
動作の基本は[第2閾値補正期間(VTC2)]の繰り返しになるので割愛する。[第2閾値補正期間(VTC2)]の説明は、“Va1”を“Va2”に、“Vx1”を“Vx2”に置き換えることによって、当該第3閾値補正(VTC3)に適用できる。このことは図6(C)と図7(B)との対比でも明らかである。
ただし、第2閾値補正期間(VTC2)と異なるのは、第3閾値補正(VTC3)が終了する時間T17までには、図4(E)および図4(F)に示すように、駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が、閾値電圧Vthと等しくなることである。このため、駆動トランジスタMdは、ゲートソース間電圧Vgsが閾値電圧Vthと等しくなったところでカットオフし、それ以後、ドレイン電流Idsが流れなくなる。このときの駆動トランジスタMdのソース電位Vsは“Vo−Vth”である。
以上のように待機期間を間に挟んだ複数回(本例では3回)に亘る閾値電圧補正によって、保持キャパシタCsの保持電圧は、これが一定となる待機期間を間に挟んでステップ状に収束し、最終的には閾値電圧Vthとなる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Vin”だけ大きくなったとすると、ゲートソース間電圧は“Vin+Vth”となる。また、閾値電圧Vthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Vthが大きい駆動トランジスタは、閾値電圧Vthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Vthが小さい駆動トランジスタは、閾値電圧Vthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Vthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Vinなら同じドレイン電流Idsを駆動トランジスタに流すことができる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Vin”だけ大きくなったとすると、ゲートソース間電圧は“Vin+Vth”となる。また、閾値電圧Vthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Vthが大きい駆動トランジスタは、閾値電圧Vthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Vthが小さい駆動トランジスタは、閾値電圧Vthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Vthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Vinなら同じドレイン電流Idsを駆動トランジスタに流すことができる。
なお、3回に亘る閾値補正期間、すなわち、第1閾値補正期間(VTC1)、第2閾値補正期間(VTC2)および第3閾値補正(VTC3)においては、ドレイン電流Idsが専ら保持キャパシタCsの一方電極側、有機発光ダイオードOLEDの容量Coled.の一方電極側に流入することにのみ消費され、有機発光ダイオードOLEDがオンしないようにする必要がある。有機発光ダイオードOLEDのアノード電圧を“Voled.”、その閾値電圧を“Vth_oled.”、そのカソード電位を“Vcath”と表記すると、有機発光ダイオードOLEDをオフ状態に維持する条件は、“Voled.≦Vcath+Vth_oled.”が常に成り立つことである。
ここで有機発光ダイオードOLEDのカソード電位Vcathを基準電圧VSS(例えば接地電圧GND)で一定とした場合、発光閾値電圧Vth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、発光閾値電圧Vth_oled.は有機発光ダイオードOLEDの作製条件で決まり、また、低電圧で効率的な発光のためには発光閾値電圧Vth_oled.を余り大きくできない。よって、望ましくは、3度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Vcathを低電位Vcc_Lより小さく設定することによって、有機発光ダイオードOLEDを逆バイアスさせておくとよい。
ここで有機発光ダイオードOLEDのカソード電位Vcathを基準電圧VSS(例えば接地電圧GND)で一定とした場合、発光閾値電圧Vth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、発光閾値電圧Vth_oled.は有機発光ダイオードOLEDの作製条件で決まり、また、低電圧で効率的な発光のためには発光閾値電圧Vth_oled.を余り大きくできない。よって、望ましくは、3度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Vcathを低電位Vcc_Lより小さく設定することによって、有機発光ダイオードOLEDを逆バイアスさせておくとよい。
[第3待機期間(WAT3)]
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み&移動度補正”のための待機期間(第3待機期間(WAT3))が開始する。第3待機期間(WAT3)は、今までの閾値電圧補正のための第1待機期間(WAT1)および第2待機期間(WAT2)とは異なり、単に、その後に行う“書込み&移動度補正”時に、映像信号Ssigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み&移動度補正”のための待機期間(第3待機期間(WAT3))が開始する。第3待機期間(WAT3)は、今までの閾値電圧補正のための第1待機期間(WAT1)および第2待機期間(WAT2)とは異なり、単に、その後に行う“書込み&移動度補正”時に、映像信号Ssigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
図4(B1)に示すように、時間T17でサンプリングパルス(SP3)が“H”レベルから“L”レベルに遷移すると、ここから第3待機期間(WAT3)が開始する。
第3待機期間(WAT3)では、その途中の時間T18で、図4(A)に示すように、当該画素回路3(1、j)で表示すべきデータ電位Vsigをもつ映像信号パルス(PPx)が、映像信号Ssigとして映像信号線DTL(j)に供給される(図9(A)参照)。映像信号Ssigにおいて、データ電位Vsigとデータ基準電位Voの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Vinに相当する。つまり、データ電位Vsigは“Vo+Vin”に等しい。
時間T18で行われた電位変化から時間が経って、映像信号Ssigがデータ電位Vsigで安定した時間T19で、当該第3待機期間(WAT3)が終了する。
第3待機期間(WAT3)では、その途中の時間T18で、図4(A)に示すように、当該画素回路3(1、j)で表示すべきデータ電位Vsigをもつ映像信号パルス(PPx)が、映像信号Ssigとして映像信号線DTL(j)に供給される(図9(A)参照)。映像信号Ssigにおいて、データ電位Vsigとデータ基準電位Voの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Vinに相当する。つまり、データ電位Vsigは“Vo+Vin”に等しい。
時間T18で行われた電位変化から時間が経って、映像信号Ssigがデータ電位Vsigで安定した時間T19で、当該第3待機期間(WAT3)が終了する。
[書込み&移動度補正期間(W&μ)]
時間T19から、書込み&移動度補正期間(W&μ)が開始する。
図4(B1)に示すように、本動作時の映像信号パルス(PPx)を印加中の時間T19で、書き込みパルス(WP)がサンプリングトランジスタMsのゲートに供給される。すると、図9(B)に示すように、サンプリングトランジスタMsがオンし、映像信号線DTL(j)のデータ電位Vsig(=Vo+Vin)のうち、ゲート電圧Vg(=Vo)との差分、すなわち、データ電圧Vinが、駆動トランジスタMdのゲートに入力される。この結果、ゲート電圧Vgが“Vo+Vin”となる。
ゲート電圧Vgがデータ電圧Vinだけ上昇すると、これに連動してソース電位Vsも上昇する。このとき、データ電圧Vinがそのままソース電位Vsに伝達される訳ではなく、前述した容量結合比gに応じた比率の変化分、すなわち、“g*Vin”だけソース電位Vsが上昇する。よって、変化後のソース電位Vsは、“Vo−Vth+g*Vin”となる。その結果、駆動トランジスタMdのゲートソース間電圧Vgsは、“(1−g)Vin+Vth”となる。
時間T19から、書込み&移動度補正期間(W&μ)が開始する。
図4(B1)に示すように、本動作時の映像信号パルス(PPx)を印加中の時間T19で、書き込みパルス(WP)がサンプリングトランジスタMsのゲートに供給される。すると、図9(B)に示すように、サンプリングトランジスタMsがオンし、映像信号線DTL(j)のデータ電位Vsig(=Vo+Vin)のうち、ゲート電圧Vg(=Vo)との差分、すなわち、データ電圧Vinが、駆動トランジスタMdのゲートに入力される。この結果、ゲート電圧Vgが“Vo+Vin”となる。
ゲート電圧Vgがデータ電圧Vinだけ上昇すると、これに連動してソース電位Vsも上昇する。このとき、データ電圧Vinがそのままソース電位Vsに伝達される訳ではなく、前述した容量結合比gに応じた比率の変化分、すなわち、“g*Vin”だけソース電位Vsが上昇する。よって、変化後のソース電位Vsは、“Vo−Vth+g*Vin”となる。その結果、駆動トランジスタMdのゲートソース間電圧Vgsは、“(1−g)Vin+Vth”となる。
ここで、移動度μによるバラツキについて説明する。
今までの3度の閾値電圧補正で、実は、ドレイン電流Idsを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Vthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比gを用いずに、単に結果だけを示す電圧を新たに“Va1”や“Va2”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタCsに閾値電圧Vthが保持されているため、その後、駆動トランジスタMdをオンさせると、閾値電圧Vthの大小によってドレイン電流Idsが変動しない。そのため、この閾値電圧補正後の駆動トランジスタMdの導通で、仮に、当該導通時の駆動電流Idによって保持キャパシタCsの保持電圧(ゲートソース間電圧Vgs)の値に変動が生じたとすると、その変動量ΔV(正または負の極性をとることが可能)は、駆動トランジスタMdの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
今までの3度の閾値電圧補正で、実は、ドレイン電流Idsを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Vthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比gを用いずに、単に結果だけを示す電圧を新たに“Va1”や“Va2”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタCsに閾値電圧Vthが保持されているため、その後、駆動トランジスタMdをオンさせると、閾値電圧Vthの大小によってドレイン電流Idsが変動しない。そのため、この閾値電圧補正後の駆動トランジスタMdの導通で、仮に、当該導通時の駆動電流Idによって保持キャパシタCsの保持電圧(ゲートソース間電圧Vgs)の値に変動が生じたとすると、その変動量ΔV(正または負の極性をとることが可能)は、駆動トランジスタMdの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
以上のことを踏まえた上で説明を戻すと、図9(B)において、サンプリングトランジスタMsがオンしてゲート電圧Vgにデータ電圧Vinが加わったときに、駆動トランジスタMdは、そのデータ電圧Vin(階調値)に応じた大きさのドレイン電流Idsをソースドレイン間に流そうとする。このときドレイン電流Idsが移動度μに応じてばらつき、その結果、ソース電位Vsは、“Vo−Vth+g*Vin”に上記移動度μによる変動量ΔVを加えた“Vo−Vth+g*Vin+ΔV”となる。
このとき有機発光ダイオードOLEDを発光させないためには、“Vs(=Vo−Vth+g*Vin+ΔV)<Vth_oled.+Vcath”が満たされるように、データ電圧Vinや容量結合比g等に応じたカソード電位Vcathを予め設定するとよい。
この設定を予め行っていると、有機発光ダイオードOLEDは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Vsが、有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathとの和を越えないため、ドレイン電流Ids(駆動電流Id)は保持キャパシタCsの容量値Csと、有機発光ダイオードOLEDの逆バイアス時等価容量値Coled.と、駆動トランジスタMdのゲートソース間に存在する寄生容量(Cgsと表記)とを加算した容量“C=Cs+Coled.+Cgs”を充電するために用いられる。これにより、駆動トランジスタMdのソース電位Vsは上昇していく。このとき、駆動トランジスタMdの閾値補正動作は完了しているため、駆動トランジスタMdが流すドレイン電流Idsは移動度μを反映したものとなる。
この設定を予め行っていると、有機発光ダイオードOLEDは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Vsが、有機発光ダイオードOLEDの発光閾値電圧Vth_oled.とカソード電位Vcathとの和を越えないため、ドレイン電流Ids(駆動電流Id)は保持キャパシタCsの容量値Csと、有機発光ダイオードOLEDの逆バイアス時等価容量値Coled.と、駆動トランジスタMdのゲートソース間に存在する寄生容量(Cgsと表記)とを加算した容量“C=Cs+Coled.+Cgs”を充電するために用いられる。これにより、駆動トランジスタMdのソース電位Vsは上昇していく。このとき、駆動トランジスタMdの閾値補正動作は完了しているため、駆動トランジスタMdが流すドレイン電流Idsは移動度μを反映したものとなる。
図4(E)および図4(F)で“(1−g)Vin+Vth−ΔV”の式により示しているように、保持キャパシタCsに保持されるゲートソース間電圧Vgsにおいては、ソース電位Vsに加わる変動量ΔVが閾値補正後のゲートソース間電圧Vgs(=(1−g)Vin+Vth)から差し引かれることになるため、負帰還がかかるように当該変動量ΔVが保持キャパシタCsに保持される。よって、以下、変動量ΔVを「負帰還量」ともいう。
この負帰還量ΔVは、有機発光ダイオードOLEDに逆バイアスをかけた状態では、“Coled.>>Cs+Cgs”が成り立つので、ΔV=t*Ids/(Coled.+Cs+Cgs)という概算式で表すことができる。この概算式から、変動量ΔVは、ドレイン電流Idsの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔVの概算式から、ソース電位Vsに付加される負帰還量ΔVは、ドレイン電流Idsの大きさ(この大きさは、データ電圧Vinの大きさ、即ち階調値と正の相関関係にある)と、ドレイン電流Idsが流れる時間、すなわち、図4(B1)に示す、移動度補正に要する時間T19から時間T20までの時間(t)に依存している。つまり、階調値が大きいほど、また、時間(t)を長くとるほど、負帰還量ΔVが大きくなる。
したがって、移動度補正の時間(t)は必ずしも一定である必要はなく、逆にドレイン電流Ids(階調値)に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Idsが大きい場合、移動度補正の時間(t)は短めにし、逆に、黒表示に近くなりドレイン電流Idsが小さくなると、移動度補正の時間(t)を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図2に示す書き込み信号走査回路42等に予め設けることにより実現可能である。
この負帰還量ΔVは、有機発光ダイオードOLEDに逆バイアスをかけた状態では、“Coled.>>Cs+Cgs”が成り立つので、ΔV=t*Ids/(Coled.+Cs+Cgs)という概算式で表すことができる。この概算式から、変動量ΔVは、ドレイン電流Idsの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔVの概算式から、ソース電位Vsに付加される負帰還量ΔVは、ドレイン電流Idsの大きさ(この大きさは、データ電圧Vinの大きさ、即ち階調値と正の相関関係にある)と、ドレイン電流Idsが流れる時間、すなわち、図4(B1)に示す、移動度補正に要する時間T19から時間T20までの時間(t)に依存している。つまり、階調値が大きいほど、また、時間(t)を長くとるほど、負帰還量ΔVが大きくなる。
したがって、移動度補正の時間(t)は必ずしも一定である必要はなく、逆にドレイン電流Ids(階調値)に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Idsが大きい場合、移動度補正の時間(t)は短めにし、逆に、黒表示に近くなりドレイン電流Idsが小さくなると、移動度補正の時間(t)を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図2に示す書き込み信号走査回路42等に予め設けることにより実現可能である。
[発光期間(LM1)]
時間T20で書込み&移動度補正期間(W&μ)が終了すると、発光期間(LM1)が開始する。
時間T20で書き込みパルス(WP)が終了するためサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲートが電気的にフローティング状態となる。
時間T20で書込み&移動度補正期間(W&μ)が終了すると、発光期間(LM1)が開始する。
時間T20で書き込みパルス(WP)が終了するためサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲートが電気的にフローティング状態となる。
ところで、発光期間(LM1)より前の書込み&移動度補正期間(W&μ)においては、駆動トランジスタMdはデータ電圧Vinに応じたドレイン電流Idsを流そうとするが、実際に流せるとは限らない。その理由は、有機発光ダイオードOLEDに流れる電流値(Id)が駆動トランジスタMdに流れる電流値(Ids)に比べて非常に小さいなら、サンプリングトランジスタMsがオンしているため、駆動トランジスタMdのゲート電圧Vgが“Vo+Vin”に固定され、そこから閾値電圧Vth分下がった電位(“Vo+Vin−Vth”)にソース電位Vsが収束しようとするからである。よって、移動度補正の時間(t)を幾ら長くしてもソース電位Vsは上記収束点を超える電位にはなれない。移動度補正は、その収束までの速さの違いで移動度μの違いをモニタし、補正するものである。このため、最大輝度の白表示のデータ電圧Vinが入力された場合でも、上記収束になる前に移動度補正の時間(t)の終点が決められる。
発光期間(LM1)が開始して駆動トランジスタMdのゲートがフローティングとなると、そのソース電位Vsは、さらに上昇可能となる。よって、駆動トランジスタMdは、入力されたデータ電圧Vinに応じた駆動電流Idを流すように動作する。
その結果、ソース電位Vs(有機発光ダイオードOLEDのアノード電位)が上昇し、やがて、有機発光ダイオードOLEDの逆バイアス状態が解消され、図9(C)に示すように、ドレイン電流Idsが駆動電流Idとして有機発光ダイオードOLEDに流れ始めるため、有機発光ダイオードOLEDが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタMdは、入力されたデータ電圧Vinに応じたドレイン電流Idsで飽和し、ドレイン電流Ids(=Id)が一定となると、有機発光ダイオードOLEDがデータ電圧Vinに応じた輝度の発光状態となる。
その結果、ソース電位Vs(有機発光ダイオードOLEDのアノード電位)が上昇し、やがて、有機発光ダイオードOLEDの逆バイアス状態が解消され、図9(C)に示すように、ドレイン電流Idsが駆動電流Idとして有機発光ダイオードOLEDに流れ始めるため、有機発光ダイオードOLEDが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタMdは、入力されたデータ電圧Vinに応じたドレイン電流Idsで飽和し、ドレイン電流Ids(=Id)が一定となると、有機発光ダイオードOLEDがデータ電圧Vinに応じた輝度の発光状態となる。
発光期間(LM1)の開始から輝度が一定となるまでの間に生じる有機発光ダイオードOLEDのアノード電位の上昇は、駆動トランジスタMdのソース電位Vsの上昇に他ならず、これを、有機発光ダイオードOLEDのアノード電圧Voled.の上昇量という意味で“ΔVoled.”とする。駆動トランジスタMdのソース電位Vsは、“Vo−Vth+g*Vin+ΔV+ΔVoled.”となる(図4(F)参照)。
一方、ゲート電圧Vgは、図4(E)に示すように、フローティング状態であるためソース電位Vsに連動して、その上昇量ΔVoled.と同じだけ上昇し、ドレイン電流Idsの飽和に伴ってソース電位Vsが飽和すると、ゲート電圧Vgも飽和する。
その結果、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)について、移動度補正時の値(“(1−g)Vin+Vth−ΔV”)が、発光期間(LM1)中も維持される。
一方、ゲート電圧Vgは、図4(E)に示すように、フローティング状態であるためソース電位Vsに連動して、その上昇量ΔVoled.と同じだけ上昇し、ドレイン電流Idsの飽和に伴ってソース電位Vsが飽和すると、ゲート電圧Vgも飽和する。
その結果、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)について、移動度補正時の値(“(1−g)Vin+Vth−ΔV”)が、発光期間(LM1)中も維持される。
発光期間(LM1)においては、駆動トランジスタMdが定電流源として動作することから、有機発光ダイオードOLEDのI−V特性が経時変化し、これに伴って駆動トランジスタMdのソース電位Vsが変化することがある。
しかしながら、有機発光ダイオードOLEDのI−V特性が経時変化の有無に関係なく、保持キャパシタCsの保持電圧が“(1−g)Vin+Vth−ΔV”に保たれる。そして、保持キャパシタCsの保持電圧は、駆動トランジスタMdの閾値電圧Vthを補正する成分(+Vth)と、移動度μによる変動を補正する成分(−ΔV)とを含むことから、閾値電圧Vthや移動度μが、異なる画素間でばらついても駆動トランジスタMdのドレイン電流Ids、つまり、有機発光ダイオードOLEDの駆動電流Idが一定に保たれる。
しかしながら、有機発光ダイオードOLEDのI−V特性が経時変化の有無に関係なく、保持キャパシタCsの保持電圧が“(1−g)Vin+Vth−ΔV”に保たれる。そして、保持キャパシタCsの保持電圧は、駆動トランジスタMdの閾値電圧Vthを補正する成分(+Vth)と、移動度μによる変動を補正する成分(−ΔV)とを含むことから、閾値電圧Vthや移動度μが、異なる画素間でばらついても駆動トランジスタMdのドレイン電流Ids、つまり、有機発光ダイオードOLEDの駆動電流Idが一定に保たれる。
具体的には、駆動トランジスタMdは、閾値電圧Vthが大きいほど、上記保持電圧の閾値電圧補正成分(+Vth)によってソース電位Vsを下げて、ドレイン電流Ids(駆動電流Id)をより流すようにソースドレイン間電圧を大きくする。このため閾値電圧Vthの変動があってもドレイン電流Idsは一定となる。
また、駆動トランジスタMdは、移動度μが小さくて上記変動量ΔVが小さい場合は、保持キャパシタCsの保持電圧の移動度補正成分(−ΔV)によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ids(駆動電流Id)をより流すように動作する。このため移動度μの変動があってもドレイン電流Idsは一定となる。
また、駆動トランジスタMdは、移動度μが小さくて上記変動量ΔVが小さい場合は、保持キャパシタCsの保持電圧の移動度補正成分(−ΔV)によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ids(駆動電流Id)をより流すように動作する。このため移動度μの変動があってもドレイン電流Idsは一定となる。
以上より、画素間で駆動トランジスタMdの閾値電圧Vthや移動度μがばらついても、さらに、駆動トランジスタMdの特性が経時変化しても、データ電圧Vinが同じである限り、有機発光ダイオードOLEDの発光輝度も一定に保たれる。
<補助キャパシタ>
以上の発光制御の書込み&移動度補正期間(W&μ)において、図4(E)および図4(F)に示すように、駆動トランジスタMdのゲート電圧Vgに書き込まれたデータ電圧Vinがそのまま保持キャパシタCsの保持電圧に追加されるのではなく、データ電圧Vinから(g*Vin)だけ下がったデータ電圧“(1−g)Vin”が保持キャパシタCsの保持電圧に追加される。このため容量結合比gに相当する書き込みゲインのロスが発生し、これが表示画面で所望の明るさが得られない原因となる。
容量結合比gは“g=(Cgs+Cs)/(Cgs+Cs+Coled.)”と表されるが、その分母が大きいほうが書き込みゲインのロスも小さくなり好ましい。そこで、特開2007−102046号公報(特許文献1)では、有機発光ダイオードOLEDと並列に補助キャパシタCsubを接続した画素回路構成を提案している。十分大きな補助キャパシタCsubを付加すると容量結合比gは、“g=(Cgs+Cs)/(Cgs+Cs+Coled.+Csub)”となってゼロに近づき、その分、書き込みゲインが向上する。
以上の発光制御の書込み&移動度補正期間(W&μ)において、図4(E)および図4(F)に示すように、駆動トランジスタMdのゲート電圧Vgに書き込まれたデータ電圧Vinがそのまま保持キャパシタCsの保持電圧に追加されるのではなく、データ電圧Vinから(g*Vin)だけ下がったデータ電圧“(1−g)Vin”が保持キャパシタCsの保持電圧に追加される。このため容量結合比gに相当する書き込みゲインのロスが発生し、これが表示画面で所望の明るさが得られない原因となる。
容量結合比gは“g=(Cgs+Cs)/(Cgs+Cs+Coled.)”と表されるが、その分母が大きいほうが書き込みゲインのロスも小さくなり好ましい。そこで、特開2007−102046号公報(特許文献1)では、有機発光ダイオードOLEDと並列に補助キャパシタCsubを接続した画素回路構成を提案している。十分大きな補助キャパシタCsubを付加すると容量結合比gは、“g=(Cgs+Cs)/(Cgs+Cs+Coled.+Csub)”となってゼロに近づき、その分、書き込みゲインが向上する。
ところで、移動度補正で駆動トランジスタMdのソースにおける容量を大きくすると、ソース電位Vsの充電がゆっくりとなる。駆動トランジスタMdの駆動能力は高く設定されているため、所定の時間(t)内にソース電位Vsの充電が早すぎる場合がある。この充電が早すぎると時間(t)内にソース電位Vsの上昇カーブが飽和してしまい、移動度補正の精度が低下する。この所定時間内の飽和を防止して移動度補正精度を高くする意味でも、補助キャパシタCsubの追加は望ましい。
特許文献1では、補助キャパシタCsubを、駆動トランジスタMdのソースとカソード電位Vcathの供給線との間に接続している。通常、カソード電位Vcathは有機発光ダイオードOLEDを逆バイアスする程度に低い負電位に設定されるが、補助キャパシタCsubの一方電極をカソード電位Vcathで固定するよりも、電源走査線DSL(i)の高電位Vcc_Hで固定する方が、補助キャパシタCsubの実使用時の容量値(電荷蓄積能力)を高くできるため好ましい。しかし、同じ画素回路内の電源走査線DSL(i)に補助キャパシタCsubを接続すると、閾値電圧補正に支障をきたすため、本願発明者は、特願2006−209327号の画素回路構成(以下、単に先願という)を提案している。
図10に、先願の画素回路を、列方向に隣接する2つの画素において示す。
図10に図解する画素回路3(2,j)は、図2に示す画素回路3(i,j)と比較すると、補助キャパシタCsubが追加されていることが異なる。補助キャパシタCsubは、画素回路3(2,j)における駆動トランジスタMdのソース(以下、ソースノードNDsとも言う)と、隣接する1行前の画素回路3(1,j)の電源走査線DSL(1)との間に接続されている。このことは1行前の画素回路3(1,j)においても同様である。なお、有機発光ダイオードOLEDの容量Coled.は逆バイアス時のダイオード等価容量であるため回路素子でないが、便器上、当該回路に記載している。
図10に図解する画素回路3(2,j)は、図2に示す画素回路3(i,j)と比較すると、補助キャパシタCsubが追加されていることが異なる。補助キャパシタCsubは、画素回路3(2,j)における駆動トランジスタMdのソース(以下、ソースノードNDsとも言う)と、隣接する1行前の画素回路3(1,j)の電源走査線DSL(1)との間に接続されている。このことは1行前の画素回路3(1,j)においても同様である。なお、有機発光ダイオードOLEDの容量Coled.は逆バイアス時のダイオード等価容量であるため回路素子でないが、便器上、当該回路に記載している。
<他の発光制御例>
以下、図10に示す画素回路構成における不具合を、図11に示す他の発光制御例で説明する。
図11(A)〜図11(D)に示すタイミングチャートでは、図4では示していた他の表示ラインのパルス波形を省略し、また、最初の1水平期間(1H)内に初期化と第1閾値補正を連続して行っているが、この点は本質的なものでなく、図4においても採用可能な制御である。
基本的な制御は図11と図4で共通し、同じ符号を付して表示する。なお、符号“T1´”は、時間T1より若干前であることを意味する。また、図11においては時間軸上の同じ位置で示している2つの時間、すなわちT7とT8、T9とT10、T12とT13、T14とT15、T17とT18は、数字が小さい時間が大きい時間より時間軸上で若干前であることが望ましいことを意味する。
以下、図10に示す画素回路構成における不具合を、図11に示す他の発光制御例で説明する。
図11(A)〜図11(D)に示すタイミングチャートでは、図4では示していた他の表示ラインのパルス波形を省略し、また、最初の1水平期間(1H)内に初期化と第1閾値補正を連続して行っているが、この点は本質的なものでなく、図4においても採用可能な制御である。
基本的な制御は図11と図4で共通し、同じ符号を付して表示する。なお、符号“T1´”は、時間T1より若干前であることを意味する。また、図11においては時間軸上の同じ位置で示している2つの時間、すなわちT7とT8、T9とT10、T12とT13、T14とT15、T17とT18は、数字が小さい時間が大きい時間より時間軸上で若干前であることが望ましいことを意味する。
図11では、最初の1水平期間(1H)内に初期化と第1閾値補正を連続して行っているため、速やかなディスチャージが必要である。よって、電源走査線DSLの低電位Vcc_Lを、通常、比較的大きな負電位に設定する。高電位Vcc_Hは書き込み、移動度補正および発光に必要な高い正電位である。よって、図11のような速やかな放電を行う必要がある場合、電源走査線DSLのパルス波高値(Vcc_H−Vcc_L)は大きく設定されることがある。
<Csubを前段のDSL接続とした場合の不具合>
図12(A)は、図10の一つの画素について着目した図であり、図12(B)は、発光時間を制御したときのタイミングを着目した画素を含む画素行(表示ライン)から、5段前の表示ラインまで概略的に示す図である。
ここで着目した画素を含む表示ラインを、“着目表示ラインL(0)”と表記し、着目表示ラインL(0)より1水平期間(1H)前に表示制御される表示ラインを“表示ラインL(−1)”、2H前に表示制御される表示ラインを“表示ラインL(−2)”、以下同様に、3H,4H,5H前に表示制御される表示ラインをそれぞれ“表示ラインL(−3)”、“表示ラインL(−4)”、“表示ラインL(−5)”と表記する。
このように行を示す符号(i)を0以下に拡張し、この符号を用いて電源走査線DSL(i)と書込走査線WSL(i)を表している。
図12(A)は、図10の一つの画素について着目した図であり、図12(B)は、発光時間を制御したときのタイミングを着目した画素を含む画素行(表示ライン)から、5段前の表示ラインまで概略的に示す図である。
ここで着目した画素を含む表示ラインを、“着目表示ラインL(0)”と表記し、着目表示ラインL(0)より1水平期間(1H)前に表示制御される表示ラインを“表示ラインL(−1)”、2H前に表示制御される表示ラインを“表示ラインL(−2)”、以下同様に、3H,4H,5H前に表示制御される表示ラインをそれぞれ“表示ラインL(−3)”、“表示ラインL(−4)”、“表示ラインL(−5)”と表記する。
このように行を示す符号(i)を0以下に拡張し、この符号を用いて電源走査線DSL(i)と書込走査線WSL(i)を表している。
図12(B)に示す時間T1,T10,T15は、図11に示す表示制御に対応するため、この間に図4で説明した処理が実行される。
図12(B)において、電源走査線DSL(i)(i=0,−1,−2,−3,−4,−5)が低電位Vcc_Lに遷移している期間が消灯時間、高電位Vcc_Hの期間が発光(許可)期間である。
図12(B)において、電源走査線DSL(i)(i=0,−1,−2,−3,−4,−5)が低電位Vcc_Lに遷移している期間が消灯時間、高電位Vcc_Hの期間が発光(許可)期間である。
図12(B)および図11(B2)には2値でしか示していない。
しかしながら、実際は、書込走査線WSL(i)は、高電位(以下、オン電位)Vws_Hと、第1低電位(以下、第1オフ電位)Vws_L1と、第2低電位(以下、第2オフ電位)Vws_L2の3値の電位をとることが可能である。これらの電位の大小関係と印加タイミングは後述する。
しかしながら、実際は、書込走査線WSL(i)は、高電位(以下、オン電位)Vws_Hと、第1低電位(以下、第1オフ電位)Vws_L1と、第2低電位(以下、第2オフ電位)Vws_L2の3値の電位をとることが可能である。これらの電位の大小関係と印加タイミングは後述する。
図13には、前段の画素回路3(i-1,j)が消灯しており、かつ、自段の画素回路3(i,j)が発光しているときの画素回路3(i,j)の制御ノードNDcとソースノードNDsの電位を式(1)と式(2)により示している。
前段の電源走査線DSL(i−1)電源供給線が高電位Vcc_Hから低電位Vcc_Lに遷移したとき、この電位変化に起因した電位変動が、補助キャパシタCsubを介して、駆動トランジスタMdのソースノードNDsに入る。このときのノードNDの電位は、図13に示す式(1)から分かるように、元のソース電位Vsから、有機EL容量Coled.と補助容量Csubの容量比により“(Vcc_H−Vcc_L)Csub/(Csub+Coled.)”だけ下がったソース電位Vs´にまで変動する。ただし、この式(1)の右辺は電位変動のピークを示し、時間がたつと電位変動が収束して消滅する。
前段の電源走査線DSL(i−1)電源供給線が高電位Vcc_Hから低電位Vcc_Lに遷移したとき、この電位変化に起因した電位変動が、補助キャパシタCsubを介して、駆動トランジスタMdのソースノードNDsに入る。このときのノードNDの電位は、図13に示す式(1)から分かるように、元のソース電位Vsから、有機EL容量Coled.と補助容量Csubの容量比により“(Vcc_H−Vcc_L)Csub/(Csub+Coled.)”だけ下がったソース電位Vs´にまで変動する。ただし、この式(1)の右辺は電位変動のピークを示し、時間がたつと電位変動が収束して消滅する。
発光状態の画素回路3(i,j)においては、サンプリングトランジスタMsのゲートに印加される第1オフ電位Vws_L1によってサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲート(制御ノードNDc)は電気的にフローティング状態となっている。そのため、ソースノードNDsに発生した電位変動が保持キャパシタCs等を介して制御ノードNDcに伝わり、その電位を揺らす。
制御ノードNDcの電位は、入力されるデータ電圧Vinに応じて既に設定されたゲート電圧Vgから、保持キャパシタCsの保持特性により“(Vcc_H−Vcc_L)Csub/(Csub+Coled.)”だけ下がったゲート電位Vg´(最小値)にまで変動する。この電位変動も時間がたつと収束して消滅する。
制御ノードNDcの電位は、入力されるデータ電圧Vinに応じて既に設定されたゲート電圧Vgから、保持キャパシタCsの保持特性により“(Vcc_H−Vcc_L)Csub/(Csub+Coled.)”だけ下がったゲート電位Vg´(最小値)にまで変動する。この電位変動も時間がたつと収束して消滅する。
このようにして電位変動を受けた制御ノード電位(駆動トランジスタMdのゲート電圧Vg´)が、サンプリングトランジスタMsのゲート電位(第1オフ電位Vws_L1)から、サンプリングトランジスタMsの閾値電圧Vthsだけ下がった場合にはサンプリングトランジスタMsがオンする。
ただし、サンプリングトランジスタMsのソース電位がゲート電位と同じであればリーク電流は発生しないが、ソース電位がゲート電位より低くなるとオンしない場合でもオフリーク電流が画質に影響する程度まで急激に大きくなる。
ただし、サンプリングトランジスタMsのソース電位がゲート電位と同じであればリーク電流は発生しないが、ソース電位がゲート電位より低くなるとオンしない場合でもオフリーク電流が画質に影響する程度まで急激に大きくなる。
以上から、下記の式(3)を満たすように、書込走査線WSLの第1オフ電位Vws_L1が決められる。第2オフ電位Vws_L2を決めてやれば、第2オフ電位Vws_L2は、第1オフ電位Vws_L1よりサンプリングトランジスタMsを強くオフさせ、サンプリングトランジスタMsのオン、および、オフリーク電流の発生を防止できる。
Vws_L2<Vg−(Vcc_H−Vcc_L)Csub/(Csub+Coled.)…(3)
<オフ電位の切替制御>
図14に、書込走査線WSLのオフ電位を、第1オフ電位Vws_L1と第2オフ電位Vws_L2で切り替えるための回路図を示す。
図14に図解する構成例では、この切替のための回路、即ち検出回路と切替回路を、書き込み信号走査回路42内の既存構成に対して付加した場合を例示する。
書き込み信号走査回路42は、「対象画素行」である着目表示ラインL(0)、「非対象画素行」である表示ラインL(−1)および表示ラインL(−2)ごとに、書き込みスキャナを有する。着目表示ラインL(0)に対しては書き込みスキャナ43(0)が設けられ、表示ラインL(−1)に対して書き込みスキャナ43(−1)、表示ラインL(−2)に対して書き込みスキャナ43(−2)が設けられている。
図14に、書込走査線WSLのオフ電位を、第1オフ電位Vws_L1と第2オフ電位Vws_L2で切り替えるための回路図を示す。
図14に図解する構成例では、この切替のための回路、即ち検出回路と切替回路を、書き込み信号走査回路42内の既存構成に対して付加した場合を例示する。
書き込み信号走査回路42は、「対象画素行」である着目表示ラインL(0)、「非対象画素行」である表示ラインL(−1)および表示ラインL(−2)ごとに、書き込みスキャナを有する。着目表示ラインL(0)に対しては書き込みスキャナ43(0)が設けられ、表示ラインL(−1)に対して書き込みスキャナ43(−1)、表示ラインL(−2)に対して書き込みスキャナ43(−2)が設けられている。
各書き込みスキャナは、書き込みスキャナ43(0)で示すように、その出力段にインバータINVを有する。
インバータINVは、PMOS構成のトランジスタP1とNMOS構成のトランジスタN1が、オン電位Vws_Hの供給線と、第1オフ電位Vws_L1の供給線との間に縦続接続されている。インバータINVの入力をなすノードND1が “H”レベルのときにインバータINVは第1オフ電位Vws_L1を出力し、ノードND1が“L”レベルのときにインバータINVはオン電位Vws_Hを出力する。
インバータINVは、PMOS構成のトランジスタP1とNMOS構成のトランジスタN1が、オン電位Vws_Hの供給線と、第1オフ電位Vws_L1の供給線との間に縦続接続されている。インバータINVの入力をなすノードND1が “H”レベルのときにインバータINVは第1オフ電位Vws_L1を出力し、ノードND1が“L”レベルのときにインバータINVはオン電位Vws_Hを出力する。
本実施形態で付加された検出回路は、非対象画素行である、表示ラインL(−1)と表示ラインL(−2)の電位を監視している。具体的に、検出回路は、この2つの電位をそれぞれ反転するインバータINV2,INV3と、インバータ出力を入力する2入力のアンド回路ANDとを有する。
本実施形態で付加された切替回路は、2つのNMOS構成のトランジスタN2,N3と、排他的論理回路XORと、を有する。
トランジスタN2は、インバータINVの出力ノード(書込走査線WSL(0))とトランジスタN1との間に接続され、トランジスタN3は、書込走査線WSL(0)と第2オフ電位Vws_L2の供給線との間に接続されている。
アンド回路ANDの出力をなすノードND2の電位により、トランジスタN3が制御され、この電位は排他的論理回路XORの一方入力にも印加可能となっている。
排他的論理回路XORの他方入力はノードND1に接続され、その出力によりトランジスタN2を制御可能となっている。
トランジスタN2は、インバータINVの出力ノード(書込走査線WSL(0))とトランジスタN1との間に接続され、トランジスタN3は、書込走査線WSL(0)と第2オフ電位Vws_L2の供給線との間に接続されている。
アンド回路ANDの出力をなすノードND2の電位により、トランジスタN3が制御され、この電位は排他的論理回路XORの一方入力にも印加可能となっている。
排他的論理回路XORの他方入力はノードND1に接続され、その出力によりトランジスタN2を制御可能となっている。
図15(A1)〜図15(C)に、図14に示す回路の動作波形を示す。
時間T(−5)より前は、図12に示す検出回路の入力に低電位Vcc_Lが揃わないので、ノードND2が“H”レベルであり、トランジスタN3がオフしている。一方、このときノードND1は“H”レベルであるため書込走査線WSL(0)には、第1オフ電位Vws_L1が出力されている。
時間T(−5)より前は、図12に示す検出回路の入力に低電位Vcc_Lが揃わないので、ノードND2が“H”レベルであり、トランジスタN3がオフしている。一方、このときノードND1は“H”レベルであるため書込走査線WSL(0)には、第1オフ電位Vws_L1が出力されている。
時間T(−5)になると、表示ラインL(−2)と表示ラインL(−1)を共に消灯とするために、電源走査線DSL(−2)の電位が高電位Vcc_Hから低電位Vcc_Lに遷移する。これにより「オン禁止期間」が開始される。
すると、検出回路の出力(ノードND2の電位)が反転し、トランジスタN3がオンするとともに、排他的論理回路XORの入力に“H”レベルが揃うため、その出力が“H”レベルに反転し、その結果、トランジスタN2がオンする。これにより、書込走査線WSL(0)の電位が第1オフ電位Vws_L1から第2オフ電位Vws_L2という、より低い電位に遷移する。
よって、サンプリングトランジスタMsは深いオフ状態となり、ソース電位が電源走査線DSL(−2)の電位変化に起因して低下しようとしてもカットオフ状態が維持され、オンしないばかりか、画質に影響を与えるリーク電流を流さない。
すると、検出回路の出力(ノードND2の電位)が反転し、トランジスタN3がオンするとともに、排他的論理回路XORの入力に“H”レベルが揃うため、その出力が“H”レベルに反転し、その結果、トランジスタN2がオンする。これにより、書込走査線WSL(0)の電位が第1オフ電位Vws_L1から第2オフ電位Vws_L2という、より低い電位に遷移する。
よって、サンプリングトランジスタMsは深いオフ状態となり、ソース電位が電源走査線DSL(−2)の電位変化に起因して低下しようとしてもカットオフ状態が維持され、オンしないばかりか、画質に影響を与えるリーク電流を流さない。
その後、時間T1を過ぎて電源走査線DSL(−2)の電位が高くなる時間T2にて、「オン禁止期間」が解除され、書込走査線WSL(0)が元の、第1オフ電位Vws_L1の出力状態に戻される。
以上より、サンプリングトランジスタMsがオンすることによる大きな画質低下だけでなく、リーク電流による、例えば黒浮きのような画質低下まで防止できる。
本実施形態における変形例を述べる。
<変形例1>
図14および図15は、消灯期間が2Hであるため、2つの表示ラインが消灯ならば他の表示ラインは発光可能であるという前提を用いた回路とその動作を示すものである。
従って、消灯時間が電源走査線DSLのデューティ比制御により3H以上となれば、さらに前段のDSL(−3)をも監視対象に加え、よって、検出回路を2入力から3入力構成に変更する必要がある。また、電源走査線DSL(0)の電位を監視してもよい、この場合、電源走査線DSL(0)の電位を入力する際にはインバータが不要である。
このように消灯期間の長さによって、また、2H以上のシフトといった消灯期間の異なる重なり具合によって、適宜図14の回路構成を変更する。
また、書き込みスキャナの構成を利用しないで、書き込み信号走査回路42の出力と書込走査線WSLとの間に独自の回路を設けて、図15と同様な動作をさせることもできる。
図14および図15は、消灯期間が2Hであるため、2つの表示ラインが消灯ならば他の表示ラインは発光可能であるという前提を用いた回路とその動作を示すものである。
従って、消灯時間が電源走査線DSLのデューティ比制御により3H以上となれば、さらに前段のDSL(−3)をも監視対象に加え、よって、検出回路を2入力から3入力構成に変更する必要がある。また、電源走査線DSL(0)の電位を監視してもよい、この場合、電源走査線DSL(0)の電位を入力する際にはインバータが不要である。
このように消灯期間の長さによって、また、2H以上のシフトといった消灯期間の異なる重なり具合によって、適宜図14の回路構成を変更する。
また、書き込みスキャナの構成を利用しないで、書き込み信号走査回路42の出力と書込走査線WSLとの間に独自の回路を設けて、図15と同様な動作をさせることもできる。
<変形例2>
画素回路は図2や図10に示すものに限定されない。
図10に示すように補助キャパシタCsubを前段の電源走査線DSLでなく、それより前に表示制御される他の電源走査線DSLに接続してもよい。
図12(B)に示す場合、着目表示ラインL(0)が発光可能なときに、表示ラインL(−1)だけでなく、表示ラインL(−2)も消灯している期間があるため、この場合、補助キャパシタCsubを2段前の表示ラインL(−2)の電源走査線DSL(−2)に接続してもよい。
消灯時間は、電源走査線DSLのデューティ比により任意に決められ、それに応じて補助キャパシタCsubが接続可能な段の範囲も決められる。
これに対応して図14に示す検出回路の接続先にも変更を加える必要がある。
画素回路は図2や図10に示すものに限定されない。
図10に示すように補助キャパシタCsubを前段の電源走査線DSLでなく、それより前に表示制御される他の電源走査線DSLに接続してもよい。
図12(B)に示す場合、着目表示ラインL(0)が発光可能なときに、表示ラインL(−1)だけでなく、表示ラインL(−2)も消灯している期間があるため、この場合、補助キャパシタCsubを2段前の表示ラインL(−2)の電源走査線DSL(−2)に接続してもよい。
消灯時間は、電源走査線DSLのデューティ比により任意に決められ、それに応じて補助キャパシタCsubが接続可能な段の範囲も決められる。
これに対応して図14に示す検出回路の接続先にも変更を加える必要がある。
<変形例3>
図2の画素回路ではデータ基準電位Voは映像信号Ssigのサンプリングにより与えられるが、データ基準電位Voを、別のトランジスタを介して駆動トランジスタMdのソースやゲートに与えることもできる。
図2の画素回路ではキャパシタは保持キャパシタCsのみであるが、他の保持キャパシタを、例えば駆動トランジスタMdのゲートと一定電圧線との間にもう1つ設けてもよい。発光素子は有機発光ダイオードOLEDに限定されず、他の自発光素子でもよい。
図2の画素回路ではデータ基準電位Voは映像信号Ssigのサンプリングにより与えられるが、データ基準電位Voを、別のトランジスタを介して駆動トランジスタMdのソースやゲートに与えることもできる。
図2の画素回路ではキャパシタは保持キャパシタCsのみであるが、他の保持キャパシタを、例えば駆動トランジスタMdのゲートと一定電圧線との間にもう1つ設けてもよい。発光素子は有機発光ダイオードOLEDに限定されず、他の自発光素子でもよい。
<変形例4>
画素回路が有機発光ダイオードOLEDの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりAC駆動する方法(電源AC駆動方法)とがある。
図2や図13の画素回路は、後者の電源AC駆動方法の一例であるが、この方法において有機発光ダイオードOLEDのカソード側をAC駆動して駆動電流を流す、流さないを制御してもよい。
一方、前者の発光制御を走査線により制御する方法では、駆動トランジスタMdのドレイン側、または、ソースと有機発光ダイオードOLEDとの間に、他のトランジスタを挿入し、そのゲートを電源駆動制御の走査線で駆動する。
画素回路が有機発光ダイオードOLEDの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりAC駆動する方法(電源AC駆動方法)とがある。
図2や図13の画素回路は、後者の電源AC駆動方法の一例であるが、この方法において有機発光ダイオードOLEDのカソード側をAC駆動して駆動電流を流す、流さないを制御してもよい。
一方、前者の発光制御を走査線により制御する方法では、駆動トランジスタMdのドレイン側、または、ソースと有機発光ダイオードOLEDとの間に、他のトランジスタを挿入し、そのゲートを電源駆動制御の走査線で駆動する。
<変形例5>
図4および図11に示す表示制御は、閾値補正期間(VTC)を3回の補正で行っていたが、1回の補正、または、3回以外の複数回の連続した(初期化を間に挟まないとの意味)処理によって閾値補正を行ってもよい。さらに、移動度補正を行ってからデータの書き込みを行う表示制御でもよい。その場合、データの書き込みに本発明を適用する、移動度補正に本発明を適用する、その両方に本発明を適用する、の何れも可能である。
図4および図11に示す表示制御は、閾値補正期間(VTC)を3回の補正で行っていたが、1回の補正、または、3回以外の複数回の連続した(初期化を間に挟まないとの意味)処理によって閾値補正を行ってもよい。さらに、移動度補正を行ってからデータの書き込みを行う表示制御でもよい。その場合、データの書き込みに本発明を適用する、移動度補正に本発明を適用する、その両方に本発明を適用する、の何れも可能である。
本実施形態およびその変形例によれば、以下の効果がある。
図10のような画素回路構成では、特に黒表示の場合に、駆動トランジスタMdのゲート電位がより低いため、リークを起こしやすい。映像信号線DTL(j)には常にデータ基準電位Voとデータ電位Vsigが与えられ、データ電位Vsigも常に変化している。このため、式(3)が満たされないと、駆動トランジスタMdのゲートには映像信号線電位が漏れこむ。このとき、駆動トランジスタMdのゲートソース間電圧Vgsは、黒レベル以上の電圧となり、これは黒浮きとして表れ、コントラストの低下となる。
また、サンプリングトランジスタMsが完全にオンする場合、その前に保持していたデータ電圧Vinと、映像信号線DTLのデータ電圧Vin(=Vo+Vsig)が大きく異なると、その表示ラインは筋状の画面ノイズとして見え大きく画質が低下する。
図10のような画素回路構成では、特に黒表示の場合に、駆動トランジスタMdのゲート電位がより低いため、リークを起こしやすい。映像信号線DTL(j)には常にデータ基準電位Voとデータ電位Vsigが与えられ、データ電位Vsigも常に変化している。このため、式(3)が満たされないと、駆動トランジスタMdのゲートには映像信号線電位が漏れこむ。このとき、駆動トランジスタMdのゲートソース間電圧Vgsは、黒レベル以上の電圧となり、これは黒浮きとして表れ、コントラストの低下となる。
また、サンプリングトランジスタMsが完全にオンする場合、その前に保持していたデータ電圧Vinと、映像信号線DTLのデータ電圧Vin(=Vo+Vsig)が大きく異なると、その表示ラインは筋状の画面ノイズとして見え大きく画質が低下する。
本実施形態では、例えば式(3)を満たす第2オフ電位Vws_L2を新たに規定し、この電位で必要な期間だけサンプリングトランジスタMsを深いオフ状態にする。これにより、ゲート電圧Vgがどのような場合でもサンプリングトランジスタMsがオンしない。
その結果、黒浮きを防止または抑制し高コントラストの画質を得ることができ、さらに大きな画質低下も防止できる。
その結果、黒浮きを防止または抑制し高コントラストの画質を得ることができ、さらに大きな画質低下も防止できる。
1…有機ELディスプレイ、2…画素アレイ、3…画素回路、4…Vスキャナ、5…Hスキャナ、41…水平画素ライン駆動回路、42…書き込み信号走査回路、43…書き込みスキャナ、OLED…有機発光ダイオード、M1…駆動トランジスタ、Ms…サンプリングトランジスタ、Cs…保持キャパシタ、Coled.…有機発光ダイオードの容量、Csub…補助キャパシタ、NDc…制御ノード、NDs…ソースノード、WSL…書込走査線、DSL…電源走査線、DTL…映像信号線、Vsig…データ電位、Vo…データ基準電位、Vws_H…書込走査線のオン電位、Vws_L1…書込走査線の第1オフ電位、Vws_L2…書込走査線の第2オフ電位、Vcc_H…電源走査線の高電位、Vcc_L…電源走査線の低電位、Vg…ゲート電圧
Claims (6)
- 複数の画素回路が行列状に配置される画素アレイと、
前記画素アレイ内の画素回路を行方向で接続する、複数の書込走査線および複数の電源走査線と、
前記画素アレイ内の画素回路を列方向で接続する複数の映像信号線と、
前記複数の書込走査線および前記複数の電源走査線の各電位を制御する駆動回路と、を有し、
前記複数の画素回路の各々が、
一方電極の電位によって印加電圧値が変化する発光素子と、
前記電源走査線と前記一方電極との間に接続される駆動トランジスタと、
前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続され、前記書込走査線の電位に応じてオンとオフが制御されるサンプリングトランジスタと、
前記制御ノードに結合する保持キャパシタと、
前記一方電極と、列方向の一方側に位置する他の画素回路の電源走査線との間に接続される補助キャパシタと、
を含み、
前記駆動回路は、表示制御の対象画素回路が発光許可で、当該対象画素回路内の前記補助キャパシタが接続される前記他の画素回路が発光許可から消灯に切り替わる時以後の一定の期間を含むオン禁止期間を設け、当該オン禁止期間のみ、前記対象画素回路に接続された対象書込走査線の第1オフ電位を、前記サンプリングトランジスタが前記第1オフ電位の印加時よりさらに深いオフ状態となる第2オフ電位に切り替えることが可能に構成されている
自発光型表示装置。 - 前記駆動回路は、前記複数の電源走査線の各電位を、消灯に対応する低電位と、発光許可に対応する高電位とで切り替えて前記画素アレイの発光制御を行い、発光許可の前の消灯期間に、前記書込走査線の電位を、前記サンプリングトランジスタがオフする前記第1オフ電位からオン電位に所定時間だけ切り替えることが可能に構成されている
請求項1に記載の自発光型表示装置。 - 前記駆動回路は、
前記対象画素回路を含む対象画素行より前段の非対象画素行に接続される電源走査線のうち所定数の電源走査線の電位から、前記オン禁止期間の開始タイミングを検出する検出回路と、
前記開始タイミングを入力したときに、前記対象書込走査線の前記第1オフ電位を前記第2オフ電位に切り替える切替回路と、
を含む請求項1に記載の自発光型表示装置。 - 前記駆動回路は、
前記対象画素回路を含む対象画素行より前段の非対象画素行に接続される電源走査線のうち所定数の電源走査線の電位から、前記オン禁止期間の開始タイミングを検出する検出回路と、
前記開始タイミングを入力したときに、前記対象書込走査線の前記第1オフ電位を前記第2オフ電位に切り替える切替回路と、
を含み、
前記検出回路は、前記所定数の電源走査線の電位を監視し、所定数の電位の組み合わせが、予め決められた所定の組み合わせになったときに前記開始タイミングを判定し、前記所定の組み合わせが解除されたときを前記オン禁止期間の終了タイミングとして検出するように構成され、
前記切替回路は、前記終了タイミングを入力したときに、前記第2オフ電位の出力状態を前記第1オフ電位の出力状態に戻すように構成されている
請求項1に記載の自発光型表示装置。 - 前記駆動回路は、画素行ごとに前記書込走査線を駆動する複数の書き込みスキャナを有し、
入力が第1レベルのときに前記第1オフ電位を出力し、入力が第2レベルのときにオン電位を出力するインバータが、前記書き込みスキャナの出力段に設けられ、
前記検出回路が、前記監視の対象である複数Nの電位を入力し、入力したN個の電位が前記所定の組み合わせになったときに出力に前記第1レベルを設定するN入力アンド回路を含み、
前記切替回路は、
前記インバータの前記第1オフ電位の出力を遮断可能に接続されている遮断スイッチと、
前記インバータの入力と、前記N入力アンド回路の出力に前記第1レベルが揃ったときに前記遮断スイッチを制御して前記第1オフ電位の前記インバータからの出力を遮断する論理回路と、
前記N入力アンド回路から前記第1レベルが出力されたときに、前記書込走査線を前記第2オフ電位の供給線に接続する接続スイッチと、
を有する請求項4に記載の自発光型表示装置。 - 画素アレイ内で行列状に配置される複数の画素回路の各々が、一方電極の電位によって印加電圧値が変化する発光素子と、電源走査線と前記発光素子の一方電極との間に接続される駆動トランジスタと、前記駆動トランジスタの制御ノードと映像信号線との間に接続され、前記書込走査線の電位に応じてオンとオフが制御されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、前記一方電極と、列方向の一方側に位置する他の画素回路の電源走査線との間に接続される補助キャパシタと、を含む自発光型表示装置の駆動方法であって、
複数の画素行の発光許可期間と、前記書込走査線に第1オフ電位が印加されることにより前記サンプリングトランジスタがオフしている消灯期間とを、前記電源走査線の電位により画素行ごとに制御するステップと、
表示制御の対象画素回路が発光許可で、当該対象画素回路内の前記補助キャパシタが接続される前記他の画素回路が発光許可から消灯に切り替わるタイミングを検出するステップと、
検出された前記タイミング以後の一定の期間を含むオン禁止期間を設け、当該オン禁止期間のみ、前記対象画素回路に接続された対象書込走査線の前記第1オフ電位を、前記サンプリングトランジスタが前記第1オフ電位の印加時よりさらに深いオフ状態となる第2オフ電位に切り替えるステップと、
を含む自発光型表示装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008006957A JP2009169091A (ja) | 2008-01-16 | 2008-01-16 | 自発光型表示装置およびその駆動方法 |
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ID=40970327
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JP2008006957A Pending JP2009169091A (ja) | 2008-01-16 | 2008-01-16 | 自発光型表示装置およびその駆動方法 |
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JP (1) | JP2009169091A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016028891A (ja) * | 2014-07-18 | 2016-03-03 | コニカミノルタ株式会社 | 光書込装置および画像形成装置 |
CN109545150A (zh) * | 2017-09-22 | 2019-03-29 | 三星显示有限公司 | 时序控制器以及包括该时序控制器的显示设备 |
-
2008
- 2008-01-16 JP JP2008006957A patent/JP2009169091A/ja active Pending
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