JP2009130879A - レベルシフト回路 - Google Patents

Abstract

【課題】高電圧電源ＶＨに接続された出力回路における貫通電流を防止することで消費電力の削減とノイズを防止すると共に、高速動作を可能とする。
【解決手段】第１トランジスタであるＰＭＯＳトランジスタＭ１と、第２トランジスタであるＮＭＯＳトランジスタＭ２のゲートバイアス電圧を与える第１，２バイアス生成回路を、ダイオード接続したＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６、およびＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８を直列に接続して構成することで、コンデンサＣ１の電荷が高電圧電源ＶＨへ放電されることをなくし、出力信号がハイレベルからローレベルに、逆にローレベルからハイレベルに移行するときの両方において貫通電流を防止でき、それに伴い省電力とノイズの低減を可能とした。
【選択図】図１

Description

本発明は、入力された信号の電圧振幅を変えて出力するレベルシフト回路に係り、特に、電圧振幅の小さい入力信号から電圧振幅の大きい出力信号を効率的に生成するのに好適なレベルシフト回路に関するものである。

電子機器の多機能化が進むと共に省電力化が求めらている。このため、電子機器内部の回路では、その回路が動作する最低電圧で動作させることで省電力化を図るようになってきた。その結果、各回路間の信号レベルにはズレが生じるようになった。

例えば、２Ｖで動作している回路から、５Ｖで動作している回路にデジタル信号を送る場合、２Ｖで動作している回路のハイレベル信号は、５Ｖで動作している回路ではローレベル信号と判断してしまい正確な信号を送ることができない。

このような問題を解決するため、例えば、図７に示すような特許文献１等に記載のレベルシフト回路が開発されている。図７は、従来のレベルシフト回路の構成を示す回路図である。

このレベルシフト回路では、高電圧電源ＶＨと接地電位ＧＮＤ間に、直列接続されたＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が接続されている。また、ＰＭＯＳトランジスタＭ１のゲートとＮＭＯＳトランジスタＭ２のゲート間にはコンデンサＣが接続されている。

さらに、高電圧電源ＶＨとＰＭＯＳトランジスタＭ１のゲート間には、ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４をそれぞれダイオード接続した回路を直列に接続した回路が接続されている。

尚、高電圧電源ＶＨとＰＭＯＳトランジスタＭ１のゲート間に接続されているダイオードＤはＰＭＯＳトランジスタＭ３、Ｍ４の等価ダイオードを示している。

低電圧振幅の信号が入力される入力端子ＩＮはＮＭＯＳトランジスタＭ２のゲートに接続されている。また、高電圧振幅の出力信号はＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の接続ノードから出力端子ＯＵＴに出力される。

図８は、図７における従来のレベルシフト回路の動作例を示すタイミングチャートである。本図８では、図７のレベルシフト回路におけるＰＭＯＳトランジスタＭ１のゲート電圧Ａと、ＮＭＯＳトランジスタＭ２のゲート電圧Ｂで、しかも入力電圧でもある電圧Ｂの変化と、それに伴うＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のオン／オフ動作を示している。

尚、図８中の「Ｖｔｈ１〜４」は、それぞれ、ＰＭＯＳトランジスタＭ１〜Ｍ４の閾値電圧であり、「１〜４」はＭＯＳトランジスタＭ１〜Ｍ４に合わせてある。また、図８中の「Ｖｆ」は等価ダイオードＤの順方向電圧である。

以下、図８のタイミングチャートを参照しながら図７のレベルシフト回路の動作を説明する。

入力端子ＩＮにおける入力電圧Ｂがローレベル（０Ｖ）のとき、ＮＭＯＳトランジスタＭ２はオフとなる。この状態では、コンデンサＣは、高電圧電源ＶＨからダイオード接続されているＰＭＯＳトランジスタＭ３とＭ４を介して充電され、ＰＭＯＳトランジスタＭ１のゲート電圧Ａは、「ＶＨ−（Ｖｔｈ３＋Ｖｔｈ４）」となるので、ＰＭＯＳトランジスタＭ１はオンとなる。

その後、入力電圧Ｂが上昇を始め、この入力電圧Ｂが、ＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２を超えると、ＮＭＯＳトランジスタＭ２がオンになる。このとき、ＰＭＯＳトランジスタＭ１のゲート電圧Ａも、コンデンサＣの働きで、入力電圧Ｂと同じ傾斜で上昇しているので、ＰＭＯＳトランジスタＭ１のゲート電圧Ａは、「ＶＨ−（Ｖｔｈ３＋Ｖｔｈ４）＋Ｖｔｈ２」となる。

仮に、ＰＭＯＳトランジスタＭ１，Ｍ３，Ｍ４とＮＭＯＳトランジスタＭ２のそれぞれの閾値電圧が全て同じとすると、ＰＭＯＳトランジスタＭ１のゲート電圧Ａは、「ＶＨ−Ｖｔｈ１」となるので、ＰＭＯＳトランジスタＭ１はオフとなる。

すなわち、ＮＭＯＳトランジスタＭ２がオンとなるのとほぼ同時に、ＰＭＯＳトランジスタＭ１はオフとなるので、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２による貫通電流はほとんど流れない。

入力電圧Ｂが更に上昇すると、ＰＭＯＳトランジスタＭ１のゲート電圧Ａも上昇するが、等価ダイオードＤの効果で、ＶＨ＋Ｖｆ電圧でクランプされてしまうので、コンデンサＣに蓄えられていた電荷が高電圧電源ＶＨに放電され、コンデンサＣの両端の電圧は低下してしまう。

この状態から入力電圧Ｂが低下すると、ＰＭＯＳトランジスタＭ１のゲート電圧Ａも同じ傾斜で降下を始める。

ＰＭＯＳトランジスタＭ１のゲート電圧Ａが「ＶＨ−Ｖｔｈ１」まで低下すると、ＰＭＯＳトランジスタＭ１はオンとなる。

しかし、このときの入力電圧Ｂは、まだ、ＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２よりかなり高い電圧なので、ＮＭＯＳトランジスタＭ２はオンのままである。

その結果、さらに入力電圧Ｂが低下して、ＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２以下になるまで、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が共にオンとなり、大きな貫通電流が発生してしまう。

また、ここでは、ＭＯＳトランジスタＭ１〜Ｍ４のそれぞれの閾値電圧がすべて同じという仮定で説明したが、実際のＭＯＳトランジスタの閾値電圧は、製造プロセスの変動を受けて変化することが知られている。

この閾値電圧の変化は、同じ導電型トランジスタ同士では同じ方向に変化するが、異なる導電型トランジスタの場合の変化方向は必ずしも一致しない。

すなわち、ＮＭＯＳトランジスタ同士、ＰＭＯＳトランジスタ同士ならトランジスタの閾値電圧は比較的同じ電圧となるが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは閾値電圧は異なる場合がある。

例えば、ＮＭＯＳトランジスタの閾値電圧が高くなったのに、ＰＭＯＳトランジスタは逆に低くなる場合や、その逆の場合もある。

仮に、ＮＭＯＳトランジスタの閾値電圧が小さくなり、ＰＭＯＳトランジスタの閾値電圧が大きくなった場合に、従来のレベルシフト回路の入力電圧Ｂがローレベルからハイレベルに立ち上がる時の状態を考察してみる。

入力電圧Ｂがローレベル時のＰＭＯＳトランジスタＭ１のゲート電圧Ａは、「ＶＨ−（Ｖｔｈ３＋Ｖｔｈ４）」である。

入力電圧Ｂが上昇してＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２に達したときのＰＭＯＳトランジスタＭ１のゲート電圧Ａは、「ＶＨ−（Ｖｔｈ３＋Ｖｔｈ４）＋Ｖｔｈ２」である。

前述の条件から、「Ｖｔｈ１＝Ｖｔｈ３＝Ｖｔｈ４＞Ｖｔｈ２」であるから、このときＰＭＯＳトランジスタＭ１のゲート電圧Ａは、「ＶＨ−Ｖｔｈ１」より低い電圧である。

すなわち、ＮＭＯＳトランジスタＭ２がオンしても、ＰＭＯＳトランジスタＭ１は、まだオンのままであり、高電圧電源ＶＨからＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２を介して大きな貫通電流が流れてしまう。

このように、従来のレベルシフト回路では、製造プロセスの変動によって、入力電圧Ｂがローレベルからハイレベルに反転する際にも貫通電流が発生してしまう恐れがある。

また、ダイオード接続されているＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４の電圧降下は、これらの素子に供給するバイアス電流によっても変動する。すなわち、ＰＭＯＳトランジスタＭ１がオフ時のゲート電圧Ａは、ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４に供給するバイアス電流によっても変動するので、バイアス電流値を適当に設定しないと、貫通電流が流れる時間がさらに増える可能性がある。

しかし、従来技術においては、ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４に供給するバイアス電流に関しては触れていない。

特開平１１−６８５３４号公報

解決しようとする問題点は、従来の技術では、入力電圧Ｂがハイレベルからローレベルに反転する際に、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が共にオンとなる時間が発生し、大きな貫通電流が発生してしまう点である。

本発明の目的は、従来技術の課題を解決し、高電圧電源ＶＨに接続された出力回路における貫通電流を防止することで消費電力の削減とノイズを防止すると共に、高速動作を可能とすることである。

上記目的を達成するため、本発明の、低電圧振幅の入力信号から高電圧電源に接続された回路により高電圧振幅の出力信号を生成するレベルシフト回路は、（１）高電圧電源と接地電位間に直列接続された相補型の第１および第２トランジスタと、第１および第２トランジスタの制御電極間に接続されたコンデンサと、高電圧電源と第１トランジスタの制御電極間に第１バイアス電圧を与える第１バイアス生成回路と、接地電位と第２トランジスタの制御電極間に第２バイアス電圧を与える第２バイアス生成回路を備え、高電圧振幅の出力信号を第１および第２トランジスタの接続ノードから出力するようにし、低電圧振幅の入力信号に応じてオン／オフし、出力信号がハイレベルの間、第１バイアス生成回路へ給電を行い、出力信号がローレベルの間、第１バイアス生成回路への給電を停止する第１スイッチ回路と、低電圧振幅の入力信号に応じてオン／オフし、出力信号がハイレベルの間、第２バイアス生成回路への給電を停止し、出力信号がローレベルの間、第２バイアス生成回路への給電を行う第２スイッチ回路を備えることにより、製造プロセスの変動でＭＯＳトランジスタの閾値電圧が変動しても、出力信号が反転する際に貫通電流を無くすことができ、さらに、コンデンサの電荷の放電も無くなり、小振幅の信号で第１および第２トランジスタをオン／オフできるので、高速動作も可能となったことを特徴とする。（２）また、第１および第２バイアス電圧は、同電圧で、且つ、第１トランジスタと第２トランジスタの閾値電圧の和電圧に等しいかやや小さい電圧とすることで、貫通電流を抑えることができ、さらに、閾値電圧の和をやや小さくした場合は、貫通電流を完全に除去することができ、省電力とノイズの低減が可能となったことを特徴とする。（３）また、第１バイアス生成回路は、高電圧電源と第１トランジスタの制御電極間に接続された、第１および第２トランジスタと同特性のトランジスタをそれぞれダイオード接続した状態で直列接続した回路と、この回路に第１バイアス電流を供給する第１バイアス電流生成回路で構成し、第２バイアス生成回路は、第２トランジスタの制御電極と接地電位間に接続された、第１および第２トランジスタと同特性のトランジスタをそれぞれダイオード接続した状態で直列接続した回路と、この回路に第２バイアス電流を供給する第２バイアス電流生成回路で構成したことを特徴とする。（４）また、閾値電圧の和をやや小さくするために、上記（３）におけるトランジスタをそれぞれダイオード接続した状態で直列接続した回路の内、少なくとも一方のトランジスタの閾値電圧を、このトランジスタと同導電型の第１または第２トランジスタの閾値電圧より小さくしたことを特徴とする。より詳細には、第１および第２電圧制限回路を構成する、第１トランジスタと同導電型のトランジスタおよび第２トランジスタと同導電型のトランジスタの少なくともいずれか一方の閾値電圧を、当該トランジスタと同導電型の第１または第２トランジスタの閾値電圧より予め定められた値だけ小さくしたことを特徴とする。（５）また、上記（３），（４）において、第１バイアス電流生成回路は、第１トランジスタの制御電極に一端を接続した第１電流制限回路と、この第１電流制限回路の他端と接地電位間に接続された第１スイッチ回路により構成し、第１スイッチ回路によって第１バイアス回路の作動／停止を制御できるようにしたことを特徴とする。（６）また、上記（５）において、第１電流制限回路は、抵抗または定電流源としたことを特徴とする。（７）また、上記（３）〜（６）において、第２バイアス電流生成回路は、第２トランジスタの制御電極に一端を接続した第２電流制限回路からなり、かつ、この第２電流制限回路の他端を、高電圧電源、もしくは、この高電圧電源より低電圧の電源に接続したことを特徴とする。（８）また、上記（７）において、第２電流制限回路の他端と、高電圧電源より低電圧の電源との間に、低電圧振幅の入力信号に応じてオン／オフ制御される第３スイッチ回路を備え、第２バイアス回路が停止している間に第２電流制限回路への給電を停止できるようにすることで、省電力が可能となったことを特徴とする。（９）また、上記（８）において、第３スイッチ回路は、低電圧振幅の入力信号に応じてオン／オフ制御され、出力信号がハイレベルの間オフし、ローレベルの間オンするようにしたことを特徴とする。（１０）また、上記（７）〜（９）において、第２電流制限回路は、抵抗または定電流源としたことを特徴とする。（１１）また、上記（１）〜（１０）において、第２スイッチ回路を、第２トランジスタの制御電極と、接地電位間に接続することで、第２スイッチ回路によって第２バイアス回路の作動／停止を制御できるようにしたことを特徴とする。（１２）また、上記（１）〜（１１）において、第１スイッチ回路は、低電圧振幅の入力信号に応じてオン／オフ制御され、出力信号がハイレベルの間オンし、ローレベルの間オフするようにしたことを特徴とする。（１３）また、上記（１）〜（１２）において、第２スイッチ回路は、低電圧振幅の入力信号に応じてオン／オフ制御され、出力信号がハイレベルの間オンし、ローレベルの間オフするようにしたことを特徴とする。（１４）また、上記（１）〜（１３）において、第１スイッチ回路と第２スイッチ回路は、第２トランジスタと同特性のトランジスタからなり、その制御電極には、同位相の低電圧振幅の入力信号を印加し、入力信号に応じて第１スイッチ回路と第２スイッチ回路がオンからオフに移行する際、第１スイッチ回路が先にオフするようにすることで、コンデンサに蓄えられた電荷を確実に保存できるようにしたことを特徴とする。（１５）また、上記（１４）において、第１スイッチ回路と接地電位の間に、第３バイアス電圧を生成する第３バイアス生成回路を備えることにより、確実に、第１スイッチ回路を先にオフすることができるようにしたことを特徴とする。（１６）また、上記（１５）において、第３バイアス生成回路は、ダイオード接続したトランジスタを１つ乃至複数個直列接続して構成したことを特徴とする。（１７）また、上記（１５）において、第３バイアス生成回路を抵抗で構成したことを特徴とする。

本発明によれば、図１に示すように、（イ）第１トランジスタであるＰＭＯＳトランジスタＭ１と、第２トランジスタであるＮＭＯＳトランジスタＭ２のゲートバイアス電圧を与える第１，２バイアス生成回路を、ダイオード接続したＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６、およびＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８を直列に接続して構成したので、コンデンサＣ１の電荷が高電圧電源ＶＨへ放電されることがなくなり、出力信号がハイレベルからローレベルに、逆にローレベルからハイレベルに移行するときの両方において貫通電流を防止することが可能となった。また、それに伴い省電力とノイズの低減が可能となった。（ロ）また、製造プロセスの変動によって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧が互いに異なる方向、あるいは同一方向に変動しても互いに補正するので、製造プロセスの変動に対しても貫通電流を防止することが可能となった。（ハ）さらに、第１トランジスタＭ１の閾値電圧に対し、バイアス電圧を生成するＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ７の閾値電圧を予め定められた値だけやや小さめにするか、第２トランジスタＭ２の閾値電圧に対し、バイアス電圧を生成するＭ６とＭ８の閾値電圧を予め定められた値だけやや小さめにするか、もしくは上記の両方を行うことによって、貫通電流を完全に無くすことが可能となった。（ニ）しかも、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート信号の振幅が同じで、しかも小さくなったので従来回路に比べ更に高速動作が可能となった。

以下、図を用いて本発明を実施するための最良の形態例を説明する。図１は、本発明に係るレベルシフト回路の第１の構成例を示す回路図である。

本例のレベルシフト回路は、ＰＭＯＳトランジスタＭ１，Ｍ５，Ｍ７とＮＭＯＳトランジスタＭ２，Ｍ３，Ｍ４，Ｍ６，Ｍ８、および、コンデンサＣ１と、抵抗Ｒ１，Ｒ２、さらに、バイアス電圧Ｖｂ３で構成され、低電圧電源端子ＶＬ、高電圧電源端子ＶＨ、接地端子ＧＮＤ、入力端子ＩＮ、および出力端子ＯＵＴを備えている。

第１トランジスタであるＰＭＯＳトランジスタＭ１のソースは、高電圧電源端子ＶＨに接続され、ドレインは、第２トランジスタであるＮＭＯＳトランジスタＭ２のドレインに接続されている。

ＮＭＯＳトランジスタＭ２のソースは接地電位ＧＮＤに接続されている。ＰＭＯＳトランジスタＭ１のゲートとＮＭＯＳトランジスタＭ２のゲート間にはコンデンサＣ１が接続されている。

また、接続されたＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のドレインは出力端子ＯＵＴに接続されている。

ダイオード接続したＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６をさらに直列接続した回路（第１電圧制限回路）が高電圧電源端子ＶＨとＰＭＯＳトランジスタＭ１のゲート間に接続されている。

さらに、ＰＭＯＳトランジスタＭ１のゲートは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は第１スイッチ手段であるＮＭＯＳトランジスタＭ３のドレインに接続されている。このＮＭＯＳトランジスタＭ３のソースと接地電位ＧＮＤ間には第３バイアス電圧Ｖｂ３が接続されている。また、ＮＭＯＳトランジスタＭ３のゲートは入力端子ＩＮに接続されている。

また、ダイオード接続したＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８をさらに直列接続した回路（第２電圧制限回路）が、ＮＭＯＳトランジスタＭ２のゲートと接地電位ＧＮＤ間に接続されている。このＮＭＯＳトランジスタＭ２のゲートは、抵抗Ｒ２の一端と第２スイッチ手段であるＮＭＯＳトランジスタＭ４のドレインに接続されている。そして、抵抗Ｒ２の他端は低電圧電源端子ＶＬに接続されている。

また、ＮＭＯＳトランジスタＭ４は、そのソースが接地電位ＧＮＤに接続され、ゲートは入力端子ＩＮに接続されている。

尚、図１では、抵抗Ｒ２の他端を、低電圧電源端子ＶＬに接続した構成としているが、高電圧電源端子ＶＨに接続した構成としても構わない。

このような構成のレベルシフト回路の動作説明を図２を用いて行う。図２は、図１におけるレベルシフト回路の動作例を示すタイミングチャートである。

本図２においては、図１のレベルシフト回路に示す入力端子ＩＮに入力される入力電圧Ｖｉｎ、ＰＭＯＳトランジスタＭ１のゲート電圧Ａ、ＮＭＯＳトランジスタＭ２のゲート電圧Ｂの電圧変化と、それに伴うＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２、Ｍ３、Ｍ４のオン／オフ動作を示している。

尚、図２中のＶｔｈ１〜８は、ＭＯＳトランジスタＭ１〜Ｍ８のそれぞれの閾値電圧であり、Ｖｔｈ１〜８における各数字「１〜８」はＭＯＳトランジスタＭ１〜Ｍ８の各数字「１〜８」と合わせてある。

入力電圧Ｖｉｎがハイレベルの場合は、ＮＭＯＳトランジスタＭ３とＭ４は共にオンとなる。ＮＭＯＳトランジスタＭ４がオンなので、ＮＭＯＳトランジスタＭ２のゲート電圧Ｂはローレベルになり、ＮＭＯＳトランジスタＭ２はオフになる。

また、ＮＭＯＳトランジスタＭ３がオンなので、ダイオード接続でかつ直列接続されているＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６には、高電圧電源ＶＨから抵抗Ｒ１を介してバイアス電流が流れ、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６の閾値電圧（Ｖｔｈ５とＶｔｈ６）分の電圧降下を発生する。

このため、ＰＭＯＳトランジスタＭ１のゲート電圧Ａは、高電圧電源ＶＨからＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７の閾値電圧の和（Ｖｔｈ５＋Ｖｔｈ６）だけ下がった電圧「ＶＨ−（Ｖｔｈ５＋Ｖｔｈ６）」となるのでＰＭＯＳトランジスタＭ１はオンとなる。

この結果、出力信号はハイレベルとなる。

入力電圧Ｖｉｎが、低下して、ＮＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈ３と第３バイアス電圧Ｖｂ３の和（Ｖｔｈ３＋Ｖｂ３）まで低下すると、ＮＭＯＳトランジスタＭ３がオフとなり、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６へのバイアス電流の供給を停止する。

しかし、ＰＭＯＳトランジスタＭ１のゲート電圧ＡはコンデンサＣ１によって維持されるため変動しない。

さらに入力電圧Ｖｉｎが、低下して、ＮＭＯＳトランジスタＭ４の閾値電圧Ｖｔｈ４以下になると、ＮＭＯＳトランジスタＭ４がオフとなる。

すると、ＮＭＯＳトランジスタＭ２のゲートと接地電位ＧＮＤ間に接続されている、ダイオード接続でかつ直列接続されているＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８には、低電圧電源ＶＬから抵抗Ｒ２を介してバイアス電流が供給されるので、ＮＭＯＳトランジスタＭ２のゲート電圧Ｂが上昇する。

このときコンデンサＣ１の働きで、ＰＭＯＳトランジスタＭ１のゲート電圧Ａも同じ傾斜で上昇する。

ゲート電圧ＢがＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２まで上昇すると、ゲート電圧Ａはゲート電圧Ａ＝ＶＨ−（Ｖｔｈ５＋Ｖｔｈ６）＋Ｖｔｈ２ …（式１）となる。

ここで、ＮＭＯＳトランジスタＭ２とＭ６の閾値電圧Ｖｔｈ２とＶｔｈ６が等しく、ＰＭＯＳトランジスタＭ１とＭ５の閾値電圧Ｖｔｈ１とＶｔｈ５が等しいとすると、式１のゲート電圧Ａは、ゲート電圧Ａ＝ＶＨ−（Ｖｔｈ５＋Ｖｔｈ６）＋Ｖｔｈ２＝ＶＨ−Ｖｔｈ１…（式２）となるので、ゲート電圧ＢがＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２まで上昇しＮＭＯＳトランジスタＭ２がオンすると同時に、ＰＭＯＳトランジスタＭ１がオフすることになり、貫通電流がほとんど流れることなく出力信号はハイレベルからローレベルに移行する。

ゲート電圧Ｂは、ダイオード接続で直列接続されているＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８によってクランプされ、両トランジスタの閾値電圧の和（Ｖｔｈ7＋Ｖｔｈ８）までしか上昇しない。

ＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８の閾値電圧が同じとすると、Ｖｔｈ５＋Ｖｔｈ６＝Ｖｔｈ7＋Ｖｔｈ８となるので、ゲート電圧Ａは高電圧電源ＶＨと同じ電圧までしか上昇しないので、従来技術で説明したＭＯＳトランジスタの寄生ダイオードなどによってコンデンサＣ１の電荷が高電圧電源ＶＨに放電されることがないので、コンデンサＣ１の端子電圧の低下を防ぐことができる。

上記説明で、ＮＭＯＳトランジスタＭ３がＮＭＯＳトランジスタＭ４より先にオフさせた理由を説明する。

分かり易く説明するため、ＮＭＯＳトランジスタＭ４がＮＭＯＳトランジスタＭ３より先にオフした場合を説明する。

ＮＭＯＳトランジスタＭ４がオフしてゲート電圧Ｂが上昇すると、ゲート電圧Ａも同じ傾斜で上昇する。

ゲート電圧Ａが上昇すると、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６のドレイン電流は急速に減少するので、このとき、まだＮＭＯＳトランジスタＭ３がオンしていると、コンデンサＣ１の電荷は抵抗Ｒ１を介して放電し、コンデンサＣ１の両端の電圧が減少してしまう。するとゲート電圧Ａに十分な振幅を与えられなくなってしまう。

これを防ぐために、ＮＭＯＳトランジスタＭ３が先にオフするように、第３バイアス電圧Ｖｂ３をＮＭＯＳトランジスタＭ３のソースと接地電位ＧＮＤ間に設け、ＮＭＯＳトランジスタＭ３がオフする入力電圧ＶｉｎをＮＭＯＳトランジスタＭ４の閾値電圧Ｖｔｈ４より高くしている。

入力電圧Ｖｉｎがローレベルから上昇しＮＭＯＳトランジスタＭ４の閾値電圧Ｖｔｈ４を超えると、ＮＭＯＳトランジスタＭ４がオンとなり、ゲート電圧Ｂを引き下げる。

ゲート電圧Ｂが下がると、コンデンサＣ１の働きで同じ傾斜でゲート電圧Ａも低下する。

ゲート電圧ＢがＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２まで低下したときのゲート電圧Ａは、「ゲート電圧Ａ＝ＶＨ−（Ｖｔｈ7＋Ｖｔｈ８）＋Ｖｔｈ２」…（式３）となる。

ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ８の閾値電圧が同じとすると、Ｖｔｈ7＝Ｖｔｈ１、Ｖｔｈ８＝Ｖｔｈ２であるから、式３は、ゲート電圧Ａ＝ＶＨ−（Ｖｔｈ7＋Ｖｔｈ８）＋Ｖｔｈ２＝ＶＨ−Ｖｔｈ１…（式４）となり、高電圧電源ＶＨからＰＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１まで低下する。

すなわち、ＮＭＯＳトランジスタＭ２のオフとＰＭＯＳトランジスタＭ１のオンが同時に行われるので、出力信号がローレベルからハイレベルに移行するときにも、貫通電流はほとんど流れることはない。

さらに入力信号Ｖｉｎが、上昇し、ＮＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈ３とバイアス電圧Ｖｂ３の和（Ｖｔｈ３＋Ｖｂ３）以上になると、ＮＭＯＳトランジスタＭ３がオンとなり、ダイオード接続されているＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７へのバイアス電流の供給を再開する。

以上、述べたように、本例によれば、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲートバイアス電圧を、ダイオード接続したＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６、およびＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８を直列に接続して構成したので、コンデンサＣ１の電荷が高電圧電源ＶＨへ放電されることがなくなり、出力信号がハイレベルからローレベルに、逆にローレベルからハイレベルに移行するときの両方において、貫通電流を防止することが可能となった。

さらに、製造プロセスの変動によって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧が互いに異なる方向、あるいは同一方向に変動しても互いに補正するので、製造プロセスの変動に対しても、貫通電流を防止することが可能となった。

さらに、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート信号の振幅が同じで、しかも小さくなったので、従来回路に比べ更に高速動作が可能となった。

図３は、本発明に係るレベルシフト回路の第２の構成例を示す回路図である。

本図３に示すレベルシフト回路と図１におけるレベルシフト回路との異なる点は、抵抗Ｒ２と低電圧電源端子ＶＬの間に第３スイッチ手段であるＰＭＯＳトランジスタＭ９を設けたことである。

尚、本図３に示す構成のレベルシフト回路の例では、ＰＭＯＳトランジスタＭ９のソースは高電圧電源ＶＨへは接続できない。

以下、このような図３に示す構成のレベルシフト回路の動作の説明を、図１におけるレベルシフト回路と異なる動作の部分に限定して行う。

入力電圧Ｖｉｎがハイレベルの場合は、ＰＭＯＳトランジスタＭ９はオフしているので、抵抗Ｒ２とＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８で構成された第２バイアス生成回路への電流供給を完全に停止する。

入力電圧Ｖｉｎが、低下して、低電圧電源ＶＬからＰＭＯＳトランジスタＭ９の閾値電圧Ｖｔｈ９を引いた電圧（ＶＬ−Ｖｔｈ９）以下になると、ＰＭＯＳトランジスタＭ９がオンとなり、第２バイアス生成回路への給電が可能となるが、ＮＭＯＳトランジスタＭ４がオンしている間は、抵抗Ｒ２を流れてきた電流はＮＭＯＳトランジスタＭ４でバイパスされるので、ゲート電圧Ｂの電位は上昇しない。

さらに入力電圧Ｖｉｎが低下したときの動作は、図１におけるレベルシフト回路の場合と同様であるので省略する。

図４は、本発明に係るレベルシフト回路の第３の構成例を示す回路図である。

本図４に示すレベルシフト回路と図３におけるレベルシフト回路との異なる点は、抵抗Ｒ１と抵抗Ｒ２を定電流源Ｉ１と定電流源Ｉ２に置き換え、第３バイアス電圧Ｖｂ３を抵抗Ｒ３に置き換えたところである。

本図４に示すレベルシフト回路の動作は、図３のレベルシフト回路の動作と全く同じであるが、本図４に示すレベルシフト回路では、抵抗Ｒ１と抵抗Ｒ２を定電流電源Ｉ１と定電流電源Ｉ２で構成したことにより、消費電流が少なくても動作速度を向上させることができる。

また、第３バイアス電圧Ｖｂ３の代わりに抵抗Ｒ３を用いたので、この抵抗で生成されるバイアス電圧Ｖｂ３は、電流源Ｉ１と抵抗Ｒ３の積（Ｒ３×Ｉ１）となる。

尚、本図４に示すレベルシフト回路では、抵抗Ｒ１と抵抗Ｒ２の両方を電流源Ｉ１と電流源Ｉ２に置き換えたが、どちらか一方だけを置き換えてもよいし、図１に示すレベルシフト回路のように、ＰＭＯＳトランジスタＭ９を無くして、電流源Ｉ２の一端を低電圧電源ＶＬまたは高電圧電源ＶＨに接続した構成としても構わない。

図５は、本発明に係るレベルシフト回路の第４の構成例を示す回路図である。

本図５に示すレベルシフト回路と図３におけるレベルシフト回路との異なる点は、抵抗Ｒ１を定電流源Ｉ１に置き換え、バイアス電圧Ｖｂ３をダイオード接続したＮＭＯＳトランジスタＭ１０に置き換えた点である。

本図５に示すレベルシフト回路の動作は、図４におけるレベルシフト回路と同様、図３のレベルシフト回路の動作と全く同じであるが、抵抗Ｒ１を定電流電源Ｉ１で構成したことにより、消費電流が少なくても動作速度を向上させることができる。

また、バイアス電圧ＶｂをＮＭＯＳトランジスタＭ１０のダイオード接続で構成したことにより、簡単な回路構成とすることができる。

しかも、このトランジスタを複数直列に接続することで、バイアス電圧を適当な値に設定することも可能である。

以上の例では、ＰＭＯＳトランジスタＭ１，Ｍ５，Ｍ７の各閾値電圧が同じで、ＮＭＯＳトランジスタＭ２，Ｍ６，Ｍ８の各閾値電圧が同じ場合について説明してきたが、ＰＭＯＳトランジスタＭ１の閾値電圧に対し、第１バイアス電圧を生成するＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ７の閾値電圧を予め定められた値だけやや小さめにするか、ＮＭＯＳトランジスタＭ２の閾値電圧に対し、第２バイアス電圧を生成するＮＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８の閾値電圧を予め定められた値だけやや小さめにしても良い。

さらに、上記の両方を行っても構わない。ただし、第１バイアス電圧および第２バイアス電圧を小さくし過ぎると、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が十分オンしなくなるので、どのくらい小さくするかはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の特性を考慮して決める必要がある。

図６は、本発明に係るレベルシフト回路の動作例を示すタイミングチャートである。

本図６においては、ＰＭＯＳトランジスタＭ１，Ｍ５，Ｍ７の閾値電圧（Ｖｔｈ１，Ｖｔｈ５，Ｖｔｈ7）は同じで、ＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２より、ＮＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８の閾値電圧（Ｖｔｈ６とＶｔｈ８）を小さくした場合の動作を示しており、各記号の名称は図２で示すものと同じである。

図６に示すように、ゲート電圧Ｂが上昇してＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２に達した時のゲート電圧Ａは、「ゲート電圧Ａ＝ＶＨ−（Ｖｔｈ５＋Ｖｔｈ６）＋Ｖｔｈ２」…（式５）となる。

前記した条件より、「Ｖｔｈ５＝Ｖｔｈ１，Ｖｔｈ６＜Ｖｔｈ２」であるから、ゲート電圧Ａは、「ゲート電圧Ａ＝ＶＨ−Ｖｔｈ１＋（Ｖｔｈ２−Ｖｔｈ６）」…（式６）となる。

上述の式６における「（Ｖｔｈ２−Ｖｔｈ６）」は正の電圧であるから、ゲート電圧ＢがＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２に到達し、ＮＭＯＳトランジスタＭ２がオンとなるときには、既にゲート電圧ＡはＰＭＯＳトランジスタＭ１がオフする電圧以上に上昇していることが分かる。

すなわち、出力信号がハイレベルからローレベルに移行する際に、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオフとなる期間を経てオン／オフが切り換わるので、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２による貫通電流を完全に防止することができるようになる。

ゲート電圧Ｂが、「Ｖｔｈ7＋Ｖｔｈ８」の電圧から接地電位（０Ｖ）まで低下する場合も、同様に、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が両方オフする期間を通るので、出力信号がローレベルからハイレベルに移行する際にも、貫通電流を完全に防止することができる。

条件が変わって、ＮＭＯＳトランジスタＭ２，Ｍ６，Ｍ８の閾値電圧（Ｖｔｈ２，Ｖｔｈ６，Ｖｔｈ８）は同じで、ＰＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１より、ＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ７の閾値電圧（Ｖｔｈ５とＶｔｈ7）が小さくなった場合も、上記と同様、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオフする期間が生じ、貫通電流を完全に防止することができる。

さらに、ＰＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１より、ＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ７の閾値電圧（Ｖｔｈ５とＶｔｈ7）を予め定められた値だけ小さくし、ＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２より、ＮＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８の閾値電圧（Ｖｔｈ６とＶｔｈ８）を予め定められた値だけ小さくした場合も同様に貫通電流を無くすことが可能である。

ＭＯＳトランジスタの閾値電圧は、ゲート幅とゲート長の比（Ｗ：Ｌ）を変えることで実現できるので、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ５，Ｍ７の「Ｗ：Ｌ」、またはＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ６，Ｍ８の「Ｗ：Ｌ」を変えることで異なる閾値電圧に設定することができる。

また、閾値電圧はドレイン電流によっても変化するので、バイアス生成回路に供給する電流を少なくすることでも上記の条件を実現できる。そのためには、図１，図３，図４，図５に示すレベルシフト回路における抵抗Ｒ１と抵抗Ｒ２の抵抗値、もしくは電流源Ｉ１と電流源Ｉ２の電流値を適当に設定すればよい。

以上、図１〜図６を用いて説明したように、本例のレベルシフト回路は、（１）高電圧電源と接地電位間に直列接続された相補型の第１および第２トランジスタと、第１および第２トランジスタの制御電極間に接続されたコンデンサと、高電圧電源と第１トランジスタの制御電極間に第１バイアス電圧を与える第１バイアス生成回路と、接地電位と第２トランジスタの制御電極間に第２バイアス電圧を与える第２バイアス生成回路を備え、高電圧振幅の出力信号を第１および第２トランジスタの接続ノードから出力するようにし、低電圧振幅の入力信号に応じてオン／オフし、出力信号がハイレベルの間、第１バイアス生成回路へ給電を行い、出力信号がローレベルの間、第１バイアス生成回路への給電を停止する第１スイッチ回路と、低電圧振幅の入力信号に応じてオン／オフし、出力信号がハイレベルの間、第２バイアス生成回路への給電を停止し、出力信号がローレベルの間、第２バイアス生成回路への給電を行う第２スイッチ回路を備える。これにより、製造プロセスの変動でＭＯＳトランジスタの閾値電圧が変動しても、出力信号が反転する際に貫通電流を無くすことができ、さらに、コンデンサの電荷の放電も無くなり、小振幅の信号で第１および第２トランジスタをオン／オフできるので、高速動作も可能である。

また、（２）第１および第２バイアス電圧は、同電圧で、且つ、第１トランジスタと第２トランジスタの閾値電圧の和電圧に等しいかやや小さい電圧とすることで、貫通電流を抑えることができ、さらに、閾値電圧の和をやや小さくした場合は、貫通電流を完全に除去することができ、省電力とノイズの低減が可能である。

また、（３）第１バイアス生成回路は、高電圧電源と第１トランジスタの制御電極間に接続された、第１および第２トランジスタと同特性のトランジスタをそれぞれダイオード接続した状態で直列接続した回路と、この回路に第１バイアス電流を供給する第１バイアス電流生成回路で構成し、第２バイアス生成回路は、第２トランジスタの制御電極と接地電位間に接続された、第１および第２トランジスタと同特性のトランジスタをそれぞれダイオード接続した状態で直列接続した回路と、この回路に第２バイアス電流を供給する第２バイアス電流生成回路で構成する。

また、（４）閾値電圧の和をやや小さくするために、上記（３）におけるトランジスタをそれぞれダイオード接続した状態で直列接続した回路の内、少なくとも一方のトランジスタの閾値電圧を、このトランジスタと同導電型の第１または第２トランジスタの閾値電圧より小さくした。より詳細には、第１および第２電圧制限回路を構成する、第１トランジスタと同導電型のトランジスタおよび第２トランジスタと同導電型のトランジスタの少なくともいずれか一方の閾値電圧を、当該トランジスタと同導電型の第１または第２トランジスタの閾値電圧より予め定められた値だけ小さくした。

また、（５）上記（３），（４）において、第１バイアス電流生成回路は、第１トランジスタの制御電極に一端を接続した第１電流制限回路と、この第１電流制限回路の他端と接地電位間に接続された第１スイッチ回路により構成し、第１スイッチ回路によって第１バイアス回路の作動／停止を制御できるようにした。

また、（６）上記（５）において、第１電流制限回路は、抵抗または定電流源とした。

また、（７）上記（３）〜（６）において、第２バイアス電流生成回路は、第２トランジスタの制御電極に一端を接続した第２電流制限回路と、この第２電流制限回路の他端を、高電圧電源、もしくは、この高電圧電源より低電圧の電源に接続した。

また、（８）上記（７）において、第２電流制限回路の他端と、高電圧電源より低電圧の電源との間に、低電圧振幅の入力信号に応じてオン／オフ制御される第３スイッチ回路を備え、第２バイアス回路が停止している間に第２電流制限回路への給電を停止できるようにすることで、省電力を可能とした。

また、（９）上記（８）において、第３スイッチ回路は、低電圧振幅の入力信号に応じてオン／オフ制御され、出力信号がハイレベルの間オフし、ローレベルの間オンするようにした。

また、（１０）上記（７）〜（９）において、第２電流制限回路は、抵抗または定電流源とした。

また、（１１）上記（１）〜（１０）において、第２スイッチ回路を、第２トランジスタの制御電極と、接地電位間に接続することで、第２スイッチ回路によって第２バイアス回路の作動／停止を制御できるようにした。

また、（１２）上記（１）〜（１１）において、第１スイッチ回路は、低電圧振幅の入力信号に応じてオン／オフ制御され、出力信号がハイレベルの間オンし、ローレベルの間オフするようにした。

また、（１３）上記（１）〜（１２）において、第２スイッチ回路は、低電圧振幅の入力信号に応じてオン／オフ制御され、出力信号がハイレベルの間オンし、ローレベルの間オフするようにした。

また、（１４）上記（１）〜（１３）において、第１スイッチ回路と第２スイッチ回路の制御電極には、同位相の低電圧振幅の入力信号を印加し、入力信号に応じて第１スイッチ回路と第２スイッチ回路がオンからオフに移行する際、第１スイッチ回路が先にオフするようにすることで、コンデンサに蓄えられた電荷を確実に保存できるようにした。

また、（１５）上記（１４）において、第１スイッチ回路と接地電位の間に、第３バイアス電圧を生成する第３バイアス生成回路を備えることにより、確実に、第１スイッチ回路を先にオフすることができるようにした。

また、（１６）上記（１５）において、第３バイアス生成回路は、ダイオード接続したトランジスタを１つ乃至複数個直列接続した構成とした。

また、（１７）上記（１５）において、第３バイアス生成回路を抵抗で構成した。

このように、（イ）第１トランジスタであるＰＭＯＳトランジスタＭ１と、第２トランジスタであるＮＭＯＳトランジスタＭ２のゲートバイアス電圧を与える第１，２バイアス生成回路を、ダイオード接続したＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６、およびＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８を直列に接続して構成したことにより、コンデンサＣ１の電荷が高電圧電源ＶＨへ放電されることがなくなり、出力信号がハイレベルからローレベルに、逆にローレベルからハイレベルに移行するときの両方において貫通電流を防止することが可能となった。また、それに伴い省電力とノイズの低減が可能となった。（ロ）また、製造プロセスの変動によって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧が互いに異なる方向、あるいは同一方向に変動しても互いに補正するので、製造プロセスの変動に対しても貫通電流を防止することが可能となった。（ハ）さらに、第１トランジスタＭ１の閾値電圧に対し、バイアス電圧を生成するＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ７の閾値電圧を予め定められた値だけやや小さめにするか、第２トランジスタＭ２の閾値電圧に対し、バイアス電圧を生成するＭ６とＭ８の閾値電圧を予め定められた値だけやや小さめにするか、もしくは上記の両方を行うことによって、貫通電流を完全に無くすことが可能となった。（ニ）しかも、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート信号の振幅が同じで、しかも小さくなったので従来回路に比べ更に高速動作が可能となった。

本発明に係るレベルシフト回路の第１の構成例を示す回路図である。 図１におけるレベルシフト回路の動作例を示すタイミングチャートである。 本発明に係るレベルシフト回路の第２の構成例を示す回路図である。 本発明に係るレベルシフト回路の第３の構成例を示す回路図である。 本発明に係るレベルシフト回路の第４の構成例を示す回路図である。 本発明に係るレベルシフト回路の動作例を示すタイミングチャートである。 従来のレベルシフト回路の構成を示す回路図である。 図７における従来のレベルシフト回路の動作例を示すタイミングチャートである。

符号の説明

Ｍ１：ＰＭＯＳトランジスタ（第１トランジスタ）、Ｍ２：ＮＭＯＳトランジスタ（第２トランジスタ）、Ｍ３：ＮＭＯＳトランジスタ（第１スイッチ手段）、Ｍ４：ＮＭＯＳトランジスタ（第２スイッチ手段）、Ｍ５：ＰＭＯＳトランジスタ（第１バイアス電圧用ＭＯＳトランジスタ）、Ｍ６：ＮＭＯＳトランジスタ（第１バイアス電圧用ＭＯＳトランジスタ）、Ｍ７：ＰＭＯＳトランジスタ（第２バイアス電圧用ＭＯＳトランジスタ）、Ｍ８：ＮＭＯＳトランジスタ（第２バイアス電圧用ＭＯＳトランジスタ）、Ｍ９：ＰＭＯＳトランジスタ（第３スイッチ手段）、Ｍ１０：ＮＭＯＳトランジスタ（ダイオード接続したＮＭＯＳトランジスタ）、Ｃ１：コンデンサ、Ｒ１：抵抗（第１バイアス電圧用電流制限抵抗）、Ｒ２：抵抗（第２バイアス電圧用電流制限抵抗）、Ｒ３：抵抗、Ｉ１：第１バイアス電圧用電流源、Ｉ２：第２バイアス電圧用電流源、Ｖｂ３：バイアス電圧（第３バイアス電圧）、ＶＬ：低電圧電源端子、ＶＨ：高電圧電源端子、ＧＮＤ：接地端子、ＩＮ：入力端子、ＯＵＴ：出力端子。

Claims (17)

1. 低電圧振幅の入力信号から高電圧振幅の出力信号を生成するレベルシフト回路であって、
   前記高電圧電源と接地電位間に直列接続された相補型の第１および第２トランジスタと、
   前記第１および第２トランジスタの制御電極間に接続されたコンデンサと、
   前記高電圧電源と前記第１トランジスタの制御電極間に第１バイアス電圧を与える第１バイアス生成回路と、
   前記接地電位と前記第２トランジスタの制御電極間に第２バイアス電圧を与える第２バイアス生成回路を備え、
   前記高電圧振幅の出力信号を前記第１および第２トランジスタの接続ノードから出力するようにし、
   前記低電圧振幅の入力信号に応じてオン／オフし、前記出力信号がハイレベルの間、前記第１バイアス生成回路へ給電を行い、前記出力信号がローレベルの間、前記第１バイアス生成回路への給電を停止する第１のスイッチ手段と、
   前記低電圧振幅の入力信号に応じてオン／オフし、前記出力信号がハイレベルの間、前記第２バイアス生成回路への給電を停止し、前記出力信号がローレベルの間、前記第２バイアス生成回路への給電を行う第２スイッチ手段と
   を備えたことを特徴とするレベルシフト回路。
2. 請求項１に記載のレベルシフト回路であって、
   前記第１および第２バイアス電圧は、同電圧で、且つ、前記第１トランジスタと前記第２トランジスタの閾値電圧の和電圧に等しい、もしくは該和電圧より予め定められた値だけ小さい電圧である
   ことを特徴とするレベルシフト回路。
3. 請求項１もしくは請求項２のいずれかに記載のレベルシフト回路であって、
   前記第１バイアス生成回路は、
   前記高電圧電源と前記第１トランジスタの制御電極間に接続された、前記第１および第２トランジスタと同特性のトランジスタをそれぞれダイオード接続した状態で直列接続した第１電圧制限回路と、
   該第１電圧制限回路に第１バイアス電流を供給する第１バイアス電流生成回路で構成され、
   前記第２バイアス生成回路は、
   前記第２トランジスタの制御電極と前記接地電位間に接続された、前記第１および第２トランジスタと同特性のトランジスタをそれぞれダイオード接続した状態で直列接続した第２電圧制限回路と、
   該第２電圧制限回路に第２バイアス電流を供給する第２バイアス電流生成回路で構成された
   ことを特徴とするレベルシフト回路。
4. 請求項３に記載のレベルシフト回路であって、
   前記第１および第２電圧制限回路を構成する、前記第１トランジスタと同導電型のトランジスタおよび前記第２トランジスタと同導電型のトランジスタの少なくともいずれか一方の閾値電圧を、当該トランジスタと同導電型の第１または第２トランジスタの閾値電圧より予め定められた値だけ小さくしたことを特徴とするレベルシフト回路。
5. 請求項３もしくは請求項４のいずれかに記載のレベルシフト回路であって、
   前記第１バイアス電流生成回路は、
   前記第１トランジスタの制御電極に一端を接続した第１電流制限手段と、
   該第１電流制限手段の他端と前記接地電位間に接続された前記第１スイッチ手段
   により構成されたことを特徴とするレベルシフト回路。
6. 請求項５に記載のレベルシフト回路であって、
   前記第１電流制限手段は、抵抗もしくは定電流源であることを特徴とするレベルシフト回路。
7. 請求項３から請求項６のいずれかに記載のレベルシフト回路であって、
   前記第２バイアス電流生成回路は、
   一端を前記第２トランジスタの制御電極に接続し、
   他端を前記高電圧電源もしくは前記高電圧電源より低電圧の電源に接続した第２電流制限手段からなることを特徴とするレベルシフト回路。
8. 請求項７に記載のレベルシフト回路であって、
   前記第２電流制限手段の他端と、前記高電圧電源より低電圧の電源との間に、前記低電圧振幅の入力信号に応じてオン／オフ制御される第３スイッチ手段を備えた
   ことを特徴とするレベルシフト回路。
9. 請求項８に記載のレベルシフト回路であって、
   前記第３スイッチ手段は、前記出力信号がハイレベルの間オフし、ローレベルの間オンすることを特徴とするレベルシフト回路。
10. 請求項７から請求項９のいずれかに記載のレベルシフト回路であって、
    前記第２電流制限手段は、抵抗もしくは定電流源であることを特徴とするレベルシフト回路。
11. 請求項１から請求項１０のいずれかに記載のレベルシフト回路であって、
    前記第２スイッチ手段を、前記第２トランジスタの制御電極と、前記接地電位間に接続したことを特徴とするレベルシフト回路。
12. 請求項１から請求項１１のいずれかに記載のレベルシフト回路であって、
    前記第１スイッチ手段は、前記出力信号がハイレベルの間オンし、ローレベルの間オフすることを特徴とするレベルシフト回路。
13. 請求項１から請求項１２のいずれかに記載のレベルシフト回路であって、
    前記第２スイッチ手段は、前記出力信号がハイレベルの間オンし、ローレベルの間オフすることを特徴とするレベルシフト回路。
14. 請求項１から請求項１３のいずれかに記載のレベルシフト回路であって、
    前記第１スイッチ手段と前記第２スイッチ手段は、前記第２トランジスタと同特性のトランジスタからなり、
    前記第１スイッチ手段と前記第２スイッチ手段の制御電極には同位相の前記低電圧振幅の入力信号を印加し、前記入力信号に応じて前記第１スイッチ手段と前記第２スイッチ手段がオンからオフに移行する際、第１スイッチ手段が先にオフするようにした
    ことを特徴とするレベルシフト回路。
15. 請求項１から請求項１４のいずれかに記載のレベルシフト回路であって、
    前記第１スイッチ手段と前記接地電位の間に、第３バイアス電圧を生成する第３バイアス生成回路を設けたことを特徴とするレベルシフト回路。
16. 請求項１５に記載のレベルシフト回路であって、
    前記第３バイアス生成回路は、ダイオード接続したトランジスタを１つもしくは複数個直列接続してなることを特徴とするレベルシフト回路。
17. 請求項１５に記載のレベルシフト回路であって、
    前記第３バイアス生成回路は、抵抗であることを特徴とするレベルシフト回路。

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