KR100301928B1 - 반도체장치의레벨변환기 - Google Patents

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Abstract

본 발명에 따른 레벨 쉬프트 회로는, 제1전압과 기준전압 사이에서 변화하는 로직 입력 신호를 받아들이는 입력단자, 제 2전압과 상기 기준 전압 사이에서 변화하는 로직 출력신호를 출력하는 출력단자, 제어전극과 상기 제2전압과 상기 출력단자 사이에 연결되는 한쌍의 전극들을 가지는 풀-업 트랜지스터, 상기 입력단자와 연결되는 제어 전극과 상기 기준 전압과 출력 단자 사이에 연결되는 한쌍의 전극들을 가지는 풀-다운 트랜지스터, 그리고 상기 로직 입력 신호가 상기 기준 전압에서 제 1전압으로 변화할때 상기 풀-업 트랜지스터의 제어 전극을 상기 제 2전압으로 챠지하고, 상기 로직 입력 신호가 상기 제 1전압에서 기준 전압으로 변화 할때 상기 풀-업 트랜지스터의 제어 전극을 디스챠지하는 챠지/디스챠지 회로를 포함한다. 상기 챠지/디스챠지 회로는, 상기 제 2전압과 상기 풀-업 트랜지스터의 제어 전극 사이에 연결되고, 상기 출력 신호가 상기 풀-다운 트랜지스터에 의해 디스챠지될때, 상기 제2전압을 상기 풀-업 트랜지스터의 제어 전극으로 공급하고, 상기 출력신호가 상기 풀-업 트랜지스터에 의해 챠지될때 상기 풀-업 트랜지스터의 제어전극으로 상기 제2전압이 공급되는 것을 금지하는 제 1수위칭 수단, 및 상기 입력신호가 상기 기준전압과 동일할때 상기 풀-업 트랜지스터의 제어 전극으로 상기 기준전압을 공급하고, 상기 입역신호가 상기 제 1전압과 동일할때 상기 풀-업 트랜지스터의 제어 전극으로 상기 기준 전압이 공급되는 것을 금지하는 제2 스위칭 수단을 포함한다. 이와같은 구성의 레벨 쉬프트회로는 정적 상태동안 전원 전압과 접지 전압사이에 발생되는 전류경로를 차단함으로써, 상기 전류 경로에 의해서 발생되는 전류 소모를 방지할수 있다.

Description

반도체 장치의 레벨 쉬프트 회로(LEVEL SHIFT CIRCUIT OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 반도체 장치내에서 서로 다른 전압들을 가지는 신호를 사용할 때, 상기 신호의 전압 레벨을 쉬프트하는 레벨 쉬프트 회로(level shift circuit)에 관한 것이다.
반도체 장치의 집적도가 높아지고, 상기 장치내에 구비된 회로가 복잡해지면서 하나의 칩(chip)의 내부에서 전압 레벨(voltage level)이 다른 여러 전원 전압들(supply voltage)을 사용하는 경우가 자주 발생한다. 상기 반도체 장치내에서 서로 다른 전원 전압들을 사용하는 첫 번째 이유는 상기 칩의 내부에서 어떤 회로의 동작 주파수나 소모 전력이 중요 문제로 부각되어 이 회로의 전원 전압 레벨을 달리할 경우가 발생하기 때문이고 그리고 두 번째 이유는 신호를 주고받는 외부 회로의 입출력 신호의 전압 레벨이 상기 칩 내부의 회로에서 사용되는 전압 레벨과 다른 경우가 발생되기 때문이다. 이러한 경우에 서로 다른 전압 레벨을 사용하는 회로들의 경계면에 위치하여 상기 회로들간에 주고받는 신호의 전압 레벨을 전이시키는 레벨 쉬프트 회로가 필요하게 된다.
도 1을 참조하면, 종래의 기술에 따른 레벨 쉬프트 회로는 입력 단자(10)와 출력 단자(30)의 사이에 연결된 인버터(20)로 구성된다. 상기 인버터(20)는 풀-업 (pull-up) 트랜지스터인 PMOS 트랜지스터(PM1) 및 풀-다운(pull-down) 트랜지스터인 NMOS 트랜지스터(NM1)를 구비한다. 상기 PMOS 트랜지스터(PM1)는 전원 전압(VCC)과 상기 출력 단자의 사이에 형성되는 전류 통로 및 상기 입력 단자에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM1)는 상기 출력 단자(30)와 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 입력 단자(10)에 연결되는 게이트를 가진다.
상기 레벨 쉬프트 회로는 서로 다른 전압 레벨을 사용하는 회로들(도시되지 않음)의 경계면에 위치하여 상기 회로들간에 주고받는 신호들의 전압 레벨들을 전이시킨다. 예를 들어, 상기 입력 단자(10)에 연결되는 제 1 회로가 '3 V(volt)'의 제 1 전원 전압(VCC1) 및 '0 V'의 접지 전압(VSS)을 사용하고 그리고 상기 출력 단자(30)에 연결되는 제 2 회로가 '5 V'의 제 2 전원 전압(VCC2) 및 '0 V'의 접지 전압(VSS)을 사용한다고 가정한다. 이때, 상기 인버터(20)의 상기 PMOS 트랜지스터(PM1)의 전류 레벨(current level)은 상기 NMOS 트랜지스터(NM1)의 전류 레벨보다작게 설계한다.
그런데, 상기 NMOS 트랜지스터(NM1)의 전류 통로를 상기 PMOS 트랜지스터의 그것보다 크게 하면, 상기 인버터(20)는 정적 상태(static state)에서의 큰 전류 소모를 가진다. 상기 인버터(20)의 상기 PMOS 트랜지스터(PM1) 및 상기 NMOS 트랜지스터(NM1)는 상기 입력 단자(10)를 통해 상기 접지 전압 레벨(0 V)을 가지는 로우 레벨(low level)의 입력 신호(input signal)가 입력되면, 상기 PMOS 트랜지스터(PM1)의 전류 통로는 도통되고 그리고 상기 NMOS 트랜지스터(NM1)의 전류 통로는 차단된다. 반대로, 상기 제 1 전원 전압 레벨(3 V)을 가지는 하이 레벨(high level)의 입력 신호가 입력되면, 상기 NMOS 트랜지스터(NM1)의 전류 통로는 도통된다. 그러나, 상기 제 1 및 제 2 전원 전압들(VCC1, VCC2)의 전압 레벨의 차이로 인해서 상기 PMOS 트랜지스터(PM1)의 전류 통로는 도통된다. 이로인해, 상기 제 2 전원 전압(VCC2)으로부터 상기 접지 전압(VSS)으로의 전류 경로(current path)가 발생되어 상기 레벨 쉬프트 회로에서 소모되는 전류의 양이 증가되는 문제가 발생된다. 상기 전류의 소모는 상기 제 1 및 제 2 전원 전압들(VCC1, VCC2)의 전압 레벨의 차가 커질수록 크게 증가한다.
따라서 본 발명의 목적은 풀-업 트랜지스터와 풀-다운 트랜지스터에 의해서 전원 전압과 접지 전압 사이에 전류 경로가 형성됨으로 인해 불필요하게 소모되는 전류를 줄일 수 있는 반도체 장치의 레벨 쉬프트 회로를 제공하는 것이다.
도 1은 종래의 기술에 따른 레벨 변환기의 구성을 보여주는 회로도;
도 2는 본 발명에 따른 레벨 쉬프트 회로의 구성을 보여주는 회로도 및;
도 3a 및 3b는 도 2의 레벨 쉬프트 회로의 특성을 보여주는 파형도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 입력 단자 200 : 레벨 쉬프트 회로
300 : 출력 단자
(구성)
레벨 쉬프트 회로는: 제1전압과 기준전압 사이에서 변화하는 로직 입력 신호를 받아들이는 입력 단자, 제 2전압과 상기 기준 전압 사이에서 변화하는 로직 출력 신호를 출력하는 출력단자, 제어 전극과 상기 제 2전압과 상기 출력 단자 사이에 연결되는 제어 전극들을 가지는 풀-업 트랜지스터, 상기 입력단자와 연결되는 제어전극과 상기 기준전압과 출력단자 사이에 연결되는 한쌍의 전극들을 가지는 풀-다운 트랜지스터, 그리고 상기 로직 입력 신호가 상기 기준 전압에서 제1 전압으로 변화할때 상기 풀-업 트랜지스터의 제어 전극을 상기 제 2전압으로 챠지하고, 상기 로직 입력 신호가 상기 제1전압에서 기준 전압으로 변화할때 상기 제 2전압으로 챠지하고, 상기 로직 입력 신호가 상기 제 1전압에서 기준 전압으로 변화할때 상기 풀-업 트랜지스터의 제어전극을 디스챠지하는 챠지/디스챠지 회로를 포함한다. 상기 챠지/디스챠지 회로는, 상기 제2전압과 상기 풀-업 트랜지스터의 제어 전극 사이에 연결되고, 상기 출력 신호가 상기 풀-다운 트랜지스터에 의해서 디스챠지 될때, 상기 제 2전압을 상기 풀-업 트랜지스터의 제어 전극으로 공급하고, 상기 출력 신호가 상기 풀-업 트랜지스터에 의해 챠지될때 상기 풀업 트랜지스터의 제어전극으로 상기 제 2전압이 공급되는 것을 금지하는 제 1스위칭 수단, 및 상기 입력 신호가 상기 기준 전압과 동일할때 상기 풀-업 트랜지스터의 제어 전극으로 상기 기준 전압을 공급하고, 상기 입력신호가 상기 제 1전압과 동일할때 상기 풀-업 트랜지스터의 제어전극으로 상기 기준전압이 공급되는 것을 금지하는 제2스위칭 수단을 포함한다.
바람직한 실시예에 있어서, 상기 제 1스위칭 수단은 PMOS 트랜지스터이고, 상기 제 2스위칭 수단은 NMOS 트랜지스터로 구성된다.
바람직한 실시예에 있어서, 상기 PMOS 트랜지스터의 채널은 상기 NMOS 트랜지스터의 채널보다 작다.
바람직한 실시예에 있어서, 상기 풀-업 트랜지스터는 PMOS 트랜지스터이고, 상기 풀-다운 트랜지스터는 NMOS 트랜지스터로 구성된다.
바람직한 실시예에 있어서, 상기 챠지/디스챠지 회로는, 상기 풀-업 트랜지스터의 제어 전극에 전압이 챠지/디스챠지되는 속도를 향상시키기 위하여 상기 풀업 트랜지스터의 제어 전극과 상기 풀-다운 트랜지스터의 제어 전극 사이에 연결되는 커페시터를 더 포함한다.
(작용)
이와 같은 장치에 의해서, 정적 상태동안 전원 전압과 접지 전압 사이에 발생되는 전류 경로를 차단함으로써, 상기 전류 경로에 의해서 발생되는 전류 소모를 방지할 수 있다.
(실시예)
이하 본 발명의 실시예를 첨부된 도면 제2도 내지 도 3b에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 신규한 레벨 쉬프트 회로(200)는 제 1전원 전압(VCC1,예를 들면 3V)과 기준전압(또는,접지 전압(VSS))으로 변화되는 입력 신호를 받아들이는 입력 단자(100)와 제 2전원 전압(VCC2,예를 들면 5V) 과 상기 접지 전압(VSS) 으로 변화되는 출력 신호를 제공하는 출력 단자(300), 풀-업 트랜지스터인 PMOS 트랜지스터(PM1), 풀-다운 트랜지스터인 NMOS 트랜지스터(PM2), 제 1스위칭 트랜지스터인 PMOS 트랜지스터(PM1), 제 2스위칭인 NMOS 트랜지스터(NM2),그리고 커패시터(C1)를 포함한다. 상기 PMOS 트랜지스터(PM1)는 상기 입력 단자(100) 및 상기 NMOS 트랜지스터(NM2)를 통해 공급되는 제 1 전원 전압(VCC1) 레벨을 가지는 입력 신호의 제어에 의해 상기 제 2 전원 전압(VCC2)에 상응하는 전하들을 상기 출력 단자(300)로 공급한다.
상기 PMOS 트랜지스터(PM1)는 제 2전압전원(VCC2) 과 상기 출력 단자(300)의 사이에 형성되는 전류통로 및 상기 PMOS 트랜지스터(PM2)의 드레인과 상기 NMOS 트랜지스터(NM2)의 드레인의 접속점에 연결되는 게이트를 가진다. 상기 PMOS 트랜지스터(PM2)는 상기 제 2전원 전압(VCC2)과 상기 트랜지스터(PM1)의 게이트 사이에 형성되는 전류 통로 및 상기 출력 단자(300)에 연결되는 게이트를 가진다.
상기 NMOS 트랜지스터(NM1)는 상기 출력 단자(300)와 기준 전압(또는 접지전압(VSS))의 사이에 형성되는 전류 통로 및 상기 입력 단자(100)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM2)는 상기 입력 단자(100)와 상기 PMOS 트랜지스터(PM1)의 게이트 사이에 형성되는 전류 통로 및 제 1 전압 전원(VCC1)에 연결되는 게이트를 가진다. 상기 커패시터(C1)의 일 단자는 상기 NMOS 트랜지스터(NM2)의 드레인과 상기 PMOS 트랜지스터(PM1)의 접속점에 연결되고 그리고 타 단자는 상기 입력 단자(100)와 상기 NMOS 트랜지스터(NM1)의 게이트의 접속점에 연결된다.
이하 도 2 내지 도 3b를 참조하여 본 발명에 따른 레벨 쉬프트 회로에 대한 동작이 설명된다.
도 2를 참조하면, 본 발명에 따른 레벨 쉬프트 회로는 서로 다른 전압 레벨을 사용하는 회로들의 경계면에 위치하여 상기 회로들간에 주고받는 신호들의 전압 레벨들을 전이시키는데 사용된다. 상기 입력 단자(100)는 상기 제 1 전원 전압 레벨(VCC1)을 사용하는 제 1 회로(도시되지 않음)로부터 공급되는 입력 신호를 받아들인다. 상기 레벨 변환 회로(200)는 상기 입력 신호를 반전시켜 상기 제 2 전원 전압(VCC2) 레벨을 가지는 출력 신호를 상기 출력 단자(300)를 통해 제 2 회로(도시되지 않음)로 출력한다.
예를 들어, 상기 입력 단자(100)에 연결되는 상기 제 1 회로가 '3 V(volt)'의 상기 제 1 전원 전압(VCC1) 및 '0 V'의 접지 전압(VSS)을 사용하고 그리고 상기 출력 단자(300)에 연결되는 상기 제 2 회로가 '5 V'의 제 2 전원 전압(VCC2) 및 '0 V'의 접지 전압(VSS)을 사용한다고 가정한다. 이때, 종래의 실시예와 같이, 상기 PMOS 트랜지스터(PM1)의 채널은 상기 NMOS 트랜지스터(NM1)의 채널보다 작게 설계한다.
상기 입력 단자(100)를 통해 상기 접지 전압 레벨(0 V)을 가지는 로우 레벨(low level)의 입력 신호가 입력되면, 상기 PMOS 트랜지스터(PM1)의 전류 통로는 도통되고 그리고 상기 NMOS 트랜지스터(NM1)의 전류 통로는 차단되어 상기 제 2 전원 전압(VCC2)에 상응하는 전하들을 상기 출력 단자(300)로 전달한다. 그리고 상기 출력 단자(300)의 전압 레벨은 상기 제 2 전원 전압(VCC2) 레벨로 챠지된다. 상기 PMOS 트랜지스터(PM2)의 전류 통로는 하이 레벨로 천이되는 상기 출력 단자(300)의 전압 레벨에 의해 차단되어 상기 제 2 전원 전압(VCC2)으로부터 상기 PMOS 트랜지스터(PM1)의 게이트로의 전하 공급이 차단된다. 이로써, 상기 출력 단자(300)는 상기 PMOS 트랜지스터(PM1)의 전류 통로에 의해 상기 제 2 전원 전압(VCC2) 레벨로 챠지된다.
반대로, 상기 입력 단자(100)를 통해 상기 제 1 전원 전압 레벨(3 V)의 상기 입력 신호가 입력되면, 상기 NMOS 트랜지스터(NM2)의 전류 통로를 통해 상기 PMOS 트랜지스터의 게이트가 소정의 전압 레벨(VCC1- Vthn)로 챠지되어 상기 PMOS 트랜지스터(PM1)의 전류 통로는 보다 작아지고 그리고 상기 NMOS 트랜지스터(NM1)의 전류 통로는 도통되어 상기 출력 단자(300)에 챠지되어 있는 상기 제 2 전원 전압(5 V) 레벨에 상응하는 전하들을 상기 접지 전압(VSS)의 근처값로 디스챠지한다. 상기 출력 단자(300)의 전압 레벨이 상기 접지 전압 레벨(0 V) 근처값으로 디스챠지되면, 상기 PMOS 트랜지스터(PM3)의 전류 통로가 도통되어 상기 PMOS 트랜지스터(PM1)의 게이트에 상기 제 2 전원 전압 레벨(5 V)의 전압이 공급된다. 따라서, 상기 PMOS 트랜지스터(PM1)의 전류 통로는 차단된다. 이때, 상기 NMOS 트랜지스터(NM2)의 전류 통로도 차단되어 상기 PMOS 트랜지스터(PM1)의 게이트에 챠지된 상기 제 2 전원 전압 레벨(5 V)의 전압은 상기 입력 단자로 전달되지 않는다. 이와 같이, 상기 PMOS 트랜지스터(PM1)의 게이트 및 소오스에 상기 제 2 전원 전압 레벨(5 V)의 전압이 인가되므로 상기 제 2 전원 전압(VCC2)과 상기 접지 전압(VSS)간의 도전 경로는 발생되지 않는다. 그리고 상기 커패시터(C1)는 상기 입력 신호의 전압 레벨이 천이될 때, 상기 입력 신호의 교류 성분을 상기 PMOS 트랜지스터(PM1)의 게이트로 공급함으로써, 상기 레벨 쉬프트 회로(200)의 동작 속도를 향상시킨다.
도 3a 및 3b를 참조하면, 도 3a는 1 GHz(giga hertz)의 입력 신호에 대한 본 발명에 따른 레벨 쉬프트 회로의 출력 신호의 과도 응답(transient response) 파형이다. 이때, 상기 레벨 쉬프트 회로의 출력 단자에는 최소 크기의 인버터를 구동하도록 했다. 도 3b는 상기 레벨 쉬프트 회로의 전압 전달 특성을 보여준다. 그리고 상기 레벨 쉬프트 회로는 히스테리시스(hysteresis) 특성을 가지며, 상기 히스테리시스 특성 때문에 잡음에 매우 강하다.
상기한 바와 같이, 정적 상태동안 상기 PMOS 트랜지스터(PM1)의 게이트 및 소오스간에 발생되는 전압차를 방지하여 상기 제 2 전원 전압(VCC2)과 접지 전압(VSS) 사이에 발생되는 전류 경로를 차단함으로써, 상기 전류 경로에 의해서 발생되는 전류 소모를 방지할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 정적 상태동안 전원 전압과 접지 전압 사이에 발생되는 전류 경로를 차단함으로써, 상기 전류 경로에 의해서 발생되는 전류 소모를 방지할 수 있다.

Claims (5)

  1. 레벨 쉬프트 회로에 있어서:
    제 1전압과 기준전압 사이에서 변화하는 로직입력 신호를 받아들이는 입력단자와;
    제 2전압과 상기 기준 전압 사이에서 변화하는 로직 출력 신호를 출력하는 출력 단자와;
    제어 전극과 상기 제 2전압과 상기 출력 단자 사이에 연결되는 한쌍의 전극들을 가지는 풀-업 트랜지스터와;
    상기 입력 단자와 연결되는 제어 전극과 상기 기준 전압과 출력 단자 사이에 연결되는 한쌍의 전극들을 가지는 풀-다운 트랜지스터; 그리고
    상기 로직 입력 신호가 상기 기준 전압에서 제 1전압으로 변화할때 상기 풀-업 트랜지스터의 제어 전극을 상기 제 2전압으로 챠지하고, 상기 로직 입력 신호가 상기 제 1전압에서 기준 전압으로 변화할때 상기 풀-업 트랜지스터의 제어 전극을 디스챠지하는 챠지/디스챠지 회로를 포함하되;
    상기 챠지/디스챠지 회로는,
    상기 제2 전압과 상기 풀-업 트랜지스터의 제어 전극 사이에 연결되고, 상기 출력 신호가 상기 풀-다운 트랜지스터에 의해서 디스챠지 될때, 상기 제 2전압을 상기 풀-업 트랜지스터의 제어 전극으로 상기 제2 전압이 공급되는 것을 금지하는 제 1스위칭 수단;및
    상기 입력신호가 상기 기준 전압과 동일할때 상기 풀-업 트랜지스터의 제어전극으로 상기 기준 전압을 공급하고, 상기 입력 신호가 상기 제 1전압과 동일할때 상기 풀- 트랜지스터의 제어 전극으로 상기 기준 전압이 공급되는 것을 금지하는 제2 스위칭 수단을 포함하는 것을 특징으로 하는 레벨 쉬프트 회로.
  2. 제 1 항에 있어서,
    상기 제 1스위칭 수단은 PMOS 트랜지스터이고 상기 제 2스위칭 수단은 NMOS 트랜지스터인것을 특징으로 하는 레벨 쉬프트 회로.
  3. 제 2 항에 있어서,
    상기 PMOS 트랜지스터의 채널은 상기 NMOS 트랜지스터의 채널보다 작은것을 특징으로 하는 레벨 쉬프트 회로.
  4. 제 1 항에 있어서,
    상기 풀-업 트랜지스터는 PMOS 트랜지스터이고, 상기 풀-다운 트랜지스터는 NMOS 트랜지스터인것을 특징으로 하는 레벨 쉬프트 회로.
  5. 제 1 항에 있어서,
    상기 챠지/디스챠지 회로는,
    상기 풀-업 트랜지스터의 제어 전극에 전압이 챠지/디스챠지되는 속도를 향상시키기 위하여 상기 풀-업 트랜지스터의 제어 전극과 상기 풀-다운 트랜지스터의 제어 전극 사이에 연결되는 커패시터를 더 포함하는 것을 특징으로 하는 레벨 쉬프트 회로.
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