JP2009016371A - シールド機能付きモジュールの製造方法 - Google Patents
シールド機能付きモジュールの製造方法 Download PDFInfo
- Publication number
- JP2009016371A JP2009016371A JP2007172875A JP2007172875A JP2009016371A JP 2009016371 A JP2009016371 A JP 2009016371A JP 2007172875 A JP2007172875 A JP 2007172875A JP 2007172875 A JP2007172875 A JP 2007172875A JP 2009016371 A JP2009016371 A JP 2009016371A
- Authority
- JP
- Japan
- Prior art keywords
- base plate
- module
- wiring
- shield
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
【課題】 ベース板１下にデジタル系回路部を構成する半導体構成体２を配置し、ベース板１上にアナログ系回路部を構成する半導体構成体５１およびチップ部品７１を配置した半導体装置において、半導体構成体２からの放射雑音が半導体構成体５１およびチップ部品７１に与える妨害を軽減するためのシールドカバーの取付作業を簡略化する。
【解決手段】 複数の半導体装置形成領域を有するベース板１上に、複数のシールドカバー部８２ａおよびそれらを連結する連結部８２ｂを有するシールドカバー形成体８２を配置する。そして、シールドカバー形成体８２の連結部８２ｂ等を切断ライン８１に沿って切断すると、シールドカバー付きの半導体装置が複数個得られる。
【選択図】 図６
【解決手段】 複数の半導体装置形成領域を有するベース板１上に、複数のシールドカバー部８２ａおよびそれらを連結する連結部８２ｂを有するシールドカバー形成体８２を配置する。そして、シールドカバー形成体８２の連結部８２ｂ等を切断ライン８１に沿って切断すると、シールドカバー付きの半導体装置が複数個得られる。
【選択図】 図６
Description
この発明はシールド機能付きモジュールの製造方法に関する。
例えば、従来の半導体装置には、ベース板下にデジタル系回路部を構成する半導体構成体が配置され、ベース板上にアナログ系回路部を構成する電子部品が配置されたものがある（例えば、特許文献１参照）。この場合、半導体構成体からの放射雑音が電子部品に与える影響を軽減するために、ベース板上に配置された電子部品をシールドカバーで覆い、シールドカバーの下端部をベース板上に設けられたグラウンド配線に半田を介して接続している。
しかしながら、上記のような従来のシールド機能付きモジュールでは、単品ごとに、ベース板上に配置された電子部品をシールドカバーで覆い、シールドカバーの下端部をベース板上に設けられたグラウンド配線に半田を介して接続しているので、シールドカバー取付作業が極めて面倒であり、生産性が低いという問題があった。
そこで、この発明は、生産性を向上することができるシールド機能付きモジュールの製造方法を提供することを目的とする。
請求項１に記載の発明は、シールド機能付きモジュールの製造方法であって、複数のモジュール形成領域を有するベース板と、前記ベース板上の各モジュール形成領域に設けられた配線と、を備え、前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、前記ベース板の複数のモジュール形成領域に対応する部分に複数のシールドカバー部を有し、且つ、個片化するための切断ラインおよびその両側に対応する部分に相隣接する前記シールドカバー部を連結する連結部を有するシールドカバー形成体を用意し、前記シールドカバー形成体の連結部を前記切断ラインおよびその両側に対応する部分に設けられた前記配線に接合する工程と、前記切断ラインに沿って切断してシールドカバーを有するモジュールを複数個得る工程と、を有することを特徴とする。
請求項２に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項１に記載の発明において、前記シールドカバー形成体の連結部を前記切断ラインおよび前記上層配線に接合する工程は、半田または導電性接着材を用いて行なうことを特徴とする。 請求項３に記載の発明は、シールド機能付きモジュールの製造方法であって、複数のモジュール形成領域を有するベース板と、前記ベース板上の各モジュール形成領域に設けられた配線と、個片化するための切断ラインおよびその両側に対応する部分における前記ベース板に設けられた貫通孔内に前記配線に接続されて設けられたグラウンド層と、を備え、前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、前記ベース板の複数のモジュール形成領域に対応する部分に複数のシールドカバー部を有し、且つ、前記ベース板の貫通孔に対応する部分において相隣接する前記シールドカバー部の各一部をその下側においてＵ字状に連結する連結脚部を有するシールドカバー形成体を用意し、前記シールドカバー形成体の各シールドカバー部で前記ベース板上の各モジュール形成領域に設けられた前記電子部品を覆った状態で、前記シールドカバー形成体の連結脚部を前記ベース板の貫通孔内に配置して前記グラウンド層に接合する工程と、前記切断ラインに沿って切断して脚部付きシールドカバーを有するモジュールを複数個得る工程と、を有することを特徴とする。
請求項４に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項３に記載の発明において、前記シールドカバー形成体の連結脚部を前記ベース板の貫通孔内に配置して前記グラウンド層に接合する工程は、前記ベース板の貫通孔内に充填した導電性接着材を用いて行なうことを特徴とする。
請求項５に記載の発明は、シールド機能付きモジュールの製造方法であって、複数のモジュール形成領域を有するベース板と、前記ベース板上に設けられ、個片化するための切断ラインの両側における相隣接する前記モジュール形成領域に設けられた配線と、を備え、前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、前記電子部品を含む前記ベース板上に封止膜を形成する工程と、前記切断ラインおよびその両側に対応する部分における前記封止膜に凹部を形成し、且つ、前記凹部の形成により前記上層配線を露出させる工程と、前記凹部内を含む前記封止膜の上面にシールド膜を前記上層配線に接続させて形成する工程と、前記切断ラインに沿って切断してシールド膜を有するモジュールを複数個得る工程と、を有することを特徴とする。
請求項６に記載の発明は、シールド機能付きモジュールの製造方法であって、複数のモジュール形成領域を有するベース板と、前記ベース板上に設けられ、そのうちの、個片化するための切断ラインの両側における相隣接する前記モジュール形成領域に設けられた配線と、を備え、前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、前記電子部品を含む前記ベース板上に封止膜を形成する工程と、前記切断ラインおよびその両側に対応する部分における前記封止膜に第１の凹部を形成し、且つ、前記第１の凹部の形成により前記配線を露出させる工程と、前記第１の凹部内を含む前記封止膜の上面にシールド膜を前記配線に接続させて形成する工程と、前記第１の凹部の部分に形成された前記シールド膜の前記切断ラインおよびその両側に対応する部分に前記第１の凹部よりも幅狭の第２の凹部を形成する工程と、前記第２の凹部内を含む前記シールド膜の上面に酸化防止膜を形成する工程と、前記切断ラインに沿って切断して酸化防止膜付きシールド膜を有するモジュールを複数個得る工程と、を有することを特徴とする。
請求項７に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項５または６に記載の発明において、前記シールド膜は導電性ペイントの塗布によって形成することを特徴とする。
請求項８に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項１〜７のいずれかに記載の発明において、前記電子部品はアナログ系回路部を構成し、切断前の前記ベース板下の各モジュール形成領域にデジタル系回路部を構成する半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体が設けられていることを特徴とする。
請求項２に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項１に記載の発明において、前記シールドカバー形成体の連結部を前記切断ラインおよび前記上層配線に接合する工程は、半田または導電性接着材を用いて行なうことを特徴とする。 請求項３に記載の発明は、シールド機能付きモジュールの製造方法であって、複数のモジュール形成領域を有するベース板と、前記ベース板上の各モジュール形成領域に設けられた配線と、個片化するための切断ラインおよびその両側に対応する部分における前記ベース板に設けられた貫通孔内に前記配線に接続されて設けられたグラウンド層と、を備え、前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、前記ベース板の複数のモジュール形成領域に対応する部分に複数のシールドカバー部を有し、且つ、前記ベース板の貫通孔に対応する部分において相隣接する前記シールドカバー部の各一部をその下側においてＵ字状に連結する連結脚部を有するシールドカバー形成体を用意し、前記シールドカバー形成体の各シールドカバー部で前記ベース板上の各モジュール形成領域に設けられた前記電子部品を覆った状態で、前記シールドカバー形成体の連結脚部を前記ベース板の貫通孔内に配置して前記グラウンド層に接合する工程と、前記切断ラインに沿って切断して脚部付きシールドカバーを有するモジュールを複数個得る工程と、を有することを特徴とする。
請求項４に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項３に記載の発明において、前記シールドカバー形成体の連結脚部を前記ベース板の貫通孔内に配置して前記グラウンド層に接合する工程は、前記ベース板の貫通孔内に充填した導電性接着材を用いて行なうことを特徴とする。
請求項５に記載の発明は、シールド機能付きモジュールの製造方法であって、複数のモジュール形成領域を有するベース板と、前記ベース板上に設けられ、個片化するための切断ラインの両側における相隣接する前記モジュール形成領域に設けられた配線と、を備え、前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、前記電子部品を含む前記ベース板上に封止膜を形成する工程と、前記切断ラインおよびその両側に対応する部分における前記封止膜に凹部を形成し、且つ、前記凹部の形成により前記上層配線を露出させる工程と、前記凹部内を含む前記封止膜の上面にシールド膜を前記上層配線に接続させて形成する工程と、前記切断ラインに沿って切断してシールド膜を有するモジュールを複数個得る工程と、を有することを特徴とする。
請求項６に記載の発明は、シールド機能付きモジュールの製造方法であって、複数のモジュール形成領域を有するベース板と、前記ベース板上に設けられ、そのうちの、個片化するための切断ラインの両側における相隣接する前記モジュール形成領域に設けられた配線と、を備え、前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、前記電子部品を含む前記ベース板上に封止膜を形成する工程と、前記切断ラインおよびその両側に対応する部分における前記封止膜に第１の凹部を形成し、且つ、前記第１の凹部の形成により前記配線を露出させる工程と、前記第１の凹部内を含む前記封止膜の上面にシールド膜を前記配線に接続させて形成する工程と、前記第１の凹部の部分に形成された前記シールド膜の前記切断ラインおよびその両側に対応する部分に前記第１の凹部よりも幅狭の第２の凹部を形成する工程と、前記第２の凹部内を含む前記シールド膜の上面に酸化防止膜を形成する工程と、前記切断ラインに沿って切断して酸化防止膜付きシールド膜を有するモジュールを複数個得る工程と、を有することを特徴とする。
請求項７に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項５または６に記載の発明において、前記シールド膜は導電性ペイントの塗布によって形成することを特徴とする。
請求項８に記載の発明は、シールド機能付きモジュールの製造方法であって、請求項１〜７のいずれかに記載の発明において、前記電子部品はアナログ系回路部を構成し、切断前の前記ベース板下の各モジュール形成領域にデジタル系回路部を構成する半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体が設けられていることを特徴とする。
この発明によれば、複数のモジュール形成領域を有するベース板上の各モジュール形成領域にそれぞれ電子部品を配置し、それらを複数のシールドカバー部を有するシールドカバー形成体あるいは封止膜を含むシールド膜で覆い、その後に切断して複数個のシールド機能付きモジュールを得ているので、複数個のモジュールに対してシールド機能付与作業を一括して行なうことででき、生産性を向上することができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置（シールド機能付きモジュール）の断面図を示す。この半導体装置は、ガラス布基材エポキシ樹脂等からなる平面方形状のベース板１を備えている。ベース板１の下面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体２の上面がダイボンド材からなる接着層３を介して接着されている。
図１はこの発明の第１実施形態としての半導体装置（シールド機能付きモジュール）の断面図を示す。この半導体装置は、ガラス布基材エポキシ樹脂等からなる平面方形状のベース板１を備えている。ベース板１の下面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体２の上面がダイボンド材からなる接着層３を介して接着されている。
半導体構成体２は、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、シリコン基板（半導体基板）４を備えている。シリコン基板４の上面は接着層３を介してベース板１の下面に接着されている。シリコン基板４の下面には所定の機能の集積回路（図示せず）が設けられ、下面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。この場合、集積回路はデジタル系回路部を構成している。
接続パッド５の中央部を除くシリコン基板４の下面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。絶縁膜６の下面にはポリイミド系樹脂等からなる保護膜８が設けられている。絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。
保護膜８の下面には配線１０が設けられている。配線１０は、保護膜８の下面に設けられた銅等からなる下地金属層１１と、下地金属層１１の下面に設けられた銅からなる上部金属層１２との２層構造となっている。配線１０の一端部は、絶縁膜６および保護膜８の開口部７、９を介して接続パッド５に接続されている。
配線１０の接続パッド部下面には銅からなる柱状電極（外部接続用電極）１３が設けられている。配線１０を含む保護膜８の下面にはエポキシ系樹脂等からなる封止膜１４がその下面が柱状電極１３の下面と面一となるように設けられている。
半導体構成体２の周囲におけるベース板１の下面には方形枠状の絶縁層２１が設けられている。絶縁層２１は、例えば、エポキシ系樹脂等の熱硬化性樹脂中にシリカフィラー等の無機材料からなる補強材を分散させた材料、あるいは、エポキシ系樹脂等の熱硬化性樹脂のみからなっている。
半導体構成体２および絶縁層２１の下面には下層絶縁膜２２がその下面を平坦とされて設けられている。下層絶縁膜２２は、例えば、ガラス布やガラス繊維等からなる基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させた材料、あるいは、エポキシ系樹脂等の熱硬化性樹脂のみからなっている。半導体構成体２の柱状電極１３の下面中央部に対応する部分における下層絶縁膜２２には開口部２３が設けられている。
下層絶縁膜２２の下面には下層配線２４が設けられている。下層配線２４は、下層絶縁膜２２の下面に設けられた銅等からなる下地金属層２５と、下地金属層２５の下面に設けられた銅からなる上部金属層２６との２層構造となっている。下層配線２４の一端部は、下層絶縁膜２２の開口部２３を介して半導体構成体２の柱状電極１３の下面に接続されている。
下層配線２４を含む下層絶縁膜２２の下面にはソルダーレジスト等からなる下層オーバーコート膜２６が設けられている。下層配線２４の接続パッド部に対応する部分における下層オーバーコート膜２６には開口部２７が設けられている。下層オーバーコート膜２６の開口部２７内およびその下方には半田ボール２８が下層配線２４の接続パッド部に接続されて設けられている。
ベース板１の上面には上層配線３１が設けられている。上層配線３１は、ベース板１の上面に設けられた銅等からなる下地金属層３２と、下地金属層３２の上面に設けられた銅からなる上部金属層３３との２層構造となっている。上層配線３１を含むベース板１の上面にはソルダーレジスト等からなる上層オーバーコート膜３４が設けられている。上層配線３１の接続パッド部に対応する部分における上層オーバーコート膜３４には第１〜第３の開口部３５〜３７が設けられている。
ここで、符号３１ａで示す上層配線はグラウンド配線である。グラウンド配線３１ａの接続パッド部はベース板１の周辺部に配置され、上層オーバーコート膜３４の第３の開口部３７を介して露出されている。この場合、グラウンド配線３１ａの接続パッド部および上層オーバーコート膜３４の第３の開口部３７はベース板１の周辺部上の複数の箇所に配置されていてもよく、周辺部上の全体に枠状に配置されていてもよい。
下層配線２４の少なくとも一部と上層配線３１の少なくとも一部とは、ベース板１、絶縁層２１および下層絶縁膜２２の所定の箇所に設けられた貫通孔４１の内壁面に設けられた上下導通部４２を介して接続されている。上下導通部４２は、貫通孔４１の内壁面に設けられた銅等からなる下地金属層４３と、下地金属層４３の内面に設けられた銅からなる上部金属層４４との２層構造となっている。上下導通部４２内にはソルダーレジスト等からなる充填材４５が充填されている。
上層オーバーコート膜３４の上面の各所定の箇所には半導体構成体５１およびコンデンサや抵抗等からなるチップ部品７１が搭載されている。この場合、半導体構成体５１およびチップ部品７１はアナログ系回路部を構成している。
半導体構成体５１はシリコン基板（半導体基板）５２を備えている。シリコン基板５２の下面には所定の機能の集積回路が（図示せず）が設けられ、下面周辺部にはアルミニウム系金属等からなる複数の接続パッド５３が集積回路に接続されて設けられている。この場合、集積回路はアナログ系回路部を構成している。
接続パッド５３の中央部を除くシリコン基板５２の下面には酸化シリコン等からなる絶縁膜５４が設けられ、接続パッド５３の中央部は絶縁膜５４に設けられた開口部５５を介して露出されている。絶縁膜５４の下面にはポリイミド系樹脂等からなる保護膜５６が設けられている。絶縁膜５４の開口部５５に対応する部分における保護膜５６には開口部５７が設けられている。
保護膜５６の下面には配線５８が設けられている。配線５８は、保護膜５６の下面に設けられた銅等からなる下地金属層５９と、下地金属層５９の下面に設けられた銅からなる上部金属層６０との２層構造となっている。配線５８の一端部は、絶縁膜５４および保護膜５６の開口部５５、５７を介して接続パッド５３に接続されている。配線５８を含む保護膜５６の下面にはソルダーレジスト等からなるオーバーコート膜６１が設けられている。配線５８の接続パッド部に対応する部分におけるオーバーコート膜６１には開口部６２が設けられている。
そして、半導体構成体５１は、そのオーバーコート膜６１の開口部６２の部分あるいは上層オーバーコート膜３４の第１の開口部３５の部分に設けられた半田層６３を介して、その配線５８の接続パッド部が上層配線３１の接続パッド部に接合されていることにより、上層オーバーコート膜３４の上面に搭載されている。
チップ部品７１は、その両電極（図示せず）が上層オーバーコート膜３４の第２の開口部３６内に設けられた半田層７２を介して上層配線３１の接続パッド部に接合されていることにより、上層オーバーコート膜３４の上面に搭載されている。
上層オーバーコート膜３４の第３の開口部３７を介して露出されたグラウンド配線３１ａの接続パッド部上面には、下面が開放された方形箱状のシールドカバー７３の側壁下端部が半田層７４を介して接合されている。この状態では、半導体構成体５１およびチップ部品７１はシールドカバー７３によって覆われている。
シールドカバー７３は、図２に示すように、ステンレス鋼等からなる金属板をプレス加工することにより形成され、下面が開放された方形箱状のシールドカバー本体７３ａの４つの側壁の下端部外側に突出部７３ｂが設けられた構造となっている。ただし、後述する如く、シールドカバー７３の元となるものは、複数のシールドカバー７３をその各突出部７３ｂの部分で連結したものである。
そして、この半導体装置では、アナログ系回路部を構成する半導体構成体５１およびチップ部品７１等からなる電子部品をシールドカバー７３で覆っているので、デジタル系回路部を構成する半導体構成体２からの放射雑音がアナログ系回路部を構成する半導体構成体５１およびチップ部品７１に与える妨害を軽減することができる。
次に、この半導体装置の製造方法の一例について説明する。まず、図３に示すものを用意する。この場合、ベース板１のサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。すなわち、ベース板１のサイズは、複数の半導体装置形成領域（モジュール形成領域）を有するサイズとなっている。
ベース板１の下面の各半導体装置形成領域にはそれぞれ半導体構成体２が搭載されている。半導体構成体２の周囲におけるベース板１の下面には格子状の絶縁層２１が形成されている。半導体構成体２および絶縁層２１の下面には下層絶縁膜２２、下層配線２４および下層オーバーコート膜２６が形成されている。
ベース板１の上面には上層配線３１および上層オーバーコート膜３４が形成されている。下層配線２４の少なくとも一部と上層配線３１の少なくとも一部とは、ベース板１、絶縁層２１および下層絶縁膜２２に形成された貫通孔４１の内壁面に形成された上下導通部４２を介して接続されている。上下導通部４２内には充填材４５が充填されている。
なお、図３において、符号８１で示す領域は、個片化するための切断ラインに対応する領域である。そして、切断ライン８１の両側における相隣接する半導体装置形成領域に形成された上層配線３１のうちのグラウンド配線３１ａは、切断ライン８１に対応する部分において互いに接続されている。
さて、図３に示すものを用意したら、次に、図４に示すように、フォトリソグラフィ法あるいはレーザビームの照射によるレーザ加工により、下層オーバーコート膜２６に開口部２７を形成し、且つ、上層オーバーコート膜３４に第１〜第３の開口部３５〜３７を形成する。この場合、切断ライン８１の両側における相隣接する半導体装置形成領域に形成された第３の開口部３７は、切断ライン８１に対応する部分において互いに連通されている。
次に、図５に示すように、半導体構成体５１を、そのオーバーコート膜６１の開口部６２の部分あるいは上層オーバーコート膜３４の第１の開口部３５の部分に設けられた半田層６３を介して、その配線５８の接続パッド部を上層配線３１の接続パッド部に接合することにより、上層オーバーコート膜３４の上面に搭載する。また、チップ部品７１を、その両電極（図示せず）を上層オーバーコート膜３４の第２の開口部３６内に設けられた半田層７２を介して上層配線３１の接続パッド部に接合することにより、上層オーバーコート膜３４の上面に搭載する。
次に、図６に示すように、下面が開放された方形箱状の複数のシールドカバー部８２ａおよび各シールドカバー部８２ａの側壁下端部を連結する連結部８２ｂを有するシールドカバー形成体８２を用意する。連結部８２ｂの幅は切断ライン８１の幅よりもある程度広くなっている。このシールドカバー形成体８２は、ステンレス鋼等からなる金属板をプレス加工することにより得られる。
そして、シールドカバー形成体８２の連結部８２ｂの下面を、上層オーバーコート膜３４の第３の開口部３７を介して露出されたグラウンド配線３１ａの接続パッド部上面に半田層７４を介して接合する。この状態では、半導体構成体５１およびチップ部品７１はシールドカバー部８２ａによって覆われている。
ここで、半田層７４の代わりに、銀、銅、カーボン等からなる導電性粒子を含むエポキシ系樹脂等からなる熱硬化性樹脂あるいは紫外線硬化性樹脂からなる導電性接着材を用いてもよい。このような導電性接着材を用いると、半導体構成体５１およびチップ部品７１を搭載するための半田層６３、７２からなる接合部に熱的影響をほとんど及ぼさないようにすることができる。
次に、図７に示すように、下層オーバーコート膜２６の開口部２７内およびその下方に半田ボール２８を下層配線２４の接続パッド部に接続させて形成する。次に、図８に示すように、シールドカバー形成体８２の連結部８２ｂ、半田層７４、グラウンド配線３１ａ、上層オーバーコート膜３４、ベース板１、絶縁層２１、下層絶縁膜２２および下層オーバーコート膜２６を切断ライン８１に沿って切断すると、図１に示す半導体装置が複数個得られる。
ところで、上記製造方法では、図１に示す完成された半導体装置を複数個形成することが可能なサイズのベース板１に対して、シールドカバー形成体８２の取り付けにより、複数のシールドカバー７３の取付作業を一括して行ない、その後に切断して複数個の半導体装置を得ているので、生産性を向上することができる。
（第２実施形態）
図９はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、上層オーバーコート膜３４、ベース板１、絶縁層２１、下層絶縁膜２２および下層オーバーコート膜２６の４つの側壁の各中央部に平面方形状の溝９１を設け、溝９１内に下地金属層９３および上部金属層９４からなる上下導通部（グラウンド層）９２を設け、上下導通部９２の側面にシールドカバー７３の４つの側面の各下端部中央部に設けられた脚部７３ｃ（図１０参照）をその間に設けられた導電性接着材９５を介して接合させた点である。この場合、上下導通部９２は、上層配線３１のうちのグラウンド配線３１ａと下層配線２４のうちのグラウンド配線２４ａとに接続されている。
図９はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、上層オーバーコート膜３４、ベース板１、絶縁層２１、下層絶縁膜２２および下層オーバーコート膜２６の４つの側壁の各中央部に平面方形状の溝９１を設け、溝９１内に下地金属層９３および上部金属層９４からなる上下導通部（グラウンド層）９２を設け、上下導通部９２の側面にシールドカバー７３の４つの側面の各下端部中央部に設けられた脚部７３ｃ（図１０参照）をその間に設けられた導電性接着材９５を介して接合させた点である。この場合、上下導通部９２は、上層配線３１のうちのグラウンド配線３１ａと下層配線２４のうちのグラウンド配線２４ａとに接続されている。
次に、この半導体装置の製造方法の一例について説明する。まず、図１１に示すものを用意する。この用意したものにおいて、図３に示す場合と異なる点は、切断ライン８１およびその両側に対応する部分におけるベース板１、絶縁層２１および下層絶縁膜２２の所定の箇所に平面方形状の貫通孔９１ａが形成され、貫通孔９１ａの内壁面に下地金属層９３および上部金属層９４からなる上下導通部９２が形成され、上下導通部９２内の部分にソルダーレジスト等からなる充填材９６が形成された点である。この場合、上下導通部９２は、上層配線３１のうちのグラウンド配線３１ａと下層配線２４のうちのグラウンド配線２４ａとに接続されている。
さて、図１１に示すものを用意したら、次に、図１２に示すように、フォトリソグラフィ法あるいはレーザビームの照射によるレーザ加工により、下層オーバーコート膜２６に開口部２７を形成し、且つ、上層オーバーコート膜３４に第１、第２の開口部３５、３６を形成し、さらに、上下導通部９２内の部分に形成された充填材９６（図１１参照）を除去する。
次に、図１３に示すように、半導体構成体５１を、そのオーバーコート膜６１の開口部６２の部分あるいは上層オーバーコート膜３４の第１の開口部３５の部分に設けられた半田層６３を介して、その配線５８の接続パッド部を上層配線３１の接続パッド部に接合することにより、上層オーバーコート膜３４の上面に搭載する。また、チップ部品７１を、その両電極（図示せず）を上層オーバーコート膜３４の第２の開口部３６内に設けられた半田層７２を介して上層配線３１の接続パッド部に接合することにより、上層オーバーコート膜３４の上面に搭載する。
次に、図１４に示すように、下面が開放された方形箱状の複数のシールドカバー部８２ａおよび各シールドカバー部８２ａの４つの側壁の下端部中央部をその下側においてＵ字状に連結する連結脚部８２ｃを有するシールドカバー形成体８２を用意する。このシールドカバー形成体８２は、ステンレス鋼等からなる金属板を打ち抜いた後にプレス加工することにより得られる。
そして、上下導通部９２内に流動性の導電性接着材９５をディスペンサ等を用いて所定量だけ充填し、次いで、この充填された流動性の導電性接着材９５中にシールドカバー形成体８２の連結脚部８２ｃを押し込む。この場合、シールドカバー形成体８２のシールドカバー部８２ａの側壁下端面が上層オーバーコート膜３４の上面に当接することにより、シールドカバー形成体８２の高さ位置が決まる。この状態では、半導体構成体５１およびチップ部品７１はシールドカバー部８２ａによって覆われている。
ここで、流動性の導電性接着材９５は、銀、銅、カーボン等からなる導電性粒子を含むエポキシ系樹脂等からなる未硬化状態の熱硬化性樹脂あるいは紫外線硬化性樹脂からなっている。そして、この導電性接着材９５を加熱してあるいは紫外線を照射して硬化させると、シールドカバー形成体８２の連結脚部８２ｃは導電性接着材９５を介して上下導通部９２の内面に接合される。
次に、図１５に示すように、下層オーバーコート膜２６の開口部２７内およびその下方に半田ボール２８を下層配線２４の接続パッド部に接続させて形成する。次に、図１６に示すように、シールドカバー形成体８２の連結脚部８２ｃ、導電性接着材９５、上層オーバーコート膜３４、ベース板１、絶縁層２１、下層絶縁膜２２および下層オーバーコート膜２６を切断ライン８１に沿って切断すると、図９に示す半導体装置が複数個得られる。
ところで、上記製造方法でも、図９に示す完成された半導体装置を複数個形成することが可能なサイズのベース板１に対して、シールドカバー形成体８２の取り付けにより、複数のシールドカバー７３の取付作業を一括して行ない、その後に切断して複数個の半導体装置を得ているので、生産性を向上することができる。
（第３実施形態）
図１７はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、半導体構成体５１およびチップ部品７１を含む上層オーバーコート膜３４の上面にエポキシ系樹脂等からなる封止膜９６を設け、上層オーバーコート膜３４の第３の開口部３７を介して露出されたグラウンド配線３１ａの接続パッド部上面および封止膜９６の表面にシールド膜９７を設けた点である。
図１７はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、半導体構成体５１およびチップ部品７１を含む上層オーバーコート膜３４の上面にエポキシ系樹脂等からなる封止膜９６を設け、上層オーバーコート膜３４の第３の開口部３７を介して露出されたグラウンド配線３１ａの接続パッド部上面および封止膜９６の表面にシールド膜９７を設けた点である。
次に、この半導体装置の製造方法の一例について説明する。まず、図５に示す工程後に、図１８に示すように、半導体構成体５１、チップ部品７１および上層オーバーコート膜３４の第３の開口部３７を介して露出されたグラウンド配線３１ａを含む上層オーバーコート膜３４の上面に、スクリーン印刷法、スピンコート法、ディスペンサ法等によりエポキシ系樹脂等を塗布することにより、封止膜９６を形成する。次に、必要に応じて、封止膜９６の上面側を研磨し、封止膜９６の上面を平坦化する。
次に、図１９に示すように、切断ライン８１およびその両側に対応する部分における封止膜９６および上層オーバーコート膜３４に、ダイサー等を用いて、凹部９８をグラウンド配線３１ａの上面が少なくとも露出するまで形成する。したがって、この状態では、グラウンド配線３１ａの上面は凹部９８を介して露出されている。次に、図２０に示すように、凹部９８内を含む封止膜９６の上面に、スクリーン印刷法、スピンコート法、ディスペンサ法等により、銀、銅、カーボン等からなる導電性粒子を含むエポキシ系樹脂等からなる導電性ペイントを塗布することにより、シールド膜９７を形成する。
次に、図２１に示すように、下層オーバーコート膜２６の開口部２７内およびその下方に半田ボール２８を下層配線２４の接続パッド部に接続させて形成する。次に、図２２に示すように、シールド膜９７、グラウンド配線３１ａ、上層オーバーコート膜３４、ベース板１、絶縁層２１、下層絶縁膜２２および下層オーバーコート膜２６を切断ライン８１に沿って切断すると、図１７に示す半導体装置が複数個得られる。
ところで、上記製造方法でも、図１７に示す完成された半導体装置を複数個形成することが可能なサイズのベース板１に対して、封止膜９６およびシールド膜９７の形成を一括して行ない、その後に切断して複数個の半導体装置を得ているので、生産性を向上することができる。
（第４実施形態）
図２３はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１７に示す半導体装置と異なる点は、シールド膜９７の表面にエポキシ系樹脂等からなる酸化防止膜９９を設けた点である。
図２３はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１７に示す半導体装置と異なる点は、シールド膜９７の表面にエポキシ系樹脂等からなる酸化防止膜９９を設けた点である。
次に、この半導体装置の製造方法の一例について説明する。まず、図２０に示す工程後に、図２４に示すように、切断ライン８１およびその両側に対応する部分におけるシールド膜９７に、ダイサー等を用いて、凹部１００を形成する。次に、図２５に示すように、凹部１００内を含むシールド膜９７の上面に、スクリーン印刷法、スピンコート法、ディスペンサ法等により、エポキシ系樹脂等を塗布することにより、酸化防止膜９９を形成する。
次に、図２６に示すように、下層オーバーコート膜２６の開口部２７内およびその下方に半田ボール２８を下層配線２４の接続パッド部に接続させて形成する。次に、図２７に示すように、酸化防止膜９９、シールド膜９７、グラウンド配線３１ａ、上層オーバーコート膜３４、ベース板１、絶縁層２１、下層絶縁膜２２および下層オーバーコート膜２６を切断ライン８１に沿って切断すると、図２３に示す半導体装置が複数個得られる。
ところで、上記製造方法でも、図２３に示す完成された半導体装置を複数個形成することが可能なサイズのベース板１に対して、封止膜９６、シールド膜９７および酸化防止膜９９の形成を一括して行ない、その後に切断して複数個の半導体装置を得ているので、生産性を向上することができる。
（その他の実施形態）
半導体構成体２は、半導体構成体５１のように、配線の接続パッド部（外部接続用電極）がオーバーコート膜の開口部を介して露出された構造であってもよい。また、半導体構成体５１は、半導体構成体２のように、柱状電極を有する構造であってもよい。さらに、半導体構成体２、５１のうちの少なくとも一方は、シリコン基板の下面に設けられた接続パッド下に柱状電極が形成された構造であってもよい。
半導体構成体２は、半導体構成体５１のように、配線の接続パッド部（外部接続用電極）がオーバーコート膜の開口部を介して露出された構造であってもよい。また、半導体構成体５１は、半導体構成体２のように、柱状電極を有する構造であってもよい。さらに、半導体構成体２、５１のうちの少なくとも一方は、シリコン基板の下面に設けられた接続パッド下に柱状電極が形成された構造であってもよい。
１ ベース板
２ 半導体構成体
２１ 絶縁層
２２ 下層絶縁膜
２４ 下層配線
２６ 下層オーバーコート膜
２８ 半田ボール
３１ 上層配線
３１ａ グラウンド配線
３４ 上層絶縁膜
４２ 上下導通部
５１ 半導体構成体
７１ チップ部品
７３ シールドカバー
８１ 切断ライン
８２ シールドカバー形成体
８２ａ シールドカバー部
８２ｂ 連結部
８３ｃ 連結脚部
９１ａ 貫通孔
９２ 上下導通部
９５ 導電性接着材
９６ 封止膜
９７ シールド膜
９９ 酸化防止膜
２ 半導体構成体
２１ 絶縁層
２２ 下層絶縁膜
２４ 下層配線
２６ 下層オーバーコート膜
２８ 半田ボール
３１ 上層配線
３１ａ グラウンド配線
３４ 上層絶縁膜
４２ 上下導通部
５１ 半導体構成体
７１ チップ部品
７３ シールドカバー
８１ 切断ライン
８２ シールドカバー形成体
８２ａ シールドカバー部
８２ｂ 連結部
８３ｃ 連結脚部
９１ａ 貫通孔
９２ 上下導通部
９５ 導電性接着材
９６ 封止膜
９７ シールド膜
９９ 酸化防止膜
Claims (8)
- 複数のモジュール形成領域を有するベース板と、前記ベース板上の各モジュール形成領域に設けられた配線と、を備え、
前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、
前記ベース板の複数のモジュール形成領域に対応する部分に複数のシールドカバー部を有し、且つ、個片化するための切断ラインおよびその両側に対応する部分に相隣接する前記シールドカバー部を連結する連結部を有するシールドカバー形成体を用意し、前記シールドカバー形成体の連結部を前記切断ラインおよびその両側に対応する部分に設けられた前記配線に接合する工程と、
前記切断ラインに沿って切断してシールドカバーを有するモジュールを複数個得る工程と、
を有することを特徴とするシールド機能付きモジュールの製造方法。 - 請求項１に記載の発明において、前記シールドカバー形成体の連結部を前記切断ラインおよび前記配線に接合する工程は、半田または導電性接着材を用いて行なうことを特徴とするシールド機能付きモジュールの製造方法。
- 複数のモジュール形成領域を有するベース板と、前記ベース板上の各モジュール形成領域に設けられた配線と、個片化するための切断ラインおよびその両側に対応する部分における前記ベース板に設けられた貫通孔内に前記上層配線に接続されて設けられたグラウンド層と、を備え、
前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、
前記ベース板の複数のモジュール形成領域に対応する部分に複数のシールドカバー部を有し、且つ、前記ベース板の貫通孔に対応する部分において相隣接する前記シールドカバー部の各一部をその下側においてＵ字状に連結する連結脚部を有するシールドカバー形成体を用意し、前記シールドカバー形成体の各シールドカバー部で前記ベース板上の各モジュール形成領域に設けられた前記電子部品を覆った状態で、前記シールドカバー形成体の連結脚部を前記ベース板の貫通孔内に配置して前記グラウンド層に接合する工程と、
前記切断ラインに沿って切断して脚部付きシールドカバーを有するモジュールを複数個得る工程と、
を有することを特徴とするシールド機能付きモジュールの製造方法。 - 請求項３に記載の発明において、前記シールドカバー形成体の連結脚部を前記ベース板の貫通孔内に配置して前記グラウンド層に接合する工程は、前記ベース板の貫通孔内に充填した導電性接着材を用いて行なうことを特徴とするシールド機能付きモジュールの製造方法。
- 複数のモジュール形成領域を有するベース板と、前記ベース板上に設けられ、個片化するための切断ラインの両側における相隣接する前記モジュール形成領域に設けられた配線と、を備え、
前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、
前記電子部品を含む前記ベース板上に封止膜を形成する工程と、
前記切断ラインおよびその両側に対応する部分における前記封止膜に凹部を形成し、且つ、前記凹部の形成により前記配線を露出させる工程と、
前記凹部内を含む前記封止膜の上面にシールド膜を前記配線に接続させて形成する工程と、
前記切断ラインに沿って切断してシールド膜を有するモジュールを複数個得る工程と、
を有することを特徴とするシールド機能付きモジュールの製造方法。 - 複数のモジュール形成領域を有するベース板と、前記ベース板上に設けられ、個片化するための切断ラインの両側における相隣接する前記モジュール形成領域に設けられた配線と、を備え、
前記ベース板上の各モジュール形成領域にそれぞれ電子部品を前記配線に接続させて配置する工程と、
前記電子部品を含む前記ベース板上に封止膜を形成する工程と、
前記切断ラインおよびその両側に対応する部分における前記封止膜に第１の凹部を形成し、且つ、前記第１の凹部の形成により前記配線を露出させる工程と、
前記第１の凹部内を含む前記封止膜の上面にシールド膜を前記上層配線に接続させて形成する工程と、
前記第１の凹部の部分に形成された前記シールド膜の前記切断ラインおよびその両側に対応する部分に前記第１の凹部よりも幅狭の第２の凹部を形成する工程と、
前記第２の凹部内を含む前記シールド膜の上面に酸化防止膜を形成する工程と、
前記切断ラインに沿って切断して酸化防止膜付きシールド膜を有するモジュールを複数個得る工程と、
を有することを特徴とするシールド機能付きモジュールの製造方法。 - 請求項５または６に記載の発明において、前記シールド膜は導電性ペイントの塗布によって形成することを特徴とするシールド機能付きモジュールの製造方法。
- 請求項１〜７のいずれかに記載の発明において、前記電子部品はアナログ系回路部を構成し、切断前の前記ベース板下の各モジュール形成領域にデジタル系回路部を構成する半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体が設けられていることを特徴とするシールド機能付きモジュールの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007172875A JP2009016371A (ja) | 2007-06-29 | 2007-06-29 | シールド機能付きモジュールの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007172875A JP2009016371A (ja) | 2007-06-29 | 2007-06-29 | シールド機能付きモジュールの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009016371A true JP2009016371A (ja) | 2009-01-22 |
Family
ID=40356974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007172875A Pending JP2009016371A (ja) | 2007-06-29 | 2007-06-29 | シールド機能付きモジュールの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009016371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111613614A (zh) * | 2020-06-29 | 2020-09-01 | 青岛歌尔智能传感器有限公司 | ***级封装结构和电子设备 |
| CN115064450A (zh) * | 2022-08-17 | 2022-09-16 | 深圳新声半导体有限公司 | 用于射频前端模组的封装方法、射频模组封装结构 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125830A (ja) * | 1996-10-24 | 1998-05-15 | Hitachi Ltd | 高周波モジュールおよびその製造方法 |
| JPH11163583A (ja) * | 1997-11-25 | 1999-06-18 | Citizen Electronics Co Ltd | 電子部品パッケージ及びその製造方法 |
| JP2001339000A (ja) * | 2000-05-30 | 2001-12-07 | Alps Electric Co Ltd | 電子回路ユニットの製造方法 |
| JP2002057234A (ja) * | 2000-08-14 | 2002-02-22 | Murata Mfg Co Ltd | 電子部品およびその製造方法 |
| JP2004297054A (ja) * | 2003-03-13 | 2004-10-21 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2005109306A (ja) * | 2003-10-01 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 電子部品パッケージおよびその製造方法 |
| WO2006046713A1 (ja) * | 2004-10-28 | 2006-05-04 | Kyocera Corporation | 電子部品モジュール及び無線通信機器 |
| JP2006245396A (ja) * | 2005-03-04 | 2006-09-14 | Akita Denshi Systems:Kk | 半導体装置及びその製造方法 |
| JP2006310629A (ja) * | 2005-04-28 | 2006-11-09 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007095739A (ja) * | 2005-09-27 | 2007-04-12 | Casio Comput Co Ltd | 半導体装置 |
-
2007
- 2007-06-29 JP JP2007172875A patent/JP2009016371A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125830A (ja) * | 1996-10-24 | 1998-05-15 | Hitachi Ltd | 高周波モジュールおよびその製造方法 |
| JPH11163583A (ja) * | 1997-11-25 | 1999-06-18 | Citizen Electronics Co Ltd | 電子部品パッケージ及びその製造方法 |
| JP2001339000A (ja) * | 2000-05-30 | 2001-12-07 | Alps Electric Co Ltd | 電子回路ユニットの製造方法 |
| JP2002057234A (ja) * | 2000-08-14 | 2002-02-22 | Murata Mfg Co Ltd | 電子部品およびその製造方法 |
| JP2004297054A (ja) * | 2003-03-13 | 2004-10-21 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2005109306A (ja) * | 2003-10-01 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 電子部品パッケージおよびその製造方法 |
| WO2006046713A1 (ja) * | 2004-10-28 | 2006-05-04 | Kyocera Corporation | 電子部品モジュール及び無線通信機器 |
| JP2006245396A (ja) * | 2005-03-04 | 2006-09-14 | Akita Denshi Systems:Kk | 半導体装置及びその製造方法 |
| JP2006310629A (ja) * | 2005-04-28 | 2006-11-09 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007095739A (ja) * | 2005-09-27 | 2007-04-12 | Casio Comput Co Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111613614A (zh) * | 2020-06-29 | 2020-09-01 | 青岛歌尔智能传感器有限公司 | ***级封装结构和电子设备 |
| CN115064450A (zh) * | 2022-08-17 | 2022-09-16 | 深圳新声半导体有限公司 | 用于射频前端模组的封装方法、射频模组封装结构 |
| CN115064450B (zh) * | 2022-08-17 | 2022-12-02 | 深圳新声半导体有限公司 | 用于射频前端模组的封装方法、射频模组封装结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3925809B2 (ja) | 半導体装置およびその製造方法 | |
| JP4424449B2 (ja) | 部品内蔵モジュール及びその製造方法 | |
| TWI392066B (zh) | 封裝結構及其製法 | |
| TWI413223B (zh) | 嵌埋有半導體元件之封裝基板及其製法 | |
| TWI512926B (zh) | 電路板層疊封裝結構及其製作方法 | |
| JP4950693B2 (ja) | 電子部品内蔵型配線基板及びその実装部品 | |
| US9355966B2 (en) | Substrate warpage control using external frame stiffener | |
| JP2006173232A (ja) | 半導体装置およびその製造方法 | |
| US20120018870A1 (en) | Chip scale package and fabrication method thereof | |
| TWI500130B (zh) | 封裝基板及其製法暨半導體封裝件及其製法 | |
| JP2008135521A (ja) | 半導体装置およびその製造方法 | |
| JP2008251608A (ja) | 半導体装置およびその製造方法 | |
| JP4636090B2 (ja) | 半導体装置およびその製造方法 | |
| TWI672768B (zh) | 封裝基板 | |
| US20090108471A1 (en) | Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus | |
| KR101197189B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| CN103681358A (zh) | 芯片封装基板和结构及其制作方法 | |
| JP2009016371A (ja) | シールド機能付きモジュールの製造方法 | |
| WO2019111873A1 (ja) | モジュール | |
| JP2005260120A (ja) | 半導体装置 | |
| JP2005150344A (ja) | 半導体装置およびその製造方法 | |
| JP2020004926A (ja) | 配線基板及び配線基板の製造方法 | |
| JP5075424B2 (ja) | 電子部品内蔵型配線基板の製造方法 | |
| JP2010166095A (ja) | 半導体装置及び回路基板の製造方法 | |
| TWI566331B (zh) | 封裝模組及其基板結構 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100628 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20111115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121113 |