JP2007095739A - 半導体装置 - Google Patents

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Abstract

【課題】 ベース板１上にデジタル系回路部を構成する半導体構成体３を配置し、半導体構成体３の周囲におけるベース板１上に絶縁層２１を設け、半導体構成体３および絶縁層２１上に設けた最上層絶縁膜３０上に半田ボール３２を設け、ベース板１下に設けた最下層絶縁膜４７下にアナログ系回路部を構成する別の半導体構成体６１およびチップ部品７１を搭載した半導体装置において、半導体構成体３からの放射雑音が別の半導体構成体６１およびチップ部品７１に与える妨害を軽減する。
【解決手段】 別の半導体構成体６１およびチップ部品７１はシールドカバー７３によって覆われている。これにより、半導体構成体３からの放射雑音が別の半導体構成体６１およびチップ部品７１に与える妨害を軽減することができる。
【選択図】 図１

Description

この発明は半導体装置に関する。
従来の半導体装置には、半導体基板上に柱状電極を有する半導体構成体をそれよりも平面サイズの大きいベース板上に配置し、半導体構成体の周囲におけるベース板上に絶縁層を設け、半導体構成体および絶縁層上に上層絶縁膜を設け、上層絶縁膜上に上層配線を半導体構成体の柱状電極に接続させて設け、上層配線の接続パッド部上に半田ボールを設け、ベース板下に下層配線を上層配線に上下導通部を介して電気的に接続させて設け、下層配線の接続パッド部下に別の半導体構成体を搭載したものがある（例えば、特許文献１参照）。
特開２００５−１４２４６６号公報
ところで、上記のような半導体装置において、絶縁層などの絶縁材によって覆われた半導体構成体によってデジタル系回路部を構成し、外部に露出された別の半導体構成体によってアナログ系回路部を構成した場合、デジタル系回路部を構成する半導体構成体からの放射雑音がアナログ系回路部を構成する別の半導体構成体に妨害を与えるという問題がある。
そこで、この発明は、デジタル系回路部を構成する半導体構成体からの放射雑音がアナログ系回路部を構成する別の半導体構成体などからなる電子部品に与える妨害を軽減することができる半導体装置を提供することを目的とする。
この発明は、上記目的を達成するため、ベース板と、前記ベース板上に設けられ、デジタル系回路部を構成する半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に設けられた上層絶縁膜と、前記上層絶縁膜上に前記半導体構成体の外部接続用電極に接続されて設けられた上層配線と、前記ベース板下に設けられた下層配線と、前記ベース板、前記絶縁層および前記上層絶縁膜に設けられた貫通孔内に前記上層配線の少なくとも一部と前記下層配線の少なくとも一部とを接続するように設けられた上下導通部と、前記上層配線と前記下層配線とのうちのいずれか一方の配線に接続されて搭載されたアナログ系回路部を構成する電子部品と、前記電子部品を覆うように設けられたシールドカバーとを具備することを特徴とするものである。
この発明によれば、アナログ系回路部を構成する電子部品をシールドカバーで覆っているので、デジタル系回路部を構成する半導体構成体からの放射雑音がアナログ系回路部を構成する電子部品に与える妨害を軽減することができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は、ガラス布基材エポキシ樹脂などからなる平面方形状のベース板１を備えている。ベース板１の上面には銅箔からなるグラウンド層２がべた状に設けられている。グラウンド層２の上面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体３の下面がダイボンド材からなる接着層４を介して接着されている。
半導体構成体３は、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、シリコン基板（半導体基板）５を備えている。シリコン基板５の下面は接着層４を介してグラウンド層２の上面に接着されている。シリコン基板５の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属などからなる複数の接続パッド６が集積回路に接続されて設けられている。この場合、集積回路はデジタル系回路部を構成している。
接続パッド６の中央部を除くシリコン基板５の上面には酸化シリコンなどからなる絶縁膜７が設けられ、接続パッド６の中央部は絶縁膜７に設けられた開口部８を介して露出されている。絶縁膜７の上面にはポリイミド系樹脂などからなる保護膜９が設けられている。この場合、絶縁膜７の開口部８に対応する部分における保護膜９には開口部１０が設けられている。
保護膜９の上面には銅などからなる下地金属層１１が設けられている。下地金属層１１の上面全体には銅からなる配線１２が設けられている。下地金属層１１を含む配線１２の一端部は、保護膜９および絶縁膜７の開口部１０、８を介して接続パッド６に接続されている。
配線１２の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１３が設けられている。配線１２を含む保護膜９の上面における各柱状電極１３間にはエポキシ系樹脂などからなる封止膜１４がその上面が柱状電極１３の上面と面一となるように設けられている。
半導体構成体３の周囲におけるグラウンド層２を含むベース板１の上面には方形枠状の絶縁層２１が設けられている。絶縁層２１は、例えば、エポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂中にシリカフィラーなどの無機材料からなる補強材を分散させたもの、あるいは、エポキシ系樹脂などの熱硬化性樹脂のみからなっている。
半導体構成体３および絶縁層２１の上面には第１の上層絶縁膜２２がその上面を平坦とされて設けられている。第１の上層絶縁膜２２は、例えば、ガラス布やガラス繊維等からなる基材にエポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂を含浸させたもの、あるいは、エポキシ系樹脂などの熱硬化性樹脂のみからなっている。
半導体構成体３の柱状電極１３の上面中央部に対応する部分における第１の上層絶縁膜２２には開口部２３が設けられている。第１の上層絶縁膜２２の上面には銅などからなる第１の上層下地金属層２４が設けられている。第１の上層下地金属層２４の上面全体には銅からなる第１の上層配線２５が設けられている。第１の上層下地金属層２４を含む第１の上層配線２５の一端部は、第１の上層絶縁膜２２の開口部２３を介して半導体構成体３の柱状電極１３の上面に接続されている。
第１の上層配線２５を含む第１の上層絶縁膜２２の上面には、第１の上層絶縁膜２２と同一の材料からなる第２の上層絶縁膜２６がその上面を平坦とされて設けられている。第１の上層配線２５の接続パッドの少なくとも一部に対応する部分における第２の上層絶縁膜２６には開口部２７が設けられている。
第２の上層絶縁膜２６の上面には銅などからなる第２の上層下地金属層２８が設けられている。第２の上層下地金属層２８の上面全体には銅からなる第２の上層配線２９が設けられている。第２の上層下地金属層２８を含む第２の上層配線２９の少なくとも一部の一端部は、第２の上層絶縁膜２６の開口部２７を介して第１の上層配線２５の接続パッド部に接続されている。
第２の上層配線２９を含む第２の上層絶縁膜２６の上面にはソルダーレジストなどからなる最上層絶縁膜３０が設けられている。第２の上層配線２９の接続パッド部に対応する部分における最上層絶縁膜３０には開口部３１が設けられている。開口部３１内およびその上方には半田ボール３２が第２の上層配線２９の接続パッド部に接続されて設けられている。
ベース板１の下面には銅などからなる第１の下層下地金属層４１が設けられている。第１の下層下地金属層４１の下面全体には銅からなる第１の下層配線４２が設けられている。第１の下層配線４２を含むベース板１の下面には、第１の上層絶縁膜２２と同一の材料からなる下層絶縁膜４３がその下面を平坦とされて設けられている。第１の下層配線４３の接続パッド部に対応する部分における下層絶縁膜４３には開口部４４が設けられている。
下層絶縁膜４３の下面には銅などからなる第２の下層下地金属層４５が設けられている。第２の下層下地金属層４５の下面全体には銅からなる第２の下層配線４６が設けられている。第２の下層下地金属層４５を含む第２の下層配線４６の少なくとも一部の一端部は、第１の下層絶縁膜４３の開口部４４を介して第１の下層配線４２の接続パッド部に接続されている。
第２の下層配線４６を含む下層絶縁膜４３の下面にはソルダーレジストなどからなる最下層絶縁膜４７が設けられている。第２の下層配線４６の接続パッド部に対応する部分における最下層絶縁膜４７には開口部４８が設けられている。
第２の上層下地金属層２８を含む第２の上層配線２９の少なくとも一部と第２の下層下地金属層４５を含む第２の下層配線４６の少なくとも一部とは、第２の上層絶縁膜２６、第１の上層絶縁膜２２、絶縁層２１、グラウンド層２、ベース板１および下層絶縁膜４の所定の箇所に設けられた貫通孔５１の内壁面に設けられた銅などからなる下地金属層５２ａおよび銅層５２ｂからなる上下導通部５２を介して接続されている。上下導通部５２内にはソルダーレジストなどからなる充填材５３が充填されている。
最下層絶縁膜４７下には２つの電子部品が搭載されている。この場合、２つの電子部品は、アナログ系回路部を構成するものであり、別の半導体構成体６１とコンデンサや抵抗などからなるチップ部品７１とからなっている。
このうち、別の半導体構成体６１は、一般的にはベアチップと呼ばれるものであり、シリコン基板６２の上面周辺部に複数の接続パッド６３が設けられ、接続パッド６３の中央部を除くシリコン基板６２の上面に酸化シリコンなどからなる絶縁膜６４が設けられ、絶縁膜６４の上面に銅などからなる下地金属層６５および銅からなる上層接続パッド６６が接続パッド６２に接続されて設けられ、上層接続パッド６６上に半田ボール６７が設けられた構造となっている。
そして、この半導体構成体６１は、その半田ボール６７が最下層絶縁膜４７の開口部４８を介して第２の下層配線４６の接続パッド部下面に接合された状態で、最下層絶縁膜４７下に搭載されている。チップ部品７１は、その両電極（図示せず）が半田７２および最下層絶縁膜４７の開口部４８を介して第２の下層配線４６の接続パッド部下面に接合された状態で、最下層絶縁膜４７下に搭載されている。
最下層絶縁膜４７下には金属からなるシールドカバー７３が別の半導体構成体６１およびチップ部品７１を覆うように設けられている。この場合、シールドカバー７３の上端部外面の所定の複数箇所は、半田７４および最下層絶縁膜４７の開口部４８を介してグラウンド用の第２の下層配線４６ａの接続パッド部下面に接合されている。
このように、この半導体装置では、アナログ系回路部を構成する別の半導体構成体７６１およびチップ部品７１をシールドカバー７３で覆っているので、デジタル系回路部を構成する半導体構成体３からの放射雑音がアナログ系回路部を構成する別の半導体構成体７６１およびチップ部品７１に与える妨害を軽減することができる。なお、シールドカバー７３は樹脂カバーの表面に導電膜が設けられたものであってもよい。
（第２実施形態）
図２はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、シールドカバー７３で少なくとも第１の上層絶縁膜２２、絶縁層２１、ベース板１、下層絶縁膜４３および最下層絶縁膜４７の側面を覆った点である。
この場合、第２の上層絶縁膜２６、第１の上層絶縁膜２２、絶縁層２１、ベース板１、下層絶縁膜４３および最下層絶縁膜４７の側面の所定の複数箇所には平面ほぼ半円形状の溝８１が設けられている。溝８１内には銅などからなる下地金属層８２ａと銅層８２ｂとからなるグラウンド用の側面上下導通部８２が設けられている。そして、シールドカバー７３の上端面の所定の複数箇所は、半田７４を介してグラウンド用の側面上下導通部８２に接合されている。
ここで、グラウンド用の側面上下導通部８２の形成方法の一例について簡単に説明する。まず、図２に示す完成された半導体装置を複数個形成することが可能な面積を有するベース板１を用意する。そして、このベース板１上および下に第２の上層絶縁膜２６および下層絶縁膜４７を形成した後に、第２の上層絶縁膜２６、第１の上層絶縁膜２２、絶縁層２１、ベース板１、下層絶縁膜４３および最下層絶縁膜４７に貫通孔５１を形成するとともに、溝８１形成領域に貫通孔５１と同様の貫通孔を形成する。この場合、貫通孔５１および溝８１形成用貫通孔の形成と同時に、第２の上層絶縁膜２６および下層絶縁膜４３に開口部２７、４４を形成する。
次に、貫通孔５１および溝８１形成用貫通孔内を含む第２の上層絶縁膜２６および下層絶縁膜４３の表面全体に銅などからなる下地金属層を形成し、この下地金属層をメッキ電流路とした銅の電解メッキにより、第２の上層配線２９、第２の下層配線４６および銅層５２ｂ、８２ｂを形成する。次に、第２の上層配線２９、第２の下層配線４６および銅層５２ｂ、８２ｂをマスクとして下地金属層の不要な部分をエッチングして除去する。
次に、最上層絶縁膜３０および最下層絶縁膜４７をソルダーレジストなどによって形成するとともに、貫通孔５１および溝８１形成用貫通孔内にソルダーレジストなどからなる充填材５３を充填する。次に、半田ボール３２を形成する。次に、溝８１形成用貫通孔内に充填された充填材の部分においてダイシングすると、図２に示すものが得られる。
（その他の実施形態）
上記各実施形態では、最上層絶縁膜３０上に半田ボール３２を設け、最下層絶縁膜４７下に別の半導体構成体７１およびチップ部品７２を搭載した場合について説明したが、これとは逆に、最上層絶縁膜３０上に別の半導体構成体７１およびチップ部品７２を搭載し、最下層絶縁膜４７下に半田ボール３２を設けるようにしてもよい。また、別の半導体構成体７１は、半導体構成体３と同じような構造のものであってもよい。
また、上記各実施形態では、グラウンド層２をベース板１の上面に設けているが、これに限らず、ベース板１の下面に設けてもよく、また、ベース板１の上下両面に設けてもよい。グラウンド層２をベース板１の下面に設ける場合には、グラウンド層２を含むベース板１の下面と第１の下層下地金属層４１との間に下層絶縁膜を設ける。
この発明の第１実施形態としての半導体装置の断面図。 この発明の第２実施形態としての半導体装置の断面図。
符号の説明
１ ベース板
２ グラウンド層
３ 半導体構成体
１３ 柱状電極（外部接続用電極）
２１ 絶縁層
２２ 第１の上層絶縁膜
２５ 第１の上層配線
２６ 第２の上層絶縁膜
２９ 第２の上層配線
３０ 最上層絶縁膜
３２ 半田ボール
４２ 第１の下層配線
４３ 下層絶縁膜
４６ 第２の下層配線
４７ 最下層絶縁膜
５２ 貫通孔
５３ 上下導通部
６１ 別の半導体構成体
７１ チップ部品
７３ シールドカバー
８１ 溝
８２ 側面上下導通部

Claims (5)

  1. ベース板と、前記ベース板上に設けられ、デジタル系回路部を構成する半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に設けられた上層絶縁膜と、前記上層絶縁膜上に前記半導体構成体の外部接続用電極に接続されて設けられた上層配線と、前記ベース板下に設けられた下層配線と、前記ベース板、前記絶縁層および前記上層絶縁膜に設けられた貫通孔内に前記上層配線の少なくとも一部と前記下層配線の少なくとも一部とを接続するように設けられた上下導通部と、前記上層配線と前記下層配線とのうちのいずれか一方の配線に接続されて搭載されたアナログ系回路部を構成する電子部品と、前記電子部品を覆うように設けられたシールドカバーとを具備することを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記シールドカバーは、前記電子部品の搭載側に該電子部品を覆うように設けられ、且つ、前記一方の配線のうちのグラウンド用の配線に接続されていることを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記シールドカバーは、前記ベース板、前記絶縁層および前記上層絶縁膜の側面を覆うように設けられ、且つ、当該側面に設けられたグラウンド用の側面上下導通部に接続されていることを特徴とする半導体装置。
  4. 請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とする半導体装置。
  5. 請求項１に記載の発明において、前記上層配線と前記下層配線とのうちの他方の配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
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