TWI413223B - 嵌埋有半導體元件之封裝基板及其製法 - Google Patents

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Description

嵌埋有半導體元件之封裝基板及其製法
本發明係有關於一種封裝基板及其製法，尤指一種嵌埋有半導體元件之封裝基板及其製法。
隨著半導體封裝技術的演進，除了傳統打線式(Wire bonding)半導體封裝技術以外，目前半導體裝置(Semiconductor device)已開發出不同的封裝型態，例如直接在一封裝基板(package substrate)中嵌埋並電性整合一例如具有積體電路之半導體晶片，此種封裝件可縮減整體半導體裝置之體積並提昇電性功能，遂成為一種封裝的主流。
請參閱第1A至第1D圖，係為習知嵌埋有半導體元件之封裝基板之製法示意圖。如第1A圖所示，提供一第一承載板10，且該第一承載板10具有相對之第一表面10a及第二表面10b，並於該第一承載板10形成至少一貫穿該第一表面10a及第二表面10b之開口101，並提供一第二承載板11，並將該第一承載板10之第二表面10b接合於該第二承載板11上；如第1B圖所示，提供一半導體晶片12，其具有相對之作用面12a及非作用面12b，且於該作用面12a上具有複數電極墊121，藉由一黏著層13將該半導體晶片12之非作用面12b固定於該第一承載板10之開口101中的第二承載板11上；如第1C圖所示，於該第一承載板10及該半導體晶片12之作用面12a上以熱壓 貼覆一介電層14，且該介電層14填入該開口101與半導體晶片12之間的間隙中；如第1D圖所示，以雷射先於該介電層14對應該半導體晶片12之電極墊121形成複數盲孔141，再於該盲孔141中及該介電層14上形成導電盲孔16及線路層15，以電性連接該半導體晶片12之電極墊121。
惟前述習知技術中，由於半導體晶片12與開口101的邊緣之間必須預留間隙，在該介電層14進行熱壓時，因為壓力等因素，易使該半導體晶片12於該開口101中偏移e，而此偏移e會造成導電盲孔16連接電極墊121之對位偏差，甚至因偏差過大而無法有效電性連接電極墊121。
而且，以雷射形成盲孔141時，亦可能產生對位誤差，造成導電盲孔16連接該電極墊121之對位偏差，甚至因偏差過大而無法電性連接該電極墊121。此外，雷射加工之成本較高、速度較慢且容易造成該半導體晶片12損壞。
因此，鑒於上述之問題，如何避免習知技術中半導體晶片之電極墊對位盲孔的對位偏差，以及雷射加工精度較低、成本較高、速度較慢且容易造成半導體晶片損壞等問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明之一目的係提供一種提昇電性連接之對位之嵌埋有半導體元件之封裝元件 及其製法。
本發明之另一目的係提供一種嵌埋有半導體元件之封裝元件及其製法，以避免半導體晶片受外力而產生偏移。
本發明之又一目的係提供一種嵌埋有半導體元件之封裝元件及其製法，以避免雷射加工所造成之問題。
為達上述及其它目的，本發明揭露一種嵌埋有半導體元件之封裝基板，係包括：第一介電層；半導體晶片，係設於第一介電層中，且具有相對之作用面及非作用面，該作用面具有複數電極墊；第一線路層，係設於第一介電層上；以及黏著材，係設於第一介電層中，且對應位於半導體晶片之作用面及電極墊上，又部分第一線路層設於該黏著材上方，且該第一線路層具有設於該黏著材中並電性連接該電極墊之第一導電盲孔。
依上述結構，該第一介電層中設有導電通孔，且電性連接第一線路層；該第一線路層復具有複數導電跡線及位於該第一導電盲孔上之電性連接墊。
於一實施態樣中，該黏著材可未外露於該第一介電層表面，以令該第一介電層包覆部分之第一導電盲孔；然，該黏著材亦可外露於該第一介電層表面，以令部分第一線路層設於該黏著材上。
於另一實施態樣中，該封裝基板復包括增層結構，係設於第一線路層及第一介電層上，係包括至少一第二介電層、設於第二介電層上之第二線路層、及設於第二介電層中並電性連接第一及第二線路層之第二導電盲孔，又該增層結構上具有防焊層，且防焊層具有開孔，以外露部份第二線路層，俾供作為電性接觸墊。
本發明復揭露一種嵌埋有半導體元件之封裝基板之製法，係包括：提供一承載板，於該承載板上形成一具有 複數穿孔之輔助層，且於穿孔中形成填充材；提供一半導體晶片，係具有相對之作用面及非作用面，該作用面上具有複數電極墊；於該電極墊上形成凸塊，以對應穿孔且接著填充材，而使半導體晶片結合至輔助層；於該輔助層與半導體晶片之間灌注黏著材，以包覆凸塊及電極墊；於該輔助層上形成第一介電層，以包覆半導體晶片，且該第一介電層具有相對之第一表面及第二表面；移除該承載板，以外露輔助層；移除該填充材與凸塊，以形成盲孔；以及於該盲孔中形成第一導電盲孔，以電性連接電極墊。
依上述製法，該填充材及凸塊係可為金屬或樹脂；該輔助層係可為金屬材質，且於該盲孔中形成第一導電盲孔時，亦於該第一介電層上形成第一線路層，以電性連接第一導電盲孔。
依上述製法，復可包括於第一介電層中形成導電通孔，以電性連接該第一線路層；該第一線路層復可具有電性連接墊及導電跡線。
依上述製法，該第一線路層及導電通孔之製法係包括：於該第一介電層及輔助層上形成貫穿之通孔；於該輔助層、盲孔及通孔上形成導電層；於該導電層上形成阻層，且於該阻層中形成複數開口區以露出導電層，並對應露出盲孔及通孔；於各開口區中形成初始線路層，且於各盲孔中形成第一導電盲孔，而於通孔中形成導電通孔；移除該阻層；以及移除顯露之導電層，以使該初始線路層形成第一線路層。
依上述線路層之製法，可於第一介電層之第二表面上形成金屬層，且該通孔復可貫穿該金屬層，而該導電層復可形成於該金屬層上；又可包括移除該導電層所覆蓋之輔助層與金屬層。
依上述製法，復可包括於該第一線路層及第一介電層上形成增層結構，該增層結構係可包括至少一第二介電層、設於第二介電層上之第二線路層、及設於第二介電層中並電性連接第一及第二線路層之第二導電盲孔，且該增層結構上具有防焊層，而該防焊層具有開孔，以外露部份第二線路層，俾供作為電性接觸墊。
此外，於另一實施態樣中，該輔助層可為介電材質，以與第一介電層結合而形成合成介電層，且於合成介電層上形成第一線路層，以電性連接該第一導電盲孔；然，其他相關製程，可參考該輔助層為金屬材質時之製程。
由上可知，本發明之嵌埋有半導體元件之封裝基板及其製法，主要藉由將半導體晶片固定於輔助層上，再一同結合於第一介電層，相較於習知技術，因半導體晶片已先結合於第一介電層中，故於後續線路製程中，不需進行介電層熱壓，有效避免半導體晶片受外力而產生偏移。
再者，該半導體晶片之電極墊以藉第一導電盲孔電性連接第一線路層，相較於習知技術，俾使本發明之電極墊藉由第一線路層與外接結構對位，有效增加電極墊與外部結構的對位精度，以達到提昇電性連接之對位之目的。
同時，藉由於電極墊上形成凸塊、以及凸塊對應穿孔 之兩個設計，當半導體晶片設於第一介電層中之後，只需移除填充材與凸塊，即可形成盲孔，相較於習知技術，本發明因不需使用雷射即可形成盲孔，可避免雷射加工所造成之問題。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
[第一實施例]
請參閱第2A至2M圖係為本發明之嵌埋有半導體元件之封裝基板之製法之剖面示意圖。
如第2A圖所示，提供一承載板20’，於該承載板20’上形成一具有複數穿孔200之金屬材質之輔助層20，且於該穿孔200中形成填充材21；其中，所述之輔助層20係為銅箔。
如第2B圖所示，提供一具有相對之作用面22a及非作用面22b之半導體晶片22，且該作用面22a上具有複數電極墊220，並於各該電極墊220上形成凸塊23。
如第2C圖所示，各該凸塊23對應各穿孔200且接著穿孔200中之填充材21，以使半導體晶片22結合至輔助層20；該凸塊23與填充材21之接著處(如圖中虛線所示)緊密配合，而無任何間隙，以防止後續製程之材料滲入。
其中，該凸塊23之材質對應填充材21之材質，亦為 金屬或樹脂等導電或不導電之材質；於本實施例中，凸塊23與填充材21為相同材質，故可將凸塊23與填充材21視為同一物，但於其他實施例中，可互為不同材質。
如第2D圖所示，於該輔助層20與半導體晶片22之間灌注黏著材24，以包覆各凸塊23及電極墊220，且使半導體晶片22固定於輔助層20上。
如第2E圖所示，於輔助層20上形成第一介電層25，以包覆半導體晶片22，且該第一介電層25具有相對之第一表面25a及第二表面25b，該第一表面25a用以結合輔助層20，而於該第二表面25b上則形成金屬層26；接著，再移除該承載板20’，以外露該輔助層20。
如第2F圖所示，移除填充材21與凸塊23，以形成盲孔27；於移除製程中，因凸塊23與填充材21之材質相同，故僅需使用相同的製程即可完成移除，進而提升製程效率。
相較於習知技術，本發明藉由於電極墊220上形成凸塊23，且凸塊23對應穿孔200，故只需移除填充材21與凸塊23，即可形成盲孔27，因而不需使用雷射技術，可避免雷射加工所造成例如精度較低、速度較慢且易使半導體晶片22損壞等之問題。
如第2G、2H圖所示，於該金屬層26、第一介電層25及輔助層20上形成貫穿之通孔250；再於該金屬層26、輔助層20、通孔250及盲孔27上形成導電層28。
如第2I、2J圖所示，進行電鍍製程，於該導電層28 上形成阻層31，且於該阻層31中形成複數開口區310以露出第一介電層25上之部份導電層28，並對應露出各該盲孔27及通孔250；接著，再於各開口區310中電鍍金屬以形成初始線路層32，且於各該盲孔27中形成第一導電盲孔321以電性連接電極墊220，而於該通孔250中形成導電通孔320。
如第2K、2L圖所示，移除該阻層31；接著，蝕刻移除顯露之導電層28及其所覆蓋之輔助層20與金屬層26，且一併蝕刻移除該初始線路層32之部份頂表面，使該初始線路層32藉由薄化頂表面而形成第一線路層32’。所述之第一線路層32’電性連接該導電通孔320，且具有電性連接墊323、導電跡線322及第一導電盲孔321。
如第2M圖所示，於第一介電層25及第一線路層32’上形成增層結構34，係包括至少一第二介電層340、設於第二介電層340上之第二線路層342、及設於第二介電層340中並電性連接第二線路層342之第二導電盲孔341，且部份第二導電盲孔341以其底部電性連接第一線路層32’之電性連接墊323；接著，再於增層結構34最外層之第二介電層340及第二線路層上341形成該防焊層33，且該防焊層33形成有開孔330以外露部份第二線路層341，俾供作為電性接觸墊343，以外接其他電子元件。
[第二實施例]
請參閱第3A至3J圖係為本發明之嵌埋有半導體元件之封裝基板之製法之第二實施例之剖面示意圖，於本實施 例中，該輔助層20係為介電材質。
如第3A圖所示，提供一承載板20’，於該承載板20’上形成一具有複數穿孔200之介電材質之輔助層20，且於穿孔200中形成填充材21。
如第3B至3D圖所示，於一半導體晶片22之電極墊220上形成對應穿孔200且接著填充材21之凸塊23，以使半導體晶片22結合至輔助層20上，再於該輔助層20與半導體晶片22之間灌注黏著材24，以使半導體晶片22固定於輔助層20上。
如第3E圖所示，於輔助層20上形成具有相對之第一表面25a及第二表面25b之第一介電層25，並以第一表面25a結合輔助層20；接著，再移除該承載板20’，以外露該輔助層20。
如第3F、3G圖所示，藉由輔助層20與第一介電層25係同為介電材質而結合為一體，以形成合成介電層25’，且該合成介電層25’具有對應第一表面25a之第三表面25c；接著，移除填充材21與凸塊23，以形成盲孔27，且於該合成介電層25’中形成貫穿之通孔250’。
如第3H圖所示，於合成介電層25’上依序形成導電層28及阻層31，且於該阻層31中形成複數開口區310以露出合成介電層25’上之部份導電層28，並對應露出各該盲孔27及通孔250’。
如第3I圖所示，於各開口區310中電鍍金屬以於合成介電層25’上形成第一線路層32’，且於盲孔27中形成 第一導電盲孔321以電性連接電極墊220及第一線路層32’，而於該通孔250’中形成導電通孔320，以電性連接該第一線路層32’。
如第3J圖所示，移除該阻層31及其所覆蓋之導電層28；該第一線路層32’具有電性連接墊323、導電跡線322及第一導電盲孔321；然，後續製程亦可如第2L圖所示，於該第一線路層32’及合成介電層25’上形成增層結構，故不再贅述。
因此，本發明之半導體晶片22先藉由黏著材24以固定於輔助層20上，再與輔助層20一同固定於第一介電層25中，相較於習知技術，因本發明之半導體晶片22已設於第一介電層25中，故於後續線路製程中，本發明不需再熱壓合第一介電層25，以避免半導體晶片22受外力影響而產生偏移。
同時，由於本發明之半導體晶片22設於第一介電層25中之前，已使其電極墊220對準並固定於輔助層20的穿孔200上，並於後續製程中，使該穿孔200形成第一導電盲孔321，可直接電性連接第一線路層32’，於後續製程中，不僅有效避免半導體晶片22因受熱或介電層流動影響而產生偏移，且使電極墊220藉由第一線路層32’之電性連接墊323與增層結構對位，以增加電極墊220對位至外部線路的精度。
再者，可參考第2L圖所示，本發明復提供一種嵌埋有半導體元件之封裝基板，該封裝基板係包括：第一介電 層25、設於第一介電層25中之半導體晶片22、設於第一介電層25上之第一線路層32’、以及設於第一介電層25中之黏著材24。
所述之第一介電層25具有相對之第一表面25a及第二表面25b，且具有位於其中之導電通孔320；所述之半導體晶片22具有相對之作用面22a及非作用面22b，該作用面22a具有複數電極墊220；所述之第一線路層32’電性連接該導電通孔320，且部分第一線路層32’設於該黏著材24上方，該第一線路層32’並具有電性連接墊323、導電跡線322及設於該黏著材24中之第一導電盲孔321，以電性連接電極墊220，而該電性連接墊323則位於該第一導電盲孔321上；所述之黏著材24位於半導體晶片22之作用面22a上，以包覆第一導電盲孔321。
又如第2L圖所示，該黏著材24外露於該第一介電層25表面，以令部分第一線路層32’直接設於該黏著材24上；或如第3J圖所示，該黏著材24未外露於該第一介電層25表面，以令該第一介電層25包覆部分之第一導電盲孔321。
該封裝基板復包括增層結構34，係設於該第一線路層32’及第一介電層25上，係包括至少一第二介電層340、設於第二介電層340上之第二線路層342、及設於第二介電層340中並電性連接第二線路層342之第二導電盲孔341，且部份第二導電盲孔341電性連接第一線路層32’之電性連接墊323，而增層結構34上具有防焊層33，且該防焊層33具有開孔330，以外露部份第二線路層341，俾供作為電性接觸墊343。
綜上所述，本發明之嵌埋有半導體元件之封裝基板及其製法，藉由先將半導體晶片固定於輔助層上，且電極墊對應後續製程之第一導電盲孔，再一同設於第一介電層中，於後續線路製程中，不僅有效避免半導體晶片受外力影響而產生偏移，且使電極墊藉由第一導電盲孔與外接結 構對位，以增加電極墊對位的精度，有效達到提昇電性連接之對位之目的。另外，於製程中，因不需使用雷射製作盲孔，故有效避免雷射加工所造成之問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10‧‧‧第一承載板
10a,25a‧‧‧第一表面
10b,25b‧‧‧第二表面
101‧‧‧開口
11‧‧‧第二承載板
12,22‧‧‧半導體晶片
12a,22a‧‧‧作用面
12b,22b‧‧‧非作用面
121,220‧‧‧電極墊
13‧‧‧黏著層
14‧‧‧介電層
141,27‧‧‧盲孔
15‧‧‧線路層
16‧‧‧導電盲孔
e‧‧‧偏差
20‧‧‧輔助層
20’‧‧‧承載板
200‧‧‧穿孔
21‧‧‧填充材
23‧‧‧凸塊
24‧‧‧黏著材
25‧‧‧第一介電層
25’‧‧‧合成介電層
25c‧‧‧第三表面
250,250’‧‧‧通孔
26‧‧‧金屬層
28‧‧‧導電層
31‧‧‧阻層
310‧‧‧開口區
32‧‧‧初始線路層
32’‧‧‧第一線路層
320‧‧‧導電通孔
321‧‧‧第一導電盲孔
322‧‧‧導電跡線
323‧‧‧電性連接墊
33‧‧‧防焊層
330‧‧‧開孔
34‧‧‧增層結構
340‧‧‧第二介電層
341‧‧‧第二線路層
342‧‧‧第二導電盲孔
343‧‧‧電性接觸墊
第1A至1D圖係為習知封裝基板之製法示意圖；第2A至2M圖係為本發明之嵌埋有半導體元件之封裝基板之製法之第一實施例之剖面示意圖；以及第3A至3J圖係為本發明之嵌埋有半導體元件之封裝基板之製法之第二實施例之剖面示意圖。
22‧‧‧半導體晶片
22a‧‧‧作用面
22b‧‧‧非作用面
220‧‧‧電極墊
24‧‧‧黏著材
25‧‧‧第一介電層
25a‧‧‧第一表面
25b‧‧‧第二表面
32’‧‧‧第一線路層
320‧‧‧導電通孔
321‧‧‧第一導電盲孔
322‧‧‧導電跡線
323‧‧‧電性連接墊

Claims (19)

  1. 一種嵌埋有半導體元件之封裝基板，係包括：第一介電層；半導體晶片，係設於該第一介電層中，且具有相對之作用面及非作用面，該作用面具有複數電極墊；第一線路層，係設於該第一介電層上；以及黏著材，係設於該第一介電層中，且對應位於該半導體晶片之作用面及電極墊上，又部分第一線路層設於該黏著材上方，且該第一線路層具有設於該黏著材中並電性連接該電極墊之第一導電盲孔。
  2. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板，其中，該第一介電層中設有導電通孔，且電性連接該第一線路層。
  3. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板，其中，該第一線路層復具有複數導電跡線及位於該第一導電盲孔上之電性連接墊。
  4. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板，其中，該黏著材未外露於該第一介電層表面，以令該第一介電層包覆部分之第一導電盲孔。
  5. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板，其中，該黏著材外露於該第一介電層表面，以令部分第一線路層設於該黏著材上。
  6. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板，復包括增層結構，係設於該第一線路層及第一介 電層上，係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第二線路層之第二導電盲孔，其中部份該第二導電盲孔電性連接該第一線路層，又該增層結構上具有防焊層，且該防焊層具有開孔，以外露部份該第二線路層，俾供作為電性接觸墊。
  7. 一種嵌埋有半導體元件之封裝基板之製法，係包括：提供一承載板，於該承載板上形成一具有複數穿孔之輔助層，且於該穿孔中形成填充材；提供一半導體晶片，該半導體晶片係具有相對之作用面及非作用面，於該作用面上具有複數電極墊；於各該電極墊上形成凸塊，各該凸塊對應各該穿孔且接著各該穿孔中之填充材，以使該半導體晶片結合至該輔助層；於該輔助層與該半導體晶片之間灌注黏著材，以包覆各該凸塊及各該電極墊；於該輔助層上形成第一介電層，以包覆該半導體晶片，且該第一介電層具有用以結合該輔助層之第一表面及相對該第一表面之第二表面；移除該承載板，以外露該輔助層；移除該填充材與該凸塊，以形成盲孔；以及於該盲孔中形成第一導電盲孔，以電性連接該電極墊。
  8. 如申請專利範圍第7項之嵌埋有半導體元件之封裝基 板之製法，其中，該輔助層係為介電材質並與第一介電層結合，以形成合成介電層，且於該盲孔中形成第一導電盲孔時，亦於該合成介電層上形成第一線路層，以電性連接該第一導電盲孔。
  9. 如申請專利範圍第8項之嵌埋有半導體元件之封裝基板之製法，其中，該第一線路層之製法，係包括：於該合成介電層上形成貫穿之通孔；於該合成介電層、盲孔及通孔上形成導電層；於該導電層上形成阻層，且於該阻層中形成複數開口區以露出該合成介電層上之部份該導電層，並對應露出各該盲孔及該通孔；於各該開口區中形成該第一線路層，且於各該盲孔中形成該第一導電盲孔，而於該通孔中形成導電通孔，以電性連接該第一線路層；以及移除該阻層及其所覆蓋之導電層。
  10. 如申請專利範圍第8項之嵌埋有半導體元件之封裝基板之製法，復包括於該第一線路層及合成介電層上形成增層結構，該增層結構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一及第二線路層之第二導電盲孔，且該增層結構上具有防焊層，而該防焊層具有開孔，以外露部份該第二線路層，俾供作為電性接觸墊。
  11. 如申請專利範圍第7項之嵌埋有半導體元件之封裝基 板之製法，其中，該輔助層係為金屬材質，且於該盲孔中形成第一導電盲孔時，亦於該第一介電層上形成第一線路層，以電性連接該第一導電盲孔。
  12. 如申請專利範圍第11項之嵌埋有半導體元件之封裝基板之製法，復包括於該第一介電層中形成導電通孔，以電性連接該第一線路層。
  13. 如申請專利範圍第12項之嵌埋有半導體元件之封裝基板之製法，其中，該第一線路層及導電通孔之製法係包括：於該第一介電層及該輔助層上形成貫穿之通孔；於該輔助層、盲孔及通孔上形成導電層；於該導電層上形成阻層，且於該阻層中形成複數開口區以露出該第一介電層上之部份該導電層，並對應露出各該盲孔及該通孔；於各該開口區中形成初始線路層，且於各該盲孔中形成該第一導電盲孔，而於該通孔中形成該導電通孔；移除該阻層；以及移除顯露之該導電層，以使該初始線路層形成該第一線路層。
  14. 如申請專利範圍第13項之嵌埋有半導體元件之封裝基板之製法，復包括於該第一介電層之第二表面上形成金屬層，且該通孔復貫穿該金屬層，而該導電層復形成於該金屬層上。
  15. 如申請專利範圍第14項之嵌埋有半導體元件之封裝基板之製法，復包括移除該導電層所覆蓋之輔助層與金屬層。
  16. 如申請專利範圍第11項之嵌埋有半導體元件之封裝基板之製法，復包括於該第一線路層及第一介電層上形成增層結構，該增層結構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一及第二線路層之第二導電盲孔，且該增層結構上具有防焊層，而該防焊層具有開孔，以外露部份該第二線路層，俾供作為電性接觸墊。
  17. 如申請專利範圍第8或11項之嵌埋有半導體元件之封裝基板之製法，其中，該第一線路層復具有電性連接墊及導電跡線。
  18. 如申請專利範圍第7項之嵌埋有半導體元件之封裝基板之製法，其中，該填充材係為金屬或樹脂。
  19. 如申請專利範圍第7項之嵌埋有半導體元件之封裝基板之製法，其中，該凸塊係為金屬或樹脂。
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