JP2004297054A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 簡易な方法で半導体装置のノイズ対策を行う。
【解決手段】 半導体装置は、層間絶縁膜４０５および絶縁膜４０９と、絶縁膜４０９内に埋設された配線４０７、４０８ａおよび４０８ｂと、絶縁膜４０９上に搭載された回路素子４１０ａおよび４１０ｂと、回路素子４１０ａおよび４１０ｂを覆うように形成された封止膜４１５と、封止膜４１５を覆うように形成された導電性の遮蔽膜４１６と、を含む。配線４０８ａおよび４０８ｂは、遮蔽膜４１６に電気的に接続して構成される。
【選択図】 図２

Description

本発明は、回路素子を搭載した半導体装置およびその製造方法に関する。
近年、携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速している。これに伴い、これらのエレクトロニクス機器に使用されるＬＳＩに対しても高機能化、高性能化が要求されている。このため、ＬＳＩの動作クロックも高周波となっている。また、このようなエレクトロニクス機器が市場で受け入れられるためには、小型・軽量化が必須となっており、それを実現するために高集積のＬＳＩが求められている。
このように、高周波のＬＳＩを小型に実装するため、半導体チップ間の距離が短くなり高密度となり、ノイズの影響が大きくなるという問題がある。従来、ノイズ対策として、半導体装置のパッケージを金属の封止材で覆う技術が開示されている（たとえば特許文献１）。
ところで、従来、高周波用ＬＳＩを小型でパッケージ化する技術として、ＣＳＰが知られている（たとえば特許文献２）。同公報には、高周波用ＬＳＩを搭載するシステム・イン・パッケージが開示されている。このパッケージは、ベース基板上に、多層配線構造が形成され、その上に高周波用ＬＳＩをはじめとする回路素子が形成されている。多層配線構造は、コア基板や樹脂付銅箔などが積層された構造となっている。
特開平５−４７９６２号公報 特開２００２−９４２４７号公報 特開２００２−１１０７１７号公報
しかしながら、これら従来のＣＳＰでは、ポータブルエレクトロニクス機器等において現在望まれているような水準の小型化、薄型化、軽量化を実現することは難しかった。
また、上述した特許文献１で開示された、半導体装置のパッケージを金属の封止材で覆う技術では、半導体装置とは別部品として、プリント基板に封止材を実装しているため、封止材形成後のパッケージのサイズが大きくなり小型化が図れないと問題があった。また、封止材を半導体装置と別部品として形成するため、生産性が低いという問題もあった。
本発明は、上記事情に鑑みなされたものであり、その目的は、簡易な方法で半導体装置のノイズ対策を行う技術を提供することにある。
ところで、本出願人は、ＩＳＢ（Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｉｎ Ｂｏａｒｄ；登録商標）とよばれる新規なパッケージを開発した。ＩＳＢとは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。特許文献３には、こうしたシステム・イン・パッケージが記載されている。
図１はＩＳＢの一例を示す概略構成図である。ここではＩＳＢの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このＩＳＢでは、ＬＳＩベアチップ２０１、Ｔｒベアチップ２０２およびチップＣＲ２０３が銅パターン２０５からなる配線により結線された構造となっている。ＬＳＩベアチップ２０１は、引き出し電極や配線と金線ボンディング２０４を介して導通されている。ＬＳＩベアチップ２０１の直下には、導電性ペースト２０６が設けられ、これを介してＩＳＢがプリント配線基板に実装される。ＩＳＢ全体はエポキシ樹脂などからなる樹脂パッケージ２０７により封止された構造となっている。
このパッケージによれば、以下の利点が得られる。
（i）コアレスで実装できるため、トランジスタ、ＩＣ、ＬＳＩの小型・薄型化を実現できる。
（ii）トランジスタからシステムＬＳＩ、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）を実現できる。
（iii）現有の半導体チップを組み合わせできるため、システムＬＳＩを短期間に開発できる。
（iv）半導体ベアチップの下にコア材がないため、良好な放熱性を得ることができる。
（ｖ）回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
（vi）電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
（vii）パッケージサイズはフリーであり、１個あたりの廃材を６４ピンのＳＱＦＰパッケージと比較すると、約１／１０の量となるため、環境負荷を低減できる。
（viii）部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
（ix）ＩＳＢのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
本発明は、以上のようなＩＳＢはもちろん、ＣＳＰやＳｉＰに好適な技術である。
本発明によれば、絶縁層と、絶縁層内に埋設された配線と、絶縁層上に搭載された回路素子と、回路素子を覆うように形成された封止層と、封止層を覆うように形成された導電性の遮蔽膜と、を含み、配線と遮蔽膜とが電気的に接続していることを特徴とする半導体装置が提供される。ここで、遮蔽膜は電磁波を遮蔽する機能を有する。これにより、ノイズの影響を低減することができる。遮蔽膜に電気的に接続された配線は接地することができる。これにより、遮蔽膜をも接地することができ、電磁波を遮蔽することができる。
遮蔽膜は、配線と同じ材料により構成することができる。遮蔽膜は、たとえば銅を主成分として構成することができる。また、配線は、回路素子にも電気的に接続して構成することができる。半導体装置をＩＳＢで構成した場合、回路素子に電気的に接続された配線のいずれかは接地される。本発明の半導体装置において、遮蔽膜が、このように接地される配線と電気的に接続されるように構成することができる。
本発明の半導体装置は、遮蔽膜を覆うように形成され、遮蔽膜を構成する材料よりも腐食耐性の高い材料により構成された保護膜をさらに含むことができる。保護膜は、たとえばニッケルや金等により構成することができる。
このようにすれば、遮蔽膜により半導体装置を遮蔽することができるとともに、遮蔽膜表面を腐食耐性の高い保護膜により保護することができるので、遮蔽膜の機能を長期間維持することができる。
本発明によれば、絶縁層と、絶縁層内に埋設された配線と、絶縁層表面に搭載され、配線に電気的に接続された回路素子と、回路素子を覆うように形成された封止層と、を含む積層体を分割して回路素子を含む半導体装置を製造する方法が提供される。この半導体装置の製造方法は、上記積層体の表面に分割溝を形成して配線の側面を露出させる工程と、積層体の表面側を導電性材料で覆い、配線と電気的に接続した遮蔽膜を形成する工程と、積層体を裏面から分割溝に沿って切断し、当該積層体の回路素子を他の領域から分割する工程と、を含む。
このようにすれば、回路素子を他の領域から分割する工程と組み合わせて遮蔽膜を形成することができるので、簡易な方法で半導体装置のノイズ対策を行うことができる。これにより、半導体装置の生産性を向上することができる。
本発明の半導体装置の製造方法において、配線を接地させる工程をさらに含むことができる。配線は、回路素子にも電気的に接続して構成することができる。
本発明の半導体装置の製造方法において、絶縁層上には複数の回路素子が搭載されてよく、配線の側面を露出させる工程の前において、配線は複数の回路素子に接続して設けられてよく、配線の側面を露出させる工程において、配線を分割し、当該分割された各配線が各回路素子にそれぞれ接続されるように分割溝を形成することができる。
本発明の半導体装置の製造方法において、導電性材料は銅を主成分とすることができる。
本発明の半導体装置の製造方法において、めっき法により遮蔽膜を形成することができる。また、遮蔽膜は、スクリーン印刷法を用いて導電性ペーストを付着させることにより形成することもできる。
本発明の半導体装置の製造方法において、遮蔽膜を、当該遮蔽膜を構成する材料よりも腐食耐性の高い材料により構成された保護膜で覆う工程をさらに含むことができる。
以上説明したように本発明によれば、簡易な方法で半導体装置のノイズ対策を行うことができる。
図２は、本発明の実施の形態における半導体装置の製造方法を示す工程断面図である。
図２（ａ）は、半導体装置の製造途中における積層体を示す。ここで、積層体は、金属箔４０２と、その上に形成された多層配線構造４５５と、その上に形成された第一の回路素子４１０ａおよび第二の回路素子４１０ｂと、回路素子４１０ａおよび回路素子４１０ｂを覆うように形成された封止膜４１５とを含む。多層配線構造４５５は、層間絶縁膜４０５と、層間絶縁膜４０５に設けられたビア４０３と、ビア４０３に電気的に接続された配線４０７および被切断配線４０８と、配線４０７および被切断配線４０８を覆うように形成された絶縁膜４０９とを有する。ここでは、多層配線構造４５５を省略して記載しているが、多層配線構造４５５は、複数のビア、配線、および絶縁膜が積層した構造を有する。
第一の回路素子４１０ａおよび第二の回路素子４１０ｂは、たとえば、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。第一の回路素子４１０ａおよび第二の回路素子４１０ｂは、ワイヤ４１２により配線４０７および被切断配線４０８に適宜電気的に接続される。ここで、被切断配線４０８は、第一の回路素子４１０ａおよび第二の回路素子４１０ｂに共通に接続されている。多層配線構造４５５の詳細な構造およびこの段階までの積層体の製造方法については後述する。
以下、このように構成された積層体を分割して半導体装置を製造する工程を説明する。
まず、積層体を、表面側（図中上側）から層間絶縁膜４０５の途中までダイシングして分割溝４１１を形成する（図２（ｂ））。これにより、被切断配線４０８は第一の回路素子４１０ａに接続した配線４０８ａと第二の回路素子４１０ｂに接続した配線４０８ｂとに分割され、配線４０８ａおよび配線４０８ｂともに分割溝４１１の側面に露出する。
つづいて、半導体装置の表面を覆うように遮蔽膜４１６を形成する（図２（ｃ））。遮蔽膜４１６は、配線４０７および被切断配線４０８を構成する金属と同じ材料により構成することができる。遮蔽膜４１６は、たとえば銅や銀等の比較的低抵抗な金属により構成される。また、遮蔽膜４１６は、半導体装置を構成する他の構成要素、たとえば封止膜４１５、配線４０７、層間絶縁膜４０５、絶縁膜４０９等と線膨張係数の差が少ない材料により構成されるのが好ましい。遮蔽膜４１６は、たとえばめっき法、スパッタリング法、ＣＶＤ法等で形成することができる。めっき法で遮蔽膜４１６を形成する場合、たとえば硫酸銅等の化学銅を用いて無電解めっきを行い半導体装置の表面に銅の薄膜を形成した後、電解めっきする。電解めっきは、たとえば半導体装置の表面側を液温約２５℃の硫酸銅水溶液に浸漬して行うことができる。遮蔽膜４１６は、配線４０８ａおよび配線４０８ｂと電気的に接続するように形成される。遮蔽膜４１６は、半導体装置全体を覆うように形成した後、裏面側をパターニングして不要な遮蔽膜４１６を除去して形成することもでき、また半導体装置の表面側のみをめっき液に浸漬して形成することもできる。また、遮蔽膜４１６は、スクリーン印刷法を用いて導電性ペーストを付着させることにより形成することもできる。
その後、金属箔４０２を除去する。金属箔４０２の除去は、研磨、研削、エッチング、レーザの金属蒸発等により行うことができる。つづいて露出したビア４０３に半田等の導電材を被着して多層配線構造４５５の裏面に半田ボール４２０を形成する（図２（ｄ））。配線４０８ａおよび配線４０８ｂに接続された半田ボール４２０は接地される。これにより、遮蔽膜４１６をも接地することができ、半導体装置のノイズを遮断する機能を担保することができる。
つづいて、分割溝４１１に沿って、半導体装置の裏面側から再びダイシングして半導体装置を分割する（図２（ｅ））。ここで、裏面側からのダイシングは、各半導体装置において、遮蔽膜４１６がそれぞれ配線４０８ａおよび配線４０８ｂと接続した状態を保つように行う。これにより半導体装置が完成する。
本実施の形態において、図２（ｄ）に示した金属箔４０２の除去工程を行うまでは、金属箔４０２が支持基板となる。金属箔４０２は、ビア４０３、配線４０７、および被切断配線４０８形成時や遮蔽膜４１６形成時の電解めっき工程において電極としても利用される。また、封止膜４１５をモールドする際にも、金型への搬送、金型への実装の作業性を良好にすることができる。
以上のように、本発明によれば、半導体装置の製造途中で、簡易な方法で半導体装置表面に遮蔽膜４１６を形成することができ、ノイズ対策を行うことができる。これにより、半導体装置の生産性を向上することもできる。また、本発明によれば、回路素子がモールドされている封止膜４１５表面に直接遮蔽膜４１６が形成されるので、半導体装置を小型・軽量化することができる。
遮蔽膜４１６は、図３に示すように、保護膜４１８で覆われた構成とすることもできる。図２（ｃ）を参照して説明したのと同様に遮蔽膜４１６を形成した後、遮蔽膜４１６上にたとえばめっき法、スパッタリング法、ＣＶＤ法により保護膜４１８を形成する（図３（ａ））。保護膜４１８は、遮蔽膜４１６を構成する金属よりも腐食耐性の高い材料により構成される。このような材料として、たとえばニッケルや金等が例示される。つづいて、金属箔４０２を除去して半田ボール４２０を形成する（図３（ｂ））。その後、半導体装置の裏面側からダイシングして半導体装置を分割する（図３（ｃ））。
このようにすれば、遮蔽膜４１６により半導体装置の第一の回路素子４１０ａおよび第二の回路素子４１０ｂを遮蔽することができるとともに、遮蔽膜４１６表面を腐食耐性の高い保護膜４１８により保護することができるので、遮蔽膜４１６の機能を長期間維持することができる。
図４は、図２に示した多層配線構造４５５部分を詳細に示す半導体装置の断面図である。図２では、多層配線構造４５５を省略して記載したが、多層配線構造４５５は、層間絶縁膜４０５および配線４０７からなる配線層が複数層積層した多層配線構造体より構成されている。
以下、図５および図２（ａ）を参照して、図２（ａ）に示した段階までの積層体の製造方法を説明する。
まず、金属箔４０２表面上の所定の領域に選択的に導電被膜４２２を形成する（図５（ａ））。具体的には、フォトレジスト（不図示）で金属箔４０２を被覆した後、所定の領域のフォトレジストを除去して金属箔４０２表面の一部を露出させる、つづいて、電解めっき法により、金属箔４０２の露出面に導電被膜４２２を形成する。導電被膜４２２の膜厚は、例えば１〜１０μｍ程度とする。この導電被膜４２２は、最終的に半導体装置の裏面電極となるので、半田等のロウ材との接着性の良い金、または銀を用いて形成することが好ましい。 金属箔４０２の主材料は、Ｃｕ、Ａｌ、Ｆｅ−Ｎｉ等の合金等とすることが好ましい。ロウ材の付着性やめっき性が良好だからである。金属箔４０２の厚さは、特に制限はないが、たとえば１０μｍ〜３００μｍ程度とすることができる。
導電被膜４２２の形成に用いたレジストを除去した後、金属箔４０２上に、第一層目の配線パターンを形成する。まず金属箔４０２を化学研磨して表面のクリーニングと表面粗化を行う。次に、金属箔４０２上に熱硬化性樹脂を堆積して導電被膜４２２全面を覆い、加熱硬化させて平坦な表面を有する層間絶縁膜４０５を形成する。層間絶縁膜４０５を構成する樹脂材料としては、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂が例示される。このうち、高周波特性に優れる液晶ポリマー、エポキシ樹脂、ＢＴレジン等のメラミン誘導体が好適に用いられる。これらの樹脂とともに、適宜、フィラーや添加剤を添加してもよい。
つづいて、層間絶縁膜４０５中にたとえば炭酸ガスレーザー、機械加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法等によりビアホール４２４を形成する。その後、エキシマレーザーを照射してエッチング滓を除去し、つづいて、ビアホール４２４を埋め込むように全面に銅めっき層を形成する。この銅めっき層はビアホール４２４の段差で断線しないように、まず無電解銅めっきにより全面に０．５μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の厚みに形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁基材に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。通常は、このような操作をするために、被めっき物を、アルコールや酸で洗浄し、表面に付着した油分を除去しておく。
その後、フォトレジストをマスクとして銅めっき層をエッチングし、銅からなる配線４０７を形成する（図５（ｂ））。このとき、ビア４０３も形成される。配線４０７は、たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去することにより形成することができる。エッチングレジストは、通常のプリント配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に配線導体の形状に光を透過するフォトマスクを重ね、紫外線を露光し、露光しなかった箇所を現像液で除去して形成することができる。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常のプリント配線板に用いる化学エッチング液を用いることができる。
その後、配線４０７を覆うようにしてさらに層間絶縁膜４０５を形成した後、同様の手順を繰り返すことにより、ビアホール４２４、ビア４０３、配線４０７、および被切断配線４０８の積層構造を形成する（図５（ｃ））。
図２（ａ）に戻り、多層配線構造４５５の最上層には、絶縁膜４０９を形成する。絶縁膜４０９を構成する材料としては、たとえばエポキシ樹脂、アクリル樹脂、ウレタン樹脂、ポリイミド樹脂等の樹脂、および、これらの混合物、さらに、これらの樹脂にカーボンブラック、アルミナ、窒化アルミニウム、窒化ホウ素、酸化スズ、酸化鉄、酸化銅、タルク、雲母、カオリナイト、炭酸カルシウム、シリカ、酸化チタン等の無機フィラーを混合したもの等が例示される。
その後、絶縁膜４０９の表面に第一の回路素子４１０ａおよび第二の回路素子４１０ｂを搭載し、第一の回路素子４１０ａおよび第二の回路素子４１０ｂをワイヤ４１２を介して配線４０７および被切断配線４０８と接続する。第一の回路素子４１０ａおよび第二の回路素子４１０ｂは、たとえば半田等のロウ材や接着剤等により絶縁膜４０９上に固着される。
次いで、これらの第一の回路素子４１０ａおよび第二の回路素子４１０ｂを封止膜４１５でモールドする。第一の回路素子４１０ａおよび第二の回路素子４１０ｂのモールドは、金型を用いて同時に行う。ここでは二つの回路素子しか示していないが、より多くの回路素子に対して同時にモールドをすることができる。封止膜４１５の形成は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
また、以上の図２〜図５では、回路素子４１０ａ（および回路素子４１０ｂ）と配線４０７および配線４０８ａ（および配線４０８ｂ）とをワイヤボンディング方式で接続する形態を示したが、図６に示すように回路素子４１０ａをフェイスダウンに配置したフリップ実装とすることもできる。
図７は、多層配線構造４５５上に形成された複数の半導体装置４６５がマトリクス状に形成された状態を示す図である。本実施の形態において、複数のモジュール上には封止膜４１５および遮蔽膜４１６が形成されているが、ここでは記載を省略している。複数のモジュール４６５は、ダイシングライン４９０に沿って分割される。本実施の形態において、金属箔を除去した後にダイシングするため、切断面の荒れやブレードの消耗を抑制することができる。また、多層配線構造４５５の表面に位置合わせマーク４７０を設けることにより、ダイシングラインの位置を迅速かつ正確に把握することができる。本実施の形態において、位置合わせマーク４７０は、多層配線構造４５５の表面から裏面にかけてホール状に形成されることが好ましい。これにより、裏面からダイシングを行う際にもダイシングラインの位置を正確に把握することができる。
なお、ＢＧＡ等の従来のＣＳＰにおいては、基板上に形成されたモジュールを金型で打ち抜く方法が採用されている。そのため、本実施の形態で説明したようにダイシング工程との組合せで遮蔽膜４１６を形成するような製造プロセスを従来のＣＳＰに適用するのは困難である。このように、本実施の形態で説明したようなＩＳＢを用いることにより、ダイシングで半導体装置を分割するとともに遮蔽膜４１６をも形成することができ、製造プロセス上、大きなメリットがある。
図８は、半導体装置の他の例を示す図である。
図２および図３においては、一つの半導体装置に一つの回路素子が含まれる構成を示したが、半導体装置は、一つの装置内に複数の回路素子が含まれるモジュールとすることもできる。
図８に示した半導体装置は、複数の受動素子４１０ｃや複数の半導体素子４１０ｄ、４１０ｅ、４１０ｆを含む。ここで、半導体装置は、一つの半導体素子４１０ｅと他の半導体素子４１０ｆとが積層した構成を含む。このような半導体素子４１０ｅと半導体素子４１０ｆとの組み合わせは、たとえばＳＲＡＭとＦｌａｓｈメモリ、ＳＲＡＭとＰＲＡＭとすることができる。この場合、半導体素子４１０ｅと半導体素子４１０ｆとはビア５００により電気的に接続される。
次に、この半導体装置を製造する工程を説明する。
図８（ａ）は、半導体装置の製造途中における積層体を示す。積層体は、金属箔４０２上に形成された多層配線構造と、その上に形成された複数の受動素子４１０ｃや複数の半導体素子４１０ｄ、４１０ｅ、４１０ｆとを含む。このように構成された積層体に、図中上側から多層配線構造の途中までダイシングして分割溝４１１を形成する（図８（ｂ））。その後、図２を参照して上述したのと同様にして、半導体装置を覆うようにして遮蔽膜を形成する。つづいて、金属箔４０２を除去する。その後、金属箔４０２を除去した面に半田ボール４２０を形成する。次いで、分割溝４１１に沿って、図８（ｂ）で示したのとは反対側の面から再びダイシングして半導体装置を分割する。これにより、図８（ｃ）に示す構成の半導体装置が得られる。
本例においても、遮蔽膜４１６は、配線４０８ｃを介してハンダボール４２０と電気的に接続される。これにより、ハンダボール４２０を接地することにより、遮蔽膜４１６も接地することができ、半導体装置のノイズを遮断することができる。
ＩＳＢの一例を示す概略構成図である。 本発明の実施の形態における半導体装置の製造方法を示す工程断面図である。 図２に示した半導体装置の変形例の製造方法を示す工程断面図である。 図２に示した多層配線構造部分を詳細に示す半導体装置の断面図である。 図２に示した半導体装置の製造途中の積層体の製造方法を示す図である。 回路素子をフェイスダウンに配置したフリップ実装とした半導体装置の断面図である。 多層配線構造上に複数の半導体装置がマトリクス状に形成された状態を示す図である。 半導体装置の他の例を示す図である。
符号の説明
２０１ ＬＳＩベアチップ、 ２０２ Ｔｒベアチップ、 ２０３ チップＣＲ、 ２０４ 金線ボンディング、 ２０５ 銅パターン、 ２０６ 導電性ペースト、 ２０７ 樹脂パッケージ、 ４０２ 金属箔、 ４０３ ビア、 ４０５ 層間絶縁膜、 ４０７ 配線、 ４０８ 被切断配線、 ４０８ａ 配線、 ４０８ｂ 配線、 ４０９ 絶縁膜、 ４１０ａ 第一の回路素子、 ４１０ｂ 第二の回路素子、 ４１１ 分割溝、 ４１２ ワイヤ、 ４１５ 封止膜、 ４１６ 遮蔽膜、 ４１８ 保護膜、 ４２０ 半田ボール、 ４２２ 導電被膜、 ４２４ ビアホール、 ４５５ 多層配線構造、 ４６５ 半導体装置、 ４７０ マーク、 ４９０ ダイシングライン。

Claims (6)

  1. 絶縁層と、
    前記絶縁層内に埋設された配線と、
    前記絶縁層上に搭載された回路素子と、
    前記回路素子を覆うように形成された封止層と、
    前記封止層を覆うように形成された導電性の遮蔽膜と、
    を含み、
    前記配線と前記遮蔽膜とが電気的に接続していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記遮蔽膜を覆うように形成され、前記遮蔽膜を構成する材料よりも腐食耐性の高い材料により構成された保護膜をさらに含むことを特徴とする半導体装置。
  3. 絶縁層と、前記絶縁層内に埋設された配線と、前記絶縁層表面に搭載された回路素子と、前記回路素子を覆うように形成された封止層と、を含む積層体を分割して前記回路素子を含む半導体装置を製造する方法であって、
    前記積層体の表面に分割溝を形成して前記配線の側面を露出させる工程と、
    前記積層体の表面側を導電性材料で覆い、前記配線と電気的に接続した遮蔽膜を形成する工程と、
    前記積層体を裏面から前記分割溝に沿って切断し、当該積層体の前記回路素子を他の領域から分割する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記配線を接地させる工程をさらに含むことを特徴とする半導体装置の製造方法。
  5. 請求項３または４に記載の半導体装置の製造方法において、
    前記絶縁層上には複数の回路素子が搭載され、前記配線の側面を露出させる工程の前において、前記配線は前記複数の回路素子に接続して設けられ、
    前記配線の側面を露出させる工程において、前記配線を分割し、当該分割された各配線が各前記回路素子にそれぞれ接続されるように前記分割溝を形成することを特徴とする半導体装置の製造方法。
  6. 請求項３乃至５いずれかに記載の半導体装置の製造方法において、
    前記遮蔽膜を、当該遮蔽膜を構成する材料よりも腐食耐性の高い材料により構成された保護膜で覆う工程をさらに含むことを特徴とする半導体装置の製造方法。
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