TWI512926B - 電路板層疊封裝結構及其製作方法 - Google Patents

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TWI512926B
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Taekoo Lee
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Zhen Ding Technology Co Ltd
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Description

電路板層疊封裝結構及其製作方法
本發明涉及一種半導體封裝技術，特別涉及一種電路板層疊封裝(package-on-package,POP)結構及其製作方法。
隨著半導體器件尺寸的不斷減小，具有半導體器件的電路板層疊封裝結構也逐漸地備受關注。電路板層疊封裝結構一般通過層疊製作方法製成。於傳統的層疊製作方法中，為了實現高密度集成及小面積安裝，通常通過焊球將上下兩個封裝器件電連接。然而，焊球容易產生裂紋，因此，降低了電路板層疊封裝結構的成品率及可靠性。
本發明提供一種可靠性較高的電路板層疊封裝結構及其製作方法。
一種電路板層疊封裝結構的製作方法，包括步驟：提供一個封裝體，所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板，所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片，所述第一電路載板具有暴露出的多個第一焊盤，所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱，所述基板本體具有相對的第一表 面及第二表面，所述第一表面與第一電路載板的多個第一焊盤一側表面黏結為一體，多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱均貫穿所述第一表面及第二表面，每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接，每根第一導電柱靠近該第二表面的端面上均印刷有錫膏；於所述連接基板的第二表面一側設置一個第二封裝器件，從而構成一個堆疊結構，所述第二封裝器件包括第二電路載板及構裝於所述第二電路載板上的第二半導體晶片，所述第二電路載板具有暴露出的多個第二焊盤，所述多個第二焊盤也與多根第一導電柱一一對應，且每個第二焊盤均靠近與其對應的第一導電柱上的錫膏；以及固化每根第一導電柱上的錫膏，使得每個第二焊盤通過固化的錫膏焊接於與其對應的一個第一導電柱的一端，從而使得第二封裝器件焊接於所述連接基板遠離該第一電路載板一側，形成一個電路板層疊封裝結構。
一種電路板層疊封裝結構的製作方法，包括步驟：提供一個封裝體，所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板，所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片和第三半導體晶片，所述第一電路載板具有暴露出的多個第一焊盤及多個第三焊盤，所述多個第一焊盤及多個第三焊盤暴露於所述第一電路載板的同一側，所述多個第一焊盤與所述第三半導體晶片電性相連，所述多個第三焊盤與所述第三半導體晶片電性相連，所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱和多根第二導電柱，所述基板本體具有相對的第一表面及第二表面，所述第一表面與第一電路載板的多個第一焊盤一側表面黏結為一體，所述多 根第二導電柱圍繞多根第一導電柱，且所述多根第一導電柱及多根第二導電柱中的每根導電柱均貫穿所述第一表面及第二表面，多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接，每根第一導電柱靠近該第二表面的端面上均印刷有錫膏，多根第二導電柱與多個第三焊盤一一對應，且每根第二導電柱靠近該第一表面的一端均和相應的第三焊盤相接觸且電連接，每根第二導電柱靠近該第二表面的端面上均印刷有錫膏；於所述連接基板的第二表面一側設置一個第二封裝器件，從而構成一個堆疊結構，所述第二封裝器件包括第二電路載板及構裝於所述第二電路載板上的第二半導體晶片，所述第二電路載板具有暴露出的多個第二焊盤及多個第四焊盤，多個第二焊盤及多個第四焊盤暴露於所述第二電路載板的同一側，所述多個第二焊盤與多根第一導電柱一一對應，且每個第二焊盤均靠近與其對應的第一導電柱上的錫膏，所述多個第四焊盤與多根第二導電柱一一對應，且每個第四焊盤均靠近與其對應的第二導電柱上的錫膏；以及固化所述多根第一導電柱及多根第二導電柱中的每根導電柱上的錫膏，使得每個第二焊盤通過固化的錫膏焊接於與其對應的一個第一導電柱的一端，每個第四焊盤通過固化的錫膏焊接於與其對應的第二導電柱的一端，從而使得第二封裝器件焊接於所述連接基板遠離該第一電路載板一側，形成一個電路板層疊封裝結構。
一種電路板層疊封裝結構包括封裝體及第二封裝器件。所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板。所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片。所述第一電路載板具有暴露出的多個第 一焊盤。所述多個第一焊盤與所述第一半導體晶片電性相連。所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱。所述基板本體具有相對的第一表面及第二表面。所述第一表面與第一電路載板的多個第一焊盤一側表面黏結為一體。多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱均貫穿所述第一表面及第二表面。每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接。每根第一導電柱靠近該第二表面的端面上均印刷有錫膏。所述第二封裝器件包括第二電路載板及構裝於第二電路載板上的第二半導體晶片。所述第二電路載板具有多個第二焊盤。所述多個第二焊盤也與所述多根第一導電柱一一對應，且每個第二焊盤均通過相應的第一導電柱上的錫膏焊接於與其對應的一個第一導電柱靠近所述第二表面的一端，從而使得第二封裝器件焊接於連接基板的第二表面一側。
一種電路板層疊封裝結構包括封裝體及第二封裝器件。所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板。所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片和第三半導體晶片。所述第一電路載板具有暴露出的多個第一焊盤及多個第三焊盤。所述多個第一焊盤及多個第三焊盤暴露於所述第一電路載板的同一側，且多個第三焊盤圍繞多個第一焊盤。所述多個第一焊盤與所述第一半導體晶片電性相連。所述多個第三焊盤與所述第三半導體晶片電性相連。所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱和多根第二導電柱。所述基板本體具有相對的第一表面及第二表面。所述第一表面與第一電路載板的多個第一焊盤一側表面黏結為一體。所述多根第二導電柱圍繞多根第一導電柱，且所 述多根第一導電柱及多根第二導電柱中的每根導電柱均貫穿所述第一表面及第二表面。多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接。每根第一導電柱靠近該第二表面的端面上均印刷有錫膏。多根第二導電柱與多個第三焊盤一一對應，且每根第二導電柱靠近該第一表面的一端均和相應的第三焊盤相接觸且電連接。每根第二導電柱靠近該第二表面的端面上均印刷有錫膏。所述第二封裝器件包括第二電路載板及構裝於所述第二電路載板上的第二半導體晶片。所述第二電路載板具有暴露出的多個第二焊盤及多個第四焊盤。多個第二焊盤及多個第四焊盤暴露於所述第二電路載板的同一側。所述多個第二焊盤與多根第一導電柱一一對應，且每個第二焊盤均通過相應的第一導電柱上的錫膏焊接於與其對應的一根第一導電柱靠近所述第二表面的一端。所述多個第四焊盤與多根第二導電柱一一對應，且每個第四焊盤均通過相應的第二導電柱上的錫膏焊接於與其對應的一根第二導電柱靠近所述第二表面的一端，從而使得第二封裝器件焊接於連接基板的第二表面一側。
採用上述方法形成的電路板層疊封裝結構中，第一封裝器件與所述第二封裝器件通過所述連接基板連接為一體。所述連接基板壓合於所述第一封裝器件。所述連接基板與第二封裝器件之間通過設於連接基板內的第一導電柱及第二導電柱上的錫膏相連，並未通過焊球相連，從而，提高了電路板層疊封裝結構的成品率及可靠性。
10‧‧‧封裝體
11‧‧‧第一封裝器件
13‧‧‧連接基板
14‧‧‧第一電路載板
15‧‧‧第一半導體晶片
16‧‧‧第三半導體晶片
17‧‧‧第一封裝膠體
131‧‧‧基板本體
133‧‧‧第一導電柱
135‧‧‧第二導電柱
141‧‧‧第一基底
143‧‧‧第一導電圖形
145‧‧‧第二導電圖形
147‧‧‧第一防焊層
149‧‧‧第二防焊層
141a、311a‧‧‧上側表面
141b、311b‧‧‧下側表面
142‧‧‧第一導電孔
144‧‧‧第二導電孔
1431‧‧‧第一焊盤
1432‧‧‧第三焊盤
1433‧‧‧導電線路
1451‧‧‧第一電性接觸墊
1453‧‧‧第二電性接觸墊
130‧‧‧光致抗蝕劑層
13a‧‧‧環氧模塑膠層
131a‧‧‧第一表面
131b、131c‧‧‧第二表面
1311‧‧‧收容通孔
137‧‧‧錫膏
151‧‧‧第三電性接觸墊
153‧‧‧第一導線
18‧‧‧第一絕緣膠
19‧‧‧第二絕緣膠
161‧‧‧第四電性接觸墊
163‧‧‧第二導線
12‧‧‧間隔片
30‧‧‧第二封裝器件
31‧‧‧第二電路載板
33‧‧‧第二半導體晶片
35‧‧‧第二封裝膠體
311‧‧‧第二基底
312‧‧‧第三導電圖形
313‧‧‧第四導電圖形
314‧‧‧第三防焊層
315‧‧‧第四防焊層
3111‧‧‧第一絕緣層
3112‧‧‧第一導電圖形層
3113‧‧‧第二絕緣層
3114‧‧‧第二導電圖形層
3115‧‧‧第三絕緣層
317‧‧‧第三導電孔
318‧‧‧第四導電孔
3121‧‧‧第二焊盤
3122‧‧‧第四焊盤
3123‧‧‧第五焊盤
331‧‧‧焊球
319‧‧‧第七導電孔
3131‧‧‧第六焊盤
37‧‧‧焊球
38‧‧‧第三絕緣膠
40‧‧‧堆疊結構
100‧‧‧電路板層疊封裝結構
圖1為本技術方案實施例提供的第一電路基板的剖面示意圖。
圖2為於圖1所示的第一電路基板上形成一層光致抗蝕劑層後的剖面示意圖。
圖3為對圖2中的光致抗蝕劑層進行選擇性曝光及顯影工序，形成圖案化的光致抗蝕劑層後的剖面示意圖。
圖4為通過電鍍工藝於圖3中從所述圖案化的光致抗蝕劑層暴露出的每個第一焊盤上形成一個第一導電柱，每個第二焊盤上形成一個第二導電柱後的剖面示意圖。
圖5為去除圖4中的圖案化的光致抗蝕劑層後的剖面示意圖。
圖6為於圖5所示的第一電路載板上形成一個環氧模塑膠層後的示意圖。
圖7為將圖6所示的環氧模塑膠層研磨後形成一個基板本體後的示意圖。
圖8為於從圖7所示的基板本體暴露出的多根第一導電柱及多根第二導電柱的端面形成錫膏後的剖面示意圖。
圖9為於圖8所示的第一電路載板遠離所述基板本體的表面構裝第一半導體晶片及第三半導體晶片，並設置第一封裝膠體後所形成的具有第一封裝器件的封裝體的剖面示意圖。
圖10為於圖9所示的封裝體遠離所述第一電路載板一側設置一個第二封裝器件後所形成的堆疊結構的剖面示意圖。
圖11為對圖10所示的堆疊結構進行回焊處理後所獲得的電路板層疊封裝結構的剖面示意圖。
下面將結合附圖及實施例，對本技術方案提供的電路板層疊封裝結構及其製作方法作進一步的詳細說明。
本技術方案實施方式提供的電路板層疊封裝結構的製作方法包括以下步驟：
第一步：請一併參閱圖1至圖9，提供一個封裝體10。所述封裝體10包括第一封裝器件11及設置於該第一封裝器件11一側的連接基板13。
所述第一封裝器件11包括一個第一電路載板14、構裝於該第一電路載板14上的第一半導體晶片15和第三半導體晶片16及設於第一電路載板14且覆蓋所述第一半導體晶片15及第三半導體晶片16的第一封裝膠體17。
所述連接基板13包括一個基板本體131及設於該基板本體131中的多根第一導電柱133和多根第二導電柱135。多根第一導電柱133和多根第二導電柱135中每根導電柱的長度均相等。
本實施例中，該封裝體10可以通過以下步驟形成：首先，提供如圖1所述的第一電路載板14。第一電路載板14可以為形成有導電線路的單面電路板、雙面電路板或者多層電路板其包括第一基底141、第一導電圖形143、第二導電圖形145、第一防焊層147及第二防焊層149。本實施例中，第一電路載板14為雙面板。具體地，第一基底141具有相對的上側表面141a及下側表面141b。第一導電圖形143及第二導電圖形145分別設置於上側表面141a及下側表面141b，且第一導電圖形143與第二導電圖形145 通過第一基底141中的多個第一導電孔142及多個第二導電孔144電性相連。
第一導電圖形143包括多個第一焊盤1431、多個第三焊盤1432及多條導電線路1433。每個第一焊盤1431均位於所述多個第三焊盤1432之間。即，多個第三焊盤1432圍繞多個第一焊盤1431設置。多個第一焊盤1431與多根第一導電柱133一一對應，多個第三焊盤1432與多根第二導電柱135一一對應。
第二導電圖形145包括多個第一電性接觸墊1451、多個第二電性接觸墊1453及多條導電線路(圖未示)。每個第一電性接觸墊1451均位於多個第二電性接觸墊1453之間。即，多個第二電性接觸墊1453圍繞多個第一電性接觸墊1451設置。多個第一電性接觸墊1451用於與第一半導體晶片15電性相連。也就是說，第一半導體晶片15通過打線結合技術(Wire bonding)、表面貼裝技術(Surface Mounted Technology)或者覆晶封裝技術(Flip Chip Technology)構裝於第一電路載板14上，並與多個第一電性接觸墊1451電性相連，從而與第一電路載板14電性相連。多個第一電性接觸墊1451與多個第一焊盤1431一一對應，且每個第一電性接觸墊1451通過一個第一導電孔142與與其相對應的第一焊盤1431電導通。多個第二電性接觸墊1453用於與第三半導體晶片16電性相連。也就是說，第三半導體晶片16通過打線結合技術、表面貼裝技術或者覆晶封裝技術構裝於第一電路載板14上，並與多個第二電性接觸墊1453電性相連，從而與第一電路載板14電性相連。多個第二電性接觸墊1453與多個第三焊盤1432一一對應，且每個第二電性接觸墊1453通過一個第二導電孔144與與其相對應的第 三焊盤1432電導通。本實施例中，第一半導體晶片15通過打線結合技術與第一電路載板14電性相連，第三半導體晶片16通過打線結合技術與第一電路載板14電性相連。
所述第一防焊層147覆蓋於至少部分第一導電圖形143以及從第一導電圖形143暴露出的上側表面141a。所述第一防焊層147用於覆蓋保護第一導電圖形143中的多條導電線路1433。多個第一焊盤1431及多個第三焊盤1432中每一個焊盤均從所述第一防焊層147中至少暴露出部分。所述第二防焊層149覆蓋至少部分第二導電圖形145以及從第二導電圖形145暴露出的下側表面141b。所述第二防焊層149用於覆蓋保護第二導電圖形145中的多條導電線路。多個第一電性接觸墊1451及多個第二電性接觸墊1453中的每一個電性接觸墊均從所述第二防焊層149至少暴露出部分。
本實施例中，所述第一電路載板14可以通過以下方法制得：首先，提供一個雙面覆銅基板，所述雙面覆銅基板包括所述第一基底141及分別貼合於所述第一基底兩側的上側銅箔及下側銅箔，所述第一基底141具有所述上側表面141a及所述下側表面141b，所述上側銅箔貼於所述下側表面141b上，所述下側銅箔貼於所述上側表面141a；其次，通過鑽孔技術及電鍍填孔技術於雙面覆銅基板中形成所述多個第一導電孔142及所述多個第二導電孔144，每個第一導電孔142及第二導電孔144均貫穿所述第一基底141、上側銅箔及下側銅箔；再次，將下側銅箔經由選擇性蝕刻製成所述第一導電圖形143，將上側銅箔經由選擇性蝕刻製成所述第二導電圖形145，且每個第一電性接觸墊1451通過一個第一導電孔142與一個第一焊盤1431電導通，每個第二電性接觸墊1453通過一個 第二導電孔144與一個第三焊盤1432電導通；然後，通過印刷、貼合或者噴塗的方式於至少部分所述第一導電圖形143及從所述第一導電圖形143暴露出的上側表面141a上形成第一防焊層147，且多個第一焊盤1431及多個第三焊盤1432中的每一個焊盤均從所述第一防焊層147至少部分露出，通過印刷、貼合或者噴塗的方式於至少部分所述第二導電圖形145及從所述第二導電圖形145暴露出的所述第一基底141的下側表面141b上形成第二防焊層149，且多個第一電性接觸墊1451及多個第二電性接觸墊1453中的每一個焊盤均從所述第二防焊層149至少部分露出，從而形成所述第一電路載板14。
其次，請一併參閱圖2至圖5，於每個第一焊盤1431上形成一根垂直於相應的第一焊盤1431的第一導電柱133，於每個第三焊盤1432上形成一根垂直於相應的第三焊盤1432的第二導電柱135，從而獲得所述多根第一導電柱133及多根第二導電柱135。每根第一導電柱133均與相應的第一焊盤1431相接觸且電連接。每根第二導電柱135均與相應的第三焊盤1432相接觸且電連接。
本實施例中，所述第一導電柱133及第二導電柱135可以通過以下步驟形成：
第一，如圖2所示，於所述第一電路載板14的多個第一焊盤1431一側(即上側表面141a一側)表面上形成一個光致抗蝕劑層130。所述光致抗蝕劑層130覆蓋所述多個第一焊盤1431、多個第三焊盤1432及從所述多個第一焊盤1431和多個第三焊盤1432露出的第一電路載板14的表面，且所述光致抗蝕劑層130與該多個第一焊盤1431和多個第三焊盤1432對應處的厚度等於該第一導電柱 133的長度。
第二，如圖3所示，對所述光致抗蝕劑層130進行選擇性曝光及顯影工序，形成圖案化的光致抗蝕劑層130，從而暴露出該多個第一焊盤1431及多個第三焊盤1432。
第三，如圖4所示，通過電鍍工藝於每個第一焊盤1431上形成所述第一導電柱133，通過電鍍工藝於每個第三焊盤1432上形成所述第二導電柱135。
第四，如圖5所示，去除圖案化的光致抗蝕劑層130。如此，即獲得多根第一導電柱133及多根第二導電柱135。
本領域技術人員可以理解，多根第一導電柱133及多根第二導電柱135中的每根導電柱也可以通過導電膠黏結於相應的焊盤上。
然後，如圖6所示，於所述第一電路載板14的多個第一焊盤1431一側(即上側表面141a一側)壓合一個環氧模塑膠層13a。所述環氧模塑膠層13a覆蓋所述多根第一導電柱133、多根第二導電柱135及從所述多根第一導電柱133及第二導電柱135暴露出的所述第一電路載板14表面。具體地，所述環氧模塑膠層13a具有相對的第一表面131a及第二表面131b。壓合後，所述第一表面131a與所述第一電路載板14的多個第一焊盤1431一側表面黏結為一體。本實施例中，所述環氧模塑膠層13a還開設有一個收容通孔1311。所述收容通孔1311貫穿所述環氧模塑膠層13a的第一表面131a及第二表面131b。所述多根第一導電柱133圍繞所述收容通孔1311。所述多根第二導電柱135圍繞所述多根第一導電柱133。
接著，如圖7所示，採用研磨工藝自所述環氧模塑膠層13a的第二 表面131b(即所述環氧模塑膠層13a遠離所述第一電路載板14的表面)向靠近所述第一電路載板的方向研磨所述環氧模塑膠層13a，使得所述多根第一導電柱133及多根第二導電柱135中每根導電柱遠離所述第一電路載板14的端面均從研磨後的所述環氧模塑膠層13a暴露出，且與所述研磨後的環氧模塑膠層13a遠離所述第一電路載板14的表面平齊。所述研磨後的環氧模塑膠層13a為所述基板本體131。所述環氧模塑膠層13a的第一表面131a即為所述基板本體131的第一表面。所述研磨後的環氧模塑膠層13a遠離所述第一電路載板14的表面即為所述基板本體131的第二表面131c。所述收容通孔1311即為所述基板本體131的收容通孔。所述基板本體131、多根第一導電柱133及多根第二導電柱135共同構成所述連接基板13。
再者，如圖8所示，通過印刷方法於多根第一導電柱133及多根第二導電柱135中每根導電柱遠離所述第一電路載板14的端面印刷錫膏137。
最後，如圖9所示，通過打線結合技術、表面貼裝技術或者覆晶封裝技術將所述第一半導體晶片15及第三半導體晶片16構裝於所述第一電路載板14遠離所述連接基板13一側，且使得所述第一半導體晶片15位於所述第一電路載板14及第三半導體晶片16之間。第一半導體晶片15可以包括記憶體晶片、邏輯晶片或者數位晶片。本實施例中，第一半導體晶片15為通過打線技術構裝於第一電路載板14上的邏輯晶片。所述第一半導體晶片15通過第一絕緣膠18黏結於所述第一電路載板14的第二防焊層149遠離所述第一基底141的表面。第一半導體晶片15具有與多個第一電性接觸墊 1451一一對應的多個第三電性接觸墊151。每個第三電性接觸墊151通過一條第一導線153(例如金線)與一個對應的第一電性接觸墊1451電性相連。第三半導體晶片16可以為記憶體晶片、邏輯晶片或者數位晶片等晶片。本實施方例中，第三半導體晶片16為通過打線技術構裝於第一電路載板14上的記憶體晶片。所述第三半導體晶片16通過第二絕緣膠19黏結於所述第一半導體晶片15的遠離所述第一電路載板14的表面。第三半導體晶片16具有與多個第二電性接觸墊1453一一對應的多個第四電性接觸墊161，每個第四電性接觸墊161通過一條第二導線163(例如金線)與一個對應的第二電性接觸墊1453電性相連。優選地，為了防止第一半導體晶片15與第三半導體晶片16之間產生信號干擾，所述第一半導體晶片15與第三半導體晶片16之間還設有一個間隔片12，即，於第二絕緣膠19內設置一個間隔片12。本領域技術人員可以理解，間隔片12並不是本技術方案的必要技術特徵，即使省略不要間隔片12，也可以實現將第三半導體晶片16設於所述第一半導體晶片15上的目的。接著，通過模制(molding)技術於所述第一電路載板14遠離所述連接基板13一側設置所述第一封裝膠體17，以獲得所述封裝體10。所述第一電路載板14、第一半導體晶片15、第三半導體晶片16及第一封裝膠體17共同構成所述第一封裝器件11。所述第一封裝膠體17覆蓋所述第一半導體晶片15、第三半導體晶片16及從所述第一半導體晶片15和第三半導體晶片16露出的第一電路載板14的表面，以保護所述第一半導體晶片15及第三半導體晶片16免受損害。所述第一封裝膠體17的材料為環氧模塑膠(epoxy molding compound)。本實施例中，所述第一封裝膠體17的橫截面積與所述第一電路載板14的橫截面積相同。
第二步，如圖10所示，於所述封裝體10的第二表面131c一側設置一個第二封裝器件30，從而構成一個堆疊結構40。
所述第二封裝器件30包括第二電路載板31、安裝於所述第二電路載板31上的第二半導體晶片33及設於第二電路載板31且覆蓋所述第二半導體晶片33的第二封裝膠體35。
第二電路載板31可以為形成有導電圖形的單面電路板、雙面電路板或者多層電路板，其包括第二基底311、第三導電圖形312、第四導電圖形313、第三防焊層314及第四防焊層315。第二基底311具有相對的上側表面311a及下側表面311b。本實施例中，第二電路載板31為四層電路板，所述第二基底311內具有兩層導電圖形層。
第二基底311包括第一絕緣層3111、第一導電圖形層3112、第二絕緣層3113、第二導電圖形層3114及第三絕緣層3115。所述第一導電圖形層3112和第二導電圖形層3114位於第二絕緣層3113的相對兩個表面，且通過設置於第二絕緣層3113內的第三導電孔317電性相連。所述第一絕緣層3111覆蓋第一導電圖形層3112。所述第一絕緣層3111遠離所述第二絕緣層3113的表面即為所述第二基底311的上側表面311a。所述第三絕緣層3115覆蓋第二導電圖形層3114。所述第三絕緣層3115遠離所述第二導電圖形層3114的表面即為所述第二基底311的下側表面311b。
所述第三導電圖形312設置於所述第一絕緣層3111遠離所述第二絕緣層3113的表面(即所述第二基底311的上側表面311a)，且通過設置於所述第一絕緣層3111內的第四導電孔318與第一導電圖形層3112電性相連。第三導電圖形312包括多個第二焊盤3121 、多個第四焊盤3122、多個第五焊盤3123及多條導電線路(圖未示)。每個第二焊盤3121均位於多個第四焊盤3122之間。也就是說，多個第四焊盤3122圍繞多個第二焊盤3121。每個第五焊盤3123均位於多第二焊盤3121之間。也就是說，多個第二焊盤3121圍繞多個第五焊盤3123。多個第二焊盤3121與多根第一導電柱133一一對應，且每個第二焊盤3121均靠近與其對應的第一導電柱133上的錫膏137，以通過多根第一導電柱133及多根第一導電柱133上的錫膏137電導通第一半導體晶片15與所述第二電路載板31。多個第四焊盤3122與多根第二導電柱135一一對應，且每個第二焊盤3121均靠近與其對應的第二導電柱135上的錫膏137，以通過多根第二導電柱135及多根第二導電柱135上的錫膏137電導通第三半導體晶片16與所述第二電路載板31。多個第五焊盤3123與第二半導體晶片33通過多個焊球331電性相連。所述第二半導體晶片33通過打線結合技術、表面貼裝技術或者覆晶封裝技術構裝於第二電路載板31。所述第三防焊層314覆蓋於至少部分所述第三導電圖形312的多條導電線路及從所述第三導電圖形312暴露出的上側表面311a，並暴露出所述多個第二焊盤3121、多個第四焊盤3122及多個第五焊盤3123。所述第三防焊層314用於覆蓋保護第三導電圖形312中的多條導電線路3124。
所述第四導電圖形313設置於所述第三絕緣層3115遠離所述第二絕緣層3113的表面(即所述第二基底311的下側表面311b)，且通過設置於所述第三絕緣層3115內的第七導電孔319與所述第二導電圖形層3114電性相連。所述第四導電圖形313包括多個第六焊盤3131。所述第四防焊層315覆蓋於至少部分所述第四導電圖形313及從所述第四導電圖形313暴露出的下側表面311b，並暴露出 所述多個第六焊盤3131。從所述第四防焊層315暴露出的多個第六焊盤3131表面設置有多個焊球37，用於將所述第二電路載板31與其他電路板或者電子元件電性相連。
第二半導體晶片33可以為記憶體晶片、邏輯晶片或者數位晶片。本實施方式中，第二半導體晶片33為邏輯晶片。所述第二半導體晶片33通過第三絕緣膠38黏結於所述第二電路載板31的第三防焊層314表面，且通過覆晶封裝技術、表面貼裝技術或者打線結合技術與多個第五焊盤3123電性相連。於本實施例中，所述第二半導體晶片33通過覆晶封裝技術構裝於所述第二電路載板31上。第二半導體晶片33通過所述多個焊球331與多個第五焊盤3123電性相連。
所述第二封裝膠體35設於第二電路載板31的第三防焊層314表面，且覆蓋所述第二半導體晶片33，以保護所述第二半導體晶片33免受損害。所述第二封裝膠體35可以通過印刷或者模制方式形成於所述第二電路載板31上，且所述第二封裝膠體35的橫截面積大於所述第二半導體晶片33的橫截面積，小於所述第二電路載板31的橫截面積，且小於或者等於所述收容通孔1311的橫截面積，從而使得覆蓋有所述第二封裝膠體35的第二半導體晶片33可以收容於所述收容通孔1311中。所述第二封裝膠體35材料為環氧模塑膠。
所述第二封裝器件30可以通過以下方法制得：首先，提供一個雙面線路板，所述雙面線路板包括所述第二絕緣層3113、第一導電圖形層3112及第二導電圖形層3114，所述第一導電圖形層3112及第二導電圖形層3114位於所述第二絕緣層3113相對的兩個表面， 所述第一導電圖形層3112與所述第二導電圖形層3114通過設於所述第二絕緣層3113內的第三導電孔317相互電導通；其次，於所述第一導電圖形層3112上壓合一個上側單面覆銅基板，所述上側單面覆銅基板包括所述第一絕緣層3111及貼合於所述第一絕緣層3111的上側銅箔，並使所述第一絕緣層3111位於所述第一導電圖形層3112及所述上側銅箔之間，於所述第二導電圖形層3114上壓合一個下側單面覆銅基板，所述下側單面覆銅基板包括所述第三絕緣層3115及貼合於所述第三絕緣層3115的下側銅箔，並使所述第三絕緣層3115位於所述第二導電圖形層3114及所述下側銅箔之間；再次，將上側銅箔選擇性蝕刻製成所述第三導電圖形312，將下側銅箔選擇性蝕刻製成所述第四導電圖形313，且所述第三導電圖形312通過第四導電孔318與所述第一導電圖形層3112電性相連，所述第四導電圖形313通過第七導電孔319與所述第二導電圖形層3114電性相連，如此，即實現所述第三導電圖形312與所述第四導電圖形313之間的電連接；然後，通過印刷、貼合或者噴塗的方式於至少部分第三導電圖形312及從所述第三導電圖形312暴露出的第一絕緣層3111的上側表面311a上形成第三防焊層314，且多個第二焊盤3121、多個第四焊盤3122、多個第五焊盤3123中每一個焊盤均從所述第三防焊層314至少部分露出，通過印刷、貼合或者噴塗的方式於至少部分第四導電圖形313及從所述第四導電圖形313暴露出的第三絕緣層3115的下側表面311b上形成所述第四防焊層315，且多個第六焊盤3131中的每一個焊盤均從所述第四防焊層315至少部分露出，如此即可獲得所述第二電路載板31；接著，通過通過打線技術、表面貼裝技術或者覆晶技術將所述第二半導體晶片33電連接於多個第五焊盤3123上；最 後，採用印刷或者模制的方式於所述第二電路載板31的第三防焊層314遠離所述第二基底311的表面形成覆蓋所述第二半導體晶片33的第二封裝膠體35，從而獲得所述第二封裝器件30。
第三步，請參閱圖11，對所述堆疊結構40進行回焊處理，以融熔並固化相鄰的連接基板13及第二封裝器件30之間的錫膏137，從而將所述連接基板13的多根第一導電柱133印刷有錫膏137的一端與所述第二封裝器件30的多個第二焊盤3121通過錫膏一一對應地焊接為一體，將所述連接基板13的多根第二導電柱135印刷有錫膏137的一端與所述第二封裝器件30的多個第四焊盤3122通過錫膏一一對應地焊接一體。如此，即獲得一個電路板層疊封裝結構100。
所述電路板層疊封裝結構100包括所述連接基板13及位於所述連接基板13兩側的所述第一封裝器件11及第二封裝器件30。所述連接基板13、第一封裝器件11、及第二封裝器件30的結構如前所述。具體地，所述第一封裝器件11包括第一電路載板14及構裝於所述第一電路載板14上的第一半導體晶片15和第三半導體晶片16。所述第一電路載板14具有多個第一焊盤1431和多個第三焊盤1432。所述多個第一焊盤1431和多個第三焊盤1432暴露於所述第一電路載板14的同一側。所述多個第一焊盤1431與第一半導體晶片15電性相連。所述多個第三焊盤1432與所述第三半導體晶片16電性相連。所述連接基板13具有一個基板本體131及設於所述基板本體131中的多根第一導電柱133和多根第二導電柱135。所述基板本體131具有相對的第一表面131a及第二表面131c。所述第一表面131a與所述第一電路載板14的多個第一焊盤1431一側表面黏結 為一體。所述多根第二導電柱135圍繞多根第一導電柱133，且所述多根第一導電柱133及多根第二導電柱135中的每根導電柱均貫穿所述第一表面131a及第二表面131c。多根第一導電柱133與多個第一焊盤1431一一對應，且每根第一導電柱133靠近該第一表面131a的一端均和相應的第一焊盤1431相接觸且電連接。每根第一導電柱133靠近該第二表面131c的端面上均印刷有錫膏137。多根第二導電柱135與多個第三焊盤1432一一對應，且每根第二導電柱135靠近該第一表面131a的一端均和相應的第三焊盤1432相接觸且電連接。每根第二導電柱135靠近該第二表面131c的端面上均印刷有錫膏137。所述第二封裝器件30包括第二電路載板31及構裝於所述第二電路載板31上的第二半導體晶片33。所述第二電路載板31具有暴露出的多個第二焊盤3121及多個第四焊盤3122。多個第二焊盤3121及多個第四焊盤3122暴露於所述第二電路載板31的同一側。所述多個第二焊盤3121與多根第一導電柱133一一對應，且每個第二焊盤3121均通過相應的第一導電柱133上的錫膏137焊接於與其對應的一根第一導電柱133靠近所述第二表面131c的一端。所述多個第四焊盤3122與多根第二導電柱135一一對應，且每個第四焊盤3122均通過相應的第二導電柱135上的錫膏137焊接於與其對應的一根第二導電柱135靠近所述第二表面131c的一端，從而使得第二封裝器件30焊接於連接基板13的第二表面131c一側。
所述電路板層疊封裝結構100中，第一封裝器件11與所述第二封裝器件30通過所述連接基板13連接為一體，所述連接基板13壓合於所述第一封裝器件，所述連接基板13與第二封裝器件30之間通過設於連接基板13內的第一導電柱133及第二導電柱135上的錫膏 137相連，並未通過焊球相連，從而，提高了電路板層疊封裝結構100的成品率及可靠性。本領域技術人員可以理解，所述第一封裝膠體17遠離所述連接基板13的表面還可以再封裝一個封裝器件，所述第二封裝器件30遠離所述連接基板13的表面也可以再封裝一個封裝器件，從而形成具有三個、四個或這個更多個封裝器件的電路板層疊封裝結構。
綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
10‧‧‧封裝體
137‧‧‧錫膏
3121‧‧‧第二焊盤
3123‧‧‧第五焊盤
100‧‧‧電路板層疊封裝結構

Claims (20)

  1. 一種電路板層疊封裝結構的製作方法，包括步驟：提供一個封裝體，所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板，所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片，所述第一電路載板具有暴露出的多個第一焊盤，所述第一半導體晶片和所述多個第一焊盤位於所述第一電路載板的相對兩側，所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱，所述基板本體具有相對的第一表面及第二表面，多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱均貫穿所述第一表面及第二表面，每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接，所述第一表面與所述第一電路載板的設有多個第一焊盤的一側的表面黏結為一體，每根第一導電柱靠近該第二表面的端面上均印刷有錫膏；於所述連接基板的第二表面一側設置一個第二封裝器件，從而構成一個堆疊結構，所述第二封裝器件包括第二電路載板及構裝於所述第二電路載板上的第二半導體晶片，所述第二電路載板具有暴露出的多個第二焊盤，所述多個第二焊盤也與多根第一導電柱一一對應，且每個第二焊盤均靠近與其對應的第一導電柱上的錫膏；以及固化每根第一導電柱上的錫膏，使得每個第二焊盤通過固化的錫膏焊接於與其對應的一個第一導電柱的一端，從而使得第二封裝器件焊接於所述連接基板遠離該第一電路載板一側，形成一個電路板層疊封裝結構。
  2. 如請求項1所述的電路板層疊封裝結構的製作方法，其中，所述封裝體的形成方法包括步驟： 提供所述第一電路載板；於每個第一焊盤上形成一根垂直於相應的第一焊盤的第一導電柱，從而獲得所述多根第一導電柱，每根第一導電柱均與相應的第一焊盤相接觸且電連接；於所述第一電路載板的多個第一焊盤一側壓合一個環氧模塑膠層，所述環氧模塑膠層覆蓋所述多個根導電柱及從所述多根導電柱暴露出的所述第一電路載板；採用研磨工藝自所述環氧模塑膠層的遠離所述第一電路載板的一側向靠近所述第一電路載板的方向研磨所述環氧模塑膠層，使得每根第一導電柱的遠離所述第一電路載板的端面均從研磨後的所述環氧模塑膠層暴露出，且與所述研磨後的所述環氧模塑膠層的遠離所述第一電路載板的表面平齊，所述研磨後的環氧模塑膠層為所述基板本體，所述基板本體及多根第一導電柱共同構成所述連接基板；通過印刷方法於每根第一導電柱的遠離所述第一電路載板的端面印刷所述錫膏，以獲得封裝體半成品；以及通過打線結合技術、表面貼裝技術或者覆晶封裝技術將所述第一半導體晶片構裝於所述第一電路載板遠離所述連接基板一側，以獲得具有所述第一封裝器件的封裝體。
  3. 如請求項2所述的電路板層疊封裝結構的製作方法，其中，於每個第一焊盤上形成一根垂直於相應的第一焊盤的第一導電柱時，每根第一導電柱通過導電膠黏結於相應的第一焊盤上從而均和相應的第一焊盤相接觸且電連接。
  4. 如請求項2所述的電路板層疊封裝結構的製作方法，其中，於每個第一焊盤上均形成一根垂直於相應的第一焊盤的第一導電柱包括步驟：於所述第一電路載板的多個第一焊盤一側表面上形成一個光致抗蝕劑層 ，所述光致抗蝕劑層覆蓋所述多個第一焊盤及從所述多個焊盤露出的第一電路載板；對該光致抗蝕劑層進行選擇性曝光及顯影工序，形成圖案化的光致抗蝕劑層，從而暴露出該多個第一焊盤；通過電鍍工藝於每個第一焊盤上形成所述第一導電柱；以及去除圖案化的光致抗蝕劑層。
  5. 如請求項2所述的電路板層疊封裝結構的製作方法，其中，所述第一電路載板還具有暴露出的多個第一電性接觸墊，多個第一電性接觸墊與多個第一焊盤分別位於所述第一電路載板的相對兩側，且多個第一電性接觸墊圍繞所述第一半導體晶片，多個第一電性接觸墊與多個第一焊盤一一對應，每個第一電性接觸墊通過一個第一導電孔與相應的第一焊盤電性相連，所述第一半導體晶片構裝於所述第一電路載板時，所述第一半導體晶片通過多個第一電性接觸墊與所述第一電路載板電性相連。
  6. 如請求項2所述的電路板層疊封裝結構的製作方法，其中，將所述第一半導體晶片構裝於所述第一電路載板遠離所述連接基板一側之後，還於所述第一電路載板上形成覆蓋所述第一半導體晶片的第一封裝膠體，以保護第一半導體晶片。
  7. 如請求項1所述的電路板層疊封裝結構的製作方法，其中，所述基板本體還開設有一個收容通孔，所述收容通孔貫穿所述基板本體的第一表面及第二表面，所述多根第一導電柱圍繞所述收容通孔；所述第二半導體晶片和所述多個第二焊盤位於所述第二電路載板的同一側，且所述多個第二焊盤圍繞所述第二半導體晶片，於於所述連接基板的第二表面一側設置所述第二封裝器件從而構成所述堆疊結構時，使得所述第二半導體晶片收容於所述收容通孔中。
  8. 一種電路板層疊封裝結構的製作方法，包括步驟： 提供一個封裝體，所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板，所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片和第三半導體晶片，所述第一電路載板具有暴露出的多個第一焊盤及多個第三焊盤，所述多個第一焊盤及多個第三焊盤暴露於所述第一電路載板的同一側，所述第一半導體晶片位於所述第三半導體晶片和所述第一電路載板之間，所述第一半導體晶片和所述多個第一焊盤位於第一電路載板的相對兩側，所述多個第一焊盤與所述第三半導體晶片電性相連，所述多個第三焊盤與所述第三半導體晶片電性相連，所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱和多根第二導電柱，所述基板本體具有相對的第一表面及第二表面，所述多根第二導電柱圍繞多根第一導電柱，且所述多根第一導電柱及多根第二導電柱中的每根導電柱均貫穿所述第一表面及第二表面，多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接，每根第一導電柱靠近該第二表面的端面上均印刷有錫膏，多根第二導電柱與多個第三焊盤一一對應，且每根第二導電柱靠近該第一表面的一端均和相應的第三焊盤相接觸且電連接，每根第二導電柱靠近該第二表面的端面上均印刷有錫膏，所述第一表面與所述第一電路載板的設有多個第一焊盤的一側的表面黏結為一體；於所述連接基板的第二表面一側設置一個第二封裝器件，從而構成一個堆疊結構，所述第二封裝器件包括第二電路載板及構裝於所述第二電路載板上的第二半導體晶片，所述第二電路載板具有暴露出的多個第二焊盤及多個第四焊盤，多個第二焊盤及多個第四焊盤暴露於所述第二電路載板的同一側，所述多個第二焊盤與多根第一導電柱一一對應，且每個第二焊盤均靠近與其對應的第一導電柱上的錫膏，所述多個第四焊盤與 多根第二導電柱一一對應，且每個第四焊盤均靠近與其對應的第二導電柱上的錫膏；以及固化所述多根第一導電柱及多根第二導電柱中的每根導電柱上的錫膏，使得每個第二焊盤通過固化的錫膏焊接於與其對應的一個第一導電柱的一端，每個第四焊盤通過固化的錫膏焊接於與其對應的第二導電柱的一端，從而使得第二封裝器件焊接於所述連接基板遠離該第一電路載板一側，形成一個電路板層疊封裝結構。
  9. 如請求項8所述的電路板層疊封裝結構的製作方法，其中，所述多個第二焊盤圍繞所述多個第一焊盤；所述基板本體還開設有一個收容通孔，所述收容通孔貫穿所述第一表面及第二表面，所述多根第一導電柱圍繞所述收容通孔，所述多根第二導電柱圍繞所述多根第一導電柱；所述第二半導體晶片、所述多個第二焊盤及所述多個第四焊盤位於第二電路載板的同一側，且所述多個第二焊盤、所述多個第四焊盤均圍繞所述第二半導體晶片，所述多個第四焊盤圍繞所述多個第二焊盤；於所述連接基板的第二表面一側設置所述第二封裝器件從而構成所述堆疊結構時，使得所述第二半導體晶片收容於所述收容通孔中。
  10. 如請求項8所述的電路板層疊封裝結構的製作方法，其中，所述封裝體的形成方法包括步驟：提供所述第一電路載板；於每個第一焊盤上形成一根垂直於相應的第一焊盤的第一導電柱，於每個第三焊盤上形成一根垂直於相應的第三焊盤的第二導電柱，從而獲得所述多根第一導電柱及多根第二導電柱，每根第一導電柱均與相應的第一焊盤相接觸且電連接，每根第二導電柱均與相應的第三焊盤相接觸且電連接；於所述第一電路載板的多個第一焊盤一側壓合一個環氧模塑膠層，所述 環氧模塑膠層覆蓋所述多根第一導電柱、多根第二導電柱及從所述多根第一導電柱及第二導電柱暴露出的所述第一電路載板；採用研磨工藝自所述環氧模塑膠層的遠離所述第一電路載板的一側向靠近所述第一電路載板的方向研磨所述環氧模塑膠層，使得所述多根第一導電柱及多根第二導電柱中每根導電柱的遠離所述第一電路載板的端面均從研磨後的所述環氧模塑膠層暴露出，且與所述研磨後的所述環氧模塑膠層的遠離所述第一電路載板的表面平齊，所述研磨後的環氧模塑膠層為所述基板本體，所述基板本體、多根第一導電柱及多根第二導電柱共同構成所述連接基板；通過印刷方法於多根第一導電柱及多根第二導電柱中每根導電柱的遠離所述第一電路載板的端面印刷所述錫膏，以獲得封裝體半成品；以及通過打線結合技術、表面貼裝技術或者覆晶封裝技術將所述第一半導體晶片及第二半導體晶片構裝於所述第一電路載板遠離所述連接基板一側，且使得所述第一半導體晶片位於所述第一電路載板及第三半導體晶片之間，以獲得具有所述第一封裝器件的封裝體。
  11. 如請求項10所述的電路板層疊封裝結構的製作方法，其中，於每個第一焊盤上形成一根垂直於相應的第一焊盤的第一導電柱時，每根第一導電柱通過導電膠黏結於相應的第一焊盤上從而均和相應的第一焊盤相接觸且電連接；於每個第三焊盤上形成一根垂直於相應的第三焊盤的第二導電柱時，每根第二導電柱通過導電膠黏結於相應的第三焊盤上從而均和相應的第三焊盤相接觸且電連接。
  12. 如請求項10所述的電路板層疊封裝結構的製作方法，其中，於每個第一焊盤上均形成一根第一導電柱，於每個第三焊盤上形成一根第二導電柱時，包括步驟：於所述第一電路載板的多個第一焊盤一側表面上形成一個光致抗蝕劑層 ，所述光致抗蝕劑層覆蓋所述多個第一焊盤、多個第三焊盤及從所述多個第一焊盤及多個第三焊盤露出的第一電路載板；對該光致抗蝕劑層進行選擇性曝光及顯影工序，形成圖案化的光致抗蝕劑層，從而暴露出該多個第一焊盤及多個第三焊盤；通過電鍍工藝於每個第一焊盤上形成所述第一導電柱，通過電鍍工藝於每個第三焊盤上形成所述第二導電柱；以及去除圖案化的光致抗蝕劑層。
  13. 一種電路板層疊封裝結構，其包括：封裝體，所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板，所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片，所述第一電路載板具有暴露出的多個第一焊盤，該第一半導體晶片和所述多個第一焊盤位於所述第一電路載板的相對兩側，所述多個第一焊盤與所述第一半導體晶片電性相連，所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱，所述基板本體具有相對的第一表面及第二表面，所述第一表面與第一電路載板的多個第一焊盤一側表面黏結為一體，多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱均貫穿所述第一表面及第二表面，每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接，每根第一導電柱靠近該第二表面的端面上均印刷有錫膏；以及第二封裝器件，所述第二封裝器件包括第二電路載板及構裝於第二電路載板上的第二半導體晶片，所述第二電路載板具有多個第二焊盤，所述多個第二焊盤也與所述多根第一導電柱一一對應，且每個第二焊盤均通過相應的第一導電柱上的錫膏焊接於與其對應的一個第一導電柱靠近所述第二表面的一端，從而使得第二封裝器件焊接於連接基板的第二表面一側。
  14. 如請求項13所述的電路板層疊封裝結構，其中，所述第一封裝器件還包括覆蓋所述第一半導體晶片的第一封裝膠體，所述第一封裝膠體的橫截面積與第一電路載板的橫截面積相同，所述第一半導體晶片和所述多個第一焊盤位於第一電路載板的相對兩側。
  15. 如請求項13所述的電路板層疊封裝結構，其中，所述基板本體內開設有一個收容通孔，所述收容通孔貫穿所述第一表面及第二表面，所述多根第一導電柱圍繞所述收容通孔；所述第二半導體晶片和所述多個第二焊盤位於第二電路載板的同一側，所述第二半導體晶片收容於所述收容通孔中，所述多個第二焊盤圍繞所述第二半導體晶片。
  16. 如請求項15所述的電路板層疊封裝結構，其中，所述第二封裝器件還包括覆蓋所述第二半導體晶片的第二封裝膠體，所述第二封裝膠體的橫截面積大於第二半導體晶片的橫截面積，小於所述第二電路載板的橫截面積，且小於或者等於所述收容通孔的橫截面積。
  17. 一種電路板層疊封裝結構，其包括：封裝體，所述封裝體包括第一封裝器件及設置於該第一封裝器件一側的連接基板，所述第一封裝器件包括一個第一電路載板及構裝於該第一電路載板上的第一半導體晶片和第三半導體晶片，所述第一電路載板具有暴露出的多個第一焊盤及多個第三焊盤，所述多個第一焊盤及多個第三焊盤暴露於所述第一電路載板的同一側，且多個第三焊盤圍繞多個第一焊盤，所述第一半導體晶片位於所述第三半導體晶片和所述第一電路載板之間，所述第一半導體晶片和所述多個第一焊盤位於第一電路載板的相對兩側，所述多個第一焊盤與所述第一半導體晶片電性相連，所述多個第三焊盤與所述第三半導體晶片電性相連，所述連接基板包括一個基板本體及設於該基板本體中的多根第一導電柱和多根第二導電柱，所述基板本體具有相對的第一表面及第二表面，所述第一表面與第一電路載 板的多個第一焊盤一側表面黏結為一體，所述多根第二導電柱圍繞多根第一導電柱，且所述多根第一導電柱及多根第二導電柱中的每根導電柱均貫穿所述第一表面及第二表面，多根第一導電柱與多個第一焊盤一一對應，且每根第一導電柱靠近該第一表面的一端均和相應的第一焊盤相接觸且電連接，每根第一導電柱靠近該第二表面的端面上均印刷有錫膏，多根第二導電柱與多個第三焊盤一一對應，且每根第二導電柱靠近該第一表面的一端均和相應的第三焊盤相接觸且電連接，每根第二導電柱靠近該第二表面的端面上均印刷有錫膏；以及第二封裝器件，所述第二封裝器件包括第二電路載板及構裝於所述第二電路載板上的第二半導體晶片，所述第二電路載板具有暴露出的多個第二焊盤及多個第四焊盤，多個第二焊盤及多個第四焊盤暴露於所述第二電路載板的同一側，所述多個第二焊盤與多根第一導電柱一一對應，且每個第二焊盤均通過相應的第一導電柱上的錫膏焊接於與其對應的一根第一導電柱靠近所述第二表面的一端，所述多個第四焊盤與多根第二導電柱一一對應，且每個第四焊盤均通過相應的第二導電柱上的錫膏焊接於與其對應的一根第二導電柱靠近所述第二表面的一端，從而使得第二封裝器件焊接於連接基板的第二表面一側。
  18. 如請求項17所述的電路板層疊封裝結構，其中，所述基板本體內開設有一個收容通孔，所述收容通孔貫穿所述第一表面及第二表面，所述多根第一導電柱圍繞所述收容通孔；所述第二半導體晶片和所述多個第二焊盤位於第二電路載板的同一側，所述第二半導體晶片收容於所述收容通孔中，所述多個第二焊盤圍繞所述第二半導體晶片。
  19. 如請求項18所述的電路板層疊封裝結構，其中，所述第二封裝器件還包括覆蓋所述第二半導體晶片的第二封裝膠體，所述第二封裝膠體的橫截面積大於第二半導體晶片的橫截面積，小於所述第二電路載板的橫截面 積，且小於或者等於所述收容通孔的橫截面積。
  20. 如請求項17所述的電路板層疊封裝結構，其中，所述第一封裝器件還包括覆蓋所述第一半導體晶片的第一封裝膠體，所述第一封裝膠體的橫截面積與第一電路載板的橫截面積相同，所述第一半導體晶片和所述多個第一焊盤位於第一電路載板的相對兩側。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
CN102915984A (zh) * 2012-09-20 2013-02-06 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
KR20140094752A (ko) * 2013-01-22 2014-07-31 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
TWI556379B (zh) 2014-01-02 2016-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9263302B2 (en) * 2014-02-21 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure for packaging and a method of forming
CN105097757B (zh) * 2014-04-21 2018-01-16 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及制作方法
TWI558288B (zh) * 2014-09-10 2016-11-11 恆勁科技股份有限公司 中介基板及其製法
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US9768108B2 (en) * 2015-02-20 2017-09-19 Qualcomm Incorporated Conductive post protection for integrated circuit packages
CN105575832A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 一种多层堆叠扇出型封装结构及制备方法
CN106098676A (zh) * 2016-08-15 2016-11-09 黄卫东 多通道堆叠封装结构及封装方法
CN106783796B (zh) * 2016-12-07 2019-04-26 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其制备方法
CN214043658U (zh) * 2019-10-28 2021-08-24 天芯互联科技有限公司 封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US20120015481A1 (en) * 2010-07-15 2012-01-19 Woo-Jae Kim Method of manufacturing stack type semiconductor package

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100550355C (zh) * 2002-02-06 2009-10-14 揖斐电株式会社 半导体芯片安装用基板及其制造方法和半导体模块
JP3858854B2 (ja) * 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
TW200601516A (en) * 2004-06-25 2006-01-01 Advanced Semiconductor Eng Stacked multi-package module
US8779570B2 (en) * 2008-03-19 2014-07-15 Stats Chippac Ltd. Stackable integrated circuit package system
US7951643B2 (en) * 2008-11-29 2011-05-31 Stats Chippac Ltd. Integrated circuit packaging system with lead frame and method of manufacture thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US20120015481A1 (en) * 2010-07-15 2012-01-19 Woo-Jae Kim Method of manufacturing stack type semiconductor package

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