TWI566331B - 封裝模組及其基板結構 - Google Patents

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Description

封裝模組及其基板結構
本發明係有關一種基板結構，尤指一種用以設置電子元件之基板結構。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態。
如第1圖所示，係為習知封裝模組1，其包括：一基板結構1’、一主動元件8a、一被動元件8b以及封裝材9。
所述之基板結構1’係包括：一第一線路層11、形成於該第一線路層11上之複數第一導電柱體100、一包覆該第一線路層11與第一導電柱體100之第一絕緣層13、形成於該第一絕緣層13上之一第二線路層12、形成於該第二線路層12上之複數第二導電柱體15、包覆該第二線路層12與第二導電柱體15之一第二絕緣層14、形成於該第二絕緣層14上之一第三線路層16、形成於該第三線路層16上之複數導電凸塊160、以及形成於該第二絕緣層14與該第三線路層16上之一絕緣保護層17，且該些導電凸塊160外露於該絕緣保護層17，以供結合複數導電元件18。
所述之主動元件8a與被動元件8b係藉由複數導電元件19結合至該第一線路層11上。
所述之封裝材9係形成於該基板結構1’上，以包覆該主動元件8a與被動元件8b。
於習知基板結構1’中，該第一線路層11、第一導電柱體100與第一絕緣層13係作為一線路部1a，且該第二線路層12、第二導電柱體15與第二絕緣層14亦作為一線路部1b，而該第三線路層16、導電凸塊160與絕緣保護層17係作為另一線路部1c。
再者，由於一般基板均會形成有用以連接基板上、下兩側線路層之導電通孔，故於習知基板結構1’中，上、下兩側之線路層分別為第一線路層11與第三線路層16，因而部分該第一導電柱體100與部分該第二導電柱體15可視為該基板結構1’之導電通孔10。
又，所述之基板結構1’係為高密度線路之基板，其主要應用於高階晶片之電子產品上，且產品往往輕薄短小，而當產品之功能愈強、愈快及儲存量愈高時，則會使用成本較高之高階材料(如絕緣層之材料之顆粒尺寸極小)製作多層之線路構造(如第1圖所示之三層線路部1a,1b,1c)，以形成高密度線路之基板結構1’。具體地，電性連接該主動元件8a之基板結構1’中之線路係採用細線路製程製作，且於該基板結構1’中用以設置該主動元件8a之細線路區A需使用高階材料(即該第一與第二絕緣層13,14之材料顆粒的尺寸極小，約小於5um)。
然而，該基板結構1’中用以設置該被動元件8b之非細線路區B亦需配合該細線路區A使用高階材料，因而導致該基板結構1’整體製作之成本極高。
再者，該基板結構1’係需包含多層線路部1a,1b,1c以配合高階晶片，因而該基板結構1’之整體厚度較厚。
又，於製作該導電通孔10時，需於兩層線路部1a,1b間進行對位堆疊，因而極易發生該第一導電柱體100與該第二導電柱體15間的對位誤差，進而影響該導電通孔10之品質。
因此，如何避免習知技術中之種種缺失，實已成為目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明提供一種基板結構，係包括：一第一絕緣層，係具有相對之第一表面與第二表面；一第一線路層，係嵌埋於該第一絕緣層中並外露出該第一表面；複數個導電柱體，係設於該第一絕緣層中並電性連接該第一線路層；一線路板體，係埋設於該第一絕緣層中且連通該第一與第二表面，其中，該線路板體具有複數佈線層且部分該佈線層係外露於該第一與第二表面；以及一第二線路層，係設於該線路板體與該第一絕緣層之第二表面上且電性連接該佈線層，並藉由該些導電柱體電性連接該第一線路層。
本發明亦提供一種封裝模組，係包括：一前述之基板結構；以及至少一第一電子元件，係設於該線路板體上相 對該第一絕緣層之第一表面之側且電性連接該佈線層。
前述之封裝模組中，復包括至少一第二電子元件，係設於該第一絕緣層之第一表面上並電性連接該第一線路層。例如，包括複數導電元件，係設於該第一絕緣層之第一表面上，以供結合該第二電子元件並電性連接該第一線路層。
前述之封裝模組中，復包括封裝材，形成於該第一絕緣層之第一表面上，以包覆該第一與第二電子元件。
前述之封裝模組及其基板結構中，該線路板體復具有用以埋設該佈線層之第二絕緣層。例如，該第二絕緣層之材質與該第一絕緣層之材質不同。
前述之封裝模組及其基板結構中，該佈線層係包含複數導電跡線與複數電性連接該導電跡線之導電盲孔。
前述之封裝模組及其基板結構中，復包括複數導電凸塊，係設於該第二線路層上。例如，包括一絕緣保護層，係設於該線路板體與該第一絕緣層之第二表面上並包覆該第二線路層，且外露該些導電凸塊。又包括複數導電元件，係設於該些導電凸塊上。
另外，前述之封裝模組及其基板結構中，復包括複數導電元件，係設於該線路板體上，以供結合該第一電子元件並電性連接該佈線層。
由上可知，本發明之封裝模組及其基板結構中，主要藉由先製作該線路板體，再將該線路板體導入一般基板製程中。因此，僅於該線路板體中使用成本較高之絕緣材， 而該第一絕緣層則可採用較便宜之材料製作，故相較於習知技術，本發明之基板結構之製作成本較低。
再者，該基板結構因已將細線路形成於該線路板體中，故於該第一絕緣層上可只形成該第二線路層即可。因此，相較於習知技術，該基板結構可減少線路部之層數，以降低整體結構之厚度。
又，該線路板體已具有兩層佈線層，故於該第一絕緣層中，該導電柱體可視為導電通孔。因此，相較於習知技術，該基板結構具有一體成型之導電通孔，因而無對位之問題。
1,3‧‧‧封裝模組
1’,2‧‧‧基板結構
1a,1b,1c‧‧‧線路部
10‧‧‧導電通孔
100‧‧‧第一導電柱體
11,21‧‧‧第一線路層
12,22‧‧‧第二線路層
13,23‧‧‧第一絕緣層
14,241,241’‧‧‧第二絕緣層
15‧‧‧第二導電柱體
16‧‧‧第三線路層
160,26‧‧‧導電凸塊
17,27‧‧‧絕緣保護層
18,19,28,29,30‧‧‧導電元件
20‧‧‧承載板
20a‧‧‧主要區
20b‧‧‧輔助區
200‧‧‧黏著層
21a‧‧‧表面
210‧‧‧電性連接墊
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧線路板體
240,240’‧‧‧佈線層
240a,240a’‧‧‧導電跡線
240b,240b’‧‧‧導電盲孔
25‧‧‧導電柱體
25a‧‧‧端面
31‧‧‧第一電子元件
32‧‧‧第二電子元件
8a‧‧‧主動元件
8b‧‧‧被動元件
9‧‧‧封裝材
A‧‧‧細線路區
B‧‧‧非細線路區
d,t‧‧‧顆粒
第1圖係為習知封裝模組的剖面示意圖；以及第2A至2F圖係為本發明之封裝模組及其基板結構之製法之剖視示意圖；其中，第2C’圖係為第2C圖之局部放大圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功 效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之封裝模組3及其基板結構2之製法之剖面示意圖。
如第2A圖所示，藉由圖案化製程於一承載板20上形成一第一線路層21。
於本實施例中，該承載板20係為基材，例如銅箔基板或其它板體，並無特別限制。
再者，該承載板20之表面定義有相鄰接之主要區20a與輔助區20b。
又，該第一線路層21係形成於該輔助區20b上，且包含複數電性連接墊210。
另外，該圖案化製程係包含形成光阻、曝光與顯影、電鍍銅、移除光阻等流程。
如第2B圖所示，於該承載板20之主要區20a上藉由黏著層200設置一線路板體24，其中，該線路板體24係為細線路板的半成品。
於本實施例中，該線路板體24具有兩層佈線層240,240’及用以埋設該佈線層240,240’之兩層材質相同的第二絕緣層241,241’，且各該佈線層240,240’係包含複數 導電跡線240a,240a’與複數電性連接該導電跡線240a,240a’之導電盲孔240b,240b’，其中，部分導電盲孔240b係用以作為兩層導電跡線240a,240a’之間的電性連接。
再者，其中一佈線層240之導電跡線240a(下層者)係外露於該第二絕緣層241之一側(下側)，而部分導電盲孔240b’(上層者)係外露於該第二絕緣層241’之一側(上側)。或者，部分導電盲孔240b’(上層者)亦可不外露於該第二絕緣層241’之一側(上側)。
又，該線路板體24之佈線層之層數可依需求製作，並不限於上述。
本發明之製法係於一次製程(即製作該線路板體24)中完成細線路板的半成品，故可減少細線路材料之使用量，以降低製作成本。
如第2C圖所示，藉由圖案化製程於該第一線路層21上形成複數導電柱體25，再於該承載板20上形成一具有相對之第一表面23a及第二表面23b的第一絕緣層23，以令該第一絕緣層23包覆該第一線路層21、該些導電柱體25與該線路板體24，且該第一絕緣層23係藉其第一表面23a結合至該承載板20上。
於本實施例中，該圖案化製程係包含形成光阻、曝光與顯影、電鍍銅、移除光阻等流程，故該導電柱體25係為銅柱。
再者，該第一線路層21之表面21a係齊平該第一絕緣 層23之第一表面23a，且該些導電柱體25之一端面25a係外露於該第一絕緣層23之第二表面23b。
又，該第一絕緣層23係以壓合或鑄模(molding)方式製作，再進行整平，使該些導電柱體25之一端面25a齊平該第一絕緣層23之第二表面23b。
另外，該第一絕緣層23係為鑄模化合物(molding compound)、介電材、如環氧樹脂(Epoxy)、聚醯亞胺(Polyimide，簡稱PI)、其它感光或非感光性材料等之有機樹脂，且該第二絕緣層241,241’之材質與該第一絕緣層23之材質不同，例如，如第2C’圖所示，該第二絕緣層241之材料之顆粒d之體積遠小於該第一絕緣層23之材料之顆粒t之體積。
於一實施例中，若於第2B圖之製程中，部分導電盲孔240b’未外露於該第二絕緣層241’之一側，此時可利用整平該第一絕緣層23之製程，使部分導電盲孔240b’外露於該第二絕緣層241’之一側。
如第2D圖所示，於該線路板體24與該第一絕緣層23之第二表面23b上藉由圖案化製程形成一第二線路層22，且該第二線路層22電性連接該佈線層240’之導電盲孔240b’，並使該第二線路層22藉由該些導電柱體25電性連接該第一線路層21。接著，於該第二線路層22上藉由圖案化製程形成複數導電凸塊26，再於該線路板體24與該第一絕緣層23之第二表面23b上形成一絕緣保護層27，以令該絕緣保護層27包覆該第二線路層22，且令該些導 電凸塊26外露於該絕緣保護層27。
於本實施例中，該第二線路層22係直接連接該導電盲孔240b’、該些導電柱體25與導電凸塊26。
再者，該絕緣保護層27係以壓合或鑄模(molding)方式製作，且該絕緣保護層27係為鑄模化合物(molding compound)、介電材、如環氧樹脂(Epoxy)、聚醯亞胺(Polyimide，簡稱PI)、其它感光或非感光性材料等之有機樹脂、或防焊層(solder mask)。
又，該絕緣保護層27之製作方式可先覆蓋該第二線路層22與該些導電凸塊26，再整平該絕緣保護層27(之後可依需求蝕刻該些導電凸塊26之頂面)，使該絕緣保護層27之表面可齊平或不齊平該些導電凸塊26之頂面，以外露該些導電凸塊26之頂面。或者，該絕緣保護層27之製作方式可先覆蓋該第二線路層22與該些導電凸塊26，再於該絕緣保護層27上形成複數開孔，使該些導電凸塊26外露於該些開孔。
如第2E圖所示，移除該承載板20及該黏著層200，以外露該第一線路層21與該佈線層240之導電跡線240a。
於本實施例中，該線路板體24之表面低於該第一絕緣層23之第一表面23a；於其它實施例中，該線路板體24之表面可等於該第一絕緣層23之第一表面23a。
本發明之基板結構2係於一標準基板製程中埋入一細線路半成品(如該線路板體24)，之後再製作增層，以形成一不對稱結構，例如，該線路板體24具有兩層佈線層 240,240’，而於該第一絕緣層23中僅具有一線路構造(即該第一線路層21與導電柱體25)，即多層佈線層240,240’對應一層線路構造。
再者，該基板結構2因已將細線路形成於該線路板體24中，故可依需求設計該線路板體24之佈線層240,240’(即細線路)之層數。因此，於該第一絕緣層23中，可減少該基板結構2之線路層之層數，故相較於習知技術，該基板結構2之線路部之層數較少，因而能降低整體結構之厚度。
又，該線路板體24之多層佈線層240,240’已滿足細線路之層數需求，故於該第一絕緣層23之兩側，可僅形成兩層線路層(如第一線路層21與第二線路層22)即可。因此，於該基板結構2中，上、下兩側之線路層分別為第一線路層21與第二線路層22，因而部分該導電柱體25可視為導電通孔，故相較於習知技術，該基板結構2具有一體成型之導電通孔(即該導電柱體25)，因而無對位之問題。
如第2F圖所示，於該第一絕緣層23之第一表面23a之側上植設複數導電元件28,29，以藉由該些導電元件28,29結合電子元件。
於本實施例中，部分導電元件28係設於該線路板體24上且電性連接該佈線層240之導電跡線240a，以藉由部分導電元件28結合第一電子元件31。
再者，部分導電元件29係設於該第一線路層21之電性連接墊210上且電性連接該該第一線路層21，以藉由該 些導電元件29結合第二電子元件32。
又，亦可形成複數導電元件30於該絕緣保護層27上，且該些導電元件30電性連接該些導電凸塊26，以藉由該些導電元件30結合如電路板之電子裝置(圖略)。
另外，該些導電元件28,29,30係如焊球、焊錫凸塊、銅凸塊等，且該第一電子元件31係為主動元件，如半導體晶片，而該第二電子元件32係為被動元件，如電容、電感、電阻等。
於後續製程中，可形成封裝材(圖略，可考參第1圖所示之封裝材9)於該第一絕緣層23之第一表面23a上，以包覆該第一電子元件31與該第二電子元件32。
綜上所述，本發明之基板結構2係利用先製作該線路板體24，再將該線路板體24導入一般基板製程中，即高階製程(如該線路板體24、或電性連接高階晶片之細線路)與低階製程(如電性連接被動元件之增層線路)分開製作，再結合成一成品(即該基板結構2)。
因此，本發明之基板結構2僅於該線路板體24中使用成本較高之第二絕緣層241，而該第一絕緣層23則採用較便宜之材料製作，亦即用以設置被動元件(第二電子元件32)之非細線路區無需配合細線路區(即該線路板體24)使用高階材料，故能降低本發明之基板結構2之製作成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧基板結構
21‧‧‧第一線路層
22‧‧‧第二線路層
23‧‧‧第一絕緣層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧線路板體
240,240’‧‧‧佈線層
240a,240a’‧‧‧導電跡線
240b,240b’‧‧‧導電盲孔
241,241’‧‧‧第二絕緣層
25‧‧‧導電柱體
26‧‧‧導電凸塊
27‧‧‧絕緣保護層

Claims (13)

  1. 一種基板結構，係包括：一第一絕緣層，係具有相對之第一表面與第二表面；一第一線路層，係嵌埋於該第一絕緣層中並外露出該第一表面；複數個導電柱體，係設於該第一絕緣層中並電性連接該第一線路層；一線路板體，係埋設於該第一絕緣層中且連通該第一與第二表面，其中，該線路板體係由複數佈線層及埋設該佈線層之第二絕緣層所構成，且部分該佈線層係外露於該第一與第二表面；以及一第二線路層，係設於該線路板體與該第一絕緣層之第二表面上且電性連接該佈線層，並藉由該些導電柱體電性連接該第一線路層。
  2. 如申請專利範圍第1項所述之基板結構，其中，該第二絕緣層之材質與該第一絕緣層之材質不同。
  3. 如申請專利範圍第1項所述之基板結構，其中，該佈線層係包含複數導電跡線與複數電性連接該導電跡線之導電盲孔。
  4. 如申請專利範圍第1項所述之基板結構，復包括複數導電凸塊，係設於該第二線路層上。
  5. 如申請專利範圍第4項所述之基板結構，復包括一絕緣保護層，係設於該線路板體與該第一絕緣層之第二 表面上並包覆該第二線路層，且外露該些導電凸塊。
  6. 如申請專利範圍第4項所述之基板結構，復包括複數導電元件，係設於該些導電凸塊上。
  7. 如申請專利範圍第1項所述之基板結構，復包括複數導電元件，係設於該第一絕緣層之第一表面或該線路板體上。
  8. 一種封裝模組，係包括：一如申請專利範圍第1至6項之其中一者所述之基板結構；以及至少一第一電子元件，係設於該線路板體上相對該第一絕緣層之第一表面之側且電性連接該佈線層。
  9. 如申請專利範圍第8項所述之封裝模組，復包括複數導電元件，係設於該線路板體上，以供結合該第一電子元件並電性連接該佈線層。
  10. 如申請專利範圍第8項所述之封裝模組，復包括封裝材，形成於該第一絕緣層之第一表面上，以包覆該第一電子元件。
  11. 如申請專利範圍第8項所述之封裝模組，復包括至少一第二電子元件，係設於該第一絕緣層之第一表面上並電性連接該第一線路層。
  12. 如申請專利範圍第11項所述之封裝模組，復包括複數導電元件，係設於該第一絕緣層之第一表面上，以供結合該第二電子元件並電性連接該第一線路層。
  13. 如申請專利範圍第11項所述之封裝模組，復包括封裝 材，形成於該第一絕緣層之第一表面上，以包覆該第一與第二電子元件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397474A (zh) * 2019-08-16 2021-02-23 矽品精密工业股份有限公司 电子封装件及其组合式基板与制法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201209974A (en) * 2010-08-26 2012-03-01 Unimicron Technology Corp Package structure having (TSV) through-silicon-vias chip embedded therein and fabrication method thereof
TWM455255U (zh) * 2012-06-18 2013-06-11 Unimicron Technology Corp 具中介層之封裝基板及其封裝結構
TW201351514A (zh) * 2012-06-14 2013-12-16 Bridge Semiconductor Corp 具有內建加強層之凹穴基板之製造方法
TWM477045U (en) * 2014-01-07 2014-04-21 Lee-Sheng Yen Package substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201209974A (en) * 2010-08-26 2012-03-01 Unimicron Technology Corp Package structure having (TSV) through-silicon-vias chip embedded therein and fabrication method thereof
TW201351514A (zh) * 2012-06-14 2013-12-16 Bridge Semiconductor Corp 具有內建加強層之凹穴基板之製造方法
TWM455255U (zh) * 2012-06-18 2013-06-11 Unimicron Technology Corp 具中介層之封裝基板及其封裝結構
TWM477045U (en) * 2014-01-07 2014-04-21 Lee-Sheng Yen Package substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397474A (zh) * 2019-08-16 2021-02-23 矽品精密工业股份有限公司 电子封装件及其组合式基板与制法
CN112397474B (zh) * 2019-08-16 2023-12-19 矽品精密工业股份有限公司 电子封装件及其组合式基板与制法

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