JP2008530807A5

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Publication number: JP2008530807A5
Application number: JP2007555474A
Authority: JP
Filing date: 2006-01-19
Publication date: 2011-02-10
Anticipated expiration: 2026-01-19

Claims

支持体（５０）と、第１半導体チップ（１０）と、第２半導体チップ（２０）とを有するパワー半導体アセンブリであって、
上記第１半導体チップ（１０）は、第１主接続部（１１）および第２主接続部（１２）を上記第１半導体チップ（１０）の互いに向かい合う各面にそれぞれ配置されて有し、
上記第２半導体チップ（２０）は、第１主接続部（２１）および第２主接続部（２２）を上記第２半導体チップ（２０）の互いに向かい合う各面にそれぞれ配置されて有し、
上記支持体（５０）は、パターン化された金属層（６０）が設けられた第１面（５１）を有し、上記第１面（５１）は、第１部分（６１）と上記第１部分（６１）から間隔を空けた第２部分（６２）とを備え、
上記第１半導体チップ（１０）は、上記支持体（５０）の第１面（５１）上に配置され、上記第１半導体チップ（１０）の第２主接続部（１２）を介して第１部分（６１）に機械的および導電的に接続されており、
上記第２半導体チップ（２０）は、上記支持体（５０）の第１面（５１）上に配置され、上記第２半導体チップ（２０）の第２主接続部（２２）を介して第２部分（６２）に機械的および導電的に接続されており、
上記第１半導体チップ（１０）の第１主接続部（１１）と、上記第２半導体チップ（２０）の第１主接続部（２１）とは、互いに導電的に接続されており、外部の負荷（１００）または外部の供給電圧に接続するために備えられた第１コンタクト用接続部（７１）とも導電的に接続されており、
上記第１半導体チップ（１０）および上記第２半導体チップ（２０）はハーフブリッジを形成し、
第１半導体チップ（１０）の第１主接続部（１１）および第２半導体チップ（２０）の第１主接続部（２１）は互いに導電的に接続されており、
上記第１半導体チップ（１０）の制御入力部（１３）を駆動するための第１駆動回路（８１）、および、
上記第２半導体チップ（２０）の制御入力部（２３）を駆動するための第２駆動回路（８２）を含み、
上記第１駆動回路（８１）および上記第２駆動回路（８２）は、上記第１半導体チップ（１０）の第１主接続部（１１）と、上記第２半導体チップ（２０）の第１主接続部（２１）とに導電的に接続されている、パワー半導体アセンブリ。
上記支持体（５０）の第１面（５１）に向かい合う第２面（５２）が、金属体（７０）に対し、伝熱的に接触している、請求項１に記載のパワー半導体アセンブリ。
上記金属体（７０）は、放熱板、蓄熱器、金属板、または、金属薄膜として形成されている、請求項２に記載のパワー半導体アセンブリ。
上記金属体は接地されている、請求項２または３に記載のパワー半導体アセンブリ。
正の供給電圧（Ｕ１＋）に接続するために設けられている第２コンタクト用接続部（７２）と、
負の供給電圧（Ｕ１−）に接続するために設けられている第３コンタクト用接続部（７３）とを有し、
上記第２コンタクト用接続部（７２）は、上記第１半導体チップ（１０）の第２主接続部（１２）に導電的に接続され、
上記第３コンタクト用接続部（７３）は、上記第２半導体チップ（２０）の第２主接続部（２２）に導電的に接続され、
上記第２コンタクト用接続部（７２）および上記第３コンタクト用接続部（７３）は、上記第１半導体チップ（１０）から離れた上記第２半導体チップ（２０）の側、または、上記第２半導体チップ（２０）から離れた上記第１半導体チップ（１０）の側に配置されている、請求項１〜４のいずれか１項に記載のパワー半導体アセンブリ。
上記第２コンタクト用接続部（７２）から第１コンタクト用接続部（７１）までの電流路、および、第１コンタクト用接続部（７１）から第３コンタクト用接続部（７３）までの電流路は、互いにほぼ逆方向に電流が流れるように設定されている、請求項５に記載のパワー半導体アセンブリ。
上記第１半導体チップ（１０）は、ｎチャネル型電界効果トランジスタであり、そのソース端子は第１半導体チップ（１０）の上記第１主接続部（１１）を構成し、上記ｎチャネル型電界効果トランジスタのドレイン端子は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
上記第１半導体チップ（１０）は、ｐチャネル型電界効果トランジスタであり、そのドレイン端子は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記ｐチャネル型電界効果トランジスタのソース端子は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
上記第１半導体チップ（１０）は、バイポーラｎｐｎ型トランジスタであり、そのエミッタ接続部は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記バイポーラｎｐｎ型トランジスタのコレクタ接続部は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
上記第１半導体チップ（１０）は、バイポーラｐｎｐ型トランジスタであり、そのコレクタ接続部は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記バイポーラｐｎｐ型トランジスタのエミッタ接続部は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
上記第１半導体チップ（１０ａ〜ｃ）は、サイリスタであり、そのカソードは上記第１半導体チップ（１０ａ〜ｃ）の第１主接続部（１１ａ〜ｃ）を構成し、上記サイリスタのアノードは上記第１半導体チップ（１０ａ〜ｃ）の第２主接続部（１２ａ〜ｃ）を構成している、請求項１〜６のいずれか１項に記載のパワー半導体アセンブリ。
上記第２半導体チップ（２０）は、ｐチャネル型電界効果トランジスタであり、そのソース端子は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記ｐチャネル型電界効果トランジスタのドレイン端子は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
上記第２半導体チップ（２０）は、ｎチャネル型電界効果トランジスタであり、そのドレイン端子は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記ｎチャネル型電界効果トランジスタのソース端子は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
上記第２半導体チップ（２０）は、バイポーラｐｎｐ型トランジスタであり、そのエミッタ接続部は第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記バイポーラｐｎｐ型トランジスタのコレクタ接続部は第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
上記第２半導体チップ（２０）は、バイポーラｎｐｎ型トランジスタであり、そのコレクタ接続部は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記バイポーラｎｐｎ型トランジスタのエミッタ接続部は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
上記第２半導体チップ（２０ａ〜ｃ）は、サイリスタであり、そのアノードは上記第２半導体チップ（２０ａ〜ｃ）の第１主接続部（２１ａ〜ｃ）を構成し、上記サイリスタのカソードは上記第２半導体チップ（２０ａ〜ｃ）の第２主接続部（２２ａ〜ｃ）を構成している、請求項１〜７のいずれか１項に記載のパワー半導体アセンブリ。
上記第１半導体チップ（１０）は、ｎチャネル型電界効果トランジスタであり、そのソース端子は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記ｎチャネル型電界効果トランジスタのドレイン端子は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
上記第１半導体チップ（１０）は、バイポーラｎｐｎ型トランジスタであり、そのエミッタ接続部は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記バイポーラｎｐｎ型トランジスタのコレクタ接続部は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しており、および、
上記第２半導体チップ（２０）は、ｐチャネル型電界効果トランジスタであり、そのソース端子は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記ｐチャネル型電界効果トランジスタのドレイン端子は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
上記第２半導体チップ（２０）は、バイポーラｐｎｐ型トランジスタであり、そのエミッタ接続部は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記バイポーラｐｎｐ型トランジスタのコレクタ接続部は上記第２半導体チップ（２０）の第２主接続部（２２）を構成している、請求項１〜６のいずれか１項に記載のパワー半導体アセンブリ。
上記第１半導体チップ（１０ａ〜ｃ）は、ｐ型に制御されたサイリスタであり、そのカソードは上記第１半導体チップ（１０ａ〜ｃ）の第１主接続部（１１ａ〜ｃ）を構成し、上記ｐ型に制御されたサイリスタのアノードは上記第１半導体チップ（１０ａ〜ｃ）の第１主接続部（１２ａ〜ｃ）を構成しており、および、
上記第２半導体チップ（２０ａ〜ｃ）は、ｎ型に制御されたサイリスタであり、そのアノードは上記第２半導体チップ（２０ａ〜ｃ）の第１主接続部（２１ａ〜ｃ）を構成し、上記ｎ型に制御された上記サイリスタのカソードは上記第２半導体チップ（２０）の第２主接続部（２２ａ〜ｃ）を構成している、請求項１〜８のいずれか１項に記載のパワー半導体アセンブリ。
上記第１半導体チップ（１０）および／または上記第２半導体チップ（２０）は、ＭＯＳＦＥＴである、請求項７〜９のいずれか１項に記載のパワー半導体アセンブリ。
上記第１半導体チップ（１０）および／または上記第２半導体チップ（２０）は、ＩＧＢＴである、請求項７〜９のいずれか１項に記載のパワー半導体アセンブリ。
上記第１駆動回路（８１）および上記第２駆動回路（８２）は、上記第１半導体チップ（１０）の第１主接続部（１１）と、上記第２半導体チップ（２０）の第１主接続部（２１）との電位（ＵＬ）に関連づけられて、それぞれ、上記第１半導体チップ（１０）および上記第２半導体チップ（２０）を駆動するものである、請求項１〜１２のいずれか１項に記載のパワー半導体アセンブリ。
第１ダイオード（３０、３０ａ〜ｃ）を含み、
上記第１ダイオード（３０、３０ａ〜ｃ）のアノード（３２、３２ａ〜ｃ）は、上記第１半導体チップ（１０）の第１主接続部（１１）に導電的に接続され、ｐ型ウェルとして形成されている、請求項１〜１３のいずれか１項に記載のパワー半導体アセンブリ。
第１ダイオード（３０、３０ａ〜ｃ）を含み、
上記第１ダイオード（３０、３０ａ〜ｃ）のカソード（３１、３１ａ〜ｃ）は、上記第１半導体チップ（１０）の第２主接続部（１２）に導電的に接続され、ｎ型ウェルとして形成されている、請求項１〜１３のいずれか１項に記載のパワー半導体アセンブリ。
第２ダイオード（４０、４０ａ〜ｃ）を含み、
上記第２ダイオード（４０、４０ａ〜ｃ）のアノード（４２、４２ａ〜ｃ）は、上記第２半導体チップ（２０）の第２主接続部（２２）に導電的に接続され、ｐ型ウェルとして形成されている、請求項１〜１５のいずれか１項に記載のパワー半導体アセンブリ。
第２ダイオード（４０、４０ａ〜ｃ）を含み、
上記第２ダイオード（４０、４０ａ〜ｃ）のカソード（４１、４１ａ〜ｃ）は、上記第２半導体チップ（２０）の第１主接続部（２１）に導電的に接続され、ｎ型ウェルとして形成されている、請求項１〜１５のいずれか１項に記載のパワー半導体アセンブリ。
正の供給電圧（Ｕ１＋）を供給するために設けられた第２コンタクト用接続部（７２）、および、負の供給電圧（Ｕ１−）を供給するために設けられた第３コンタクト用接続部（７３）を含み、
上記第２コンタクト用接続部（７２）は、上記第１半導体チップ（１０）の第２主接続部（１２）に導電的に接続され、
上記第３コンタクト用接続部（７３）は、上記第２半導体チップ（２０）の第２主接続部（２２）に導電的に接続され、
上記第２コンタクト用接続部（７２）および上記第３コンタクト用接続部（７３）は、上記第１半導体チップ（１０）から離れた、上記第２半導体チップ（２０）の側、または、上記第２半導体チップ（２０）から離れた、上記第１半導体チップ（１０）の側に、配置されている、請求項１〜４のいずれか１項に記載のパワー半導体アセンブリ。
上記第１半導体チップ（２３０ａ〜ｃ）は、ｎ型に制御されたサイリスタであり、そのアノードは、上記第１半導体チップ（２３０ａ〜ｃ）の第１主接続部（２３１ａ〜ｃ）を構成し、上記ｎ型に制御されたサイリスタのカソードは、上記第１半導体チップ（２３０ａ〜ｃ）の第２主接続部（２３２ａ〜ｃ）を構成しており、
上記第２半導体チップ（２４０ａ〜ｃ）は、ｐ型に制御されたサイリスタであり、そのカソードは、上記第２半導体チップ（２４０ａ〜ｃ）の第１主接続部（２４１ａ〜ｃ）を構成し、上記ｐ型に制御されたサイリスタのアノードは、上記第２半導体チップ（２４０ａ〜ｃ）の第２主接続部（２４２ａ〜ｃ）を構成している、請求項１〜４のいずれか１項に記載のパワー半導体アセンブリ。
上記ハーフブリッジは、整流器である、請求項１９に記載のパワー半導体アセンブリ。
単一のトランスを含有する直流−直流コンバータを有し、第１駆動回路（８１）および第２駆動回路（８２）に接続され、上記第１駆動回路（８１）および上記第２駆動回路（８２）に電圧を供給するために設けられた電圧供給ユニット（９９）を含む、請求項１または２０に記載のパワー半導体アセンブリ。
一次側と、上記一次側から電気的に絶縁している二次側とを有する駆動ユニット（９０）を含み、
上記二次側は、上記第１駆動回路（８１）の入力部、および、上記第２駆動回路（８２）の入力部に導電的に接続されている、請求項１、２０または２１に記載のパワー半導体アセンブリ。
上記駆動ユニット（９０、９０´）は、フォトカプラまたはトランスを有する、請求項２２に記載のパワー半導体アセンブリ。
上記二次側、上記第１駆動回路（８１）および上記第２駆動回路（８２）は、１つの共通のチップハウジング内、または、１つの共通の集積回路内に配置されている、請求項２２または２３に記載のパワー半導体アセンブリ。
上記第１半導体チップ（１０）の第１主接続部（１１）および上記第２半導体チップ（２０）の第１主接続部（２１）は、金属薄膜（７５）により導電的に接続されている、請求項３〜２４のいずれか１項に記載のパワー半導体アセンブリ。
さらに、上記第１半導体チップ（１０）を保護するために、上記第１半導体チップ（１０）の負荷経路に対して並列に逆方向に接続された第１ダイオード（３０）と、
上記第２半導体チップ（２０）を保護するために、上記第２半導体チップ（２０）の負荷経路に対して並列に逆方向に接続された第２ダイオード（４０）とを備え、
上記第１半導体チップ（１０）および上記第２半導体チップ（２０）は、上記第１ダイオード（３０）および上記第２ダイオード（４０）の間に配置されている、請求項１〜１３のいずれか１項に記載のパワー半導体アセンブリ。
上記第１半導体チップ（１０）および上記第２半導体チップ（２０）が、同時にＯＮ状態に切り換わることを防止するラッチ回路を含む、請求項１〜２６のいずれか１項に記載のパワー半導体アセンブリ。