JP4139422B2 - モジュール - Google Patents

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Description

【技術分野】
【０００１】
本発明は、主として炭化珪素（ＳｉＣ），ＧａＮ，ダイヤモンド等のワイドバンドギャップ半導体を用いて構成される半導体装置及びそれを用いたモジュールに関する。
【背景技術】
【０００２】
従来の半導体装置を用いたモジュールの一例としてモータ制御に用いられるインバータの概念図を図１０に示す。この図１０に示すように、モータ１などを制御する半導体素子（パワー素子）をＩＣおよびモジュールとして用いる場合においては、たとえば制御・ロジック系の低電圧電源２で駆動する低電圧半導体回路からなる制御回路３と、高電圧電源４から供給される高電圧大電流を扱うパワースイッチング素子５Ｈ,５Ｌをワンチップに一体化する、または同じパッケージに実装する技術が難しく、工業的に広く用いられるＩＣおよびモジュールは数少なかった。現状のＳｉ半導体技術で形成されているパワーＩＣおよびモジュールは、低電圧素子と高電圧素子を電気的に素子分離する絶縁分離技術を駆使して、かなり複雑なプロセスにより形成される。
【０００３】
特にインテリジェント・パワー・モジュール（ＩＰＭ）と呼ばれる半導体装置（例えば非特許文献１参照）においては、モータ１などを制御するインバータのパワースイッチング素子（ＩＧＢＴまたはＭＯＳＦＥＴ等）のうちハイサイドのパワースイッチング素子５Ｈのゲートドライブ回路６が、アース電位に対して浮いて高電位状態で動作する必要があり、高電位フローティング電源７も必要である。これは、負荷につながっているハイサイドのパワースイッチング素子５Ｈとローサイドのパワースイッチング素子５Ｌとの接続部の電位がパワースイッチング素子の状態によって常に変動しており、この変動している電位に対してハイサイド側のパワースイッチング素子５Ｈにゲート電位を与えてスイッチング制御をする必要が有るからである。このために、制御回路３から送られてくるアース電位を基準にしたシグナルを、高電位フローティング状態のゲートドライブ回路６に受け渡すレベルシフト技術が必要である。
【特許文献１】
特開平１０−０２７８５３号公報
【特許文献２】
特開平０６−２６０６０１号公報
【特許文献３】
特開平０８−３３５８６３号公報
【特許文献４】
特開２０００−２８６３９１号公報
【非特許文献１】
パワーデバイス・パワーＩＣハンドブック コロナ社 電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編 Ｐ．２１８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のインバータにおいて、Ｓｉパワー素子を駆動するためのレベルシフト回路として代表的なのが図１０に示したフォトカプラを用いる方式である。これは、制御回路３から送られてくるアース電位を基準にしたシグナルによりＬＥＤ（発光ダイオード）９が発光し、その光がフォトダイオード８に照射されることによりフォトダイオード８で発生する光電位をシグナルとしてハイサイドのパワースイッチング素子５Ｈのゲートをドライブする方式である。このようにフォトカプラを用いることにより、高電位フローティング状態のゲートドライブ回路６へシグナルを伝送することができる。フォトカプラは、ハイサイドのパワースイッチング素子１つについて１個必要で、たとえば図１０の３相出力のドライブ回路においては、少なくとも３個のフォトカプラと３個のハイサイドゲートドライブ用の電源が必要である。
【０００５】
一方、ローサイドのパワースイッチング素子５Ｌのゲートドライブ回路１０は、低電圧の回路であり、ハイサイドの場合のようにフローティングされた３つの独立の電源を必要としない。１つのローサイド用の電源１１の電圧がドライブ回路１０により、３つのローサイドのパワースイッチング素子５Ｌに供給されインバータ制御される。
【０００６】
上記の方式では、ハイサイド側の３つのパワースイッチング素子５Ｈ、ゲートドライブ回路６、フローティング電源７、およびレベルシフト回路（フォトダイオード８、ＬＥＤ９）は、実装面である程度の容積を必要とし、モジュールが大型になるという欠点があった。通常、従来のＳｉパワー素子では、１０アンペア[Ａ]のスイッチング素子で５×５ｍｍ2の大きさを必要とし、ここに、別チップに形成されたゲートドライブ回路６、フォトダイオード８を実装する。この場合、パワースイッチング素子５Ｈからの発熱を考慮して、他の回路素子はパワースイッチング素子５Ｈからの発熱の影響を受けない、独立した放熱機構に実装される。更にフォトダイオード８に光を照射するＬＥＤ９も別に実装され、フローティング電源７（例えばブートストラップフローティング電源）として、高耐圧のダイオードと抵抗とコンデンサが実装される。これらの素子部品をハイサイド側に３セット、熱放出を考慮して実装させるため、相当の容積を必要とし、１０アンペア[Ａ]級のインバータモジュールで５×５ｃｍ2以上の大きさを必要としていた。
【０００７】
上記フォトカプラを用いる方式以外のレベルシフト回路として、ゲートドライブＩＣを使用する場合もある。このゲートドライブＩＣは接合分離技術を用い、Ｓｉを用いて形成された高耐圧レベルシフタとフリップフロップ回路を統合した高耐圧集積回路である。このゲートドライブＩＣの動作原理について次に述べる。入力されたハイサイドのゲートドライブシグナルは、パルスジェネレータにより立ち上がり部とたち下がり部のパルスに分けられ、これらの２つのパルスシグナルがレベルシフタを介してフローティング状態のフリップフロップ回路に入力され、このフリップフロップの出力によりハイサイドのゲートドライブ回路を駆動する。この場合、電源としては、例えばブートストラップ電源を用いる。
【０００８】
ここで従来は、高耐圧のレベルシフタやフローティング状態のフリップフロップ回路などを、接合分離などの技術を用いて高耐圧を確保したＳｉデバイスで構成する必要があり、数百Ｖから１．２ｋＶ程度であっても、素子分離を考慮した特殊なデバイス構造を形成する必要があり、形成方法も複雑で、全ての電極が表面に有る横型素子で構成する必要があり、素子も大型化していた(例えば、特許文献１，２，３，４参照）。
【０００９】
また、上記レベルシフタは、例えば図１に示すような、抵抗Ｒａを接続したレベルシフトスイッチ２８ａおよび抵抗Ｒｂを接続したレベルシフトスイッチ２８ｂとして構成されており、この場合、抵抗Ｒａ、抵抗Ｒｂをレベルシフトスイッチ２８ａ、２８ｂに接続しなければならず、そのための配線および配線工程も必要であり、また、外付けの抵抗Ｒａ、Ｒｂが必要となるため、レベルシフタの小型化を妨げることにもなっていた。
【００１０】
本発明は上記のような課題を解決するためになされたもので、インバータ装置の小型化を図るために有用な半導体装置、及び当該半導体装置に用いられるレベルシフタ、更に当該半導体装置を用いたモジュールを提供することを目的としている。特に、本発明の縦型の電極が表裏面に形成された半導体装置は、パワーチップなどと積層実装することが可能であり、小型化を実現できる。
【課題を解決するための手段】
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、ハイサイドのスイッチング素子およびローサイドのスイッチング素子と、第１の電極と第２の電極と制御電極と信号出力電極とを有するとともに、前記第１の電極と前記信号出力電極との間に介在し前記制御電極への入力信号に応じて導通し又は非導通となるトランジスタ素子部と、前記信号出力電極と前記第２の電極との間に介在する抵抗素子部とを構成する第１の半導体領域を有し、前記第１の半導体領域がワイドバンドギャップ半導体により構成されている２つのレベルシフトスイッチと、前記第１の半導体領域とは素子分離され、カソード側電極およびアノード側電極と第２の半導体領域とを有し、前記第２の半導体領域がワイドバンドギャップ半導体により構成されているダイオードとを備え、前記アノード側電極に、前記ローサイドスイッチング素子のゲート電極に駆動電圧を印加するためのゲートドライブ用電源が接続されている。
【００１２】
このように、ワイドバンドギャップ半導体を用いて形成されたレベルシフトスイッチおよびダイオードは高耐圧で小型化が可能であり、高温下でも動作可能である。したがって半導体装置の小型化が図れ、これを用いたモジュール及びそのモジュールを用いたインバータ装置等の小型化が可能となる。また、本発明におけるレベルシフトスイッチは、従来、外付けされていた抵抗を上記の抵抗素子部としてチップ内部に形成しているので、外付け抵抗およびその配線を省略することができ、装置の小型化および配線工程の簡略化に寄与する。
【００１３】
本発明の半導体装置において、各々の前記レベルシフトスイッチは、前記第１の半導体領域が、第１導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に一部領域を除いて形成された第２導電型のウェル領域と、前記ウェル領域の表面の所定領域に形成された第１導電型のソース領域と、前記ソース領域と離間して前記ウェル領域上および前記ドリフト層の前記一部領域上に形成された第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを有し、前記第１の電極が前記ソース領域上に形成され、前記制御電極が前記ソース領域と前記リサーフ領域との間の前記ウェル領域上にゲート絶縁膜を介して形成され、前記信号出力電極が前記リサーフ領域上に形成され、前記第２の電極が前記ワイドバンドギャップ半導体基板の裏面に形成され、前記ウェル領域と前記ソース領域と前記リサーフ領域とで前記トランジスタ素子部が構成され、前記リサーフ領域と前記一部領域を含む前記ドリフト層と前記ワイドバンドギャップ半導体基板とで前記抵抗素子部が構成されていることが好ましい。なお、リサーフ領域は、レベルシフトスイッチのＭＯＳＦＥＴのチャンネル部分、例えば１μｍ〜１０μｍ程度、ソース領域と離間して形成されている。
【００１４】
この場合、前記ゲート絶縁膜の直下に、前記第１導電型のソース領域と前記第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイドバンドギャップ半導体により構成された第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域が設けられてあってもよく、これによりトランジスタ素子部のしきい値電圧を調整することができる。
【００１５】
また、本発明の半導体装置において、２つの前記レベルシフトスイッチの前記第２の電極と前記ダイオードの前記カソード側電極とが一体化されて共通電極として設けられていることが好ましい。このように共通電極とすることにより、電極の接続工程を省略できる。
【００１６】
また、本発明の半導体装置において、２つの前記レベルシフトスイッチの第１の半導体領域と前記ダイオードの第２の半導体領域とが、同一のワイドバンドギャップ半導体基板およびその上に形成されたワイドバンドギャップ半導体領域からなることが好ましい。これにより、２つのレベルシフトスイッチとダイオードを１つのチップで構成できる。
【００１７】
この場合、各々の前記レベルシフトスイッチは、前記第１の半導体領域の前記ワイドバンドギャップ半導体基板が第１導電型であり、前記第１の半導体領域の前記ワイドバンドギャップ半導体領域が、前記ワイドバンドギャップ半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に一部領域を除いて形成された第２導電型のウェル領域と、前記ウェル領域の表面の所定領域に形成された第１導電型のソース領域と、前記ソース領域と離間して前記ウェル領域上および前記ドリフト層の前記一部領域上に形成された第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを有し、前記第１の電極が前記ソース領域上に形成され、前記制御電極が前記ソース領域と前記リサーフ領域との間の前記ウェル領域上にゲート絶縁膜を介して形成され、前記信号出力電極が前記リサーフ領域上に形成され、前記第２の電極が前記ワイドバンドギャップ半導体基板の裏面に形成され、前記ウェル領域と前記ソース領域と前記リサーフ領域とで前記トランジスタ素子部が構成され、前記リサーフ領域と前記一部領域を含む前記ドリフト層と前記ワイドバンドギャップ半導体基板とで前記抵抗素子部が構成されていることが好ましい。なお、リサーフ領域は、レベルシフトスイッチのＭＯＳＦＥＴのチャンネル部分、例えば１μｍ〜１０μｍ程度、ソース領域と離間して形成されている。
【００１８】
この場合、前記ゲート絶縁膜の直下に、前記第１導電型のソース領域と前記第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイドバンドギャップ半導体により構成された第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域が設けられてあってもよく、これによりトランジスタ素子部のしきい値電圧を調整することができる。
【００１９】
また、２つの前記レベルシフトスイッチの前記第２の電極と前記ダイオードのカソード側電極とが一体化された共通電極として前記ワイドバンドギャップ半導体基板の裏面側に配置され、２つの前記レベルシフトスイッチの前記第１の電極と前記信号出力電極と前記ダイオードのアノード側電極とが前記ワイドバンドギャップ半導体基板の表面側に配置されていることが好ましい。このように共通電極とすることにより、電極の接続工程を省略できる。
【００２０】
また、２つの前記レベルシフトスイッチおよび前記ダイオードの各々は、前記ワイドバンドギャップ半導体基板の表面側においてメサ構造またはｐｎ接合により素子分離されていることが好ましい。
【００２１】
また、以上の本発明の半導体装置において、前記ダイオードは、前記アノード側電極がショットキー電極となるショットキーダイオードであることが好ましい。ショットキーダイオードを用いることで順方向電圧降下が小さく、高速動作が可能となる。
【００２２】
また、以上の本発明の半導体装置において、ワイドバンドギャップ半導体が炭化珪素であることが好ましい。
【００２３】
本発明のモジュールは、直流電圧が印加される高電位側電源線と低電位側電源線との間に、前記高電位側電源線に高電位側電極が接続されハイサイドのゲートドライブ信号に基づいてオンオフ制御されるハイサイドのパワースイッチング素子と、前記低電位側電源線に低電位側電極が接続されローサイドのゲートドライブ信号に基づいてオンオフ制御されるローサイドのパワースイッチング素子とが直列接続され、前記ハイサイドのパワースイッチング素子の低電位側電極と前記ローサイドのパワースイッチング素子の高電位側電極とに接続される出力端子が備えられたインバータ主回路部と、ローサイドのゲートドライブ用電源から電源電圧が供給され、前記ローサイドのパワースイッチング素子をオンオフ制御するためのローサイド制御信号に基づいて前記ローサイドのパワースイッチング素子のゲートドライブ信号を生成し出力するローサイドのゲートドライブ回路と、前記出力端子に一方の電極が電気的に接続されたコンデンサと、カソード側電極が前記コンデンサの他方の電極と接続され前記ローサイドのパワースイッチング素子がオンしたときにアノード側電極に前記ローサイドのゲートドライブ用電源からの電流が流れ込むダイオードと、第１の電極と第２の電極と制御電極と信号出力電極とを備え、前記第１の電極が前記低電位側電源線と電気的に接続され、前記第２の電極が前記コンデンサの他方の電極と電気的に接続され、前記ハイサイドのパワースイッチング素子をオンさせるべき期間の開始時に前記制御電極に第１のパルスが入力されることにより、前記コンデンサの他方の電極の電位に応じた電位であり、かつ前記第１のパルスよりも高い電位を有する第２のパルスが前記信号出力電極から出力される第１のレベルシフトスイッチと、第１の電極と第２の電極と制御電極と信号出力電極とを備え、前記第１の電極が前記低電位側電源線と電気的に接続され、前記第２の電極が前記コンデンサの他方の電極と電気的に接続され、前記ハイサイドのパワースイッチング素子をオンさせるべき期間の終了時に前記制御電極に第３のパルスが入力されることにより、前記コンデンサの他方の電極の電位に応じた電位であり、かつ前記第３のパルスよりも高い電位を有する第４のパルスが前記信号出力電極から出力される第２のレベルシフトスイッチと、前記コンデンサの両端の電圧が電源電圧として供給され、前記第１のレベルシフトスイッチの前記信号出力電極から出力される前記第２のパルスのタイミングに基づいて前記ハイサイドのパワースイッチング素子をオンさせ、前記第２のレベルシフトスイッチの前記信号出力電極から出力される前記第４のパルスのタイミングに基づいて前記ハイサイドのパワースイッチング素子をオフさせるためのハイサイド制御信号を生成し出力する信号生成回路と、前記コンデンサの両端の電圧が電源電圧として供給され、前記信号生成回路から出力される前記ハイサイド制御信号に基づいて前記ハイサイドのパワースイッチング素子のゲートドライブ信号を生成し出力するハイサイドのゲートドライブ回路とを１組以上備えたインバータ装置に用いられ、前記第１および第２のレベルシフトスイッチと前記ダイオードとを構成する請求項１から１１のうちいずれか１項に記載の半導体装置と前記ローサイドのパワースイッチング素子とを実装し前記出力端子と電気的に接続される導電性実装基板と、前記一方の電極が前記導電性実装基板と接続され前記他方の電極が前記半導体装置の２つの前記レベルシフトスイッチの前記第２の電極および前記ダイオードの前記カソード側電極と電気的に接続された前記コンデンサと、前記導電性実装基板に低電位側電極が電気的に接続された前記ハイサイドのパワースイッチング素子と、前記半導体装置の２つの前記レベルシフトスイッチの前記信号出力電極と前記コンデンサとに電気的に接続された前記信号生成回路と、前記信号生成回路と前記ハイサイドのパワースイッチング素子と前記コンデンサとに電気的に接続された前記ハイサイドのゲートドライブ回路とを１組以上備えている。
【００２４】
この構成によれば、上記のように小型化の図れる本発明の半導体装置を用いているため、小型のインバータモジュールを実現することができる。
【００２５】
本発明のモジュールにおいて、前記コンデンサがチップコンデンサであり、前記チップコンデンサが前記導電性実装基板上に実装され、前記チップコンデンサ上に前記半導体装置が積層実装されていることが好ましい。これにより、モジュールの小型化がより図れる。
【００２６】
この場合、前記ローサイドのパワースイッチング素子と前記チップコンデンサと前記半導体装置とが搭載された導電性実装基板が、前記ハイサイドのパワースイッチング素子の低電位側電極上に積層実装されていることが好ましい。これにより、モジュールの小型化がさらにより図れる。
【００２７】
また、本発明のモジュールにおいて、前記ハイサイドのパワースイッチング素子上に、前記信号生成回路および前記ハイサイドのゲートドライブ回路を構成するチップが積層実装されていることが好ましい。これにより、モジュールの小型化がより図れる。
【００２８】
また、本発明の他の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に一部領域を除いて形成された第２導電型のウェル領域と、前記ウェル領域の表面の所定領域に形成された第１導電型のソース領域と、前記ソース領域と離間して前記ウェル領域上および前記ドリフト層の前記一部領域上に形成された第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域と、前記ソース領域上に形成された第１の電極と、前記ソース領域と前記リサーフ領域との間の前記ウェル領域上にゲート絶縁膜を介して形成された制御電極と、前記リサーフ領域上に形成された信号出力電極と、前記半導体基板の裏面に形成された第２の電極とを備えている。なお、リサーフ領域は、例えば１μｍ〜１０μｍ程度、ソース領域と離間して形成されている。
【００２９】
この構成によれば、制御電極への入力信号に応じて第１の電極に接続されるソース領域とリサーフ領域との間の導通・非導通の制御がなされるトランジスタ素子部が形成され、半導体基板の表面側の信号出力電極と裏面側の第２の電極との間で信号出力電極の直下部分のリサーフ領域と一部領域を含むドリフト層と半導体基板とによる抵抗素子部が形成される。第１の電極と第２の電極間にある電圧が印加され、トランジスタ素子部が非導通時には信号出力電極に第２の電極と等しい電位が出力され、導通時には、第２の電極と第１の電極間の電圧が上記の抵抗素子部とトランジスタ素子部の内部抵抗とによって分圧された電圧に相当する電位、すなわち、第２の電極の電位より抵抗素子部による電圧降下分低い電位が信号出力電極から出力されるレベルシフトスイッチを実現できる。従来、外付けされていた抵抗を上記の抵抗素子部としてチップ内部に形成しているので、外付け抵抗およびその配線を省略することができ、装置（レベルシフタ）の小型化および配線工程の簡略化を図ることができる。
【００３０】
また、上記の他の半導体装置において、前記ゲート絶縁膜の直下に、前記第１導電型のソース領域と前記第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを連結するように形成された第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域が設けられてあってもよく、これによりトランジスタ素子部のしきい値電圧を調整することができる。
【００３１】
なお、本明細書中においていう「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差であるバンドギャップが２．０ｅＶ以上である半導体のことを意味する。このようなワイドバンドギャップ半導体としては、炭化珪素（ＳｉＣ）、ＧＡＮ，ＡｌＮ等のIII族窒化物，ダイヤモンド等が挙げられる。
【００３２】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３３】
本発明は、以上に説明した構成を有し、インバータ装置等に用いられその小型化を図ることができる半導体装置及びそれを用いたモジュールを提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（実施の形態）
〔レベルシフト用回路〕
本発明の実施の形態の半導体装置はレベルシフト用回路であり、例えば図１０のようにモータを制御するインバータに用いられる。このインバータの回路構成は、図１０において、ハイサイドのパワースイッチング素子５Ｈを制御する部分の構成に特徴を有している。
【００３５】
図１は、本発明の実施の形態におけるインバータの回路構成の一例を示す回路図である。図１では、例えば図１０のように３組あるローサイドとハイサイドのパワースイッチング素子のうち１組（３相のうちの１相）について抜き出して示している。
【００３６】
ハイサイドのパワースイッチング素子２５（図１０では５Ｈ）とローサイドのパワースイッチング素子２１（図１０では５Ｌ）とが直列接続され、その両端に高電圧電源４（図１０参照）が接続されている。ローサイドのパワースイッチング素子２１は、ゲートドライブ回路１０によって制御される。このゲートドライブ回路１０を介してゲート電極２１ｇに印加される電圧は、ローサイド用の電源１１によって供給される。また、この電源１１は、抵抗２２、高耐圧ダイオード２３、コンデンサ２４を介して、ローサイドのパワースイッチング素子２１のドレイン電極２１ｄと接続されている。この部分はブートストラップ電源として機能し、ローサイドのパワースイッチング素子２１がオン（導通）の場合に、電源１１の電圧がコンデンサ２４に蓄えられる。また、ローサイドのパワースイッチング素子２１のドレイン電極２１ｄは、出力端子４３とハイサイドのパワースイッチング素子２５のソース電極２５ｓとに接続されており、ハイサイドのパワースイッチング素子２５のドレイン電極２５ｄは、高電圧電源４（図１０参照）の高電位側の電位ＨＶが与えられる電源線に接続されている。
【００３７】
コンデンサ２４に蓄えられた電圧は、ゲートドライブ回路２６及びフリップフロップ回路２７の電源電圧として供給される。
【００３８】
ハイサイドのパワースイッチング素子２５のゲート電極２５ｇには、電気的にフローティング状態にあるゲートドライブ回路２６により、ハイサイドのパワースイッチング素子２５のソース電極２５ｓの電位（ノードＦの電位）か、ソース電極２５ｓの電位よりもコンデンサ２４の両端の電圧（Ｆ−Ｒ間の電圧）分高い電位（ノードＲの電位）かが与えられる。ゲートドライブ回路２６は、フリップフロップ回路２７から入力される制御信号２７-outに応じて、ノードＦの電位とノードＲの電位のいずれかを選択して出力する。フリップフロップ回路２７は、ｎＭＯＳＦＥＴからなる２つのレベルシフトスイッチ２８ａ、２８ｂからタイミングの異なるパルス信号２８a-out、２８b-outが与えられることで、矩形波の制御信号２７-outをゲートドライブ回路２６へ出力する。２つのレベルシフトスイッチ２８ａと２８ｂから供給されるパルス信号２８a-out、２８b-outにより、フリップフロップ回路２７から出力される矩形波の立ち上がりとたち下がりのタイミングが決められる。上記矩形波は、ハイサイドのパワースイッチング素子２５のゲート制御信号として機能する。２つのレベルシフトスイッチ２８ａ、２８ｂはパルス発生回路３０から出力されるパルス信号Ｓａ，Ｓｂによって制御され、パルス発生回路３０は制御回路３から出力されるハイサイドの制御信号ＳＨからパルス信号Ｓａ，Ｓｂを生成する。制御回路３は、ハイサイドの制御信号ＳＨをパルス発生回路３０へ出力するとともにローサイドの制御信号ＳＬをローサイドのゲートドライブ回路１０へ出力する。ローサイドのゲートドライブ回路１０は、ローサイドの制御信号ＳＬが例えばハイレベルの間、ローサイド用の電源１１の電圧をパワースイッチング素子２１のゲート電極２１ｇへ印加し、パワースイッチング素子２１をオンさせる。なお、制御回路３から出力されるハイサイドの制御信号ＳＨは、ローサイドの制御信号ＳＬと同様、アース電位を基準にした信号である。
【００３９】
この回路において、ローサイドのパワースイッチング素子２１とハイサイドのパワースイッチング素子２５との接続点であるノードＦは、スイッチング素子２１，２５の動作状態により、アース電位から高電位の正電位ＨＶまで変化するため、ハイサイドのパワースイッチング素子２５のゲート電極２５ｇへ与える電位は、図１の点線Ａで囲んだ部分をフローティング状態とし、制御する必要がある。上記フローティング部分に制御シグナルをレベルシフトして供給するのがレベルシフトスイッチ２８ａと２８ｂである。
【００４０】
さらに図３を用いて図１に示す構成の動作を詳しく説明する。図３は、図１における各部の信号のタイミングチャートである。
【００４１】
まず、制御回路３から出力されるローサイドの制御信号ＳＬによってローサイドのゲートドライブ回路１０が駆動され、ローサイドのパワースイッチング素子２１のオン（導通）／オフ（非導通）の制御がなされる。図３の時刻ｔ１において、ゲートドライブ回路１０からゲートバイアス２１s-gが与えられ、スイッチング素子２１がオンし、出力端子４３（ＯＵＴ）およびコンデンサ２４の一端（ノード）Ｆはアース電位となる。この時に、コンデンサ２４の一端Ｆのアース電位に対して、電源１１の電位が抵抗２２及びダイオード２３を介してコンデンサ２４の他端に与えられ、コンデンサ２４が充電されてＦ−Ｒ間の電圧が上昇する。
【００４２】
時刻ｔ２において、ゲートバイアス２１s-gが無くなると、スイッチング素子２１がオフとなり、負荷によって出力端子４３（ＯＵＴ）およびコンデンサ２４の一端Ｆの電位が変化する。コンデンサ２４の一端Ｆの電位が変化してもコンデンサ２４に蓄えられた電荷は保存されるため、Ｆ−Ｒ間の電圧は変化しない。
【００４３】
時刻ｔ３からｔ４において、図１に示すように制御回路３からハイサイドの制御信号ＳＨが出力されると、パルス発生回路３０は、制御信号ＳＨの立ち上がりおよび立ち下がりエッジを検出し、立ち上がりエッジの検出に応答してパルス信号Ｓａを発生し、立ち下がりエッジの検出に応答してパルス信号Ｓｂを発生する。パルス信号Ｓａが出力されている間レベルシフトスイッチ２８ａがオンし、そのオンしている間、図３のパルス信号２８a-outが出力され（時刻ｔ３）、パルス信号Ｓｂが出力されている間レベルシフトスイッチ２８ｂがオンし、そのオンしている間、パルス信号２８b-outが出力される（時刻ｔ４）。ここで、パルス信号２８a-outの電位は、それが出力されるときのコンデンサ２４の端子（ノード）Ｒの電位と接地電位間の電圧が抵抗Ｒａとレベルシフトスイッチ２８ａの内部抵抗とによって分圧された電圧に相当する電位、すなわち、コンデンサ２４の端子Ｒの電位よりも抵抗Ｒａによる電圧降下分低い電位である。同様に、パルス信号２８b-outの電位は、それが出力されるときのコンデンサ２４の端子Ｒの電位と接地電位間の電圧が抵抗Ｒｂとレベルシフトスイッチ２８ｂの内部抵抗とによって分圧された電圧に相当する電位、すなわち、コンデンサ２４の端子Ｒの電位よりも抵抗Ｒｂによる電圧降下分低い電位である。これらのパルス信号２８a-out、２８b-outのパルス電位は、パルス信号Ｓａ、Ｓｂのパルス電位よりも高い電位である。
【００４４】
フローティング状態のフリップフロップ回路２７は、時刻ｔ３で、レベルシフトスイッチ２８ａからパルス信号２８a-outが入力されるとその出力２７-outが高レベル側になり、それに応じて、ハイサイドのゲートドライブ回路２６は、ノードＲの電位をその出力２６-outとし、ハイサイドのパワースイッチング素子２５にゲートバイアス２５s-gが印加される。ここで、ハイサイドのパワースイッチング素子２５はオンし、出力端子４３の電位ＯＵＴおよびコンデンサ２４の一端Ｆの電位は高電位ＨＶとなる。
【００４５】
時刻ｔ４において、レベルシフトスイッチ２８ｂからパルス信号２８b-outがフリップフロップ回路２７に入力されると、フリップフロップ回路２７の出力２７-outが低レベル側となり、それに応じて、ハイサイドのゲートドライブ回路２６は、ノードＦの電位をその出力２６-outとし、ハイサイドのパワースイッチング素子２５に印加されるゲートバイアス２５s-gが無くなり（０になる）、スイッチング素子２５がオフし、負荷によって出力端子４３の電位ＯＵＴおよびコンデンサ２４の一端Ｆの電位は変化する。
【００４６】
以降、同様にして上記の時刻ｔ１〜ｔ４の状態を繰り返し、図１の回路をインバータとして機能させることが出来る。
【００４７】
また、図２のように回路構成を変更してもよい。図２では、ブートストラップ電源の一部を構成している抵抗２２を、ローサイドゲートドライブ用電源１１に直接接続せずに、ローサイドのゲートドライブ回路１０の出力線に接続している点のみが図１と異なる。このように抵抗２２を接続しても動作は図１の場合と同様である。すなわち、図２の場合、スイッチング素子２１をオンさせる期間に、ゲートドライブ回路１０から電源１１の電圧が出力され、その電源１１の電圧が出力されている間、スイッチング素子２１がオンとなり、コンデンサ２４が充電されるので、図１の場合と同様である。
【００４８】
なお、図１、図２では、ハイサイドの制御信号ＳＨを入力してパルス信号Ｓａ、Ｓｂを生成するパルス発生回路３０を設けているが、制御回路３がパルス信号Ｓａ、Ｓｂを発生して直接レベルシフトスイッチ２８ａ、２８ｂへ入力するように構成してもよい。また、図１、図２では、１相分の回路構成しか示していないが、複数相例えば３相の場合は、制御回路３は３相分の制御信号ＳＬ，ＳＨを出力するものである。パルス発生回路３０は各相ごとに設けられるものとしてもよいし、制御回路３から各相の制御信号ＳＨを入力し、パルス発生回路３０が各相へ振り分けてパルス信号Ｓａ、Ｓｂを出力するように構成してもよい。あるいは、制御回路３が各相のパルス信号Ｓａ、Ｓｂを発生して直接各相のレベルシフトスイッチ２８ａ、２８ｂへ入力するように構成してもよい。制御回路３がパルス信号Ｓａ、Ｓｂを出力する場合は、ハイサイドのパワースイッチング素子２５をオンさせる期間の開始時点にパルス信号Ｓａをレベルシフトスイッチ２８ａへ出力し、終了時点にパルス信号Ｓｂをレベルシフトスイッチ２８ｂへ出力するようにすればよい。
【００４９】
本発明の実施の形態では、図１または図２の破線で囲まれた部分（以下、レベルシフト用回路という）を、同一チップのワイドバンドギャップ半導体基板に集積している（集積チップ２９）。このレベルシフト用回路のレベルシフトスイッチ２８ａ、２８ｂとダイオード２３は耐圧が重要である。レベルシフトスイッチ２８ａ、２８ｂは、パワースイッチング素子２５のゲート制御回路の一部なので大電流は要求されず、小型のワイドバンドギャップ半導体素子として集積して形成可能である。この耐圧が要求されるゲート制御回路の一部を集積化することにより部品点数を減らし、例えばインバータモジュールを小型化できる。また、この耐圧を要求されるレベルシフト用回路（集積チップ２９）は、ブートストラップ電源の一部とレベルシフトスイッチであり、これらは回路的に別機能の回路部分であり、従来、集積化の発想はなかった。
【００５０】
また、本発明の実施の形態では、集積化する際、レベルシフトスイッチ２８ａと抵抗Ｒａとを１つの素子として構成した抵抗内蔵レベルシフトスイッチ２８Ａを形成し、レベルシフトスイッチ２８ｂと抵抗Ｒｂとを１つの素子として構成した抵抗内蔵レベルシフトスイッチ２８Ｂを形成している。このようにすることで、抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂとダイオード２３のそれぞれの一端子が、コンデンサ２４の一方の端子Ｒに共通に結線されているため、同一チップに形成することが容易になる。
【００５１】
図４は、集積チップ２９の断面視における構造を示す図である。この例では、ダイオード２３としてショットキーダイオードを用い、ダイオード２３および抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂの各素子間をメサ分離構造により分離している。
【００５２】
ダイオード２３は、第１導電型（例えばｎ型）のワイドバンドギャップ半導体基板５０ｓ上に形成された第１導電型のドリフト層５０ｄ表面にショットキーダイオード電極５１が配置されたショットキーダイオードであり、メサ分離部５２ａで囲むことにより、このショットキーダイオードは他の素子と電気的に分離されている。
【００５３】
抵抗内蔵レベルシフトスイッチ２８Ａは、ダイオード２３とメサ分離部５２ａにより分離されてこれと隣接するように、リサーフ構造を含む縦型のＭＯＳＦＥＴによって構成されている。第１導電型のドリフト層５０ｄ上に第２導電型（例えばｐ型）のウェル領域５３ａ、５３ｂが一部領域（ＪＦＥＴ領域５７）を除いて形成されている。この第２導電型のウェル領域５３a中に、第１導電型のソース領域５４と、このソース領域５４と離れた第１導電型の領域５４ａとがイオン注入法により形成されている。第２導電型のウェル領域５３ａの表面に、ソース領域５４と連続して、第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域５５及び第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域５６が形成されている。リサーフ領域５６は、ウェル領域５３ａともう一つの第２導電型のウェル領域５３ｂに挟まれた第１導電型のＪＦＥＴ領域５７に繋がっている。また、リサーフ領域５６は、例えば１μｍ〜１０μｍ程度、ソース領域５４と離間して形成されている。ソース領域５４上にはソース電極５８ｓが設けられ、チャンネル領域５５表面はゲート絶縁膜５９に覆われ、更にゲート絶縁膜５９上にゲート電極５８gが形成されている。また、リサーフ領域５６とＪＦＥＴ領域５７の接合部分の上部の表面に出力電極５８ｏが形成されている。
【００５４】
抵抗内蔵レベルシフトスイッチ２８Ｂは、抵抗内蔵レベルシフトスイッチ２８Ａとメサ分離部５２ｂにより分離されてこれと隣接するように、抵抗内蔵レベルシフトスイッチ２８Ａと同じ構成で形成されている。なお、集積チップ２９上でのダイオード２３および抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂの配置は図４の例に限られずどのような配置になってもよい。
【００５５】
また、この集積チップ２９の裏面には、ダイオード２３のカソード側電極と抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂを構成する縦型ＭＯＳＦＥＴのドレイン電極とが一体化された共通電極５８ｄが形成され、この共通電極５８ｄが図１のコンデンサ２４の一端が接続されたノードＲへ接続される。本実施の形態では、図４において、電極５１、５８ｄ、５８ｓ、５８ｇ、５８ｏおよびゲート絶縁膜５９以外の部分は、ワイドバンドギャップ半導体で形成されている。
【００５６】
抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂにおいて、ソース電極５８ｓにはアース電位が与えられるので、ゲート電極５８ｇに正の電位を与えずにソース電極５８ｓの電位と同等の場合は、ＭＯＳＦＥＴのチャンネル領域５５がオフの状態（非導通状態）で、出力電極５８ｏの電位は共通電極５８ｄの電位と等しくなっている。一方、ゲート電極５８ｇに正の電位を与えチャンネル領域５５がオンの状態（導通状態）の場合は、共通電極５８ｄから基板５０ｓ、ドリフト領域５０ｄ、ＪＦＥＴ領域５７、リサーフ領域５６、チャンネル領域５５、ソース領域５４を通ってソース電極５８ｓへ流れる電流により電圧降下が起こり、共通電極５８ｄの電位よりも、共通電極５８ｄと出力電極５８ｏ間の電気抵抗（リサーフ領域５６の出力電極５８ｏの直下部分とＪＦＥＴ領域５７とドリフト領域５０ｄと基板５０ｓの電気抵抗であり、図１の抵抗Ｒａ，Ｒｂに相当）とそこに流れる電流とのかけ算の値分、低い電位が出力電極５８ｏに出力される。このときの出力電極５８ｏの出力電位は、上記共通電極５８ｄと出力電極５８ｏ間の電気抵抗（図１の抵抗Ｒａ，Ｒｂに相当）と、出力電極５８ｏとチャンネル領域５５間のリサーフ領域５６の電気抵抗（図１のレベルシフトスイッチ２８ａ，２８ｂの内部抵抗に略相当）とを設計時に調整しておくことで、所望の電位に設定することが可能である。この抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂのそれぞれの出力電極５８ｏの電位が図１のパルス信号２８a-out、２８b-outとしてフリップフロップ回路２７へ入力される。
【００５７】
以上のように構成された抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂは、従来、外付けされていた図１の抵抗Ｒａ，Ｒｂを内蔵した構成であり、外付け抵抗およびその配線を無くすことができ、装置の小型化が図れるとともに外付けのための配線および配線工程を省略することができる。この効果は、本実施の形態のように、抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂがワイドバンドギャップ半導体を用いて形成される場合に限られず、例えばＳｉ半導体を用いて形成されるような場合にも得られる。
【００５８】
なお、ゲート絶縁膜５９の直下の第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域５５はなくてもかまわないが、チャンネル領域５５を設けることによりＭＯＳＦＥＴのしきい値電圧を調整することができる。特に、本実施の形態のように、ＳｉＣ等のワイドバンドギャップ半導体を用いて形成される場合、第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域５５を設けないとしきい値電圧が高くなるので、チャンネル領域５５を設けることでしきい値電圧を低くすることができる。チャンネル領域５５を設けている場合は、チャンネル領域５５がＦＥＴチャンネル領域であり、チャンネル領域５５を設けていない場合には、ゲート電極５８ｇ直下のウェル領域５３ａにおいて、その表面及び表面近傍の領域がＦＥＴチャンネル領域である。
【００５９】
更に、レベルシフトスイッチ２８Ａ，２８Ｂのソース電極５８ｓは共通でもかまわないので、図５のように、２つのレベルシフトスイッチ２８Ａ，２８Ｂに共通のソース電極５８ｓを設け、この共通のソース電極５８ｓに対し、２つのレベルシフトスイッチ２８Ａ，２８Ｂが左右対称な構造で形成されるようにしてもかまわない。
【００６０】
また、ダイオード２３として、ｐｎ接合ダイオードを用いてかまわないが、本実施の形態のように、ショットキーダイオードを用いた方が、順方向電圧降下が小さく、動作の高速化を図ることができる。
【００６１】
なお、図４では、メサ分離部５２ａ,５２ｂにより素子分離されているが、メサ分離部５２ａ,５２ｂに代えて、図６のように第１導電型のドリフト層５０ｄとｐｎ接合される第２導電型領域からなる素子分離領域５２Ａ,５２Ｂを設けてもよい。また、図５の場合にも、メサ分離部５２ａに代えて、図６のような第１導電型のドリフト層５０ｄとｐｎ接合される第２導電型領域からなる素子分離領域５２Ａを設けてもよい。
〔インバータモジュール〕
上述のレベルシフト用回路からなる集積チップ２９を用いて構成したインバータモジュールの概念図を図７、図８、図９に示す。この図７、図８、図９において、インバータモジュールの負荷につなぐ出力端子４３（ＯＵＴ）は、同様に並列して３つあり、３相モータ１（図１０参照）などをドライブする。図７、図８、図９において、ローサイドおよびハイサイドのパワースイッチング素子２１、２５は、絶縁膜や電極以外の半導体部分がワイドバンドギャップ半導体で形成され、いずれも裏面側にドレイン電極が形成された縦型構造のｎＭＯＳＦＥＴからなるチップで構成されている。図７、図８、図９では、ローサイドのパワースイッチング素子２１のソース電極２１ｓ、ゲート電極２１ｇおよびハイサイドのパワースイッチング素子２５のソース電極２５ｓ、ゲート電極２５ｇは、チップ表面に形成されている外部接続用のパッドを示す。３つそれぞれのローサイドのパワースイッチング素子２１のソース電極２１ｓは、それぞれの集積チップ２９に集積されている抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂのソース電極５８ｓ（図４参照）と電気的に接続されるとともに、アース電位が与えられる電源線に接続される。また、それぞれのパワースイッチング素子２１の裏面側のドレイン電極はそれぞれの金属板等からなる導電板４２と接続されている。各導電板４２は、それぞれの出力端子４３に接続されるとともに各ローサイドのパワースイッチング素子２１と対をなすハイサイドのパワースイッチング素子２５のソース電極２５ｓと電気的に接続される。
【００６２】
また、３つのハイサイドのパワースイッチング素子２５は、共通の金属板等からなる導電板４４上に実装されるとともにそれぞれの裏面側のドレイン電極が導電板４４と接続されている。この導電板４４は、高電圧電源４（図１０参照）から高電位側の電位ＨＶが与えられる電源線に接続される。ハイサイドのパワースイッチング素子２５上には、ゲートドライブ回路２６と、集積チップ２９に集積されている抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂの出力電極５８ｏ（図４参照）と電気的に接続されるフリップフロップ回路２７とが、１つのチップとして積層実装され、フローティング状態で動作する。動作電圧は、ブートストラップ電源のコンデンサ２４に蓄積された電荷により供給される。ここで、ゲートドライブ回路２６およびフリップフロップ回路２７は、Ｓｉ半導体により構成されていてもワイドバンドギャップ半導体で構成されていてもかまわない。このゲートドライブ回路２６とフリップフロップ回路２７を内蔵したチップは、その裏面にパワースイッチング素子２５のソース電極２５ｓと接続するためのパッド、およびゲート電極２５ｇと接続するためのパッドが設けられて、それぞれ接続されている。
【００６３】
図７では、集積チップ２９をその様子を示すために大きめに示しているが、集積チップ２９は、他のパワースイッチング素子２１等と異なり、大電流を制御する必要がないため通常1/10以下の小型の素子となる。図７の場合、集積チップ２９を、ローサイドのパワースイッチング素子２１を実装した導電板４２上に、絶縁板３１を挟んで積層実装しており、このようにすると配線などがしやすく小型のモジュールが容易に形成できることが確認された。この図７の場合、コンデンサ２４は外付けされ、その一方の端子Ｆ（図１、図２参照）が導電板４２と接続され、他方の端子Ｒ（図１、図２参照）が集積チップ２９の共通電極５８ｄ（図４参照）とゲートドライブ回路２６およびフリップフロップ回路２７を内蔵したチップとに接続されている。
【００６４】
また、図８に示すように、図７の絶縁板３１に代えて、例えば積層誘電体コンデンサ等のチップコンデンサ４１（＝図１のコンデンサ２４）を配置すると、外付けのコンデンサおよびその配線が不要となり、更に小型のモジュールを達成することが出来る。このチップコンデンサ４１はチップの上面と下面に電極が設けられており、下面の電極（端子Ｆ）が導電板４２と直接接続され、上面の電極（端子Ｒ）が集積チップ２９の共通電極５８ｄ（図４参照）と直接接続され、その共通電極５８ｄがゲートドライブ回路２６とフリップフロップ回路２７を内蔵したチップと配線で接続されている。
【００６５】
更に、図９に示すように、ローサイドのパワースイッチング素子２１とチップコンデンサ４１とチップコンデンサ４１上に積層実装された集積チップ２９とを実装した導電板４２を、ハイサイドのパワースイッチング素子２５のソース電極２５ｓ上に積層実装すると、さらに小さな容積となりさらなる小型化が達成された。この構成においては、例えば金属板によって構成される導電板４２とハイサイドのパワースイッチング素子２５のソース電極２５ｓを結線する必要もなくなり、モジュールの構造も更に単純なものとなる。
【００６６】
なお、図７、図８、図９に示された構成に、さらにローサイドのゲートドライブ回路１０、ローサイド用の電源１１および抵抗２２が接続されてモジュールが構成されることになる。図１、図２のいずれの回路構成の場合も、図７、図８、図９において、電源１１から電圧供給を受けるローサイドのゲートドライブ回路１０の出力線がパワースイッチング素子２１のゲート電極２１ｇに接続される。さらに、図１の回路構成の場合、ダイオード２３のショットキー電極５１（図４参照）と接続され層間絶縁膜（図示せず）を介して集積チップ２９の表面に形成されたアノード側電極（パッド）２３ｓに抵抗２２の一端が接続され、その抵抗２２の他端が電源１１に接続されることになる。また、図２の回路構成の場合、集積チップ２９の表面に形成されたダイオード２３のアノード側電極２３ｓとパワースイッチング素子２１のゲート電極２１ｇとの間に抵抗２２が接続されることになる。この場合、パワースイッチング素子２１のゲート電極２１ｇとダイオードの電極２３ｓを、図７に点線で示したように、抵抗が高いたとえば細いワイヤＬで結線しても良い。また、パワースイッチング素子２１のソース電極２１ｓは、抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂのソース電極とそれぞれ別に結線されているが、抵抗内蔵レベルシフトスイッチ２８Ａ，２８Ｂのソース電極を一体とし、その一体とした一つソース電極と一本のワイヤで結線されても良い。ここで、図１、図２のいずれの回路構成の場合もゲートドライブ回路１０は各相個別に必要であるが、図１の回路構成の場合、ローサイド用の電源１１および抵抗２２は、それぞれ、各相について個別に設けなくても、全相（ここでは３相）で共有するようにして１つだけ設けてもよい。また、図２の回路構成の場合、ゲートドライブ回路１０に加えて抵抗２２も各相個別に必要であるが、ローサイド用の電源１１は、各相について個別に設けなくても、全相（ここでは３相）で共有するようにして１つだけ設けてもよい。
【００６７】
以上の図７、図８、図９では、抵抗内蔵レベルシフトスイッチ２８Ａ、２８Ｂとブートストラップダイオード２３の３つの素子を集積化したチップ２９を用いた場合について説明したが、これら３つの素子が集積化されずにそれぞれ独立の個別チップであってもよく、ワイドバンドギャップ半導体により構成された回路部品は、熱の伝導が良好で加熱しにくい上に、たとえ加熱して４００℃程度となっても正常に動作するため、積層実装することが可能であり、モジュールの小型化に寄与する。
【００６８】
また、上記の集積チップ２９およびパワースイッチング素子２１，２５のチップをワイドバンドギャップ半導体を用いて構成し、上記のインバータモジュールを構成した場合、集積チップ２９部分およびパワースイッチング素子２１，２５のチップをＳｉ半導体を用いて構成し、インバータモジュールを構成した場合に比べて、５分の１以下の大きさの高密度化を達成できることを確認した。
【００６９】
また、上記の実施の形態では、ハイサイドおよびローサイドのパワースイッチング素子２１，２５として、ワイドバンドギャップ半導体を用いて構成されたＭＯＳＦＥＴを用いたが、同様にしてワイドバンドギャップ半導体を用いて構成されたＩＧＢＴ、ＭＩＳＦＥＴ、ＭＥＳＦＥＴなどを用いても同様の省スペース、省エネルギーを満たすモジュールが実現できる。
【００７０】
なお、パワースイッチング素子２１，２５をＳｉ半導体を用いて構成しても、上記の集積チップ２９を用いることで、集積チップ２９部分をＳｉ半導体を用いて構成するよりも小型化が図れ、インバータモジュールの小型化も可能となる。
【００７１】
また、上記の実施の形態では、ハイサイドおよびローサイドのパワースイッチング素子のペアを３組用いた３相インバータ装置を例に説明したが、１組用いる単相ハーフブリッジ回路や２組用いる単相フルブリッジ回路のインバータ装置についても同様に適用できる。
【００７２】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００７３】
本発明に係る半導体装置およびモジュールは、コンパクトに実装された低損失、高効率、高速動作が可能なパワーデバイスであり、例えば小型のインバータ等に適用でき、省スペース、省エネルギーを実現する次世代パワーエレクトロニクスシステム等に有用である。
【図面の簡単な説明】
【００７４】
【図１】図１は本発明の実施の形態に係るインバータの回路構成の一例を示す回路図である。
【図２】図２は本発明の実施の形態に係るインバータの回路構成の他の例を示す回路図である。
【図３】図３は本発明の実施の形態に係るインバータの各部の信号のタイミングチャートである。
【図４】図４は本発明の実施の形態に係る半導体装置（集積チップ）の断面視における構造の一例を示す図である。
【図５】図５は本発明の実施の形態に係る半導体装置（集積チップ）の断面視における構造の他の例を示す図である。
【図６】図６は本発明の実施の形態に係る半導体装置（集積チップ）の断面視における構造の別の他の例を示す図である。
【図７】図７は本発明の実施の形態に係るインバータモジュールの構成の一例を示す概念図である。
【図８】図８は本発明の実施の形態に係るインバータモジュールの構成の他の例を示す概念図である。
【図９】図９は本発明の実施の形態に係るインバータモジュールの構成の別の他の例を示す概念図である。
【図１０】図１０は従来のモータ制御に用いられるインバータの概念図である。
【符号の説明】
【００７５】
１ ３相モータ
２ 低電圧電源
３ 制御回路
４ 高電圧電源
５Ｈ ハイサイドのパワースイッチング素子
５Ｌ ローサイドのパワースイッチング素子
６ ハイサイドのゲートドライブ回路
７ 高電位フローティング電源
８ フォトダイオード
９ ＬＥＤ
１０ ローサイドのゲートドライブ回路
１１ ローサイドゲートドライブ用電源
２１ ローサイドのパワースイッチング素子
２１ｓ ソース電極
２１ｇ ゲート電極
２１ｄ ドレイン電極
２２ 抵抗
２３ ダイオード
２４ ブートストラップコンデンサ
２５ ハイサイドのパワースイッチング素子
２５ｓ ソース電極
２５ｇ ゲート電極
２５ｄ ドレイン電極
２６ ハイサイドのゲートドライブ回路
２７ フリップフロップ回路
２８Ａ，２８Ｂ 抵抗内蔵レベルシフトスイッチ
２８ａ，２８ｂ レベルシフトスイッチ
２９ 集積チップ
３１ 絶縁板
４１ チップコンデンサ
４２ 導電板
４３ インバータ出力端子
５０ｓ 第１導電型のワイドバンドギャップ半導体基板
５０ｄ 第１導電型のドリフト層
５１ ショットキー電極
５２ａ，５２ｂ メサ分離部
５３ａ，５３ｂ 第２導電型のウェル領域
５４ 第１導電型のソース領域
５５ 第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域
５６ 第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域
５７ ＪＦＥＴ領域
５８ｓ ソース電極
５８ｇ ゲート電極
５８ｏ 出力電極
５８ｄ 共通電極
５９ ゲート絶縁膜

Claims (14)

  1. 直流電圧が印加される高電位側電源線と低電位側電源線との間に、前記高電位側電源線に高電位側電極が接続されハイサイドのゲートドライブ信号に基づいてオンオフ制御されるハイサイドのパワースイッチング素子と、前記低電位側電源線に低電位側電極が接続されローサイドのゲートドライブ信号に基づいてオンオフ制御されるローサイドのパワースイッチング素子とが直列接続され、前記ハイサイドのパワースイッチング素子の低電位側電極と前記ローサイドのパワースイッチング素子の高電位側電極とに接続される出力端子が備えられたインバータ主回路部と、
    ローサイドのゲートドライブ用電源から電源電圧が供給され、前記ローサイドのパワースイッチング素子をオンオフ制御するためのローサイド制御信号に基づいて前記ローサイドのパワースイッチング素子のゲートドライブ信号を生成し出力するローサイドのゲートドライブ回路と、
    前記出力端子に一方の電極が電気的に接続されたコンデンサと、
    カソード側電極が前記コンデンサの他方の電極と接続され前記ローサイドのパワースイッチング素子がオンしたときにアノード側電極に前記ローサイドのゲートドライブ用電源からの電流が流れ込むダイオードと、
    第１の電極と第２の電極と制御電極と信号出力電極とを備え、前記第１の電極が前記低電位側電源線と電気的に接続され、前記第２の電極が前記コンデンサの他方の電極と電気的に接続され、前記ハイサイドのパワースイッチング素子をオンさせるべき期間の開始時に前記制御電極に第１のパルスが入力されることにより、前記コンデンサの他方の電極の電位に応じた電位であり、かつ前記第１のパルスよりも高い電位を有する第２のパルスが前記信号出力電極から出力される第１のレベルシフトスイッチと、
    第１の電極と第２の電極と制御電極と信号出力電極とを備え、前記第１の電極が前記低電位側電源線と電気的に接続され、前記第２の電極が前記コンデンサの他方の電極と電気的に接続され、前記ハイサイドのパワースイッチング素子をオンさせるべき期間の終了時に前記制御電極に第３のパルスが入力されることにより、前記コンデンサの他方の電極の電位に応じた電位であり、かつ前記第３のパルスよりも高い電位を有する第４のパルスが前記信号出力電極から出力される第２のレベルシフトスイッチと、
    前記コンデンサの両端の電圧が電源電圧として供給され、前記第１のレベルシフトスイッチの前記信号出力電極から出力される前記第２のパルスのタイミングに基づいて前記ハイサイドのパワースイッチング素子をオンさせ、前記第２のレベルシフトスイッチの前記信号出力電極から出力される前記第４のパルスのタイミングに基づいて前記ハイサイドのパワースイッチング素子をオフさせるためのハイサイド制御信号を生成し出力する信号生成回路と、
    前記コンデンサの両端の電圧が電源電圧として供給され、前記信号生成回路から出力される前記ハイサイド制御信号に基づいて前記ハイサイドのパワースイッチング素子のゲートドライブ信号を生成し出力するハイサイドのゲートドライブ回路と、を１組以上備えたインバータ装置に用いられるモジュールであって、
    集積チップと前記ローサイドのパワースイッチング素子とを実装し前記出力端子と前記コンデンサの一方の電極とに電気的に接続される導電性実装基板と、前記導電性実装基板に低電位側電極が電気的に接続された前記ハイサイドのパワースイッチング素子と、前記半導体装置の２つの前記レベルシフトスイッチの前記信号出力電極と電気的に接続されていてかつ前記コンデンサと電気的に接続される前記信号生成回路と、前記信号生成回路と前記ハイサイドのパワースイッチング素子に電気的に接続された前記ハイサイドのゲートドライブ回路と、を１組以上備えており、
    前記集積チップは、
    前記第１の電極と前記第２の電極と前記制御電極と前記信号出力電極とを有するとともに、前記第１の電極と前記信号出力電極との間に介在し前記制御電極への入力信号に応じて導通し又は非導通となるトランジスタ素子部と、前記信号出力電極と前記第２の電極との間に介在する抵抗素子部とを構成する第１の半導体領域を有し、前記第１の半導体領域がワイドバンドギャップ半導体により構成されている前記第１および前記第２のレベルシフトスイッチと、
    前記カソード側電極および前記アノード側電極と第２の半導体領域とを有し、前記第２の半導体領域がワイドバンドギャップ半導体により構成されている前記ダイオードと、を備えている、モジュール。
  2. 各々の前記レベルシフトスイッチは、
    前記第１の半導体領域が、第１導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に一部領域を除いて形成された第２導電型のウェル領域と、前記ウェル領域の表面の所定領域に形成された第１導電型のソース領域と、前記ソース領域と離間して前記ウェル領域上および前記ドリフト層の前記一部領域上に形成された第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを有し、
    前記第１の電極が前記ソース領域上に形成され、前記制御電極が前記ソース領域と前記リサーフ領域との間の前記ウェル領域上にゲート絶縁膜を介して形成され、前記信号出力電極が前記リサーフ領域上に形成され、前記第２の電極が前記ワイドバンドギャップ半導体基板の裏面に形成され、
    前記ウェル領域と前記ソース領域と前記リサーフ領域とで前記トランジスタ素子部が構成され、前記リサーフ領域と前記一部領域を含む前記ドリフト層と前記ワイドバンドギャップ半導体基板とで前記抵抗素子部が構成されている請求項１記載のモジュール。
  3. 前記ゲート絶縁膜の直下に、前記第１導電型のソース領域と前記第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイドバンドギャップ半導体により構成された第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域が設けられている請求項２記載のモジュール。
  4. ２つの前記レベルシフトスイッチの前記第２の電極と前記ダイオードの前記カソード側電極とが一体化されて共通電極として設けられている請求項１から３のうちいずれか１項に記載のモジュール。
  5. ２つの前記レベルシフトスイッチの第１の半導体領域と前記ダイオードの第２の半導体領域とが、同一のワイドバンドギャップ半導体基板およびその上に形成されたワイドバンドギャップ半導体領域からなる請求項１記載のモジュール。
  6. 各々の前記レベルシフトスイッチは、
    前記第１の半導体領域の前記ワイドバンドギャップ半導体基板が第１導電型であり、前記第１の半導体領域の前記ワイドバンドギャップ半導体領域が、前記ワイドバンドギャップ半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に一部領域を除いて形成された第２導電型のウェル領域と、前記ウェル領域の表面の所定領域に形成された第１導電型のソース領域と、前記ソース領域と離間して前記ウェル領域上および前記ドリフト層の前記一部領域上に形成された第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを有し、
    前記第１の電極が前記ソース領域上に形成され、前記制御電極が前記ソース領域と前記リサーフ領域との間の前記ウェル領域上にゲート絶縁膜を介して形成され、前記信号出力電極が前記リサーフ領域上に形成され、前記第２の電極が前記ワイドバンドギャップ半導体基板の裏面に形成され、
    前記ウェル領域と前記ソース領域と前記リサーフ領域とで前記トランジスタ素子部が構成され、前記リサーフ領域と前記一部領域を含む前記ドリフト層と前記ワイドバンドギャップ半導体基板とで前記抵抗素子部が構成されている請求項５記載のモジュール。
  7. 前記ゲート絶縁膜の直下に、前記第１導電型のソース領域と前記第１導電型又は第１導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイドバンドギャップ半導体により構成された第１導電型又は第１導電型と真性半導体の積層構造のチャンネル領域が設けられている請求項６記載のモジュール。
  8. ２つの前記レベルシフトスイッチの前記第２の電極と前記ダイオードのカソード側電極とが一体化された共通電極として前記ワイドバンドギャップ半導体基板の裏面側に配置され、２つの前記レベルシフトスイッチの前記第１の電極と前記信号出力電極と前記ダイオードのアノード側電極とが前記ワイドバンドギャップ半導体基板の表面側に配置されている請求項５から７のうちいずれか１項に記載のモジュール。
  9. ２つの前記レベルシフトスイッチおよび前記ダイオードの各々は、前記ワイドバンドギャップ半導体基板の表面側においてメサ構造またはｐｎ接合により素子分離されている請求項５から８のうちいずれか１項に記載のモジュール。
  10. 前記ダイオードは、前記アノード側電極がショットキー電極となるショットキーダイオードである請求項１から９のうちいずれか１項に記載のモジュール。
  11. 前記ワイドバンドギャップ半導体が炭化珪素である請求項１から１０のうちいずれか１項に記載のモジュール。
  12. 前記コンデンサがチップコンデンサであり、前記チップコンデンサが前記導電性実装基板上に実装され、前記チップコンデンサ上に前記集積チップが積層実装されている請求項１〜１１のいずれか１項に記載のモジュール。
  13. 前記ローサイドのパワースイッチング素子と前記チップコンデンサと前記集積チップとが搭載された導電性実装基板が、前記ハイサイドのパワースイッチング素子の低電位側電極上に積層実装されている請求項１２記載のモジュール。
  14. 前記ハイサイドのパワースイッチング素子上に、前記信号生成回路および前記ハイサイドのゲートドライブ回路を構成するチップが積層実装されている請求項１〜１１、１３のいずれか１項に記載のモジュール。
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