JP4039202B2 - 積層型半導体装置およびその組み立て方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、積層型半導体装置およびその組み立て方法に関する。
【０００２】
【従来の技術】
【特許文献】
特開２００１−２９８１５２号公報。
【０００３】
本発明の従来技術の例としては、上記特許文献が挙げられる。上記特許文献においては、パワーデバイスである複数の半導体チップの圧接実装において、共通制御信号電極は多層配線基板で構成され、複数のパワーデバイスの空きスペースを有効に活用して制御信号経路を構成するものである。
【０００４】
【発明が解決しようとする課題】
しかし、上記特許文献においては、複数の半導体チップの表面において第１の共通電極を接続し、半導体チップは平面的に並列に並べる構成となっているため、半導体装置全体が大きくなってしまうという問題があった。
【０００５】
本発明の目的は、小型化に有利な積層型半導体装置およびその組み立て方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第１主面側に第１の主電極を有し、第２主面側に第２の主電極を有する半導体チップが複数積層され、各半導体チップの第１及び第２の主電極はそれぞれ金属配線層に電気的に接続され、半導体チップの間では、向かい合う主面側同士が共通の金属配線層に接続されており、上下に２つの前記半導体素子が積層され、上側の半導体素子を形成する前記半導体チップと、下側の半導体素子を形成する前記半導体チップとが平面的に上下に重なり合わない領域を有し、該平面的に上下に重なり合わない領域に、前記制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されている。
【０００７】
【発明の効果】
本発明によれば、小型化に有利な積層型半導体装置およびその組み立て方法を提供することができる。
【０００８】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
本発明の実施の形態１を図面に基づいて説明する。図１（ａ）は、本発明における実施の形態１を示す構造鳥瞰図である。手前に見える３つの各半導体チップ（すなわち、パワートランジスタ１〜６）は向かって上側にドレイン電極、下側にソース電極とゲート電極を有する構造とする。紙面奥行き方向には、上側にカソード、下側にアノード電極を有するダイオード１４〜１９（図１（ｃ）、図３参照）が形成される。
Ｕ相上側のパワートランジスタ１である半導体チップは上面が熱緩衝材１ａを介してＰ相バスバー（金属配線層）７に接続されている。パワートランジスタ１の下面は熱緩衝材１ｂを介してＵ相バスバー８に接続されている。
Ｕ相下側のパワートランジスタ２である半導体チップは、上面が熱緩衝材２ａを介してＵ相バスバー８に接続されている。パワートランジスタ２の下面は熱緩衝材２ｂを介してＮ相バスバー１１Ｕに接続される。Ｕ相バスバー８が２つの半導体チップ（パワートランジスタ１、２）に挟まれる形になるのが特徴である。
ここで、Ｕ相バスバー８の一部は半導体チップに熱緩衝材１ｂ、２ａを介して接続されない、平面的にくびれた領域を有し、この領域にはパワートランジスタ１のゲートパッドが存在し、この領域でもってＵ相上側のパワートランジスタ１を駆動する制御電極取り出し用配線１２Ｕが半導体チップに熱緩衝材１ｂ、２ａを介して接続されている。
同様に、Ｕ相下側の半導体チップにとってもＵ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線１３Ｕが形成される。ここで各制御電極取り出し用配線は、他の配線層や半導体チップとは電気的に絶縁されている。
以上Ｕ相について説明したが、Ｖ相、Ｗ相についても同様な構成となり、上側の半導体チップにとってＰ相バスバー７は全て共通である。
Ｎ相バスバー１１は図１中、１１Ｕ、１１Ｖ、１１Ｗと分けて記載したが、紙面奥行き方向にて共通になっており、下側の半導体チップにとっては全て共通である。
また、紙面奥行き方向でパワートランジスタ１〜６とは並列に還流用ダイオード１４〜１９（図１（ｃ）、図３参照）が同様に積層されている。上側還流用ダイオード１４、１６、１８についてもＰ相バスバー７は全て共通であり、下側還流用ダイオード１５、１７、１９についてもＮ相バスバー１１も共通になっている。
【０００９】
図１（ａ）における、ａ−ａ、ｂ−ｂ、ｃ−ｃの破線に沿った断面構造をそれぞれ、図１（ｂ）、（ｃ）、図２に示す。
図１（ｂ）については、上記で説明したパワートランジスタ１〜６が存在する領域の断面であり、各制御電極取り出し用配線１２ｕ〜１２ｗ、１３ｕ〜１３ｗが存在し、他の配線層とは絶縁されていることが判る。
図１（ｃ）は還流用ダイオード１４〜１９が存在する領域の断面である。
図２はパワートランジスタ１〜６と還流用ダイオード１４〜１９がそれぞれ並列に接続された状態を示している。
図３は、以上で示した３相の構成を回路図で表したものであり、所謂３相インバータを形成している。
図４は、図１、図２で説明した各構成要素がどのように積層されているかを詳しく説明した図である。
図４に示すごとく、Ｐ相バスバー７、Ｎ相バスバー１１が共通である。また、半導体チップのゲートパッドが存在する領域が制御電極取り出し用配線１２ｕ〜１２ｗ、１３ｕ〜１３ｗに接続され、他の配線層とは絶縁を保ちながら積層が可能となるよう、Ｕ相バスバー８、Ｖ相バスバー９、Ｗ相バスバー１０の一部にくびれが存在していることが特徴である。
【００１０】
以上の構造で説明したように、１レグを構成する２つの半導体チップが上下に積層され、バスバーと平面で接続される構造を持つため、従来の技術に比べて素子が占める平面的な面積（アクティブな領域）を実質的に半分に低減できるという効果がある。
また、ワイヤボンド等を用いずにスイッチング素子の制御端子を取り出せる構造が可能であり、圧接構造に適用しても十分に機能する。
また、全ての半導体チップにおいて、バスバーと半導体チップの電極領域が、熱緩衝材を介してダイレクトに大きな面積で接続されるため、半導体チップとバスバー間の寄生インダクタンスが極限まで低減できるという効果がある。このため、３相インバータで動作させる場合には、寄生インダクタンスによるスイッチング過渡時の跳ね上がり電圧が抑えられるので、半導体チップにとっては許容ドレイン−ソース間電圧を小さく抑えた設計が可能になり、コスト低減に寄与するという効果もある。それに伴い、素子を保護するためのスナバ回路等を簡略化できるので、システムトータルとしてのコスト低減が可能になるという効果がある。
【００１１】
なお、ここまでの説明においては、１つの半導体素子を１つの半導体チップとしたが、複数の半導体素子が複数並列に接続された構成であっても構わない。その場合、素子の電流容量を大きくできるという効果がある。
また、本発明は各要素を圧接により固定する構成を示したが、半田による固定を用いた積層構造でも構わない。
また、スイッチング素子としてのパワートランジスタは、シリコンによるパワーＭＯＳＦＥＴでもＩＧＢＴでも構わないが、高速、低損失、耐高温特性を持つＳｉＣ（炭化珪素）によるパワーＭＯＳＦＥＴやその他のスイッチング素子でも構わない。
また、ダイオードについてはシリコンの所謂ＦＲＤ（ファースト・リカバリ・ダイオード）で構わないが、ＳｉＣによる高速、低損失なダイオードでも構わない。
【００１２】
また、ＳｉＣによるスイッチング素子を用いた場合、圧接構造をとることにより、ワイヤボンドによる接続や半田による素子の実装が不要になり、インバータ全体としてより高温に耐えられる半導体装置が実現可能になるというメリットがある。従来は水冷・油冷等により大掛かりな冷却系を必要としたが、ＳｉＣチップと圧接構造の組み合わせにより、安価で簡易な冷却器である放熱フィン等による冷却系だけでインバータが実現可能である。システムとして冷却系が省略可能になると、その分大きなコスト低減が実現できるという効果がある。
【００１３】
放熱フィン等による冷却系を備えた３相インバータ外観の具体的な構成を図５、図６に示す。図５は、本実施の形態１における三相インバータの外形を説明する構造鳥瞰図である。
図５では、熱伝導率が高い絶縁材料から成る絶縁ケース２０により高電圧が印加されるバスバーとは電気的に絶縁されて放熱フィン３１が上部に形成される。下部には同様に放熱フィン３２が構成されるが、下部にはＮ相バスバー１１が存在するため、この部分はバスバー１１と放熱フィン３２が直接接続される構造で構わない。
図５の右側には、電源電圧の入力端子となるＰ相バスバー７に接続されるＰ相入力端子２３、Ｎ相バスバー１１に接続されるＮ相入力端子２４が形成されている。図５の左側には、出力端子であるＵ相バスバー８に接続されるＵ相出力端子２００、Ｖ相バスバー９に接続されるＶ相出力端子２１、Ｗ相バスバー１０に接続されるＷ相出力端子２２が形成される。手前側にはそれぞれの素子の制御端子、すなわち、Ｕ相上側制御端子２５、Ｕ相下側制御端子２６、Ｖ相上側制御端子２７、Ｖ相下側制御端子２８、Ｗ相上側制御端子２９、Ｗ相下側制御端子３０が形成される。
【００１４】
図６はこの構成の断面の一部を示したものである。
圧接構造を保つための仕組みの一例としては、各積層要素の両端を支える固定冶具３４、３５、３７、３８があり、それぞれ圧接用ネジ３３、３６により接続されている。
このような実装構造を持つことにより、先にも記述したように冷却系を簡素化し、システムとして安価な３相インバータが形成可能になるという効果がある。
【００１５】
高温に対して強いインバータとするためには、半田を使用しない構成が必要になるが、これらの積層構造を形成するには、各要素の位置合わせが重要になる。
そこで位置合わせが容易な組み立て方法を図７、図８の要部断面図を用いて説明する。
各バスバーの間は、半導体チップの厚み程度の短い距離で電気的な絶縁を保つ必要があり、そのような絶縁材料を形成する（これまでの図では、この絶縁材料は便宜上図示していなかった）。
まず、図７（ａ）に示すように、Ｎ相バスバー１１上に、絶縁材料から成る絶縁層３９、４０を配置する。
次に、半導体チップ２を装填する。この場合、絶縁層３９と絶縁層４０の縁（端部）３９ａ、４０ａを位置合わせ用のガイドとして用いる。
次に、図７（ｂ）に示すように、Ｕ相バスバー８を積層した後に、再度、絶縁層４１、４２を積層する。
次に、半導体チップ１を装填する。この場合、絶縁層４１と絶縁層４２の縁４１ａ、４２ａを位置合わせ用のガイドとして用いる。
最後に、図７（ｃ）に示すように、Ｐ相バスバー７を積層することで組み立てが可能である。
【００１６】
図８には、別の組み立て工程を示す。
まず、図８（ａ）に示すように、それぞれＮ相バスバー１１上に絶縁層３９、４０を配置し、半導体チップ２を装填する場合に絶縁層３９と絶縁層４０の縁３９ａ、４０ａをガイドとして用いる。また、Ｐ相バスバー７に絶縁層４１、４２を積層する。半導体チップ１を装填する場合に絶縁層４１と４２の縁４１ａ、４２ａをガイドとして用いる。それぞれ半導体チップ１、２が装填されたもので、Ｕ相バスバー８を挟みこむことで組み立てが可能である。
【００１７】
以上説明したように、絶縁層３９〜４２を半導体チップ１、２装填時のガイドとして利用することで簡易に圧接構造を形成することが可能になるという効果がある。
【００１８】
なお、上記特許文献においては、複数の半導体チップの表面において第１の共通電極を接続し、半導体チップは平面的に並列に並べる構成となっているため、半導体装置全体が大きくなってしまうという問題があった。また、上記構成であるが故に全ての半導体チップを接続してからでないと装置全体としての特性評価が行えない。部品点数が多くなることも災いして製品としての信頼性を確保するには、それぞれの半導体チップを特性の揃った高い信頼性のものにする必要があり、しいては歩留まり低下、コスト上昇を招くという問題があった。
【００１９】
これに対して、本実施の形態１では、上記のように、第１主面側に第１の主電極（例えばドレイン電極）を有し、第２主面側に第２の主電極（例えば、ソース電極とゲート電極）を有する半導体素子を形成する半導体チップが複数積層されて成る積層型半導体装置において、各半導体チップの第１の主電極及び第２の主電極はそれぞれ金属配線層（バスバー７〜１１）に電気的に接続され、積層された半導体チップの間では、向かい合う主面側同士が共通の金属配線層（バスバー８〜１０）に接続されていることを特徴する。このように、半導体チップが複数積層され、積層された半導体チップの向かい合う主面側同士が共通の金属配線層に接続されている構成をとるため、積層型半導体装置のうち、半導体チップの占める面積を低減でき、小型化に有利な積層型半導体装置を実現できるとともに、半導体チップと金属配線層間の寄生のインダクタンスを極限まで低減できるという効果がある。
【００２０】
また、上下に２つの半導体素子が積層され、上側に積層される半導体素子の第１の主電極は高電圧が印加される金属配線層（例えばバスバー７）に電気的に接続され、上側に積層される半導体素子の第２の主電極と、下側に積層される半導体素子の第１の主電極が共通の出力配線層（バスバー８〜１０）に電気的に接続され、下側に接続される半導体素子の第２の主電極は低電圧が印加される金属配線層（例えばバスバー１１）に接続されていることを特徴とする。このように、半導体チップが複数積層され、積層された半導体チップの向かい合う主面側同士が共通の金属配線層に接続されている構成をとるため、積層型半導体装置のうち、半導体チップの占める面積を低減でき、半導体チップと金属配線層間の寄生のインダクタンスを極限まで低減できるという効果がある。
【００２１】
なお、上記の説明においては、１つの半導体素子を１つの半導体チップとしたが、半導体素子は複数の半導体チップの並列接続により形成されていても構わない。このような構成によれば、電流容量の大きな半導体装置が実現可能になるという効果がある。
【００２２】
また、半導体素子は、第２主面側に制御電極を有するパワートランジスタ１〜６であり、制御電極は、第２主面側において出力配線層（バスバー８〜１０）及び低電圧が印加される金属配線層とは電気的に絶縁され、上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする。このように、制御端子を有するパワートランジスタが積層された構造であるため、基本パーツとしてのハーフブリッジを小型に形成できるという効果がある。
【００２３】
また、半導体素子は第２主面側から第１主面側に向かって順方向の電流を流すダイオード１４〜１９であることを特徴とする。このように、上下にダイオード１４〜１９が積層される構造であるため、ハーフブリッジと対になって必要な還流用ダイオード１４〜１９の上下セットを小型に形成できるという効果がある。
【００２４】
また、半導体素子は、第１主面側に制御電極を有するパワートランジスタ１〜６と、第２主面側から第１主面側に向かって順方向の電流を流すダイオード１４〜１９が並列に接続されて成ることを特徴とする。このように、ハーフブリッジと対になるダイオード１４〜１９が同時にセットで積層された構造であるため、１レグを小型に形成できるという効果がある。
【００２５】
また、ハーフブリッジが並列に２〜３個（ここでは３個）接続され、高電圧が印加される金属配線層（バスバー７）は全て共通とし、出力配線層（バスバー８〜１０）は並列数に応じて２〜３個持ち、低電圧が印加される金属配線層（バスバー１１）は全て共通となっていることを特徴とする。このように、２〜３相をまとめて、金属配線を共通とした構成であるため、半導体装置全体を小型にでき、配線の寄生インダクタンスを極限まで小さくすることができるという効果がある。
【００２６】
また、上側の半導体素子を形成する半導体チップと、下側の半導体素子を形成する半導体チップとが平面的に上下に重なり合わない領域を有し、該平面的に上下に重なり合わない領域に、制御電極と電気的に接続される制御電極取り出し用金属配線層１２Ｕ〜１３Ｗが形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴とする。このように、上下に積層された半導体チップがお互いに平面的に重なり合わない領域を設けることにより、制御端子２５〜３０を容易に同一方向に取り出せるという効果がある。
【００２７】
また、上側の半導体素子は複数の半導体チップの並列接続により形成され、下側の半導体素子は複数の半導体チップの並列接続により形成され、上側の複数の半導体チップと前記の複数の半導体チップは同一方向に平面的にずらして配置され、上下に重なり合わない領域を持ち、該平面的に上下に重なり合わない領域に制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴とする。このように、複数の半導体チップの並列接続により半導体素子が形成される場合に、同じ方向に上下にずらしてチップが配置されることにより、同一方向に容易に制御端子２５〜３０を取り出せるという効果がある。
【００２８】
また、本実施の形態１の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層（バスバー７）、上側の半導体素子（パワートランジスタ１、３、５及びダイオード１４、１６、１８）、出力配線層（バスバー８〜１０）、下側の半導体素子（パワートランジスタ２、４、６及びダイオード１５、１７、１９）、低電圧が印加される金属配線層（バスバー１１）から成る積層構造を機械的圧力により接続することを特徴とする。このように、圧接により接続するので、小型構造を実現できるとともに、ワイヤボンド等による配線を無くし、工程数、工程コストを低減できるという効果がある。
【００２９】
また、本実施の形態１の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層（例えばバスバー１１）と出力配線層（バスバー８、９、１０）を電気的に絶縁する第１の絶縁層（図７、図８の３９、４０）と、出力配線層（バスバー８、９、１０）と低電圧が印加される金属配線層（例えばバスバー７）とを電気的に絶縁する第２の絶縁層（４１、４２）とを有し、第１の絶縁層の平面的な配置により、上側の半導体素子（パワートランジスタ１、３、５及びダイオード１４、１６、１８）を圧接する際の位置合わせを行い、第２の絶縁層の平面的な配置により、下側の半導体素子（パワートランジスタ２、４、６及びダイオード１５、１７、１９）を圧接する際の位置合わせを行うことを特徴とする。このように、金属配線層の間の絶縁層をガイドとして半導体チップを装填する工法であるために、素子の位置合わせが容易となり、工程コストの低減が可能となるという効果がある。
【００３０】
実施の形態２
本発明の実施の形態２を図面に基づいて説明する。図９は、本発明における実施の形態２における基本ユニットを示す構造鳥瞰図である。
【００３１】
以下、Ｕ相を例に説明する。図９に示す構造は、Ｕ相上側のパワートランジスタ１、Ｕ相下側のパワートランジスタ２を積層した構造であり、パワートランジスタ１、２は、Ｐ相バスバー（金属配線層）７とＵ相出力バスバー８、Ｎ相バスバー１１にそれぞれ接続されている。
実際には、半導体チップとバスバー７、８、１１の間には、熱応力を吸収する熱緩衝材が実施の形態１のごとく挿入されているが、本実施の形態２においては簡単のため図示省略した。
また、Ｕ相上側のパワートランジスタ１を駆動する制御電極取り出し用配線１２Ｕが半導体チップの下側に接続され、Ｕ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線１３Ｕが半導体チップの下側に形成されている。ここで、各制御電極取り出し用配線１２Ｕ、１３Ｕは、他の配線層や半導体チップとは電気的に絶縁されている。
図１０は、図９で示した基本ユニットを示す回路図であり、上下のパワートランジスタ１、２がシリーズに接続され、Ｕ相の１レグを形成している。このような基本ユニットはパワートランジスタのみでなく、還流用ダイオードのシリーズ接続でも考えられる。
図１１は、本実施の形態２の基本ユニットを用いて３相を組み立てる工程を模式的に表したもので、基本ユニット４３〜４５が共通バスバー積層構造体４６に接続される様子を示している。
共通バスバー積層構造体４６は、Ｐ相バスバー４７、Ｕ相バスバー４８、Ｖ相バスバー４９、Ｗ相バスバー５０、Ｎ相バスバー５１の積層構造からなり、各バスバー４７〜５１間は電気的に絶縁されている。図示しないが、共通バスバー積層構造体４６の側面には基本ユニット４３〜４５を差し込む孔が開いている。基本ユニット４３〜４５は、この孔に差し込むことで、図１２に示すような３相インバータの構造が完成する。本来であれば、ダイオードのシリーズ接続からなる基本ユニットについても差し込まれる形とするが、ここでは簡単のため図示省略する。
以上説明したような構造と工法を採ることにより、基本ユニット４３〜４５において、あらかじめ電気的な評価が可能となり、一旦特性を把握した基本ユニット４３〜４５を取り付けることで３相インバータを形成できる。このことにより信頼性の向上が容易となるという効果がある。また、３相インバータとしての製品の歩留まりが向上するため、製品のコスト低減が可能となるという効果がある。また、保守性にも優れており、３相のうち１相に不具合が発生した場合等でも、１相のみを交換することで機能を保持することが可能であるという効果がある。また、３相インバータ、Ｈブリッジ、ハーフブリッジ等、相数の異なる製品への展開性にも優れているという特徴を持つ。
【００３２】
実施の形態３
本発明の実施の形態３を説明する。図１３は、実施の形態３における基本ユニットを示したものである。
Ｐｃｈ型パワートランジスタ５２とＮｃｈ型パワートランジスタ２が積層され、Ｐ相バスバー５３とＵ相出力バスバー５４、Ｎ相バスバー５５にそれぞれ接続されている。
実際には、半導体チップとバスバー５３〜５５の間には、熱応力を吸収する熱緩衝材が実施の形態１のごとく挿入されているが、本実施の形態においては簡単のため図示省略した。
また、Ｕ相上側のＰｃｈ型パワートランジスタ５２を駆動する制御電極取り出し用配線５６が半導体チップの上側に接続され、Ｕ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線５７が半導体チップの下側に形成されている。ここで、各制御電極取り出し用配線５６、５７は、他の配線層や半導体チップとは電気的に絶縁されている。
Ｐｃｈ型パワートランジスタ５２は、チャネル領域を高電圧にバイアスするため、高電圧の印加されるＰ相バスバー５３と同一面に制御電極取り出し用配線５６が形成されていることが特徴である。
【００３３】
図１４は回路図を示し、上下のパワートランジスタ５２、２がシリーズに接続され、１相分（１レグ）を形成している。所謂コンプリメンタリ型の接続を成している。
【００３４】
以上説明したような構成とすることで、両制御電極の取り出しが、半導体チップが積層された基本ユニットにおいて、上下方向外面に向かって形成できる。制御電極の取り出しは、各ユニット外部のドライブ回路等に接続されるわけであるが、外面に面して形成されるため外部接続が容易になるという独特の効果を持つ。
【００３５】
上記のように、本実施の形態３では、半導体素子は、第１主面側に制御電極を有するＰｃｈ型パワートランジスタ５２と、第２主面側に制御電極を有するＮｃｈ型パワートランジスタ２とから成るコンプリメンタリ型の接続を有し、上側に位置するＰｃｈ型パワートランジスタ５２の制御電極は、第１主面側において高電圧が印加される金属配線層（バスバー７）とは電気的に絶縁され、下側に位置するＮｃｈ型パワートランジスタ２の制御電極は、第２主面側において低電圧が印加される金属配線層（バスバー１１）とは電気的に絶縁され、上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする。このように、Ｐｃｈ型パワートランジスタ５２とＮｃｈ型トランジスタ２のコンプリメンタリ接続とすることで、積層構造の上下方向にそれぞれ独立に制御端子を容易に取りさせるという効果がある。
【００３６】
また、半導体素子は、Ｐｃｈ、Ｎｃｈ型各々のパワートランジスタ５２、２と、第２主面側から第１主面側に向かって順方向の電流を流すダイオード（図示省略。実施の形態１参照）が並列に接続されていることを特徴とする。このように、Ｐｃｎ型パワートランジスタ５２とＮｃｈ型トランジスタ２のコンプリメンタリ接続において、合わせて上下にダイオードが積層される構造であるため、ハーフブリッジと対になって必要な還流用ダイオードの上下セットを小型に形成できるという効果がある。
【００３７】
また、ハーフブリッジが並列に２〜３個接続され、高電圧が印加される金属配線層（バスバー７）は全て共通とし、出力配線層（バスバー８）は並列数に応じて２〜３個持ち（図９では１個のみ図示。実施の形態１参照）、低電圧が印加される金属配線層（バスバー１１）は全て共通となっていることを特徴とする。このように、Ｐｃｎ型パワートランジスタとＮｃｈ型トランジスタのコンプリメンタリ接続において、２〜３相をまとめて、金属配線を共通とした構成であるため、半導体装置全体を小型にでき、配線の寄生インダクタンスを極限まで小さくすることができるという効果がある。
【００３８】
さらに、本実施の形態３の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層、上側のＰｃｈ型半導体素子、出力配線層、下側のＮｃｈ型半導体素子、低電圧が印加される金属配線層から成る積層構造を機械的圧力により接続することを特徴とする（実施の形態１参照）。このように、Ｐｃｎ型パワートランジスタとＮｃｈ型トランジスタのコンプリメンタリ接続において、圧接により接続される構造であるため、小型な積層型半導体装置を提供できるとともに、ワイヤボンド等による配線を無くし、工程数、工程コストを低減できるという効果がある。
【００３９】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態１を説明する構造鳥瞰図、（ｂ）は本発明の実施の形態１を説明する構造断面図（（ａ）のａ−ａ断面）、（ｃ）は本発明の実施の形態１を説明する構造断面図（（ａ）のｂ−ｂ断面）
【図２】本発明の実施の形態１を説明する構造断面図（図１（ａ）のｃ−ｃ断面）
【図３】本発明の実施の形態１を説明する三相インバータの回路図
【図４】本発明の実施の形態１における積層構造を説明する構造鳥瞰図
【図５】本発明の実施の形態１における三相インバータの外形を説明する構造鳥瞰図
【図６】本発明の実施の形態１における三相インバータの断面構造図
【図７】本発明の実施の形態１における積層構造の組み立て工程図
【図８】本発明の実施の形態１における積層構造の別の組み立て工程図
【図９】本発明の実施の形態２における基本ユニットを説明する構造鳥瞰図
【図１０】本発明の実施の形態２における基本ユニットを説明する回路図
【図１１】本発明の実施の形態２における組み付け工程を説明する構造鳥瞰図
【図１２】本発明の実施の形態２における構造を説明する構造鳥瞰図
【図１３】本発明の第三の実施の形態における基本ユニットを説明する構造鳥瞰図
【図１４】本発明の第三の実施の形態における基本ユニットを説明する回路図
【符号の説明】
１…Ｕ相上側パワートランジスタ
１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ、５ａ、５ｂ、６ａ、６ｂ…熱緩衝材
２…Ｕ相下側パワートランジスタ
３…Ｖ相上側パワートランジスタ
４…Ｖ相下側パワートランジスタ
５…Ｗ相上側パワートランジスタ
６…Ｗ相下側パワートランジスタ
７…Ｐ相バスバー
８…Ｕ相出力バスバー
９…Ｖ相出力バスバー
１０…Ｗ相出力バスバー
１１、１１Ｕ、１１Ｖ、１１Ｗ…Ｎ相バスバー
１２Ｕ…Ｕ相上側制御電極取り出し用配線
１２Ｖ…Ｖ相上側制御電極取り出し用配線
１２Ｗ…Ｗ相上側制御電極取り出し用配線
１３Ｕ…Ｕ相下側制御電極取り出し用配線
１３Ｖ…Ｖ相下側制御電極取り出し用配線
１３Ｗ…Ｗ相下側制御電極取り出し用配線
１４…Ｕ相上側還流用ダイオード
１４ａ、１４ｂ、１５ａ、１５ｂ、１６ａ、１６ｂ、１７ａ、１７ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ…熱緩衝材
１５…Ｕ相下側還流用ダイオード
１６…Ｖ相上側還流用ダイオード
１７…Ｖ相下側還流用ダイオード
１８…Ｗ相上側還流用ダイオード
１９…Ｗ相下側還流用ダイオード
２０…絶縁ケース
２１…Ｖ相出力端子
２２…Ｗ相出力端子
２３…Ｐ相入力端子
２４…Ｎ相入力端子
２５…Ｕ相上側制御端子
２６…Ｕ相下側制御端子
２７…Ｖ相上側制御端子
２８…Ｖ相下側制御端子
２９…Ｗ相上側制御端子
３０…Ｗ相下側制御端子
３１…上側放熱フィン
３２…下側放熱フィン
３３、３６…圧接用ネジ
３４、３５、３７、３８…固定冶具
３５…固定冶具
３９〜４２…絶縁層
３９ａ〜４２ａ…縁
４３〜４５…基本パーツ
４６…共通バスバー積層構造体
４７…Ｐ相バスバー
４８…Ｕ相バスバー
４９…Ｖ相バスバー
５０…Ｗ相バスバー
５１…Ｎ相バスバー
５２…Ｐｃｈ型パワートランジスタ
５３…Ｐ相バスバー
５４…Ｕ相バスバー
５５…Ｎ相バスバー
５６…上側制御電極取り出し用配線
５７…下側制御電極取り出し用配線
２００…Ｕ相出力端子
【発明の属する技術分野】
本発明は、積層型半導体装置およびその組み立て方法に関する。
【０００２】
【従来の技術】
【特許文献】
特開２００１−２９８１５２号公報。
【０００３】
本発明の従来技術の例としては、上記特許文献が挙げられる。上記特許文献においては、パワーデバイスである複数の半導体チップの圧接実装において、共通制御信号電極は多層配線基板で構成され、複数のパワーデバイスの空きスペースを有効に活用して制御信号経路を構成するものである。
【０００４】
【発明が解決しようとする課題】
しかし、上記特許文献においては、複数の半導体チップの表面において第１の共通電極を接続し、半導体チップは平面的に並列に並べる構成となっているため、半導体装置全体が大きくなってしまうという問題があった。
【０００５】
本発明の目的は、小型化に有利な積層型半導体装置およびその組み立て方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第１主面側に第１の主電極を有し、第２主面側に第２の主電極を有する半導体チップが複数積層され、各半導体チップの第１及び第２の主電極はそれぞれ金属配線層に電気的に接続され、半導体チップの間では、向かい合う主面側同士が共通の金属配線層に接続されており、上下に２つの前記半導体素子が積層され、上側の半導体素子を形成する前記半導体チップと、下側の半導体素子を形成する前記半導体チップとが平面的に上下に重なり合わない領域を有し、該平面的に上下に重なり合わない領域に、前記制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されている。
【０００７】
【発明の効果】
本発明によれば、小型化に有利な積層型半導体装置およびその組み立て方法を提供することができる。
【０００８】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
本発明の実施の形態１を図面に基づいて説明する。図１（ａ）は、本発明における実施の形態１を示す構造鳥瞰図である。手前に見える３つの各半導体チップ（すなわち、パワートランジスタ１〜６）は向かって上側にドレイン電極、下側にソース電極とゲート電極を有する構造とする。紙面奥行き方向には、上側にカソード、下側にアノード電極を有するダイオード１４〜１９（図１（ｃ）、図３参照）が形成される。
Ｕ相上側のパワートランジスタ１である半導体チップは上面が熱緩衝材１ａを介してＰ相バスバー（金属配線層）７に接続されている。パワートランジスタ１の下面は熱緩衝材１ｂを介してＵ相バスバー８に接続されている。
Ｕ相下側のパワートランジスタ２である半導体チップは、上面が熱緩衝材２ａを介してＵ相バスバー８に接続されている。パワートランジスタ２の下面は熱緩衝材２ｂを介してＮ相バスバー１１Ｕに接続される。Ｕ相バスバー８が２つの半導体チップ（パワートランジスタ１、２）に挟まれる形になるのが特徴である。
ここで、Ｕ相バスバー８の一部は半導体チップに熱緩衝材１ｂ、２ａを介して接続されない、平面的にくびれた領域を有し、この領域にはパワートランジスタ１のゲートパッドが存在し、この領域でもってＵ相上側のパワートランジスタ１を駆動する制御電極取り出し用配線１２Ｕが半導体チップに熱緩衝材１ｂ、２ａを介して接続されている。
同様に、Ｕ相下側の半導体チップにとってもＵ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線１３Ｕが形成される。ここで各制御電極取り出し用配線は、他の配線層や半導体チップとは電気的に絶縁されている。
以上Ｕ相について説明したが、Ｖ相、Ｗ相についても同様な構成となり、上側の半導体チップにとってＰ相バスバー７は全て共通である。
Ｎ相バスバー１１は図１中、１１Ｕ、１１Ｖ、１１Ｗと分けて記載したが、紙面奥行き方向にて共通になっており、下側の半導体チップにとっては全て共通である。
また、紙面奥行き方向でパワートランジスタ１〜６とは並列に還流用ダイオード１４〜１９（図１（ｃ）、図３参照）が同様に積層されている。上側還流用ダイオード１４、１６、１８についてもＰ相バスバー７は全て共通であり、下側還流用ダイオード１５、１７、１９についてもＮ相バスバー１１も共通になっている。
【０００９】
図１（ａ）における、ａ−ａ、ｂ−ｂ、ｃ−ｃの破線に沿った断面構造をそれぞれ、図１（ｂ）、（ｃ）、図２に示す。
図１（ｂ）については、上記で説明したパワートランジスタ１〜６が存在する領域の断面であり、各制御電極取り出し用配線１２ｕ〜１２ｗ、１３ｕ〜１３ｗが存在し、他の配線層とは絶縁されていることが判る。
図１（ｃ）は還流用ダイオード１４〜１９が存在する領域の断面である。
図２はパワートランジスタ１〜６と還流用ダイオード１４〜１９がそれぞれ並列に接続された状態を示している。
図３は、以上で示した３相の構成を回路図で表したものであり、所謂３相インバータを形成している。
図４は、図１、図２で説明した各構成要素がどのように積層されているかを詳しく説明した図である。
図４に示すごとく、Ｐ相バスバー７、Ｎ相バスバー１１が共通である。また、半導体チップのゲートパッドが存在する領域が制御電極取り出し用配線１２ｕ〜１２ｗ、１３ｕ〜１３ｗに接続され、他の配線層とは絶縁を保ちながら積層が可能となるよう、Ｕ相バスバー８、Ｖ相バスバー９、Ｗ相バスバー１０の一部にくびれが存在していることが特徴である。
【００１０】
以上の構造で説明したように、１レグを構成する２つの半導体チップが上下に積層され、バスバーと平面で接続される構造を持つため、従来の技術に比べて素子が占める平面的な面積（アクティブな領域）を実質的に半分に低減できるという効果がある。
また、ワイヤボンド等を用いずにスイッチング素子の制御端子を取り出せる構造が可能であり、圧接構造に適用しても十分に機能する。
また、全ての半導体チップにおいて、バスバーと半導体チップの電極領域が、熱緩衝材を介してダイレクトに大きな面積で接続されるため、半導体チップとバスバー間の寄生インダクタンスが極限まで低減できるという効果がある。このため、３相インバータで動作させる場合には、寄生インダクタンスによるスイッチング過渡時の跳ね上がり電圧が抑えられるので、半導体チップにとっては許容ドレイン−ソース間電圧を小さく抑えた設計が可能になり、コスト低減に寄与するという効果もある。それに伴い、素子を保護するためのスナバ回路等を簡略化できるので、システムトータルとしてのコスト低減が可能になるという効果がある。
【００１１】
なお、ここまでの説明においては、１つの半導体素子を１つの半導体チップとしたが、複数の半導体素子が複数並列に接続された構成であっても構わない。その場合、素子の電流容量を大きくできるという効果がある。
また、本発明は各要素を圧接により固定する構成を示したが、半田による固定を用いた積層構造でも構わない。
また、スイッチング素子としてのパワートランジスタは、シリコンによるパワーＭＯＳＦＥＴでもＩＧＢＴでも構わないが、高速、低損失、耐高温特性を持つＳｉＣ（炭化珪素）によるパワーＭＯＳＦＥＴやその他のスイッチング素子でも構わない。
また、ダイオードについてはシリコンの所謂ＦＲＤ（ファースト・リカバリ・ダイオード）で構わないが、ＳｉＣによる高速、低損失なダイオードでも構わない。
【００１２】
また、ＳｉＣによるスイッチング素子を用いた場合、圧接構造をとることにより、ワイヤボンドによる接続や半田による素子の実装が不要になり、インバータ全体としてより高温に耐えられる半導体装置が実現可能になるというメリットがある。従来は水冷・油冷等により大掛かりな冷却系を必要としたが、ＳｉＣチップと圧接構造の組み合わせにより、安価で簡易な冷却器である放熱フィン等による冷却系だけでインバータが実現可能である。システムとして冷却系が省略可能になると、その分大きなコスト低減が実現できるという効果がある。
【００１３】
放熱フィン等による冷却系を備えた３相インバータ外観の具体的な構成を図５、図６に示す。図５は、本実施の形態１における三相インバータの外形を説明する構造鳥瞰図である。
図５では、熱伝導率が高い絶縁材料から成る絶縁ケース２０により高電圧が印加されるバスバーとは電気的に絶縁されて放熱フィン３１が上部に形成される。下部には同様に放熱フィン３２が構成されるが、下部にはＮ相バスバー１１が存在するため、この部分はバスバー１１と放熱フィン３２が直接接続される構造で構わない。
図５の右側には、電源電圧の入力端子となるＰ相バスバー７に接続されるＰ相入力端子２３、Ｎ相バスバー１１に接続されるＮ相入力端子２４が形成されている。図５の左側には、出力端子であるＵ相バスバー８に接続されるＵ相出力端子２００、Ｖ相バスバー９に接続されるＶ相出力端子２１、Ｗ相バスバー１０に接続されるＷ相出力端子２２が形成される。手前側にはそれぞれの素子の制御端子、すなわち、Ｕ相上側制御端子２５、Ｕ相下側制御端子２６、Ｖ相上側制御端子２７、Ｖ相下側制御端子２８、Ｗ相上側制御端子２９、Ｗ相下側制御端子３０が形成される。
【００１４】
図６はこの構成の断面の一部を示したものである。
圧接構造を保つための仕組みの一例としては、各積層要素の両端を支える固定冶具３４、３５、３７、３８があり、それぞれ圧接用ネジ３３、３６により接続されている。
このような実装構造を持つことにより、先にも記述したように冷却系を簡素化し、システムとして安価な３相インバータが形成可能になるという効果がある。
【００１５】
高温に対して強いインバータとするためには、半田を使用しない構成が必要になるが、これらの積層構造を形成するには、各要素の位置合わせが重要になる。
そこで位置合わせが容易な組み立て方法を図７、図８の要部断面図を用いて説明する。
各バスバーの間は、半導体チップの厚み程度の短い距離で電気的な絶縁を保つ必要があり、そのような絶縁材料を形成する（これまでの図では、この絶縁材料は便宜上図示していなかった）。
まず、図７（ａ）に示すように、Ｎ相バスバー１１上に、絶縁材料から成る絶縁層３９、４０を配置する。
次に、半導体チップ２を装填する。この場合、絶縁層３９と絶縁層４０の縁（端部）３９ａ、４０ａを位置合わせ用のガイドとして用いる。
次に、図７（ｂ）に示すように、Ｕ相バスバー８を積層した後に、再度、絶縁層４１、４２を積層する。
次に、半導体チップ１を装填する。この場合、絶縁層４１と絶縁層４２の縁４１ａ、４２ａを位置合わせ用のガイドとして用いる。
最後に、図７（ｃ）に示すように、Ｐ相バスバー７を積層することで組み立てが可能である。
【００１６】
図８には、別の組み立て工程を示す。
まず、図８（ａ）に示すように、それぞれＮ相バスバー１１上に絶縁層３９、４０を配置し、半導体チップ２を装填する場合に絶縁層３９と絶縁層４０の縁３９ａ、４０ａをガイドとして用いる。また、Ｐ相バスバー７に絶縁層４１、４２を積層する。半導体チップ１を装填する場合に絶縁層４１と４２の縁４１ａ、４２ａをガイドとして用いる。それぞれ半導体チップ１、２が装填されたもので、Ｕ相バスバー８を挟みこむことで組み立てが可能である。
【００１７】
以上説明したように、絶縁層３９〜４２を半導体チップ１、２装填時のガイドとして利用することで簡易に圧接構造を形成することが可能になるという効果がある。
【００１８】
なお、上記特許文献においては、複数の半導体チップの表面において第１の共通電極を接続し、半導体チップは平面的に並列に並べる構成となっているため、半導体装置全体が大きくなってしまうという問題があった。また、上記構成であるが故に全ての半導体チップを接続してからでないと装置全体としての特性評価が行えない。部品点数が多くなることも災いして製品としての信頼性を確保するには、それぞれの半導体チップを特性の揃った高い信頼性のものにする必要があり、しいては歩留まり低下、コスト上昇を招くという問題があった。
【００１９】
これに対して、本実施の形態１では、上記のように、第１主面側に第１の主電極（例えばドレイン電極）を有し、第２主面側に第２の主電極（例えば、ソース電極とゲート電極）を有する半導体素子を形成する半導体チップが複数積層されて成る積層型半導体装置において、各半導体チップの第１の主電極及び第２の主電極はそれぞれ金属配線層（バスバー７〜１１）に電気的に接続され、積層された半導体チップの間では、向かい合う主面側同士が共通の金属配線層（バスバー８〜１０）に接続されていることを特徴する。このように、半導体チップが複数積層され、積層された半導体チップの向かい合う主面側同士が共通の金属配線層に接続されている構成をとるため、積層型半導体装置のうち、半導体チップの占める面積を低減でき、小型化に有利な積層型半導体装置を実現できるとともに、半導体チップと金属配線層間の寄生のインダクタンスを極限まで低減できるという効果がある。
【００２０】
また、上下に２つの半導体素子が積層され、上側に積層される半導体素子の第１の主電極は高電圧が印加される金属配線層（例えばバスバー７）に電気的に接続され、上側に積層される半導体素子の第２の主電極と、下側に積層される半導体素子の第１の主電極が共通の出力配線層（バスバー８〜１０）に電気的に接続され、下側に接続される半導体素子の第２の主電極は低電圧が印加される金属配線層（例えばバスバー１１）に接続されていることを特徴とする。このように、半導体チップが複数積層され、積層された半導体チップの向かい合う主面側同士が共通の金属配線層に接続されている構成をとるため、積層型半導体装置のうち、半導体チップの占める面積を低減でき、半導体チップと金属配線層間の寄生のインダクタンスを極限まで低減できるという効果がある。
【００２１】
なお、上記の説明においては、１つの半導体素子を１つの半導体チップとしたが、半導体素子は複数の半導体チップの並列接続により形成されていても構わない。このような構成によれば、電流容量の大きな半導体装置が実現可能になるという効果がある。
【００２２】
また、半導体素子は、第２主面側に制御電極を有するパワートランジスタ１〜６であり、制御電極は、第２主面側において出力配線層（バスバー８〜１０）及び低電圧が印加される金属配線層とは電気的に絶縁され、上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする。このように、制御端子を有するパワートランジスタが積層された構造であるため、基本パーツとしてのハーフブリッジを小型に形成できるという効果がある。
【００２３】
また、半導体素子は第２主面側から第１主面側に向かって順方向の電流を流すダイオード１４〜１９であることを特徴とする。このように、上下にダイオード１４〜１９が積層される構造であるため、ハーフブリッジと対になって必要な還流用ダイオード１４〜１９の上下セットを小型に形成できるという効果がある。
【００２４】
また、半導体素子は、第１主面側に制御電極を有するパワートランジスタ１〜６と、第２主面側から第１主面側に向かって順方向の電流を流すダイオード１４〜１９が並列に接続されて成ることを特徴とする。このように、ハーフブリッジと対になるダイオード１４〜１９が同時にセットで積層された構造であるため、１レグを小型に形成できるという効果がある。
【００２５】
また、ハーフブリッジが並列に２〜３個（ここでは３個）接続され、高電圧が印加される金属配線層（バスバー７）は全て共通とし、出力配線層（バスバー８〜１０）は並列数に応じて２〜３個持ち、低電圧が印加される金属配線層（バスバー１１）は全て共通となっていることを特徴とする。このように、２〜３相をまとめて、金属配線を共通とした構成であるため、半導体装置全体を小型にでき、配線の寄生インダクタンスを極限まで小さくすることができるという効果がある。
【００２６】
また、上側の半導体素子を形成する半導体チップと、下側の半導体素子を形成する半導体チップとが平面的に上下に重なり合わない領域を有し、該平面的に上下に重なり合わない領域に、制御電極と電気的に接続される制御電極取り出し用金属配線層１２Ｕ〜１３Ｗが形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴とする。このように、上下に積層された半導体チップがお互いに平面的に重なり合わない領域を設けることにより、制御端子２５〜３０を容易に同一方向に取り出せるという効果がある。
【００２７】
また、上側の半導体素子は複数の半導体チップの並列接続により形成され、下側の半導体素子は複数の半導体チップの並列接続により形成され、上側の複数の半導体チップと前記の複数の半導体チップは同一方向に平面的にずらして配置され、上下に重なり合わない領域を持ち、該平面的に上下に重なり合わない領域に制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴とする。このように、複数の半導体チップの並列接続により半導体素子が形成される場合に、同じ方向に上下にずらしてチップが配置されることにより、同一方向に容易に制御端子２５〜３０を取り出せるという効果がある。
【００２８】
また、本実施の形態１の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層（バスバー７）、上側の半導体素子（パワートランジスタ１、３、５及びダイオード１４、１６、１８）、出力配線層（バスバー８〜１０）、下側の半導体素子（パワートランジスタ２、４、６及びダイオード１５、１７、１９）、低電圧が印加される金属配線層（バスバー１１）から成る積層構造を機械的圧力により接続することを特徴とする。このように、圧接により接続するので、小型構造を実現できるとともに、ワイヤボンド等による配線を無くし、工程数、工程コストを低減できるという効果がある。
【００２９】
また、本実施の形態１の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層（例えばバスバー１１）と出力配線層（バスバー８、９、１０）を電気的に絶縁する第１の絶縁層（図７、図８の３９、４０）と、出力配線層（バスバー８、９、１０）と低電圧が印加される金属配線層（例えばバスバー７）とを電気的に絶縁する第２の絶縁層（４１、４２）とを有し、第１の絶縁層の平面的な配置により、上側の半導体素子（パワートランジスタ１、３、５及びダイオード１４、１６、１８）を圧接する際の位置合わせを行い、第２の絶縁層の平面的な配置により、下側の半導体素子（パワートランジスタ２、４、６及びダイオード１５、１７、１９）を圧接する際の位置合わせを行うことを特徴とする。このように、金属配線層の間の絶縁層をガイドとして半導体チップを装填する工法であるために、素子の位置合わせが容易となり、工程コストの低減が可能となるという効果がある。
【００３０】
実施の形態２
本発明の実施の形態２を図面に基づいて説明する。図９は、本発明における実施の形態２における基本ユニットを示す構造鳥瞰図である。
【００３１】
以下、Ｕ相を例に説明する。図９に示す構造は、Ｕ相上側のパワートランジスタ１、Ｕ相下側のパワートランジスタ２を積層した構造であり、パワートランジスタ１、２は、Ｐ相バスバー（金属配線層）７とＵ相出力バスバー８、Ｎ相バスバー１１にそれぞれ接続されている。
実際には、半導体チップとバスバー７、８、１１の間には、熱応力を吸収する熱緩衝材が実施の形態１のごとく挿入されているが、本実施の形態２においては簡単のため図示省略した。
また、Ｕ相上側のパワートランジスタ１を駆動する制御電極取り出し用配線１２Ｕが半導体チップの下側に接続され、Ｕ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線１３Ｕが半導体チップの下側に形成されている。ここで、各制御電極取り出し用配線１２Ｕ、１３Ｕは、他の配線層や半導体チップとは電気的に絶縁されている。
図１０は、図９で示した基本ユニットを示す回路図であり、上下のパワートランジスタ１、２がシリーズに接続され、Ｕ相の１レグを形成している。このような基本ユニットはパワートランジスタのみでなく、還流用ダイオードのシリーズ接続でも考えられる。
図１１は、本実施の形態２の基本ユニットを用いて３相を組み立てる工程を模式的に表したもので、基本ユニット４３〜４５が共通バスバー積層構造体４６に接続される様子を示している。
共通バスバー積層構造体４６は、Ｐ相バスバー４７、Ｕ相バスバー４８、Ｖ相バスバー４９、Ｗ相バスバー５０、Ｎ相バスバー５１の積層構造からなり、各バスバー４７〜５１間は電気的に絶縁されている。図示しないが、共通バスバー積層構造体４６の側面には基本ユニット４３〜４５を差し込む孔が開いている。基本ユニット４３〜４５は、この孔に差し込むことで、図１２に示すような３相インバータの構造が完成する。本来であれば、ダイオードのシリーズ接続からなる基本ユニットについても差し込まれる形とするが、ここでは簡単のため図示省略する。
以上説明したような構造と工法を採ることにより、基本ユニット４３〜４５において、あらかじめ電気的な評価が可能となり、一旦特性を把握した基本ユニット４３〜４５を取り付けることで３相インバータを形成できる。このことにより信頼性の向上が容易となるという効果がある。また、３相インバータとしての製品の歩留まりが向上するため、製品のコスト低減が可能となるという効果がある。また、保守性にも優れており、３相のうち１相に不具合が発生した場合等でも、１相のみを交換することで機能を保持することが可能であるという効果がある。また、３相インバータ、Ｈブリッジ、ハーフブリッジ等、相数の異なる製品への展開性にも優れているという特徴を持つ。
【００３２】
実施の形態３
本発明の実施の形態３を説明する。図１３は、実施の形態３における基本ユニットを示したものである。
Ｐｃｈ型パワートランジスタ５２とＮｃｈ型パワートランジスタ２が積層され、Ｐ相バスバー５３とＵ相出力バスバー５４、Ｎ相バスバー５５にそれぞれ接続されている。
実際には、半導体チップとバスバー５３〜５５の間には、熱応力を吸収する熱緩衝材が実施の形態１のごとく挿入されているが、本実施の形態においては簡単のため図示省略した。
また、Ｕ相上側のＰｃｈ型パワートランジスタ５２を駆動する制御電極取り出し用配線５６が半導体チップの上側に接続され、Ｕ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線５７が半導体チップの下側に形成されている。ここで、各制御電極取り出し用配線５６、５７は、他の配線層や半導体チップとは電気的に絶縁されている。
Ｐｃｈ型パワートランジスタ５２は、チャネル領域を高電圧にバイアスするため、高電圧の印加されるＰ相バスバー５３と同一面に制御電極取り出し用配線５６が形成されていることが特徴である。
【００３３】
図１４は回路図を示し、上下のパワートランジスタ５２、２がシリーズに接続され、１相分（１レグ）を形成している。所謂コンプリメンタリ型の接続を成している。
【００３４】
以上説明したような構成とすることで、両制御電極の取り出しが、半導体チップが積層された基本ユニットにおいて、上下方向外面に向かって形成できる。制御電極の取り出しは、各ユニット外部のドライブ回路等に接続されるわけであるが、外面に面して形成されるため外部接続が容易になるという独特の効果を持つ。
【００３５】
上記のように、本実施の形態３では、半導体素子は、第１主面側に制御電極を有するＰｃｈ型パワートランジスタ５２と、第２主面側に制御電極を有するＮｃｈ型パワートランジスタ２とから成るコンプリメンタリ型の接続を有し、上側に位置するＰｃｈ型パワートランジスタ５２の制御電極は、第１主面側において高電圧が印加される金属配線層（バスバー７）とは電気的に絶縁され、下側に位置するＮｃｈ型パワートランジスタ２の制御電極は、第２主面側において低電圧が印加される金属配線層（バスバー１１）とは電気的に絶縁され、上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする。このように、Ｐｃｈ型パワートランジスタ５２とＮｃｈ型トランジスタ２のコンプリメンタリ接続とすることで、積層構造の上下方向にそれぞれ独立に制御端子を容易に取りさせるという効果がある。
【００３６】
また、半導体素子は、Ｐｃｈ、Ｎｃｈ型各々のパワートランジスタ５２、２と、第２主面側から第１主面側に向かって順方向の電流を流すダイオード（図示省略。実施の形態１参照）が並列に接続されていることを特徴とする。このように、Ｐｃｎ型パワートランジスタ５２とＮｃｈ型トランジスタ２のコンプリメンタリ接続において、合わせて上下にダイオードが積層される構造であるため、ハーフブリッジと対になって必要な還流用ダイオードの上下セットを小型に形成できるという効果がある。
【００３７】
また、ハーフブリッジが並列に２〜３個接続され、高電圧が印加される金属配線層（バスバー７）は全て共通とし、出力配線層（バスバー８）は並列数に応じて２〜３個持ち（図９では１個のみ図示。実施の形態１参照）、低電圧が印加される金属配線層（バスバー１１）は全て共通となっていることを特徴とする。このように、Ｐｃｎ型パワートランジスタとＮｃｈ型トランジスタのコンプリメンタリ接続において、２〜３相をまとめて、金属配線を共通とした構成であるため、半導体装置全体を小型にでき、配線の寄生インダクタンスを極限まで小さくすることができるという効果がある。
【００３８】
さらに、本実施の形態３の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層、上側のＰｃｈ型半導体素子、出力配線層、下側のＮｃｈ型半導体素子、低電圧が印加される金属配線層から成る積層構造を機械的圧力により接続することを特徴とする（実施の形態１参照）。このように、Ｐｃｎ型パワートランジスタとＮｃｈ型トランジスタのコンプリメンタリ接続において、圧接により接続される構造であるため、小型な積層型半導体装置を提供できるとともに、ワイヤボンド等による配線を無くし、工程数、工程コストを低減できるという効果がある。
【００３９】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態１を説明する構造鳥瞰図、（ｂ）は本発明の実施の形態１を説明する構造断面図（（ａ）のａ−ａ断面）、（ｃ）は本発明の実施の形態１を説明する構造断面図（（ａ）のｂ−ｂ断面）
【図２】本発明の実施の形態１を説明する構造断面図（図１（ａ）のｃ−ｃ断面）
【図３】本発明の実施の形態１を説明する三相インバータの回路図
【図４】本発明の実施の形態１における積層構造を説明する構造鳥瞰図
【図５】本発明の実施の形態１における三相インバータの外形を説明する構造鳥瞰図
【図６】本発明の実施の形態１における三相インバータの断面構造図
【図７】本発明の実施の形態１における積層構造の組み立て工程図
【図８】本発明の実施の形態１における積層構造の別の組み立て工程図
【図９】本発明の実施の形態２における基本ユニットを説明する構造鳥瞰図
【図１０】本発明の実施の形態２における基本ユニットを説明する回路図
【図１１】本発明の実施の形態２における組み付け工程を説明する構造鳥瞰図
【図１２】本発明の実施の形態２における構造を説明する構造鳥瞰図
【図１３】本発明の第三の実施の形態における基本ユニットを説明する構造鳥瞰図
【図１４】本発明の第三の実施の形態における基本ユニットを説明する回路図
【符号の説明】
１…Ｕ相上側パワートランジスタ
１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ、５ａ、５ｂ、６ａ、６ｂ…熱緩衝材
２…Ｕ相下側パワートランジスタ
３…Ｖ相上側パワートランジスタ
４…Ｖ相下側パワートランジスタ
５…Ｗ相上側パワートランジスタ
６…Ｗ相下側パワートランジスタ
７…Ｐ相バスバー
８…Ｕ相出力バスバー
９…Ｖ相出力バスバー
１０…Ｗ相出力バスバー
１１、１１Ｕ、１１Ｖ、１１Ｗ…Ｎ相バスバー
１２Ｕ…Ｕ相上側制御電極取り出し用配線
１２Ｖ…Ｖ相上側制御電極取り出し用配線
１２Ｗ…Ｗ相上側制御電極取り出し用配線
１３Ｕ…Ｕ相下側制御電極取り出し用配線
１３Ｖ…Ｖ相下側制御電極取り出し用配線
１３Ｗ…Ｗ相下側制御電極取り出し用配線
１４…Ｕ相上側還流用ダイオード
１４ａ、１４ｂ、１５ａ、１５ｂ、１６ａ、１６ｂ、１７ａ、１７ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ…熱緩衝材
１５…Ｕ相下側還流用ダイオード
１６…Ｖ相上側還流用ダイオード
１７…Ｖ相下側還流用ダイオード
１８…Ｗ相上側還流用ダイオード
１９…Ｗ相下側還流用ダイオード
２０…絶縁ケース
２１…Ｖ相出力端子
２２…Ｗ相出力端子
２３…Ｐ相入力端子
２４…Ｎ相入力端子
２５…Ｕ相上側制御端子
２６…Ｕ相下側制御端子
２７…Ｖ相上側制御端子
２８…Ｖ相下側制御端子
２９…Ｗ相上側制御端子
３０…Ｗ相下側制御端子
３１…上側放熱フィン
３２…下側放熱フィン
３３、３６…圧接用ネジ
３４、３５、３７、３８…固定冶具
３５…固定冶具
３９〜４２…絶縁層
３９ａ〜４２ａ…縁
４３〜４５…基本パーツ
４６…共通バスバー積層構造体
４７…Ｐ相バスバー
４８…Ｕ相バスバー
４９…Ｖ相バスバー
５０…Ｗ相バスバー
５１…Ｎ相バスバー
５２…Ｐｃｈ型パワートランジスタ
５３…Ｐ相バスバー
５４…Ｕ相バスバー
５５…Ｎ相バスバー
５６…上側制御電極取り出し用配線
５７…下側制御電極取り出し用配線
２００…Ｕ相出力端子
Claims (14)
- 第１主面側に第１の主電極を有し、第２主面側に第２の主電極を有する半導体素子を形成する半導体チップが複数積層されて成る積層型半導体装置において、前記各半導体チップの第１の主電極及び第２の主電極はそれぞれ金属配線層に電気的に接続され、積層された前記半導体チップの間では、向かい合う前記主面側同士が共通の金属配線層に接続されており、上下に２つの前記半導体素子が積層され、上側の半導体素子を形成する前記半導体チップと、下側の半導体素子を形成する前記半導体チップとが平面的に上下に重なり合わない領域を有し、該平面的に上下に重なり合わない領域に、前記制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴する積層型半導体装置。
- 請求項１記載の積層型半導体装置において、前記上側の半導体素子の第１の主電極は高電圧が印加される金属配線層に電気的に接続され、前記上側の半導体素子の第２の主電極と、前記下側の半導体素子の第１の主電極が共通の出力配線層に電気的に接続され、前記下側の半導体素子の第２の主電極は低電圧が印加される金属配線層に接続されていることを特徴とする積層型半導体装置。
- 請求項２記載の積層型半導体装置において、前記半導体素子は複数の半導体チップの並列接続により形成されていることを特徴とする積層型半導体装置。
- 請求項２記載の積層型半導体装置において、前記半導体素子は、第２主面側に制御電極を有するパワートランジスタであり、前記制御電極は、前記第２主面側において前記出力配線層及び低電圧が印加される金属配線層とは電気的に絶縁され、前記上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする積層型半導体装置。
- 請求項２または３記載の積層型半導体装置において、前記半導体素子は、前記第２主面側から第１主面側に向かって順方向の電流を流すダイオードであることを特徴とする積層型半導体装置。
- 請求項２または３記載の積層型半導体装置において、前記半導体素子は、第１主面側に制御電極を有するパワートランジスタと、前記第２主面側から第１主面側に向かって順方向の電流を流すダイオードが並列に接続されて成ることを特徴とする積層型半導体装置。
- 請求項６記載の積層型半導体装置を組み立てる積層型半導体装置の組み立て方法において、前記高電圧が印加される金属配線層、前記上側の半導体素子、前記出力配線層、前記下側の半導体素子、前記低電圧が印加される金属配線層から成る積層構造を機械的圧力により接続することを特徴とする積層型半導体装置の組み立て方法。
- 請求項６記載の積層型半導体装置において、前記ハーフブリッジが並列に２〜３個接続され、前記高電圧が印加される金属配線層は全て共通とし、前記出力配線層は並列数に応じて２〜３個持ち、前記低電圧が印加される金属配線層は全て共通となっていることを特徴とする積層型半導体装置。
- 請求項７記載の積層型半導体装置の組み立て方法において、前記高電圧が印加される金属配線層と前記出力配線層を電気的に絶縁する第１の絶縁層と、前記出力配線層と前記低電圧が印加される金属配線層とを電気的に絶縁する第２の絶縁層とを有し、前記第１の絶縁層の平面的な配置により、前記上側の半導体素子を圧接する際の位置合わせを行い、前記第２の絶縁層の平面的な配置により、前記下側の半導体素子を圧接する際の位置合わせを行うことを特徴とする積層型半導体装置の組み立て方法。
- 請求項１記載の積層型半導体装置において、前記上側の半導体素子は複数の前記半導体チップの並列接続により形成され、前記下側の半導体素子は複数の半導体チップの並列接続により形成され、前記上側の複数の半導体チップと前記下側の複数の半導体チップは同一方向に平面的にずらして配置され、上下に重なり合わない領域を持ち、該平面的に上下に重なり合わない領域に前記制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴とする積層型半導体装置。
- 請求項２または３記載の積層型半導体装置において、前記半導体素子は、第１主面側に制御電極を有するＰｃｈ型パワートランジスタと、第２主面側に制御電極を有するＮｃｈ型パワートランジスタとから成るコンプリメンタリ型の接続を有し、上側に位置する前記Ｐｃｈ型パワートランジスタの制御電極は、前記第１主面側において前記高電圧が印加される金属配線層とは電気的に絶縁され、下側に位置する前記Ｎｃｈ型パワートランジスタの制御電極は、前記第２主面側において前記低電圧が印加される金属配線層とは電気的に絶縁され、前記上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする積層型半導体装置。
- 請求項１１記載の積層型半導体装置において、前記半導体素子は、前記Ｐｃｈ、Ｎｃｈ型各々のパワートランジスタと、前記第２主面側から第１主面側に向かって順方向の電流を流すダイオードが並列に接続されていることを特徴とする積層型半導体装置。
- 請求項１２記載の積層型半導体装置を組み立てる積層型半導体装置の組み立て方法において、前記高電圧が印加される金属配線層、前記上側のＰｃｈ型半導体素子、前記出力配線層、前記下側のＮｃｈ型半導体素子、前記低電圧が印加される金属配線層から成る積層構造を機械的圧力により接続することを特徴とする積層型半導体装置の組み立て方法。
- 請求項１２記載の積層型半導体装置において、前記ハーフブリッジが並列に２〜３個接続され、前記高電圧が印加される金属配線層は全て共通とし、前記出力配線層は並列数に応じて２〜３個持ち、前記低電圧が印加される金属配線層は全て共通となっていることを特徴とする積層型半導体装置。
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