JP2008305076A - ディジタル制御装置 - Google Patents

Abstract

【課題】ＣＰＵ同期２重化構成において、ＣＰＵの２重化ステータス作成回路の故障検出および故障系と故障箇所を特定し、故障による出力のハンチング等、制御状態への悪影響を防止できるディジタル制御装置を得る。
【解決手段】制御処理部２０ａ、２０ｂと、常用あるいは待機のステータスを作成するステータス作成回路１１ａ、１１ｂとを有する自系と他系に２重化されたＣＰＵ１ａ、１ｂと、プラントへの信号の入出力を行う入出力装置３と、入出力装置へ出力する信号を判定して他系に切り替える信号出力判定部１２ａ、１２ｂを有するＩ／Ｏインターフェイス装置２ａ、２ｂとを備えたディジタル制御装置において、ステータス信号を記憶する記憶部１４と、記憶されたステータス信号から異常状態を検出するステータス検出回路１３とを有するステータス異常検出装置４と、検出された異常状態を表示する警報装置５とを備える。
【選択図】図１

Description

本発明は、プラントの監視制御を行うディジタル制御装置に関する。

プラントの監視制御を行うディジタル制御装置においては、１台のＣＰＵの故障による機能喪失を回避して、稼働率を向上させるために、ＣＰＵを同期２重化する構成がとられている場合がある（例えば、特許文献１参照）。

このような同期２重化されたＣＰＵは、プロセス値などの同じ入力を受けて、互いに同期をとりながら、同じ制御演算処理を実施する。各ＣＰＵは、常用または待機の状態（以後ステータスと呼ぶ）を持ち、通常時には、常用のＣＰＵが、演算結果データを、Ｉ／Ｏインターフェイス装置を経由して、入出力装置へ出力し、待機のＣＰＵは、演算のみを行っている。常用のＣＰＵが機能を喪失した異常時には、待機のＣＰＵが、出力の切替えを行うことによって、ＣＰＵの機能が継続される。

ここで、同期２重化されたＣＰＵのステータス作成および交換の原理について、図７に示した従来の構成図を用いて説明する。

図７において、ＣＰＵ Ａ １ａおよびＣＰＵ Ｂ １ｂは、同期２重化構成を成しており、互いに同期して同じ制御処理を行っている。

ＣＰＵ Ａ １ａ上には、ロジックＩＣ等により構成された２重化ステータス作成回路Ａ １１ａが組み込まれており、この２重化ステータス作成回路Ａ １１ａが、自系のＣＰＵのステータス(常用または待機)を決定して、常用または待機のステータス信号Ａ １０１ａを出力する。

出力されたステータス信号Ａ １０１ａは、ＣＰＵ Ａ １ａ上の送信部１５から、他系ＣＰＵ Ｂ １ｂに対して送信される。ＣＰＵ Ｂ １ｂ上では、受信部１６が、ＣＰＵ Ａ １ａから送信されたステータス信号Ａ １０１ａの受信を行う。ＣＰＵ Ｂ １ｂで受信されたステータス信号Ａ １０１ａは、ＣＰＵ Ｂ １ｂ上の２重化ステータス作成回路Ｂ １１ｂに入力される。

このとき、２重化ステータス作成回路Ｂ １１ｂへは、ステータス信号Ａ １０１ａと共に、自己診断結果のエラーを示す信号である待機指令信号Ｂ １０２ｂも入力される。

２重化ステータス作成回路Ｂ １１ｂは、それらの入力から、自系のＣＰＵのステータスを決定して、ステータス信号Ｂ １０１ｂを出力する。出力されたステータス信号Ｂ １０１ｂは、ＣＰＵ Ｂ １ｂ上の送信素子１５およびＣＰＵ Ａ １ａ上の受信素子１６を経由して、ＣＰＵ Ａ １ａ上の２重化ステータス作成回路Ａ １１ａへ入力される。
このとき、２重化ステータス作成回路Ａ １１ａは、このステータス信号Ｂ １０１ｂと共に、自己診断結果のエラーを示す故障信号である待機指令信号Ａ １０２ａにより、自系（Ａ系）のＣＰＵのステータスを決定する。

例えば、ＣＰＵ Ａ １ａが常用で、ＣＰＵ Ｂ １ｂが待機の状態で、２重化ステータス作成回路Ａ １１ａへ待機指令信号１０２ａが入力された場合には、２重化ステータス作成回路Ａ １１ａは、出力するステータス信号Ａ １０１ａを、「常用」から「待機」へ切替える。この待機へ切替えられたステータス信号Ａ １０１ａを入力されると、待機状態のＣＰＵ Ｂ １ｂ上の２重化ステータス作成回路Ｂ １１ｂは、出力するステータス信号Ｂ １０１ｂを、「待機」から「常用」へ切替える。このようにして、Ａ，Ｂ両系の２重化ＣＰＵのステータスが切替わる。

また、自系のＣＰＵが待機で、他系のＣＰＵが常用の状態のとき、他系のＣＰＵが、待機指令または故障等により待機に切替わった場合には、自系のＣＰＵは、「待機」から「常用」へ切替わる。

Ｉ／Ｏインターフェイス装置Ａ ２ａ内には、信号出力判定部Ａ １２ａが設けられており、ＣＰＵ Ａ １ａから、この信号出力判定部Ａ １２ａへ、出力信号Ａ １０３ａとステータス信号Ａ １０１ａが入力される。

両信号が入力されると、信号出力判定部Ａ １２ａは、ステータス信号Ａ １０１ａが常用の場合には、出力信号Ａ １０３ａを出力信号ＡＡ １０３ａａとして、入出力装置３へ出力するが、ステータス信号Ａ １０１ａが待機の場合には、入出力装置３への出力を行わない。

ＣＰＵ Ｂ １ｂ系についても、同様の制御演算処理および出力処理が行われる。

入出力装置３は、入力された常用系Ｉ／Ｏインターフェイス装置（２ａまたは２ｂ）からの出力信号（出力信号ＡＡ １０３ａａまたは出力信号ＢＢ １０３ｂｂ）を、出力信号Ｓ １０３ｓとして、外部へ出力する。
特開２００１−６０１６０号公報

上述したように、ＣＰＵを同期２重化構成とし、各ＣＰＵ上の２重化ステータス作成回路により、互いにステータスを交換して、常用あるいは待機を決定する従来のディジタル制御装置においては、ステータス作成回路の故障に関して、以下に挙げる課題があった。

まず、ステータス作成回路の故障により、ＣＰＵのステータスが、不要に切替わり、ＣＰＵの状態が、Ａ，Ｂ両系とも常用となる場合があった。

このように、Ａ、Ｂ両系とも常用となった場合には、入出力装置に対して、Ａ,Ｂ両系のＩ／Ｏインターフェイス装置から、出力信号が送信されることになり、入出力装置からの出力にハンチングが生じ、制御状態へ悪影響を及ぼすという課題があった。

つぎに、従来のディジタル制御装置において、各ＣＰＵは、自己診断の機能を有しており、自身の故障は検出するが、２重化ステータス作成回路やステータス送受信回路の故障までは検出していない。そのため、故障が発生した場合でも、故障の検知が難しく、復旧対応が遅れてしまうという課題があった。

本発明は、上述した課題を解決するために成されたものであり、ＣＰＵ同期２重化構成において、ＣＰＵの２重化ステータス作成回路の故障検出および故障系と故障箇所の特定を可能とし、故障による出力のハンチング等、制御状態への悪影響を防止する機能を備えるディジタル制御装置を得ることを目的とする。

本発明の第１のディジタル制御装置は、自系が他系と同じ演算を実行する制御処理部と、常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、常用あるいは待機の自系のステータス信号を作成するステータス作成回路と、ステータス作成回路にて作成された自系のステータス信号を、他系に送信する信号送信部と、他系のステータス作成回路にて作成されて送信されたステータス信号を受信する信号受信部とを有する自系と他系に２重化されたＣＰＵと、２重化されたＣＰＵの各々の制御処理部からプラントへの信号の入出力を行う入出力装置と、各々の制御処理部と入出力装置との間で、自系のステータス作成回路から送信されたステータス信号により、入出力装置へ出力する信号を判定して、常用あるいは待機のステータスを切り替える信号出力判定部を有するＩ／Ｏインターフェイス装置とを備えたディジタル制御装置において、２重化されたＣＰＵの各々のステータス作成回路にて作成された自系と他系両方のステータス信号を記憶する記憶部と、記憶された自系と他系両方のステータス信号を比較して、ステータス信号の異常状態を検出するステータス検出回路とを有するステータス異常検出装置と、検出されたステータス信号の異常状態を表示する警報装置とを２重化されたＣＰＵの外部に備えることを特徴とする。

本発明の第２のディジタル制御装置は、他系と同じ演算を実行する制御処理部と、常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、常用あるいは待機の自系のステータスを作成するステータス作成回路と、自系のステータス作成回路にて作成されたステータス信号を、他系に送信する信号送信部と、他系のステータス作成回路にて作成されて送信されたステータス信号を受信する信号受信部とを有する自系と他系に２重化されたＣＰＵと、２重化されたＣＰＵの前記制御処理部からプラントへの信号の入出力を行う入出力装置と、自系と他系の制御処理部と前記入出力装置との間で、自系のステータス作成回路から送信されたステータス信号により、入出力装置へ出力する信号を判定して他系に切り替える信号出力判定部を有するＩ／Ｏインターフェイス装置とを備えたディジタル制御装置において、それぞれの前記Ｉ／Ｏインターフェイス装置は、常用あるいは待機のインターフェイス装置のステータス信号を交換し、自系のＣＰＵから送信されるステータス信号と、他系のＩ／Ｏインターフェイス装置から送信されるインターフェイス装置のステータス信号とにより、自系Ｉ／Ｏインターフェイス装置のステータスを作成するステータス監視部と、ステータス監視部での比較結果により、入出力装置へ出力する信号を判定して他系に切り替える信号出力判定部とを有することを特徴とする。

本発明の第３のディジタル制御装置は、他系と同じ演算を実行する制御処理部と、常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、常用あるいは待機の自系の同一のステータスを作成し、それぞれのステータス信号を他系に送信するする３回路のステータス作成回路と、他系の３回路のステータス作成回路にて作成されて、送信されたステータス信号を受信し、他系のステータスを選択して、自系の３回路のステータス作成回路にステータス信号を送信する他系ステータス選択回路と、自系の３回路のステータス作成回路にて作成されたステータス信号を受信し、自系のステータスを選択して、自系の制御処理部にステータス信号を送信する自系ステータス選択回路と、を有する自系と他系に２重化されたＣＰＵと、２重化されたＣＰＵの前記制御処理部からプラントへの信号の入出力を行う入出力装置と、自系と他系の制御処理部と前記入出力装置との間に、前記自系のステータス選択回路から送信されたステータス信号により、入出力装置へ出力する信号を判定して他系に切り替える信号出力判定部を有するＩ／Ｏインターフェイス装置とを備えたことを特徴とする。

本発明の第４のディジタル制御装置は、他系と同じ演算を実行する制御処理部と、常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、常用あるいは待機の自系のステータスを作成するステータス作成回路と、自系のステータス作成回路にて作成されたステータス信号を、他系に送信する信号送信部と、他系のステータス作成回路にて作成されて送信されたステータス信号を受信する信号受信部と、ステータス作成回路にて作成された自系と他系両方のステータス信号に加えて、自系と他系両方の故障を示す信号と、自系のステータス作成回路に入力する他系のステータス信号および他系のステータス作成回路に入力する自系のステータス信号を記憶する記憶部と、記憶部に記憶された６種類の信号を比較して、故障箇所を特定するステータス監視制御回路と
を有する自系と他系に２重化されたＣＰＵと、２重化されたＣＰＵの前記制御処理部からプラントへの信号の入出力を行う入出力装置と、自系と他系の制御処理部と入出力装置との間で、自系のステータス監視制御回路から送信されたステータス信号により、入出力装置へ出力する信号を判定して他系に切り替える信号出力判定部を有するＩ／Ｏインターフェイス装置とを備えたことを特徴とする。

本発明によれば、ＣＰＵ２重化ステータス作成回路の故障検出及び故障系と故障箇所の特定ができる。

以下に、本発明に係る同期２重化ＣＰＵの実施の形態について、図面を参照して説明する。

（第１の実施の形態）
まず、図１を用いて第１の実施の形態を説明する。図１は、本発明の第１の実施の形態を示す構成図であって、従来例を示す図７と同一符号の要素は、同一部分を示す。

本実施の形態の特徴は、各ＣＰＵの常用あるいは待機のステータスを、別コントローラ上のステータス故障検出装置４で監視し、両系常用の状態を検出したら、警報表示を行い、また、切替前のステータスを記憶しておくことで、どちらの系のステータス回路が異常な切替を起こしたかを検出できることである。

本実施の形態のデジィタル制御装置は、従来例を示す図７の構成に加えて、ステータス故障検出装置４を備え、このステータス故障検出装置４は、ＣＰＵ Ａ １ａ上の２重化ステータス作成回路Ａ １１ａからのステータス信号Ａ １０１ａの出力部（図示していない）およびＣＰＵ Ｂ １ｂ上の２重化ステータス作成回路Ｂ １１ｂからのステータス信号Ｂ １０１ｂの出力部（図示していない）と接続されており、Ａ，Ｂ両系のＣＰＵのステータスを検出するステータス検出回路１３と、ステータス検出回路１３にて検出したステータスを記憶する記憶部１４とを有している。

また、ステータス検出回路１３は、警報装置５に接続されており、該警報装置５は、ステータス検出回路１３が検出した故障情報１０４を受けると、警報を出力する。

以下に、これらの構成要素の作用を述べる。
まず、ステータス故障検出装置４上のステータス検出回路１３は、ＣＰＵ Ａ １ａのステータス信号１０１ａとＣＰＵ Ｂ １ｂのステータス信号１０１ｂを、２重化ステータス作成回路１１ａ、１１ｂのステータス信号出力部分（図示してない）より取り込み、記憶部１４へ記録する。

つぎに、ステータス検出回路１３は、Ａ，Ｂ両系とも常用のステータスを検出した場合には、記憶部１４へ記録したステータス情報を見比べて、どちらの系のＣＰＵが単独で待機から常用へ切替わったかを特定し、切替わった系に関する情報等を、故障情報１０４として、警報装置５へ出力する。

本実施の形態によれば、同期２重化ＣＰＵのステータス作成回路あるいはステータス信号の送受信素子が故障して両系常用となった場合に、ステータス故障検出装置にて、両系常用の状態および常用へ切替わった系を検出して、警報装置へ故障情報を出力することにより、故障を早期に検知し、復旧を行うことができる。

（第２の実施の形態）
図２を用いて第２の実施の形態を説明する。図２は、本発明の第２の実施の形態を示す構成図であって、第１の実施の形態を示す図１と同一符号の要素は、同一部分を示す。

本実施の形態の特徴は、第１の実施の形態のステータス検出回路１３において、自系の２重化ステータス作成回路Ａ，２重化ステータス作成回路Ｂの送信部１５を通過前のステータス信号Ａ １０１ａ、ステータスＢ １０１ｂと、それらを受信する他系のステータス作成回路Ｂ，ステータス作成回路Ａの受信部１６を通過後のステータス信号１０１ａ、１０１ｂ、および両系の待機指令信号１０２ａ、１０２ｂからなる６種類の信号を監視することにより、ステータス作成回路自身が故障した場合に加え、送受信部において故障が発生して、ステータスが変化した場合でも、故障個所が検出できることである。

本実施の形態は、第１の実施の形態を示す図１の構成に加えて、ステータス故障検出装置４上のステータス検出回路１３が、２重化ステータス作成回路Ａ １１ａへの待機指令信号Ａ １０２ａの分岐分の入力部と、２重化ステータス作成回路Ａ １１ａへのステータス信号Ｂ １０１ｂの分岐分の入力部と、２重化ステータス作成回路Ｂ １１ｂへの待機指令信号Ｂ １０２ｂの分岐分の入力部と、２重化ステータス作成回路Ｂ １１ｂへのステータス信号Ａ １０１ａの分岐分の入力部とを備えて、上記６種の信号を取り込んでいる。その他の構成は、第１の実施の形態における図１と同様である。

以下に、上記構成要素の作用を説明する。
まず、上述したように、ステータス故障検出装置４上のステータス検出回路１３は、ＣＰＵ Ａ １ａ自身から、ＣＰＵ Ａ １ａ上の２重化ステータス作成回路Ａ １１ａへ入力される待機指令信号１０２ａの分岐分と、ＣＰＵ Ｂ １ｂ上の送信部１５から送信されてＣＰＵ Ａ １ａ上の受信部１６で受信された後、２重化ステータス作成回路Ａ １１ａへ入力されるステータス信号Ｂ １０１ｂの分岐分と、２重化ステータス作成回路Ａ １１ａから出力されたステータス信号Ａ １０１ａの送信部１５から２重化ステータス作成回路Ｂ １１ｂに入力される前の状態（分岐分）とを取り込む。

これに加えて、ステータス故障検出装置４上のステータス検出回路１３は、ＣＰＵ Ｂ １ｂ自身からＣＰＵ Ｂ １ｂ上の２重化ステータス作成回路Ｂ １１ｂへ入力される待機指令信号１０２ｂの分岐分と、ＣＰＵ Ａ １ａ上の送信部１５から送信されてＣＰＵ Ｂ １ｂ上の受信部１６で受信された後、２重化ステータス作成回路Ｂ １１ｂへ入力されるステータス信号Ａ １０１ａの分岐分と、２重化ステータス作成回路Ｂ １１ｂから出力されたステータス信号Ｂ １０１ｂの送信部１５から２重化ステータス作成回路Ａ １１ａに入力される前の状態（分岐分）とを取り込む。

つぎに、上記６種の信号を取り込んだステータス検出回路１３は、各信号の状態（ステータスおよび待機指令）を記憶部１４へ記録し、各信号の状態が切替わった場合には、記憶部１４へ記録したステータスおよび待機指令の情報に基づいて、後述するとおり、切替わりの健全性を判断する。

そして、ステータス検出回路１３は、異常を検出した場合には、異常ステータスに関する情報および故障個所に関する情報を、故障情報１０４として警報装置５へ出力する。その他の作用は、第１の実施の形態と同様である。

上記切替わりの健全性を判断するに当たっては、以下に述べるように、同期２重化ＣＰＵのステータス作成回路またはステータス信号の送受信部が故障した場合には、ステータス切り替えパターンが、その故障箇所により異なることを利用する。

まず、第１の場合として、（１−１）常用の（例えばＡ系の）ＣＰＵのステータス信号送信部の故障、（１−２）待機の（Ｂ系の）ＣＰＵのステータス信号受信部の故障、（１−３）待機の（Ｂ系の）ＣＰＵの２重化ステータス作成回路の故障のうちいずれかが発生した場合には、いずれの場合も、待機の（Ｂ系の）ＣＰＵの２重化ステータス作成回路の出力するステータス信号が、常用に切替わり、Ａ，Ｂ両系のＣＰＵが共に常用の状態となる。

この内、（１−３）待機の（Ｂ系の）ＣＰＵの２重化ステータス作成回路の故障の場合には、待機の（Ｂ系の）２重化ステータス作成回路へ入力される常用の（Ａ系の）ステータス信号が、待機に切替わっていない状態でも、「待機」から「常用」へ切替わる。

また、（１−１）、（１−２）の送受信部が故障の場合には、常用の（Ａ系の）２重化ステータス作成回路からの出力直後のステータス信号は、常用のままで、待機の（Ｂ系の）ＣＰＵの２重化ステータス作成回路へ入力される段階でのステータス信号が待機に切替わる結果、出力するステータス信号が、「待機」から「常用」へ切替わる。

従って、ステータス検出回路１３にて、Ａ，Ｂ両系のステータス信号の２重化ステータス作成回路１１ａおよび１１ｂからの出力直後を監視して、両系が常用であることを検知した際には、まず、記憶部に記録されたステータス情報より、どちらの系のステータスが「待機」から「常用」へ切替わったかを確認して、切替が確認されれば、両系常用の原因が、（１−３）の待機系ＣＰＵの２重化ステータス作成回路の故障であり、切替が確認されなければ、（１−１）の常用のＣＰＵのステータス信号送信部の故障または（１−３）待機系ＣＰＵのステータス信号受信部の故障かを特定することができる。

つぎに、第２の場合として、（２−１）常用の（例えばＡ系の）２重化ステータス作成回路の故障の場合には、常用のＡ系のＣＰＵから出力して、待機のＢ系の２重化ステータス作成回路へ入力されるステータス信号が、「常用」から「待機」に切替わり、待機のＢ系の２重化ステータス作成回路から出力されるステータス信号が、「待機」から「常用」へ切替わる。

この場合、Ａ，Ｂ両系の２重化ステータス作成回路からの出力直後のステータス信号のみを監視していると、常用のＣＰＵへ待機指令が入力されることによる「通常のステータス切替え」と区別がつかない。

そこで、ステータス検出回路１３にて、常用あるいは待機のステータスの切替わりを検知した際には、記憶部に記録されたステータス情報に基づいて、常用のＣＰＵ側に待機指令信号が入力されているかどうかを確認し、この待機指令が入力されていないにもかかわらず、ステータスが切替わっていれば、常用の２重化ステータス作成回路の故障であると特定することができる。

つぎに、第３の場合として、（３−１）待機の（例えばＢ系の）ＣＰＵのステータス信号送信部の故障、（３−２）常用の（Ａ系の）ＣＰＵのステータス信号受信部の故障の内いずれかが発生した場合には、待機の（Ｂ系の）ＣＰＵの２重化ステータス作成回路から出力された段階でのステータス信号は、待機のままであるが、常用の（Ａ系の）２重化ステータス作成回路へ入力される段階では待機から常用へ切替わっている。

この場合、常用の（Ａ系の）２重化ステータス作成回路は、自系のステータスを常用から待機へは切替えないため、ステータス切替えは起こらず、待機指令も故障も発生していない通常時と区別がつかない。

そこで、ステータス検出回路１３にて、Ａ，Ｂ両系のステータスを監視して、ステータスに変化のないときでも、記憶部に記録されたステータス情報より、常用の２重化ステータス作成回路へ入力される待機系のステータス信号が、待機から常用へ切替わっているかどうかを確認し、切替わっていれば、（３−１）待機のＣＰＵのステータス信号送信部の故障または（３−２）常用のＣＰＵのステータス信号受信部の故障であると特定することができる。

本実施例の形態によれば、同期２重化ＣＰＵのステータス作成回路またはステータス信号の送受信部が故障した結果、（１）ステータスがＡ，Ｂ両系共に常用となった場合、（２）ステータスがＡ，Ｂ両系共に切替わった場合、（３）ステータスがＡ，Ｂ両系共に変化がない場合のいずれにおいても、ステータス検出回路１３にて故障を検知することが可能となり、また、故障箇所については、２重化ステータス作成回路故障の場合には、同期２重化ＣＰＵ Ａ，Ｂどちらの系であるかを、また、ステータス信号の送受信部故障の場合には、同期２重化ＣＰＵ Ａ，Ｂのどちらのステータス信号に関連した送信部あるいは受信部であるかを検知することが可能となる。

また、ステータス異常や故障に関する情報を、警報装置へ故障情報として出力することで、故障を早期に検知し、復旧を行うことが可能となる。

（第３の実施の形態）
図３を用いて第３の実施の形態を説明する。図３は、本発明の第３の実施の形態を示す構成図であって、第２の実施の形態を示す図２と同一符号の要素は、同一部分を示す。

本実施の形態の特徴は、第２の実施の形態のステータス検出回路に加えて、ステータス信号の送信部後方と、受信部後方をＬＥＤ表示することにより、ステータス検出回路にて送受信部の故障であると特定した場合に、送信部の故障であるか受信部の故障であるかを特定可能にすることである。

本実施の形態は、第２の実施の形態を示す図２の構成において、Ａ，Ｂ両系のステータス信号送信部と受信部の間と、Ａ，Ｂ両系の２重化ステータス作成回路のステータス信号入力部（図示していない）と受信部との間に、常用または待機のステータスに対応して点灯あるいは消灯または消灯あるいは点灯を行うＬＥＤ１７を接続する構成としている。その他の構成については第２の実施の形態における図２と同様である。

その作用を見ると、ＣＰＵ Ａ １ａ上のステータス信号送信部１５後のＬＥＤ１７は、２重化ステータス作成回路Ａ １１ａから出力されたステータス信号Ａ １０１ａの送信部後の状態に対応して点灯または消灯を行い、ＣＰＵ Ｂ １ｂ上のステータス信号受信部１６後のＬＥＤ１７は、ステータス信号Ａ １０１ａの受信部後の状態に対応して点灯または消灯を行う。

ＣＰＵ Ｂ １ｂのステータス信号に対しても、同様に、ＬＥＤは点灯または消灯を行う。その他の作用は第２の実施の形態と同様である。

先に述べたとおり、実施例２の効果としては、同期２重化ＣＰＵのステータス信号送受信部に故障が発生した場合でも、ステータス検出回路にて、同期２重化ＣＰＵのどちらのステータス信号に関連した送信部の故障あるいは受信部の故障であるかを特定し、警報装置にて、その故障情報を得ることが可能である。

そこで、同期２重化ＣＰＵのどちらのステータス信号に関連した送信部または受信部の故障であるかを特定した後、送信部と受信部の間と、２重化ステータス作成回路のステータス信号入力部と受信部の間とに接続されたＬＥＤの点灯状態を見ることにより、その点灯状態により特定されるステータスが、同一である場合には、送信部の故障、異なる場合には、受信部の故障であると、特定することができる。

本実施の形態によれば、第２の実施の形態のとおり、同期２重化ＣＰＵのステータス信号送信部または受信部が故障したことを故障情報により特定した後に、上記故障の発生したＣＰＵ基板を備える制御装置内において、ＣＰＵ基板に取り付けられたＬＥＤの点灯状態により、送信部の故障であるか受信部の故障であるかを特定することが可能となる。

（第４の実施の形態）
図４を用いて第４の実施の形態を説明する。図４は、本発明の第４の実施の形態を示す構成図であって、従来例を示す図７と同一符号の要素は、同一部分を示す。

本実施の形態の特徴は、ＣＰＵ−Ｉ／Ｏインターフェイス−入出力の構成において、インターフェイス（以後Ｉ／Ｆと呼ぶ）基板に２重化切替ステータスを持たせ、上位ＣＰＵからのステータス切替指令が来た場合に、他系インターフェイスのステータスを監視して、切替系をブロックすることである。

図４の構成図は、従来例の構成例を示す図７に加えて、Ｉ／Ｏインターフェイス装置Ａ ２ａ上に、ステータス監視部Ａ １８ａを備えている。また、Ｉ／Ｏインターフェイス装置Ｂ ２ｂ上にも、ステータス監視部Ｂ １８ｂを備えている。その他の構成は、図７と同様である。その作用は、以下のとおりである。

まず、Ｉ／Ｏインターフェイス装置Ａ ２ａ上の信号出力判定部Ａ １２ａに、制御処理部Ａ ２０ａからの出力信号Ａ １０３ａと、２重化ステータス作成回路Ａ １１ａからのステータス信号Ａ １０１ａとが入力される。

このとき、信号出力判定部Ａ １２ａは、ステータス信号Ａ １０１ａが「常用」であれば、出力信号Ａ １０３ａを出力信号ＡＡ １０３ａａとして、入出力装置３へ出力するが、ステータス信号Ａ １０１ａが「待機」であれば、入出力装置３への出力を行わない。

つぎに、ステータス監視部Ａ １８ａは、ＣＰＵ Ａ １ａ上の２重化ステータス作成回路Ａ １１ａが出力するステータス信号Ａ １０１ａと、Ｉ／Ｏインターフェイス装置Ｂ ２ｂが出力するＩ／Ｆ装置ステータス信号Ｂ １０６ｂとを取り込んで、Ａ，Ｂ両系のステータスを監視する。ステータス監視部Ａ １８ａは、その監視データにより、Ｉ／Ｏインターフェイス装置Ａ ２ａのステータスを決定し、決定した結果であるＩ／Ｆ装置ステータス信号Ａ １０６ａをＩ／Ｏインターフェイス装置Ｂ ２ｂ上のステータス監視部Ｂ １８ｂへ出力する。また、上記Ｉ／Ｏインターフェイス装置Ａ ２ａ上の信号出力判定部Ａ １２ａに、出力ＯＦＦ指令Ａ １０５ａを送信する。

すなわち、ＣＰＵ Ａ １ａおよびＩ／Ｏインターフェイス装置Ａ ２ａのステータスが「常用」から、待機指令などにより、「待機」に切替わった場合には、ステータス監視部Ａ １８ａは、ステータス信号Ａ １０１ａの「常用」から「待機」への切替わりと、Ｉ／Ｆ装置ステータス信号Ｂ １０６ｂの「待機」状態とを確認し、Ｉ／Ｆ装置ステータス信号Ａ １０６ａを「常用」から「待機」に切替えて、Ｉ／Ｏインターフェイス装置Ｂ ２ｂ上のステータス監視部Ｂ １８ｂへ送信する。また、上記Ｉ／Ｏインターフェイス装置装置Ａ ２ａ上の信号出力判定部Ａ １２ａに、出力ＯＦＦ指令Ａ １０５ａを送信する。

その上で、Ｉ／Ｏインターフェイス装置Ｂ ２ｂ上のステータス監視部Ｂ １８ｂは、入力されるステータス信号Ｂ １０１ｂの「待機」から「常用」への切替わりと、Ｉ／Ｆステータス信号Ａ １０６ａの「常用」から「待機」への切替わりを確認し、Ｉ／Ｆ装置ステータス信号Ｂ １０６ｂを、「待機」から「常用」に切替えて、Ｉ／Ｏインターフェイス装置Ａ ２ａ上のステータス監視部Ａ １８ａへ送信する。

一方、ＣＰＵ Ａ １ａおよびＩ／Ｏインターフェイス装置Ａ ２ａのステータスが、「待機」の状態から、「常用」に切替わった場合、例えば、ＣＰＵのステータス作成回路またはステータス信号送受信部の故障により、ステータス作成回路Ａ １１ａの出力するステータス信号Ａ １０１ａが、「待機」の状態から、「常用」に切替わった場合には、ステータス監視部Ａ １８ａが、その切替わりを検出する。

しかしながら、ＣＰＵ Ｂ １ｂおよびＩ／Ｏインターフェイス装置Ｂ ２ｂは、「常用」のままであり、Ｉ／Ｆ装置ステータス信号Ｂ １０６ｂが「常用」であるため、ステ−タ監視部１８ａが作成するＩ／Ｆ装置ステータス信号Ａ １０６ａは、「待機」のまま維持する。

このとき、Ｉ／Ｏインターフェイス装置Ａ ２ａ上のステータス監視部Ａ １８ａは、信号出力判定部１２ａに、出力ＯＦＦ指令Ａ １０５ａを送信すると、ステータス信号Ａ １０１ａが「待機」から「常用」へ切替わることにより、信号出力判定部１２ａから入出力装置３に、出力信号ＡＡ １０３ａａが出力されるという作用が回避される。

Ｉ／Ｏインターフェイス装置Ｂ ２ｂも、同様の作用を持つ。その他の作用は、従来例と同様である。

本実施の形態によれば、同期２重化ＣＰＵのステータス作成回路または送受信素子の故障により、Ａ，Ｂ両系が「常用」となった場合でも、Ｉ／Ｏインターフェイス装置のステータスを作成するステータス監視部により、ＣＰＵのステータスと、他系Ｉ／Ｏインターフェイス装置のステータスとを監視して、Ａ，Ｂ両系が「常用」であることを検知したら、Ｉ／Ｏインターフェイス装置のステータスを更新しないことにより、Ａ，Ｂ両系の出力信号が、入出力装置へ送信されることを回避し、出力のハンチング等により、制御状態へ悪影響を及ぼすことを防止することが可能となる。

（第５の実施の形態）
次に、図５を用いて、第５の実施の形態を説明する。図５は、本発明の第５の実施の形態を示す構成図であって、従来例を示す図７と同一符号の要素は、同一部分を示す。

本実施の形態の特徴は、２重化ステータス作成回路を３重化し、相手系ＣＰＵ側でステータス選択回路を設けて、ステータス切替回路故障時の異常な系切替を防止することである。

本実施の形態のディジタル制御装置は、従来例を示す図７の構成に加えて、ＣＰＵ Ａ １ａ上の３個の２重化ステータス作成回路として、２重化ステータス作成回路ＡＡ １１ａａ、２重化ステータス作成回路ＡＢ １１ａｂ、２重化ステータス作成回路ＡＣ １１ａｃを備え、また、ＣＰＵ Ｂ １ｂ上の３個の２重化ステータス作成回路として、２重化ステータス作成回路ＢＡ １１ｂａ、２重化ステータス作成回路ＢＢ １１ｂｂ、２重化ステータス作成回路ＢＣ １１ｂｃを備えている。

ここで、待機指令信号Ａ １０２ａは、上記ＣＰＵ Ａ １ａ上の３個の２重化ステータス作成回路全てに入力され、また待機指令信号Ｂ １０２ｂは、上記ＣＰＵ Ｂ １ｂ上の３個の２重化ステータス作成回路全てに入力される。

また、ＣＰＵ Ａ １ａ上には、他系ステータス選択回路Ａ １９ａが備えられている。

他系ステータス選択回路Ａ １９ａは、ＣＰＵ Ｂ １ｂ上の３個の２重化ステータス作成回路全てと接続されて、２重化ステータス作成回路ＢＡ １１ｂａより出力されるステータス信号ＢＡ １０１ｂａ、２重化ステータス作成回路ＢＢ １１ｂｂより出力されるステータス信号ＢＢ １０１ｂｂ、２重化ステータス作成回路ＢＣ １１ｂｃより出力されるステータス信号ＢＣ １０１ｂｃのステータスから、多数決論理等により、ＣＰＵ Ａ １ａのステータスを決定し、他系ステータス選択回路Ｂ １９ｂを介して、上記ＣＰＵ Ｂ １ｂ上の３個の２重化ステータス作成回路１１ｂａ、１１ｂｂ、１１ｂｃに、選択された他系（Ａ系）のステータス信号ＡＳ １０１ａｓを送信する。

また、ＣＰＵ Ａ １ａ上には、自系（Ａ系）のステータス信号選択回路Ａ ２１ａが備えられている。ステータス信号選択回路Ａ ２１ａは、上記の３個の自系のステータス作成回路全てと接続され、送信されるステータス信号から多数決論理等によりＣＰＵ Ａ １ａのステータスを決定し、ＣＰＵ Ａ １ａ上の制御処理部Ａ ２０ａおよびＩ／Ｏインターフェイス装置Ａ ２ａ上の信号出力判定部Ａ １２ａに、選択された自系ステータス信号１０１ａｔを送信する。

また、ＣＰＵ Ｂ １ｂ上についても、同じ機能を持つ自系ステータス選択回路Ｂ ２１ｂが備えられている。その他の構成は従来例を示す図７と同様である。その作用は、以下のとおりである。

ＣＰＵ Ａ １ａ上の３個の２重化ステータス作成回路は、それぞれ独立にＣＰＵ Ａ １ａのステータスを作成し、ＣＰＵ Ｂ １ｂに対してステータス信号を送信する。

ＣＰＵ Ｂ １ｂ上では、ＣＰＵ Ａ １ａの３個のステータス信号が、他系のステータス選択回路Ｂ １９ｂに、それぞれ独立に入力される。他系のステータス選択回路Ｂ １９ｂは、多数決論理等により、ＣＰＵ Ａ １ａのステータスを決定して、決定したステータス信号ＡＳ １０１ａｓを出力する。出力されたステータス信号ＡＳ １０１ａｓは、ＣＰＵ Ｂ １ｂ上の３個の２重化ステータス作成回路へ、それぞれ入力される。

ＣＰＵ Ｂ １ｂ上の他系ステータス選択回路Ｂ １９ｂも、同様の作用を行う。

また、ＣＰＵ Ａ １ａ上の自系ステータス選択回路Ａ ２１ａへは、上記３個の自系（Ｂ系）の２重化ステータス信号が、それぞれ独立に入力され、多数決論理等により、ＣＰＵ Ａ １ａのステータスを決定する。

決定された自系のステータス信号ＡＴ １０１ａｔは、自系ステータス選択回路Ａ ２１ａから出力されて、制御処理部Ａ ２０ａおよび信号出力判定部Ａ １２ａへ入力される。

制御処理部Ａ ２０ａは、ステータス信号ＡＴ １０１ａｔを用いて、制御演算処理を行い、出力信号Ａ １０３ａを、信号出力判定部Ａ １２ａへ出力する。

信号出力判定部Ａ １２ａは、出力信号Ａ １０３ａおよびステータス信号ＡＴ １０１ａｔを入力されて、ステータス信号ＡＴ １０１ａｔが、「常用」であれば、出力信号Ａ １０３ａを入出力装置３へ、出力信号ＡＡ １０３ａａとして、出力するが、ステータス信号ＡＴ １０１ａｔが、「待機」の場合には、入出力装置３への出力を行わない。

ＣＰＵ Ｂ １ｂ上の自系ステータス選択回路Ｂ ２１ｂも、同様の作用を行う。 その他の作用は従来例と同様である。

本実施の形態によれば、同期２重化ＣＰＵにおいて、各ＣＰＵ上に３個の２重化ステータス作成回路を設け、３個の送信されたステータス信号を、自系ＣＰＵの自系ステータス選択回路および他系ＣＰＵの他系ステータス選択回路で選択し、多数決論理等を用いて、ステータスを決定する。

これにより、２重化ステータス作成回路またはステータス信号送受信部の単一故障によるステータスの異常な切り替えや、その異常ステータスを使用した制御処理、異常ステータスによる入出力装置への両系出力信号送信などを回避して、出力のハンチング等により制御状態へ悪影響を及ぼすことを防止することが可能となる。

（第６の実施の形態）
次に、図６を用いて、第６の実施の形態を説明する。図６は、本発明の第６の実施の形態を示す構成図であって、従来例を示す図７と同一符号の要素は、同一部分を示す。

本実施の形態の特徴は、２重化ＣＰＵ内部にあるステータス交換回路に対し、監視回路を設けることにより、待機指令、自系ステータス、他系ステータスを監視し、監視後の信号を制御処理部で使用して、両系常用や故障側常用などによる制御への影響を回避することである。

本実施の形態のディジタル制御装置は、図７に示す従来例の構成に加えて、ＣＰＵ Ａ １ａ上に、ステータス監視制御回路Ａ ２２ａと記憶部Ａ １４ａとを備えている。

ステータス監視制御回路Ａ ２２ａは、ＣＰＵ Ａ １ａ上の２重化ステータス作成回路Ａ １１ａからのステータス信号Ａ １０１ａの出力部、ＣＰＵ Ｂ １ｂ上の２重化ステータス作成回路Ｂ １１ｂからのステータス信号Ｂ １０１ｂの出力部、２重化ステータス作成回路Ａ １１ａへの待機指令信号Ａ １０２ａの入力部およびステータス信号Ｂ １０１ｂの入力部、２重化ステータス作成回路Ｂ １１ｂへの待機指令信号Ｂ １０２ｂの入力部およびステータス信号Ａ １０１ａの入力部に接続されて、各信号の状態を取り込む。

ステータス監視制御回路Ａ ２２ａは、Ａ，Ｂ両系ＣＰＵのステータスを監視して、異常ステータスを検出した場合には、制御処理部Ａ ２０ａおよび信号出力判定部１２ａに、異常切り替え前の自系ステータスを、ステータス信号ＡＵ １０１ａｕとして、出力する。

記憶部Ａ １４ａは、ステータス監視制御回路Ａ ２２ａにて取り込んだ各部信号状態を記録する。

ＣＰＵ Ｂ １ｂ上にも同様に、ステータス監視制御回路Ｂ ２２ｂと記憶部Ｂ １４ｂとが備えられている。その他の構成は従来例を示す図７と同様である。

第２の実施の形態におけるステータス検出回路１３と同様に、６種の信号を取り込んだ、ＣＰＵ Ａ １ａ上のステータス監視制御回路Ａ ２２ａは、各信号（ステータスまたは指令）の状態を記憶部Ａ １４ａへ記録し、状態が切替わった場合には、記憶部１４に記録されたステータスおよび待機指令情報より、切替わりの健全性を判断する。

その結果、ステータス異常を検出した場合には、異常切り替え前の自系ステータスを、ステータス信号ＡＵ １０１ａｕとして、制御処理部Ａ ２０ａおよび信号出力判定部１２ａに送信する。

制御処理部Ａ ２０ａは、ステータス信号ＡＵ １０１ａｕを用いて、制御演算処理を行い、出力信号Ａ １０３ａを、信号出力判定部Ａ １２ａへ出力する。

信号出力判定部Ａ １２ａは、出力信号Ａ １０３ａおよびステータス信号ＡＵ １０１ａｕを入力する。

ステータス信号ＡＵ １０１ａｕが、「常用」であれば、出力信号Ａ １０３ａを、出力信号ＡＡ １０３ａａとして、入出力装置３へ出力するが、ステータス信号ＡＵ １０１ａｕが、「待機」の場合には、入出力装置３への出力はしない。

ＣＰＵ Ｂ １ｂ上のステータス監視制御回路Ｂ ２２ｂも、同様の作用を行う。その他の作用は、従来例と同様である。

本実施の形態によれば、同期２重化ＣＰＵのステータス作成回路またはステータス信号の送受信素子の故障により、ステータスが異常な切替えを起こしたり、両系常用となった場合でも、ＣＰＵ内のステータス監視制御回路および記憶部により異常を検知し、ＣＰＵ内の制御処理部やＩ／Ｏインターフェース装置内の信号出力判定部で使用する自系ステータスを更新しないことで、異常ステータスを使用した制御処理すなわち異常ステータスによる入出力装置へのＡ，Ｂ両系出力信号送信を防止し、出力のハンチング等により制御状態へ悪影響を及ぼすことを防止することが可能となる。

本発明の第１の実施の形態のディジタル制御装置を示す構成図。 本発明の第２の実施の形態のディジタル制御装置を示す構成図。 本発明の第３の実施の形態のディジタル制御装置を示す構成図。 本発明の第４の実施の形態のディジタル制御装置を示す構成図。 本発明の第５の実施の形態のディジタル制御装置を示す構成図。 本発明の第６の実施の形態のディジタル制御装置を示す構成図。 従来の同期２重化ＣＰＵを用いたディジタル制御装置を示す構成図。

符号の説明

１ａ…ＣＰＵ Ａ、１ｂ…ＣＰＵ Ｂ、２ａ…Ｉ／Ｏ インターフェイス装置 Ａ、２ｂ…Ｉ／Ｏ インターフェイス装置 Ｂ、３…入出力装置、４…ステータス異常検出装置、５…警報装置、１１ａ…２重化ステータス作成回路 Ａ、１１ｂ…２重化ステータス作成回路 Ｂ、１１ａａ…２重化ステータス作成回路 ＡＡ、１１ａｂ…２重化ステータス作成回路 ＡＢ、１１ａｃ…２重化ステータス作成回路 ＡＣ、１１ｂａ…２重化ステータス作成回路 ＢＡ、１１ｂｂ…２重化ステータス作成回路 ＢＢ、１１ｂｃ…２重化ステータス作成回路 ＢＣ、１２ａ…信号出力判定部 Ａ、１２ｂ…信号出力判定部 Ｂ、１３…ステータス検出回路、１４…記憶部、１４ａ…記憶部 Ａ、１４ｂ…記憶部 Ｂ、１５…送信部、１６…受信部、１７…ＬＥＤ、１８ａ…ステータス監視部 Ａ、１８ｂ…ステータス監視部 Ｂ、１９ａ…他系ステータス選択回路Ａ、１９ｂ…他系ステータス選択回路Ｂ、２０ａ…制御処理部 Ａ、２０ｂ…制御処理部 Ｂ、２１ａ…自系ステータス選択回路Ａ、２１ｂ…自系ステータス選択回路Ｂ、２２ａ…ステータス監視制御回路 Ａ、２２ｂ…ステータス監視制御回路 Ｂ、１０１ａ…ステータス信号 Ａ、１０１ａａ…ステータス信号 ＡＡ、１０１ａｂ…ステータス信号 ＡＢ、１０１ａｃ…ステータス信号 ＡＣ、１０１ａｓ…ステータス信号 ＡＳ、１０１ａｔ…ステータス信号 ＡＴ、１０１ａｕ…ステータス信号 ＡＵ、１０１ｂ…ステータス信号 Ｂ、１０１ｂａ…ステータス信号 ＢＡ、１０１ｂｂ…ステータス信号 ＢＢ、１０１ｂｃ…ステータス信号 ＢＣ、１０１ｂｓ…ステータス信号 ＢＳ、１０１ｂｔ…ステータス信号 ＢＴ、１０１ｂｕ… ステータス信号 ＢＵ、１０２ａ…待機指令信号 Ａ、１０２ｂ…待機指令信号 Ｂ、１０３ａ…出力信号 Ａ、１０３ａａ…出力信号 ＡＡ、１０３ｂ…出力信号 Ｂ、１０３ｂｂ…出力信号 ＢＡ、１０３ｓ…出力信号 Ｓ、１０４…故障情報、１０５ａ…出力ＯＦＦ指令 Ａ、１０５ｂ…出力ＯＦＦ指令 Ｂ、１０６ａ…Ｉ／Ｆ装置ステータス信号 Ａ、１０６ｂ…Ｉ／Ｆ装置ステータス信号 Ｂ。

Claims (6)

1. 自系が他系と同じ演算を実行する制御処理部と、
   常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、常用あるいは待機の自系のステータス信号を作成するステータス作成回路と、
   前記ステータス作成回路にて作成された自系のステータス信号を、他系に送信する信号送信部と、
   他系のステータス作成回路にて作成されて送信された他系のステータス信号を受信する信号受信部と
   を有する自系と他系に２重化されたＣＰＵと、
   前記２重化されたＣＰＵの各々の制御処理部からプラントへの信号の入出力を行う入出力装置と、
   前記各々の制御処理部と前記入出力装置との間で、前記自系のステータス作成回路から送信されたステータス信号により、前記入出力装置へ出力する信号を判定して、常用あるいは待機のステータスを切り替える信号出力判定部を有するＩ／Ｏインターフェイス装置と
   を備えたディジタル制御装置において、
   前記２重化されたＣＰＵの各々のステータス作成回路にて作成された自系と他系両方のステータス信号を記憶する記憶部と、記憶された自系と他系両方の前記ステータス信号を比較して、ステータス信号の異常状態を検出するステータス検出回路とを有するステータス異常検出装置と、
   検出された前記ステータス信号の異常状態を表示する警報装置と
   を備えることを特徴とするディジタル制御装置。
2. 前記ステータス異常検出装置内の記憶部は、前記２重化されたＣＰＵの各々のステータス作成回路にて作成された自系と他系両方のステータス信号に加えて、自系と他系各々の内部故障を示す信号と、自系のステータス作成回路に送信する前の他系のステータス信号および他系のステータス作成回路に送信する前の自系のステータス信号の６種類の信号を記憶し、
   前記ステータス異常検出装置内のステータス検出回路は、前記記憶部に記憶された前記６種類の信号を比較して、故障箇所を特定することを特徴とする請求項１に記載のディジタル制御装置。
3. 前記６種類に信号の内、他系の信号送信部より自系の信号受信部に送信される他系のステータス信号と、自系の信号受信部に入力された自系のステータス信号と、自系の信号送信部より他系の信号受信部に送信される自系のステータス信号と、他系の信号受信部に入力された他系のステータス信号の４種類の信号のステータスを表示して、故障箇所が自系あるいは他系の信号送信部あるいは信号受信部であることを特定するＬＥＤ表示装置をさらに備えたことを特徴とする請求項２に記載のディジタル制御装置。
4. 自系が他系と同じ演算を実行する制御処理部と、
   常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、常用あるいは待機の自系のステータス信号を作成するステータス作成回路と、
   前記ステータス作成回路にて作成された自系のステータス信号を、他系に送信する信号送信部と、
   他系のステータス作成回路にて作成されて送信されたステータス信号を受信する信号受信部とを有する自系と他系に２重化されたＣＰＵと、
   前記２重化されたＣＰＵの各々の制御処理部からプラントへの信号の入出力を行う入出力装置と、
   前記各々の制御処理部と前記入出力装置との間で、前記自系のステータス作成回路から送信されたステータス信号により、前記入出力装置へ出力する信号を判定して、常用あるいは待機のステータスを切り替える信号出力判定部を有するＩ／Ｏインターフェース装置と
   を備えたディジタル制御装置において、
   前記各々のＩ／Ｏインターフェイス装置は、常用あるいは待機のインターフェイス装置のステータス信号を交換し、自系のＣＰＵから送信されるステータス信号と、他系のＩ／Ｏインターフェイス装置から送信される前記インターフェイス装置のステータス信号とにより、自系のＩ／Ｏインターフェイス装置のステータスを作成するステータス監視部と、
   前記ステータス監視部での比較結果により、入出力装置へ出力する信号を判定して、常用あるいは待機のステータスを切り替える信号出力判定部と
   を有することを特徴とするディジタル制御装置。
5. 自系が他系と同じ演算を実行する制御処理部と、
   常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、自系の常用あるいは待機のステータスを作成し、ステータス信号を他系に送信する３個のステータス作成回路と、
   他系の３個のステータス作成回路にて作成されて、送信された３個のステータス信号から他系のステータスを選択して、選択されたステータス信号を前記自系の３個のステータス作成回路に送信する他系ステータス選択回路と、
   前記自系の３個のステータス作成回路にて作成された３個の自系のステータス信号から自系のステータス信号を選択して、選択されたステータス信号を前記自系の制御処理部に送信する自系ステータス選択回路と、
   を有する自系と他系に２重化されたＣＰＵと、
   前記２重化されたＣＰＵの前記制御処理部からプラントへの信号の入出力を行う入出力装置と、
   前記自系と他系の制御処理部と前記入出力装置との間に、前記自系のステータス選択回路から送信されたステータス信号により、入出力装置へ出力する信号を判定して、常用あるいは待機のステータスを切り替える信号出力判定部を有するＩ／Ｏインターフェイス装置と
   を備えたことを特徴とするディジタル制御装置。
6. 自系が他系と同じ演算を実行する制御処理部と、
   常用あるいは待機のステータスを示す他系のステータス信号および自系の故障信号を入力して、常用あるいは待機の自系のステータスを作成するステータス作成回路と、
   前記自系のステータス作成回路にて作成されたステータス信号を、他系に送信する信号送信部と、
   他系のステータス作成回路にて作成されて送信されたステータス信号を受信する信号受信部と、
   前記ステータス作成回路にて作成された自系と他系両方のステータス信号に加えて、自系と他系両方の故障を示す信号と、自系のステータス作成回路に入力する他系のステータス信号および他系のステータス作成回路に入力する自系のステータス信号の６種類の信号を記憶する記憶部と、
   前記記憶部に記憶された前記６種類の信号を比較して、故障箇所を特定するステータス監視制御回路と
   を有する自系と他系に２重化されたＣＰＵと、
   前記２重化されたＣＰＵの前記制御処理部からプラントへの信号の入出力を行う入出力装置と、
   前記自系と他系の制御処理部と前記入出力装置との間で、前記自系のステータス監視制御回路から送信されたステータス信号により、入出力装置へ出力する信号を判定して、常用あるいは待機のステータスを切り替える信号出力判定部を有するＩ／Ｏインターフェイス装置と
   を備えたことを特徴とするディジタル制御装置。

Images