JP2014187200A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】高耐圧、低オン抵抗、及び高アバランシェ耐量を有する半導体装置の製造方法を提供する。
【解決手段】本発明の実施形態に係る半導体装置の製造方法は、複数の第１の第２導電形不純物注入層４ａを形成する工程と、第１導電形の第１のエピタキシャル層５を形成する工程と、複数の第２の第２導電形不純物注入層４ａを形成する工程と、を実施後、第１のエピタキシャル層よりも厚さが薄い第１導電形の第２のエピタキシャル層６を形成する。熱処理を実施し、第１の第２導電形不純物注入層と第２の第２導電形不純物注入層を結合させて、複数の第２導電形のピラー層４ｃを形成する。第２のエピタキシャル層６の表面に第２導電形ピラー層４ｃと接する第２導電形の第２の半導体層８を形成する。
【選択図】図４

Description

本発明の実施形態は、半導体装置の製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの、絶縁ゲート型半導体装置は、オン抵抗が低く、高耐圧で、アバランシェ耐量が高いことが望まれる。しかしながら、オン抵抗を低くすると、絶縁ゲート型半導体装置のドリフト層中に空乏層が広がりにくくなるために、耐圧が低下する。この問題に対応するために、ドリフト層中に基板と平行な方向にｐ形半導体層とｎ形半導体層が交互に配列されたスーパージャンクション構造が用いられている。スーパージャンクション構造では、電子電流が流れるｎ形半導体層のキャリア濃度及び正孔電流が流れるｐ形半導体層の不純物濃度を高くしても、スーパージャンクション構造は全体として擬似的に低濃度層として機能し、容易に空乏化する。このため、スーパージャンクション構造をドリフト層に有する、絶縁ゲート型半導体装置は、耐圧を維持しながら、オン抵抗を低減することが可能である。絶縁ゲート型半導体装置は、モーターなどのインダクタンスを有する負荷にスイッチング素子として接続されて用いられる。ＭＯＳＦＥＴまたはＩＧＢＴがオンからオフに切り替わると、インダクタンスに起因した起電力がＭＯＳＦＥＴのソース−ドレイン間（ＩＧＢＴでは、エミッタ−コレクタ間）に印加される。耐圧を超えた電圧が印加されると、スーパージャンクション構造中のｐ形半導体層とｎ形半導体層とのｐ−ｎ接合において、アバランシェ降伏が発生する。アバランシェ降伏により多量の電子電流及び正孔電流が発生する。ＭＯＳＦＥＴまたはＩＧＢＴ等の絶縁ゲート型半導体装置には、アバランシェ降伏に起因した電流により破壊されないように、高耐圧であるとともにアバランシェ耐量が高いことも望まれる。
特開２０１１−２０４７９６号公報
高耐圧、低オン抵抗、及び高アバランシェ耐量を有する半導体装置の製造方法を提供する。
本発明の実施形態に係る半導体装置の製造方法は、複数の第１の第２導電形不純物注入層を形成する工程と、第１導電形の第１のエピタキシャル層を形成する工程と、複数の第２の第２導電形不純物注入層を形成する工程と、第１導電形の第２のエピタキシャル層を形成する工程と、複数の第２導電形のピラー層を形成する工程と、第２導電形の第２の半導体層を形成する工程と、第１導電形の第３の半導体層を形成する工程と、ゲート電極を形成する工程と、第１の電極を形成する工程と、第２の電極を形成する工程と、を備える。
複数の第１の第２導電形不純物注入層を形成する工程では、複数の第１の第２導電形不純物注入層が、第１導電形の第１の半導体層の表面に、イオン注入により選択的に形成される。第１導電形の第１のエピタキシャル層を形成する工程では、第１導電形の第１のエピタキシャル層が、第１の半導体層上に形成される。複数の第２の第２導電形不純物注入層を形成する工程では、複数の第２の第２導電形不純物注入層が、第１のエピタキシャル層の表面であり、第１の半導体層の表面に垂直な第２の方向において第１の第２導電形不純物注入層の上方に位置するように、イオン注入により選択的に形成される。第１導電形の第２のエピタキシャル層を形成する工程では、第２の方向における厚さが第１のエピタキシャル層の厚さよりも薄い第１導電形の第２のエピタキシャル層が、第１のエピタキシャル層上に形成される。複数の第２導電形のピラー層を形成する工程では、複数の第２導電形のピラー層が、熱処理により、第１の第２導電形不純物注入層と第２の第２導電形不純物注入層を第２の方向において結合させて形成される。第２導電形の第２の半導体層を形成する工程では、第２導電形のピラー層と接する第２導電形の第２の半導体層が、第２のエピタキシャル層の表面に形成される。第１導電形の第３の半導体層を形成する工程では、第１導電形の第３の半導体層が、第２の半導体層の表面に選択的に形成される。ゲート電極を形成する工程では、ゲート電極が、第２の半導体層上、及び第３の半導体層上にゲート絶縁膜を介して形成される。第１の電極を形成する工程では、第２の半導体層及び第３の半導体層に電気的に接続された第１の電極が形成される。第２の電極を形成する工程では、第１の半導体層に電気的に接続された第２の電極が形成される。
第１の実施形態に係る半導体装置の断面図。 （ａ）及び（ｂ）第１の実施形態に係る半導体装置の製造工程の一部の断面図。 （ａ）〜（ｃ）第１の実施形態に係る半導体装置の製造工程の一部の断面図。 （ａ）及び（ｂ）第１の実施形態に係る半導体装置の製造工程の一部の断面図。 （ａ）及び（ｂ）第１の実施形態に係る半導体装置の製造工程の一部の断面図。 比較例に係る半導体装置の断面図。 本実施形態に係る半導体装置及び比較例に係る半導体装置の動作特性を示す図。 第２の実施形態に係る半導体装置の断面図。 （ａ）及び（ｂ）第２の実施形態に係る半導体装置の製造工程の一部の断面図。 第３の実施形態に係る半導体装置の断面図。
以下、本発明の実施形態について図を参照しながら説明する。実施形態の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコンなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。絶縁ゲート型半導体装置は、ＭＯＳＦＥＴを例に説明するが、本発明の各実施形態は、ＩＧＢＴやＩＥＧＴ（Injection Enhanced Gate Transistor）等に対しても実施可能である。
（第１の実施形態）
図１〜図７を用いて、本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。図１は、第１の実施形態に係る半導体装置の断面図である。図２（ａ）及び（ｂ）、図３（ａ）〜（ｃ）、図４（ａ）及び（ｂ）、並びに図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造工程の一部の工程の断面をそれぞれ示した図である。図６は、比較例に係る半導体装置の断面図である。図７は、本実施形態に係る半導体装置の動作特性と比較例に係る半導体装置の動作特性とを比較する図である。
図１に示したように、本実施形態に係る半導体装置はＭＯＳＦＥＴであり、ｎ＋形半導体基板１、ｎ−形半導体層２、ｎ形ピラー層３ｃ、ｐ形ピラー層４ｃ、ｐ形ベース層８、ｎ＋形ソース層９、ｐ＋形コンタクト層１０、ゲート絶縁膜１１、ゲート電極１２、層間絶縁膜１３、ソース電極１５、及びドレイン電極１４を備える。半導体は、例えば、シリコンである。
ｎ−形半導体層２は、ｎ＋形半導体基板１上に設けられ、エピタキシャル成長により形成される。複数のｐ形ピラー層４ｃ及び複数のｎ形ピラー層３ｃは、ｎ−形半導体層２上に設けられ、ｎ−形半導体層２の表面に平行な第１の方向において、交互に配列される。
ｐ形ピラー層４ｃは、ｎ−形半導体層２並びにｎ−形半導体層２上に設けられた第１のｎ−形エピタキシャル層５及び第２のｎ−形エピタキシャル層６中に形成された、複数のｐ形不純物拡散層４ｂにより構成される。複数のｐ形不純物拡散層４ｂは、ｎ−形半導体層２の表面に垂直な第２の方向において、互いに連結している。
ｎ形ピラー層３ｃもｐ形ピラー４ｃ層と同様に、ｎ−形半導体層２並びにｎ−形半導体層２上に設けられた第１のｎ−形エピタキシャル層５及び第２のエピタキシャル層６中に設けられた、複数のｎ形不純物拡散層３ｂにより構成される。ｐ形不純物拡散層４ｂ及びｎ形不純物拡散層３ｂの数は、本実施形態の場合は、４つである。すなわち、ｐ形ピラー層４ｃ及びｎ形ピラー層３ｃは、それぞれ、４段のｐ形不純物拡散層４ｂ及びｎ形不純物拡散層３ｂより構成される。
ｐ形ピラー層４ｃのｐ形不純物の濃度及びｎ形ピラー層３ｃのｎ形不純物濃度は、それぞれ、ｎ−形半導体層２のｎ形不純物濃度より高い。ｐ形ピラー層４ｃ及びｎ形ピラー層３ｃは、ｎ−形半導体層２の表面と平行な任意の面内において、略等量のｐ形不純物量及びｎ形不純物量を有する。ｐ形ピラー層４ｃ及びｎ形ピラー層３ｃは、スーパージャンクション構造を構成し、ｐ形ピラー層４ｃとｎ形ピラー層３ｃとのｐ−ｎ接合に逆バイアスが印加されると、ｐ形ピラー層４ｃ及びｎ形ピラー層３ｃは容易に空乏化する。
ｐ形ベース層８が、各ｐ形ピラー層４ｃの上部に設けられ、各ｐ形ピラー層４ｃに電気的に接続される。ｎ＋形ソース層９が、ｐ形ベース層８の表面に選択的に設けられる。ｎ＋形ソース層９のｎ形不純物濃度は、ｎ−形半導体層２のｎ形不純物濃度及びｎ形ピラー層３ｃのｎ形不純物濃度より高い。
ゲート電極１２は、隣合うｐ形ベース層８上、この隣合うｐ形ベース層８に挟まれたｎ形ピラー層３ｃ（またはｐ形ベース層８に隣接するｎ形ピラー層３ｃ）上、及びこの隣合うｐ形ベース層８のそれぞれの表面に設けられたｎ＋形ソース層９上に、ゲート絶縁膜１１を介して設けられる。層間絶縁膜１３は、ゲート電極１２上を覆うように設けられる。
ソース電極１５が、層間絶縁膜１３の開口部を介してｎ＋形ソース層９及びｐ形ベース層８に電気に接続される。ｐ＋形コンタクト層１０が、ｐ形ベース層８の表面に設けられる。ソース電極１５は、ｐ＋形コンタクト層１０を介してｐ形ベース層に電気的に接続される。ソース電極１５は、層間絶縁膜１３によりゲート電極１２と絶縁される。ｐ＋形コンタクト層１０のｐ形不純物濃度は、ｐ形ベース層のｐ形不純物濃度より高い。ドレイン電極１４は、ｎ＋形半導体層に電気的に接続される。
ゲート絶縁膜１１及び層間絶縁膜１３は、例えば、酸化シリコン、窒化シリコン、または、酸窒化シリコンである。ゲート電極１２は、導電性であればよく、例えば、導電性ポリシリコンである。
図１中の、本実施形態に係る半導体装置の断面図の右側に、断面図のＡ−Ａ線に沿ったｐ形ピラー層４ｃ中のｐ形不純物濃度のプロファイルを示す。ｐ形不純物濃度は、隣合うｐ形拡散層４ｂの連結部で極小値をもち、隣合う極小値と極小値との間、または各ｐ形不純物拡散層の中央付近で極大値をもつ。ｐ形ピラー層４ｃの最上部のｐ形拡散層４ｂとｐ形ベース層８との連結部におけるｐ形不純物濃度の極小値は、ｐ形ピラー層４ｃ中の隣合うｐ形不純物拡散層４ｂの連結部のｐ形不純物濃度の極小値よりも大きい。
次に本実施形態に係る半導体装置の製造方法について説明する。図２（ａ）に示したように、第１のｐ形不純物注入層を形成する工程が実施される。ｎ＋形半導体基板１上に設けられたｎ−形半導体層２の表面に、一定の間隔（以下、第１の間隔）で離間した複数の開口部を有するマスクＭ１を形成する。この開口部を介して、ｐ形不純物、例えば、ボロン（Ｂ）がイオン注入により、ｎ−形半導体層２の表面に選択的に注入される。これにより、複数の第１のｐ形不純物注入層４ａが、ｎ−形半導体層２の表面からｎ−形半導体層２中に、上記第１の間隔で互いに離間して形成される。複数の第１のｐ形不純物注入層４ａは、ｎ−形半導体層２の表面に平行な第１の方向にそって配列される。その後、マスクＭ１は除去される。
次に、図２（ｂ）に示したように、第１のｎ形不純物注入層を形成する工程が実施される。複数の第１のｐ形不純物注入層４ａの各々の隣合う第１のｐ形不純物注入層４ａの間の中心に開口部を有するマスクＭ２が、ｎ−形半導体層２の表面に設けられる。この開口部を介して、ｎ形不純物、例えば、リン（Ｐ）がイオン注入によりｎ−形半導体層２の表面に選択的に注入される。これにより、複数の第１のｎ形不純物注入層３ａが、上記第１の間隔で第１の方向に沿って互いに離間して配置され、各々が、複数の第１のｐ形不純物注入層４ａの各々の隣合う第１のｐ形不純物注入層の間の中心に配置されるように、ｎ−形半導体層２の表面からｎ−形半導体層２中に形成される。その後、マスクＭ２は除去される。
次に、第１のエピタキシャル層を形成する工程が実施される。図３（ａ）に示したように、第１のｎ−形エピタキシャル層５がエピタキシャル成長により、ｎ−形半導体層２上に形成される。第１のｎ−形エピタキシャル層５は、ｎ＋形半導体基板よりｎ形不純物濃度が低いｎ−形半導体により構成される。
次に、第２のｐ形不純物注入層を形成する工程が実施される。図３（ｂ）に示したように、前述のマスクＭ１が、各開口部が、複数の第１のｐ形不純物注入層４ａの各々の第１のｐ形不純物注入層４ａの直上に配置されるように、第１のエピタキシャル層５の表面上に形成される。このマスクＭ１の開口部を介して、ｐ形不純物４が、第１のエピタキシャル層５の表面に選択的に注入される。これにより、複数の第２のｐ形不純物注入層４ａが、上記第１の方向に沿って上記第１の間隔で互いに離間して配列されて、第１のエピタキシャル層５の表面から第１のエピタキシャル層５中に形成される。同時に、複数の第２のｐ形不純物注入層４ａの各々は、ｎ−形半導体層２の表面に垂直な第２の方向において、複数の第１のｐ形不純物注入層４ａの各々の第１のｐ形不純物注入層４ａの直上に配置される。この後、マスクＭ１は除去される。
次に、第２のｎ形不純物注入層３ａを形成する工程が実施される。図３（ｃ）に示したように、前述のマスクＭ２が、各開口部が複数の第１のｎ形不純物注入層３ａの各々の第１のｎ形不純物注入層３ａの直上に配置されるように、第１のエピタキシャル層５の表面上に形成される。このマスクＭ２の開口部を介して、ｎ形不純物３が、第１のエピタキシャル層５の表面に選択的に注入される。これにより、複数の第２のｎ形不純物注入層３ａが上記第１の方向に沿って上記第１の間隔で互いに離間して配列されて、第１のエピタキシャル層５の表面から第１のエピタキシャル層５中に形成される。同時に、複数の第２のｎ形不純物注入層３ａの各々は、ｎ−形半導体層２の表面に垂直な第２の方向において、複数の第１のｎ形不純物注入層３ａの各々の第１のｎ形不純物注入層３ａの直上に配置される。この後、マスクＭ２は除去される。
上記第１のエピタキシャル層を形成する工程、第２のｐ形不純物注入層を形成する工程、及び第２のｎ形不純物注入層を形成する工程を、含む一連の工程が１または２以上実施される。本実施形態では、図４（ａ）に示したように、３回繰り返す。この結果、第１のｐ形不純物注入層４ａ及び第２のｐ形不純物注入層４ａは、４段のｐ形不純物注入層４ａにより構成される。同様に、第１のｎ形不純物注入層３ａ及び第２のｎ形不純物注入層３ａも、４段のｎ形不純物注入層３ａにより構成される。
次に、第２のエピタキシャル層を形成する工程が実施される。図４（ｂ）に示したように、上記一連の工程実施後の最後に形成された第１のエピタキシャル層５（３層目の第１のエピタキシャル層）上に、ｎ＋形半導体基板１よりも低いｎ形不純物濃度を有する半導体により構成された第２のエピタキシャル層６が、エピタキシャル成長により形成される。第２のエピタキシャル層６は、第１のエピタキシャル層５よりも第２の方向における膜厚が小さい。
次に、熱処理が実施される。図５（ａ）に示したように、複数の第１のｎ形不純物注入層３ａ及び複数の第２のｎ形不純物注入層３ａの各不純物を拡散させることにより、複数の第１のｎ形不純物注入層３ａ及び第２のｎ形不純物注入層３ａから複数のｎ形不純物拡散層３ｂが形成される。この複数のｎ形不純物拡散層３ｂは、第２の方向において互いに連結して複数のｎ形ピラー層３ｃが形成される。複数のｎ形ピラー層３ｃは、第２の方向に沿って延伸し、第１の方向にそって配列される。
同時に、複数の第１のｐ形不純物注入層４ａ及び複数の第２のｐ形不純物注入層４ａ各不純物を拡散させることにより、複数の第１のｐ形不純物注入層４ａ及び第２のｐ形不純物注入層４ａから複数のｐ形不純物拡散層４ｂが形成される。この複数のｐ形不純物拡散層４ｂは、第２の方向において互いに連結して複数のｐ形ピラー層４ｃが形成される。複数のｐ形ピラー層４ｃは、第２の方向に沿って延伸し、第１の方向に沿って配列される。この結果、複数のｐ形ピラー層４ｃ及び複数のｎ形ピラー層３ｃは、交互に第１の方向に沿って配列される。
次に、ｐ形半導体層を形成する工程が実施される。図５（ｂ）に示したように、ｐ形ベース層８が、第２のエピタキシャル層６の表面から第２のエピタキシャル層中６に延伸し、複数のｐ形ピラー層４ｃの各々に電気的に接続されるように形成される。例えば、図示しないマスクを用いて、ｐ形不純物がイオン注入により選択的に第２のエピタキシャル層６の表面に注入される。その後、熱処理を実施して、上記ｐ形不純物を第２のエピタキシャル層６の表面から第２のエピタキシャル層６中に拡散させる。これにより、ｐ形ベース層８は、ｐ形ピラー層４ｃの最上部のｐ形不純物拡散層４ｂの上部に連結されるように形成される。
次に、図６に示したように、ｐ形ベース層８の表面に選択的にｎ＋形ソース層９を形成する工程が実施される。ｎ＋形ソース層９上、ｐ形ベース層８上、及びｐ形ベース層８に連結されたｐ形ピラー層４ｃに隣接するｎ形ピラー層３ｃ上に、ゲート絶縁膜１１を介してゲート電極１２を形成する工程が実施される。ｎ＋形ソース層９及びｐ形ベース層８に電気的に接続されたソース電極１５を形成する工程が実施される。さらに、ｎ＋形半導体基板１に電気的に接続されたドレイン電極１４を形成する工程が実施される。これらの工程は、既存のＭＯＳＦＥＴを製造するために用いられる既存の技術であるため、詳細な説明は省略する。
次に、比較例に係る半導体装置について説明する。比較例に係る半導体装置では、図６に示したように、断面図のＢ−Ｂ線に沿ったｐ形ピラー層４ｃの深さ方向のｐ形不純物濃度のプロファイルが、本実施形態に係る半導体装置と相異する。本実施形態に係る半導体装置のｐ形ピラー層４ｃの最上部のｐ形不純物拡散層４ｂとｐ形ベース層８との連結部におけるｐ形不純物濃度の極小値は、ｐ形ピラー層４ｃ中の第２の方向で隣合うｐ形不純物拡散層４ｂの連結部のｐ形不純物濃度の極小値よりも大きい。これに対して、比較例に係る半導体装置では、ｐ形ピラー層４ｃの最上部のｐ形不純物拡散層４ｂとｐ形ベース層８との連結部におけるｐ形不純物濃度の極小値は、ｐ形ピラー層４ｃ中の第２の方向で隣合うｐ形不純物拡散層４ｂの連結部のｐ形不純物濃度の極小値よりも小さい。
この相異は、本実施形態に係る半導体装置の製造方法と比較例に係る半導体装置の製造方法とに相違点があるからである。比較例に係る半導体装置の製造方法では、図４（ｂ）に示した第２のエピタキシャル層６を形成する代わりに、第１のエピタキシャル層５を形成した。すなわち、比較例に係る第１のエピタキシャル層５の方が、本実施形態に係る第２のエピタキシャル層６よりも膜厚が大きい。比較例に係る半導体装置の製造方法は、この点でだけ、本実施形態に係る半導体装置の製造方法と相異する。それ以外は、半導体装置の構造及びその製造方法に相違点はない。
このため、比較例に係る半導体装置の製造方法において、本実施形態に係る半導体装置の製造方法と同様の工程でｐ形ベース層８を形成すると、ｐ形ベース層８からのｐ形不純物の拡散がｐ形ピラー層４ｃの最上部のｐ形拡散層４ｂに十分に到達しない。このため、ｐ形ベース層８と最上部のｐ形拡散層４ｂとの連結部におけるｐ形不純物濃度の極小値は、比較例に係る半導体装置の方が本実施形態に係る半導体装置よりも小さい値になってしまう。
この結果、本実施形態に係る半導体装置では、比較例に係る半導体装置と比べて、ｎ＋形ソース層９の直下のｐ形ベース層８の部分におけるｐ形不純物濃度が高い。このため、本実施形態に係る半導体装置の方が、比較例に係る半導体装置よりも、アバランシェ降伏により生じた正孔電流に対するｐ形ベース層８中の電圧降下が小さいので、ｎ＋形ソース層９とｐ形ベース層８とによる寄生ダイオードがターンオンし難い。図７に、両者の半導体装置のドレイン−ソース間電圧とドレイン−ソース間電流の特性を示した。本実施形態に係る半導体装置の方が、アバランシェ降伏発生後、寄生ダイオードがターンオンするまでに流れるドレイン−ソース間電流が大きい。すなわち、アバランシェ耐量が高い。
本実施形態に係る半導体装置の製造方法では、上述したように、ｐ形ベース層８が形成される第２のエピタキシャル層６が、ｐ形不純物拡散層４ｂ及びｎ形不純物拡散層３ｂを形成するために必要な第１のエピタキシャル層５よりも薄く形成される。このことによって、ｐ形不純物拡散によりｐ形ベース層８を形成するときに、ｐ形ベース層８の底が容易にｐ形ピラー層４ｃの最上部のｐ形不純物拡散層４ｂに連結される。この結果、ｐ形ベース層８とｐ形ピラー層４ｃの最上部のｐ形不純物拡散層４ｂとの連結部においてｐ形不純物濃度が高くなり、アバランシェ降伏時の電流が流れても、ｎ＋形ソース層９とｐ形ベース層８とによる寄生ダイオードがターンオンし難くなる。すなわち、アバランシェ耐量が向上する。
これに対して、比較例に係る半導体装置の製造方法においても、ｐ形ベース層８を形成するときに、イオン注入によるｐ形不純物の注入量を増し、熱処理により拡散を増大させることにより、ｐ形ベース層８とｐ形ピラー層４ｃの最上部のｐ形不純物拡散層４ｃとの連結部のｐ形不純物濃度を、ｐ形ピラー層４ｃ中の第２の方向において隣合うｐ形拡散層４ｂの連結部のｐ形不純物濃度より高くすることできる。しかしながら、この場合は、第１の方向において隣合うｐ形ベース層８ｃの間隙が短くなってしまうので、電子がチャネル層からｎ形ピラー層３ｃに流れる際の抵抗が増大し、半導体装置のオン抵抗が増大してしまう。本実施形態に係る半導体装置の製造方法では、このようなオン抵抗の増大も生じない。
以上説明したとおり、本実施形態に係る半導体装置の製造方法を用いることにより、半導体装置の、高耐圧及び低オン抵抗を維持しながら、アバランシェ耐量を向上することが可能となる。
なお、本実施形態に係る半導体装置の製造方法では、ｐ形不純物注入層４ａ及びｎ形不純物注入層３ａを形成するときに、ｐ形不純物のイオン注入を先に実施した後にｎ形不純物のイオン注入を実施しているが、イオン注入する順番は逆にすることも勿論可能である。
（第２の実施形態）
図８及び図９を用いて、本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する。図８は、第２の実施形態に係る半導体装置の断面図である。図９（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造工程の一部の工程の要部断面をそれぞれ示した図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
図８に断面を示したように、本実施形態に係る半導体装置は、ｎ形ピラー層３ｄが、複数のｎ形不純物拡散層が第２の方向に連結することによって形成されるのではなく、複数のｐ形不純物拡散層４ｂにより形成された複数のｐ形ピラー層４ｃの各々隣合うｐ形ピラー層４ｃにより挟まれた、ｎ形半導体層２２、第１のｎ形エピタキシャル層２５、及び第２のｎ形エピタキシャル層２６により形成される。
また、本実施形態に係るｎ形半導体層２２、第１のｎ形エピタキシャル層２５、及び第２のｎ形エピタキシャル層２６は、それぞれ、第１の実施形態に係るｎ−形半導体層２、第１のｎ−形エピタキシャル層５、及び第２のｎ−形エピタキシャル層６より高いｎ形不純物濃度を有する。それは、スーパージャンクション構造のｐ形不純物及びｎ形不純物のバランスを維持するために、本実施形態に係るｎ形ピラー層３ｄの全体のｎ形不純物量を、第１の実施形態に係るｎ形ピラー層３ｃの全体のｎ形不純物量と略等量にするためである。
上記の点で本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置とは相異する。また、これに対応して、以下に示す点で、本実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と相異する。図９に示したように、本実施形態に係る半導体装置の製造方法では、ｎ形不純物注入層３ａを形成する必要がないため、第１の実施形態に係る半導体装置の製造方法による製造工程において、第１のｎ形不純物注入層を形成する工程及び第２のｎ形不純物注入層を形成する工程が省略されて、第２のエピタキシャル層２６を形成する工程まで実施される。
この後、熱処理を実施する工程において、図９（ｂ）に示したように、複数のｐ形ピラー層４ｃは、複数の第１のｐ形不純物注入層４ａ及び複数の第２のｐ形不純物注入層４ａからｐ形不純物が拡散して形成された複数のｐ形不純物拡散層４ｂが第２の方向で連結されることにより、形成される。複数のｎ形ピラー層３ｄは、複数のｐ形ピラー層４ｃの間隙を構成するｎ形半導体層２２、第１のｎ形エピタキシャル層２５、及び第２のｎ形エピタキシャル層２６により構成される。すなわち、複数のｎ形ピラー層３ｄは、ｎ形半導体層２２、第１のｎ形エピタキシャル層２５、及び第２のエピタキシャル層２６のうち、複数のｐ形ピラー層４ｃの各々の隣合うｐ形ピラー層により挟まれた部分により構成される。以降の製造工程は、第１の製造工程と全く同じである。
本実施形態に係る半導体装置の製造方法においても、ｐ形ベース層８が形成される第２のエピタキシャル層２６が、ｐ形不純物拡散層４ｂを形成するために必要な第１のエピタキシャル層２５よりも薄く形成される。このため、本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、半導体装置の、高耐圧及び低オン抵抗を維持しながら、アバランシェ耐量を向上することが可能となる。
さらに、本実施形態に係る半導体装置の製造方法では、第１の実施形態に係る半導体装置の製造方法と比べて、第１のｎ形不純物注入層３ａ及び第２のｎ形不純物注入層３ａを形成する工程が不要なので、製造コストを大きく低減することが可能である。
（第３の実施形態）
図１０を用いて、本発明の第３の実施形態に係る半導体装置を説明する。図１０は、第３の実施形態に係る半導体装置の断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係る半導体装置は、図１０に示したように、第１の実施形態に係る半導体装置をＩＧＢＴに適用した場合である。すなわち、本実施形態に係る半導体装置は、ｎ＋形半導体基板１とドレイン電極１４（ＩＧＢＴでは、コレクタ電極）との間に、ｐ＋形半導体により構成されたｐ＋形コレクタ層１６を備える。この点で相異する。従って、本実施形態に係る半導体装置に対しても、第１の実施形態に係る半導体装置の製造方法を適用することが可能である。
本実施形態に係る半導体装置及びその製造方法においても、第１の実施形態に係る半導体装置及びその製造方法と同様な効果が得られる。
第２の実施形態に係る半導体層及びその製造方法についても、本実施形態と同様にＩＧＢＴに対して適用可能である。
以上、説明した実施形態では、ｐ形ピラー層４ｃが４段の不純物拡散層４ｂにより構成されている場合で説明した。しかしながら、これに限定されない。ｐ形ピラー層４ｃを構成するｐ形不純物拡散層４ｂの段数は、半導体装置の耐圧に対応して調整される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ｎ＋形半導体基板
２ ｎ−形半導体層
３ ｎ形不純物
３ａ ｎ形不純物注入層
３ｂ ｎ形拡散層
３ｃ、３ｄ ｎ形ピラー層
４ ｐ形不純物
４ａ ｐ形不純物注入層
４ｂ ｐ形不純物拡散層
４ｃ ｐ形ピラー層
５ 第１のｎ−形エピタキシャル層
６ 第２のｎ−形エピタキシャル層
７ スーパージャンクション構造
８ ｐ形ベース層
９ ｎ＋形ソース層
１０ ｐ＋形コンタクト層
１１ ゲート絶縁膜
１２ ゲート電極
１３ 層間絶縁膜
１４ ドレイン電極
１５ ソース電極
１６ ｐ＋形コレクタ層
２２ ｎ形半導体層
２５ 第１のｎ形エピタキシャル層
２６ 第２のｎ形エピタキシャル層
Ｍ１、Ｍ２ マスク

Claims (3)

  1. 第１導電形の第１の半導体層の表面に、イオン注入により選択的に複数の第１の第２導電形不純物注入層を形成する工程と、
    前記第１の半導体層上に、第１導電形の第１のエピタキシャル層を形成する工程と、
    前記第１のエピタキシャル層の表面であり、前記第１の半導体層の表面に垂直な第２の方向において前記第１の第２導電形不純物注入層の上方に位置するように、イオン注入により選択的に複数の第２の第２導電形不純物注入層を形成する工程と、
    前記第１のエピタキシャル層上に、前記第２の方向における厚さが前記第１のエピタキシャル層の厚さよりも薄い第１導電形の第２のエピタキシャル層を形成する工程と、
    熱処理により、前記第１の第２導電形不純物注入層と前記第２の第２導電形不純物注入層を前記第２の方向において結合させ、複数の第２導電形のピラー層を形成する工程と、
    前記第２導電形のピラー層と接する第２導電形の第２の半導体層を、前記第２のエピタキシャル層の表面に形成する工程と、
    前記第２の半導体層の表面に選択的に第１導電形の第３の半導体層を形成する工程と、
    前記第２の半導体層上、及び第３の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第２の半導体層及び前記第３の半導体層に電気的に接続された第１の電極を形成する工程と、
    前記第１の半導体層に電気的に接続された第２の電極を形成する工程と、
    を備える半導体装置の製造方法。
  2. 前記第１導電形の第１の半導体層の表面において、隣接する前記第１の第２導電形不純物注入層の間に、第１の第１導電形不純物注入層をイオン注入により形成する工程と、
    前記第１のエピタキシャル層の表面において、隣接する前記第２の第２導電形不純物注入層の間に、第２の第１導電形不純物注入層をイオン注入により形成する工程と、
    をさらに備え、
    前記熱処理により、前記第１の第１導電形不純物注入層と前記第２の第１導電形不純物注入層とを前記第２の方向において結合させ、複数の第１導電形のピラー層を形成する請求項１に記載の半導体装置の製造方法。
  3. 前記第２の半導体層を形成する工程は、前記第２のエピタキシャル層の前記表面に選択的に第２導電形不純物をイオン注入する工程と、前記第２導電形不純物を拡散させるために熱処理を実施する工程と、を有し、前記第２の半導体層は、前記第２導電形不純物の拡散により形成される請求項１または２に記載の半導体装置の製造方法。
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