JP2001136069A - デジタルアナログ変換回路 - Google Patents
デジタルアナログ変換回路Info
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Abstract
換回路において、低電源電圧で動作させる場合であって
も回路面積の増大を抑制すること。 【解決手段】 直列に接続された抵抗ストリングRS1
〜RS3、コントローラ21およびスイッチ群SWによ
り抵抗ストリング型デジタルアナログ変換回路を構成
し、入力デジタル信号の上位mビットの信号に応じてコ
ントローラ21がスイッチ群SWの切り換えを制御する
ことにより、上位mビットに相当するアナログ出力を得
る。コントローラ22が、抵抗ストリングRS1〜RS
3の両端の間の電位差を常時一定に保ちつつ、入力デジ
タル信号の下位nビットの信号に応じて可変電圧源V
H,VLの電位を変動させることによって、下位nビッ
トに相当するアナログ出力を得る。それにより、出力端
子26に、入力デジタル信号に相当するアナログ信号が
出力される。
Description
ナログ信号に変換するデジタルアナログ変換回路に関す
る。携帯電話等の携帯機器において、デジタルアナログ
変換回路は無線用ICなどの半導体集積回路に集積化さ
れている。近時、集積回路のプロセスが微細化するのに
伴って、集積回路で使用され得る電源電圧が低下してい
る。したがって、デジタルアナログ変換回路も低電源電
圧で動作させる必要がある。
グ変換器と重み付けされた抵抗を組み合わせたデジタル
アナログ変換回路が公知である(特開昭62−2272
24号)。図6は、特開昭62−227224号に開示
された従来のデジタルアナログ変換回路(8ビット用)
を示す図である。
トリング型のデジタルアナログ変換部11と、抵抗群お
よびスイッチ群からなる重み付け回路12とから構成さ
れる。デジタルアナログ変換部11は、入力デジタル値
の上位nビット(「D4,・・・,D7 」)を受け、そ
れに対するアナログ電圧を出力する。
群は、デジタルアナログ変換部11を構成する抵抗スト
リングの正電源側と正電源(Vr(+))との間に挿入
される。また、重み付け回路12の抵抗群およびスイッ
チ群は、抵抗ストリングの負電源側と負電源(Vr
(−))との間にも挿入される。抵抗群の各抵抗は、ス
イッチ群により挿脱される。スイッチ群の各スイッチS
11〜S14,S21〜S24はMOSトランジスタに
より構成される。
位mビット(「D0,・・・,D3」)を受け、スイッチ
群による各抵抗の挿脱に応じて、デジタルアナログ変換
部11の1ステップ分の電圧を2のm乗分の1(1/2
m)で細分した電位を出力する。それによって、図6に
示すデジタルアナログ変換回路では、2のmプラスn乗
(2m+n)のステップが得られる。
ルアナログ変換回路では、重み付け回路12のスイッチ
群は、デジタルアナログ変換部11を構成する抵抗スト
リングに直列に接続されている。そして、そのスイッチ
群の各スイッチS11〜S14,S21〜S24の切り
換えにより、入力デジタル値の下位ビットに対応する電
圧変動分が調整されている。したがって、このデジタル
アナログ変換回路の変換精度は、スイッチS11〜S1
4,S21〜S24のオン抵抗の値の影響を受ける。
グ変換回路を低電源電圧で動作させようとすると、回路
面積を増大させる必要があるという問題点がある。その
理由は、電源電圧が低くなると、ゲートをオンさせるた
めの制御信号の電圧が低下するので、デジタルアナログ
変換精度に重大な影響を及ぼさないレベルに最大オン抵
抗を抑えるためには、スイッチを構成するMOSトラン
ジスタのゲート面積を増加させなければならないからで
ある。
のであって、低電源電圧で動作させる場合であっても回
路面積の増大を抑制することができるデジタルアナログ
変換回路を提供することを目的とする。
め、本発明にかかるデジタルアナログ変換回路は、抵抗
ストリングの両端の電位差を一定に保ちながら両端の電
位を変化させることによって、抵抗ストリング中の任意
の接続点の電位を変化させる構成となっているものであ
る。
変換回路の原理を説明するための回路図である。このデ
ジタルアナログ変換回路は、抵抗ストリングRS1,R
S2,RS3、第1のコントローラ(コントローラ1)
21、第2のコントローラ(コントローラ2)22、ス
イッチ群SW、第1の可変電圧源VH、第2の可変電圧
源VL、バッファ23、入力端子24,25および出力
端子26を備えている。図1において、N1、N2、N
3、N4およびN5はそれぞれノードを表す。
1とノードN2との間に直列に接続されている。第2の
抵抗ストリングRS2は、ノードN3とノードN4との
間に直列に接続されている。第3の抵抗ストリングRS
3は、ノードN2とノードN3との間に直列に接続され
ている。したがって、3つの抵抗ストリングRS1,R
S2,RS3は直列に接続されている。
号の上位mビット(「Dn+m-1,・・・,Dn+1,Dn
」)が入力される。第2の入力端子25には、入力デ
ジタル信号の下位nビット(「Dn-1,・・・,D1,D
0 」)が入力される。
位mビットの信号に応じてスイッチ群SWの切り換えを
制御する。抵抗ストリングRS1,RS2,RS3、第
1のコントローラ21およびスイッチ群SWは抵抗スト
リング型デジタルアナログ変換回路を構成する。この抵
抗ストリング型デジタルアナログ変換回路により、入力
デジタル信号の上位mビットに相当するアナログ出力が
得られる。
ノードN4との間の電位差が常時一定となるように、2
つの可変電圧源VH,VLの電位を制御する。ここで、
第1の可変電圧源VHは、ノードN1に、相対的に高い
レベルの電位を印加する。第2の可変電圧源VLは、ノ
ードN4に、相対的に低いレベルの電位を印加する。
源VH,VLの電位を変動させることにより、入力デジ
タル信号の下位nビットに相当するアナログ出力が得ら
れる。入力デジタル信号に相当するアナログ信号は、ノ
ードN5およびバッファ23を介して、出力端子26に
出力される。
変換回路の原理をさらに詳しく説明するための回路図で
ある。図2に示すデジタルアナログ変換回路は、図1に
示すデジタルアナログ変換回路において、可変電圧源V
H,VLを具体化したものである。図2に示すデジタル
アナログ変換回路において、図1に示す回路と同一の構
成については同じ符号を付して説明を省略する。
す例では、第1の定電圧源VRH、第2の定電圧源VR
HH、第1の差動増幅器27、第1のトランジスタTr
1および第1のスイッチ群S1により構成される。第1
のトランジスタTr1は、ノードN1と第1の定電圧源
VRHとの間に接続される。第1のトランジスタTr1
は、第1の差動増幅器27の出力信号に基づいて動作す
る。
第2の定電圧源VRHHに接続される。第1の差動増幅
器27のもう一方の入力端子は、第1のスイッチ群S1
を介して第1の抵抗ストリングRS1の適当な箇所に接
続される。第1のスイッチ群S1の切り換え動作は第2
のコントローラ22により制御される。
S1による第1の抵抗ストリングRS1との接続点に相
当するノードである。このノードN7の電位は、第1の
差動増幅器27と、第1のトランジスタTr1のノレー
タ作用により、第2の定電圧源VRHHの電位に等しく
なるように帰還制御される。
す例では、第3の定電圧源VRL、第4の定電圧源VR
LL、第2の差動増幅器28、第2のトランジスタTr
2および第2のスイッチ群S2により構成される。第2
のトランジスタTr2は、ノードN4と第3の定電圧源
VRLとの間に接続される。第2のトランジスタTr2
は、第2の差動増幅器28の出力信号に基づいて動作す
る。
第4の定電圧源VRLLに接続される。第2の差動増幅
器28のもう一方の入力端子は、第2のスイッチ群S2
を介して第2の抵抗ストリングRS2の適当な箇所に接
続される。第2のスイッチ群S2の切り換え動作は第2
のコントローラ22により制御される。
S2による第2の抵抗ストリングRS2との接続点に相
当するノードである。このノードN8の電位は、第2の
差動増幅器28と、第2のトランジスタTr2のノレー
タ作用により、第4の定電圧源VRLLの電位に等しく
なるように帰還制御される。
て、第1のスイッチ群S1によりノードN7と接続され
た第1の抵抗ストリングRS1の適当な接続点と、第2
のスイッチ群S2によりノードN8と接続された第2の
抵抗ストリングRS2の適当な接続点との間の電位差は
常に一定値V7-8 となる。
ドN7に接続された第1の抵抗ストリングRS1の適当
な接続点と、ノードN8に接続された第2の抵抗ストリ
ングRS2の適当な接続点との間の抵抗値が常に一定の
値R7-8 となるように、第1および第2のスイッチ群S
1,S2の切り換え動作を制御するように構成されてい
る。そのため、ノードN7に接続された第1の抵抗スト
リングRS1の適当な接続点と、ノードN8に接続され
た第2の抵抗ストリングRS2の適当な接続点との間の
抵抗値は常に一定の値R7-8 となる。
ストリングRS1,RS2,RS3を流れる電流Iは、
常に一定値となり、つぎの(1)式で表される。
2,RS3の両端のノードN1とノードN4との間の抵
抗値をR1-4 とすると、ノードN1とノードN4との間
の電位差V1-4 は、常に一定値となり、つぎの(2)式
で表される。
アナログ変換回路では、抵抗ストリングRS1,RS
2,RS3の両端(ノードN1とノードN4)の電位差
を一定に保ちつつ、ノードN1の電位およびノードN4
の電位を変化させることができる。
RS3、第1のコントローラ21およびスイッチ群SW
からなる抵抗ストリング型デジタルアナログ変換回路に
より、入力デジタル信号の上位mビットに相当するアナ
ログ出力が得られる。また、入力デジタル信号の下位n
ビットに相当するアナログ出力は、ノードN1の電位お
よびノードN4の電位の変化により決まる。
に、入力デジタル信号の下位nビットに相当するアナロ
グ出力を得るためのスイッチ群を、抵抗ストリングに直
列に接続させて設ける必要がないので、従来のデジタル
アナログ変換回路を低電源電圧で動作させる場合に問題
となる回路面積の増大を抑制することができる。
タルアナログ変換回路に適用した例を、図面を参照しつ
つ詳細に説明する。図3は、本発明にかかるデジタルア
ナログ変換回路の一実施例を示す回路図である。
抵抗ストリングRS1,RS2,RS3、第1のセレク
タ31、第2のセレクタ32、第3のセレクタ33、第
1の差動増幅器27、たとえばPMOSで構成される第
1のトランジスタTr1、第2の差動増幅器28、たと
えばNMOSで構成される第2のトランジスタTr2、
バッファ23および出力端子26を備えている。
デジタル信号の上位ビット(図示例では、「D7,D6,
D5,D4 」)が入力される入力端子および下位ビット
(図示例では、「D3,D2,D1,D0 」)が入力され
る入力端子を備えているが、図3においては、それらの
入力端子(図2において符号24または25で示す端
子)は図示省略されている。なお、図2に示す本発明の
原理図と同一の構成については同じ符号を付して重複す
る説明を省略する。
は、第2のコントローラ22(図2参照)および第1の
スイッチ群S1(図2参照)に相当する。第2のセレク
タ32は、第2のコントローラ22(図2参照)および
第2のスイッチ群S2(図2参照)に相当する。第3の
セレクタ33は、第1のコントローラ21(図2参照)
およびスイッチ群SW(図2参照)に相当する。
1とノードN2との間に、抵抗値が16分のR(すなわ
ち、R/16)の抵抗を16個直列に接続した構成とな
っている。それら16個の抵抗のうち最も高電位側に位
置する抵抗の終端は、第1のトランジスタTr1のドレ
インに接続されている。第1のトランジスタTr1のソ
ースには電源電位Vref が印加される。第1のトランジ
スタTr1のゲートには第1の差動増幅器27の出力信
号が入力される。
ち最も高電位側(ノードN1側)に位置する抵抗の終
端、すなわちノードN1に対応する接続点をT0とす
る。また、その隣の抵抗との接続点をT1、さらにその
隣の抵抗との接続点をT2というように、順次、隣の抵
抗との接続点をT3、T4、・・・、T14とする。そ
して、第1の抵抗ストリングRS1のうち最も低電位側
(ノードN2側)に位置する抵抗と、その一つ手前の抵
抗との接続点に対応する点をT15とする。
27の非反転入力端子と第1の抵抗ストリングRS1と
の接続点を、入力デジタル信号の下位ビット(図示例で
は、「D3,D2,D1,D0 」)に応じて、T0〜T1
5のいずれか一つの接続点に切り換える構成となってい
る。第1の差動増幅器27の反転入力端子には、電源電
位Vref の16分の15に相当する電位、すなわち(1
5/16)・Vref が印加される。
3とノードN4との間に、抵抗値が16分のRの抵抗を
16個直列に接続した構成となっている。それら16個
の抵抗のうち最も低電位側に位置する抵抗の終端は、第
2のトランジスタTr2のドレインに接続されている。
第2のトランジスタTr2のソースは接地されている。
第2のトランジスタTr2のゲートには第2の差動増幅
器28の出力信号が入力される。
第1の抵抗ストリングRS1と同様に、最も高電位側
(ノードN3側)に位置する抵抗の終端、すなわちノー
ドN3に対応する接続点をT0とし、順次、隣の抵抗と
の接続点をT1、T2、・・・、T14、T15とす
る。
28の非反転入力端子と第2の抵抗ストリングRS2と
の接続点を、入力デジタル信号の下位ビット(図示例で
は、「D3,D2,D1,D0 」)に応じて、T0〜T1
5のいずれか一つの接続点に切り換える構成となってい
る。その際、第2の抵抗ストリングRS2における接続
点と第1の抵抗ストリングRS1における接続点とは一
致する。第2の差動増幅器28の反転入力端子には、電
源電位Vref の16分の1に相当する電位、すなわち
(1/16)・Vref が印加される。
幅器27の非反転入力端子がノードN7を介して第1の
抵抗ストリングRS1の接続点T6に接続されている場
合には、第2の差動増幅器28の非反転入力端子はノー
ドN8を介して第2の抵抗ストリングRS2の接続点T
6に接続される。
2とノードN3との間に、抵抗値Rの抵抗が13個直列
に接続された構成となっている。それら13個の抵抗の
うち最も低電位側(ノードN3側)に位置する抵抗の終
端、すなわちノードN3に対応する接続点をT1とし、
順次、隣の抵抗との接続点をT1、T2、・・・、T1
3とする。そして、第3の抵抗ストリングRS3のうち
最も高電位側(ノードN2側)に位置する抵抗の終端、
すなわちノードN2に対応する接続点をT14とする。
の抵抗ストリングRS3との接続点を、入力デジタル信
号の上位ビット(図示例では、「D7,D6,D5,D4
」)に応じて、T1〜T14の接続点、ノードN1に
対応する接続点T15、またはノードN4に対応する接
続点T0のいずれか一つに切り換える構成となってい
る。ノードN5は、バッファ23を介して出力端子26
に接続される。
セレクタ32の一例を示す模式図である。第1のセレク
タ31または第2のセレクタ32は、入力デジタル信号
の下位ビット、たとえば「D3,D2,D1,D0 」のう
ち上位ビット側から順に「0」または「1」を切り換え
るアナログセレクタで構成される。
「1111」の時にはタップTAは接続点T15に接続
される。デジタル信号値が小さくなるにしたがって、タ
ップTAとの接続点は順次低電位側に切り換わる。デジ
タル信号「D3,D2,D1,D0 」が「0000」の時
にはタップTAは接続点T0に接続される。
同様の構成となっている。第3のセレクタ33は、入力
デジタル信号の上位ビット、たとえば「D7,D6,D
5,D4」のうち上位ビット側から順に「0」または
「1」を切り換えるアナログセレクタで構成される。
「1111」の時にはタップTAは接続点T15に接続
される。デジタル信号値が小さくなるにしたがって、タ
ップTAとの接続点は順次低電位側に切り換わる。デジ
タル信号「D7、D6、D5、D4」が「0000」の時に
はタップTAは接続点T0に接続される。
回路において、電源電位Vref 、その15/16に相当
する電位、および電源電位Vref の1/16に相当する
電位を発生させる電位発生回路の一例を示す模式図であ
る。この電位発生回路は、同一の抵抗値Rを有する16
個の抵抗を直列に接続し、その一端に電源電位Vrefを
印加し、他端を接地したものである。
抵抗1つの電圧降下分だけ低い電位が、第1の差動増幅
器27の反転入力端子に印加される電位(15/16)
・Vref である。また、低電位側から抵抗1つの電圧降
下分だけ高い電位が、第2の差動増幅器28の反転入力
端子に印加される電位(1/16)・Vref である。
は、入力デジタル信号が「10010110(2)」で
ある場合を示している。つまり、D7 =1、D6 =0、
D5=0、D4 =1、D3 =0、D2 =1、D1 =1、
D0 =0である。この値は「150(10)」に等し
い。ここで「(2)」および「(10)」はそれぞれ2
進数および10進数の値であることを表す。
デジタル信号を、上位ビットと下位ビットにそれぞれ4
ビットずつ分けている。その理由として、以下に、本発
明にかかるデジタルアナログ変換回路に適用されるビッ
ト分割方法について説明する。
下位nビットに分割する場合、1LSB相当の抵抗素子
の面積をSrとすると、抵抗素子の総面積ΣSrは、つ
ぎの(3)式で表される。
イッチ素子1つ当たりの面積をSsとすると、スイッチ
素子の総面積ΣSsは、つぎの(4)式で表される。
合、N=8の時にはm=n=4の時に抵抗とスイッチ素
子の総面積が最小となる。Nが8以外の場合にも、同様
にしてmとnの値を求めることができる。また、Srと
Ssが異なる場合にも、同様にしてmとnの値を求める
ことができる。
10110(2)」の場合(図3参照)を例にして、実
施の形態の作用を説明する。下位ビットが「0110」
であるため、第1のセレクタ31により、ノードN7
は、第1の抵抗ストリングRS1のT6の接続点に接続
される。したがって、ノードN7の電位は、第1の抵抗
ストリングRS1の接続点T6の電位VRS1-T6に等しく
なる。
電位VRS1-T6と、電源電位Vref の16分の15に相当
する電位、すなわち(15/16)・Vref との差分が
増幅される。そして、その差分に応じた電位が、第1の
差動増幅器27の出力信号として第1のトランジスタT
r1のゲートに印加される。
5/16)・Vref よりも高い場合には、第1のトラン
ジスタTr1のゲートに印加される電位が上昇するた
め、第1のトランジスタTr1のソース−ドレイン間の
電位差が大きくなる。その結果、ノードN7の電位VRS
1-T6は低くなり、(15/16)・Vref に近づく。
/16)・Vref よりも低い場合には、第1のトランジ
スタTr1のゲートに印加される電位が下降するため、
第1のトランジスタTr1のソース−ドレイン間の電位
差が小さくなる。その結果、ノードN7の電位VRS1-T6
は高くなり、(15/16)・Vref に近づく。このよ
うな帰還制御によって、ノードN7の電位VRS1-T6は
(15/16)・Vrefに等しくなる。
ドN8は、第2の抵抗ストリングRS2のT6の接続点
に接続されるため、ノードN8の電位は、第2の抵抗ス
トリングRS2の接続点T6の電位VRS2-T6に等しくな
る。そして、第1のセレクタ31と同様の作用により、
ノードN8の電位VRS2-T6は(1/16)・Vref に等
しくなる。
レクタ32は、ノードN7から第1〜第3の抵抗ストリ
ングRS1,RS2,RS3を介してノードN8へ至る
経路の抵抗値を常に14Rに保つように、それぞれの接
続点の切り換え動作をおこなう。
電源電位Vref の16分の14、すなわち(14/1
6)・Vref に相当する。したがって、ノードN1から
ノードN4へは常に電流値Vref /(16・R)の定電
流が流れていることになる。
3のセレクタ33により、ノードN5は、第3の抵抗ス
トリングRS3のT9の接続点に接続される。したがっ
て、ノードN5の電位は、第3の抵抗ストリングRS3
の接続点T9の電位VRS3-T9に等しくなる。
と、第2の抵抗ストリングRS2の接続点T6との間の
抵抗値は16分の134・R(すなわち、(134/1
6)・R)である。そして、ここを流れる電流は上述し
たようにVref /(16・R)である。
の接続点T9と、第2の抵抗ストリングRS2の接続点
T6との間の電位差は、電源電位Vref の256分の1
34、すなわち(134/256)・Vref となる。ま
た、第2の抵抗ストリングRS2の接続点T6の電位V
RS2-T6は、上述したように、(1/16)・Vref であ
る。
変換回路の出力となる第3の抵抗ストリングRS3の接
続点T9の電位は、電源電位Vref の256分の15
0、すなわち(150/256)・Vref となる。つま
り、入力デジタル信号の値150(10)に対応したア
ナログ出力が得られる。
ングRS1,RS2,RS3の両端(ノードN1とノー
ドN4)の電位差を一定に保ちつつ、ノードN1とノー
ドN4の電位を変化させることができる。
に相当するアナログ出力は、抵抗ストリングRS1,R
S2,RS3および第3のセレクタ33からなる抵抗ス
トリング型デジタルアナログ変換回路により得られる。
また、入力デジタル信号の下位nビットに相当するアナ
ログ出力は、ノードN1およびノードN4の電位の変化
により決まる。
信号の下位nビットに相当するアナログ出力を得るため
のスイッチ群を、抵抗ストリングに直列に接続させて設
ける必要がないので、従来のデジタルアナログ変換回路
を低電源電圧で動作させる場合に問題となる回路面積の
増大を抑制することができる。
アナログ変換回路と、図6に示す従来のデジタルアナロ
グ変換回路との面積の比較結果を示す。従来のデジタル
アナログ変換回路全体の面積を100%とする。入力デ
ジタル信号の下位nビットをアナログ信号に変換するた
めのスイッチ素子(MOSトランジスタ)の占有面積
は、従来の回路では90%であるのに対して、本実施の
形態の回路では17%程度である。
び第2の差動増幅器27,28を新たに設けているが、
これら差動増幅器27,28の占有面積は、従来のデジ
タルアナログ変換回路全体の面積に対して26%程度で
ある。したがって、全体としては、本実施の形態のデジ
タルアナログ変換回路の面積は従来の回路の53(=1
00−90+17+26)%程度である。つまり、本実
施の形態のデジタルアナログ変換回路は従来のおおよそ
半分程度の大きさとなる。
1のトランジスタTr1および第2のトランジスタTr
2はそれぞれPMOSおよびNMOSであるとしたが、
これに限らず、第1のトランジスタTr1がNMOSで
あり、また第2のトランジスタTr2がPMOSであっ
てもよい。この場合には、第1および第2の差動増幅器
27,28の入力特性を反転させればよい。
1のトランジスタTr1および第2のトランジスタTr
2はいずれもMOSトランジスタであるとしたが、これ
に限らないのは勿論である。
タルアナログ変換回路に限らず、種々のビット数用のデ
ジタルアナログ変換回路に適用できる。入力デジタル信
号を上位mビットと下位nビットに分割する場合、第1
および第2の抵抗ストリングRS1,RS2は、抵抗値
がR/2nの抵抗を2n個直列に接続した構成とする。第
3の抵抗ストリングRS3は、抵抗値がRの抵抗を2m
−3個直列に接続した構成とする。ただし、m≧2であ
る。
の差動増幅器28の各反転入力端子には、それぞれVre
f −Vref /2mの電位およびVref /2mの電位を印加
する。また、ノードN7から抵抗ストリングRS1,R
S2,RS3を介してノードN8までの抵抗値を常に一
定値(2m−2)・Rとなるように第1および第2のセ
レクタ31,32を制御すればよい。
ジタル信号の下位nビットに相当するアナログ出力を得
るためのスイッチ群を、抵抗ストリングに直列に接続さ
せて設ける必要がないため、デジタルアナログ変換回路
を低電源電圧で動作させる場合であっても、回路面積の
増大を抑制することができる。
理を説明するための回路図である。
理を説明するための回路図である。
実施例を示す回路図である。
セレクタの一例を示す模式図である。
電位発生回路の一例を示す模式図である。
である。
Claims (7)
- 【請求項1】 第1の抵抗ストリングおよび第2の抵抗
ストリングと、 前記第1の抵抗ストリングと前記第2の抵抗ストリング
との間に直列に接続された第3の抵抗ストリングと、 前記第1の抵抗ストリング、第2の抵抗ストリングおよ
び第3の抵抗ストリングに対する出力端子の接続点を切
り換えるための出力切換用スイッチ群と、 第1のデジタル信号に応じて、前記スイッチ群による接
続点の切り換えを制御する第1のコントローラと、 前記第1の抵抗ストリングの、前記第3の抵抗ストリン
グに接続されていない側の終端に任意の電位を印加する
ための第1の可変電圧源と、 前記第2の抵抗ストリングの、前記第3の抵抗ストリン
グに接続されていない側の終端に任意の電位を印加する
ための第2の可変電圧源と、 前記第1の抵抗ストリングの、前記第3の抵抗ストリン
グに接続されていない側の終端と前記第2の抵抗ストリ
ングの、前記第3の抵抗ストリングに接続されていない
側の終端との間の電位差を常に一定に保ち、かつ、第2
のデジタル信号に応じて、前記第1の抵抗ストリング
の、前記第3の抵抗ストリングに接続されていない側の
終端の電位、および前記第2の抵抗ストリングの、前記
第3の抵抗ストリングに接続されていない側の終端の電
位を変化させる第2のコントローラと、 を具備することを特徴とするデジタルアナログ変換回
路。 - 【請求項2】 前記第1の可変電圧源は、第1の定電圧
源、第2の定電圧源、前記第1の抵抗ストリングに対す
る接続点を切り換えるための第1のスイッチ群、前記第
1のスイッチ群による前記第1の抵抗ストリングとの接
続点の電位と前記第2の定電圧源の電位との差分を出力
する第1の差動増幅器、および前記第1の差動増幅器の
出力に応じて、前記第1のスイッチ群による前記第1の
抵抗ストリングとの接続点の電位が前記第2の定電圧源
の電位と同じになるように、前記第1の定電圧源と前記
第1の抵抗ストリングの、前記第3の抵抗ストリングに
接続されていない側の終端との間の抵抗値を変化させる
第1のトランジスタを備え、 前記第2の可変電圧源は、第3の定電圧源、第4の定電
圧源、前記第2の抵抗ストリングに対する接続点を切り
換えるための第2のスイッチ群、前記第2のスイッチ群
による前記第2の抵抗ストリングとの接続点の電位と前
記第4の定電圧源の電位との差分を出力する第2の差動
増幅器、および前記第2の差動増幅器の出力に応じて、
前記第2のスイッチ群による前記第2の抵抗ストリング
との接続点の電位が前記第4の定電圧源の電位と同じに
なるように、前記第3の定電圧源と前記第2の抵抗スト
リングの、前記第3の抵抗ストリングに接続されていな
い側の終端との間の抵抗値を変化させる第2のトランジ
スタを備え、 前記第2のコントローラは、前記第1のスイッチ群によ
る前記第1の抵抗ストリングとの接続点と前記第2のス
イッチ群による前記第2の抵抗ストリングとの接続点と
の間の抵抗値が一定となるように、前記第1のスイッチ
群および前記第2のスイッチ群による各接続点の切り換
えを制御することを特徴とする請求項1に記載のデジタ
ルアナログ変換回路。 - 【請求項3】 前記第1のトランジスタは、ソースまた
はドレインの一方が前記第1の定電圧源に接続されると
ともに、ソースまたはドレインの他方が前記第1の抵抗
ストリングの、前記第3の抵抗ストリングに接続されて
いない側の終端に接続され、かつゲートに前記第1の差
動増幅器の出力電圧が印加されるMOSトランジスタで
構成され、 前記第2のトランジスタは、ソースまたはドレインの一
方が前記第3の定電圧源に接続されるとともに、ソース
またはドレインの他方が前記第2の抵抗ストリングの、
前記第3の抵抗ストリングに接続されていない側の終端
に接続され、かつゲートに前記第2の差動増幅器の出力
電圧が印加されるMOSトランジスタで構成されること
を特徴とする請求項2に記載のデジタルアナログ変換回
路。 - 【請求項4】 前記第1のトランジスタまたは前記第2
のトランジスタの一方はNMOSであり、かつ他方はP
MOSであることを特徴とする請求項3に記載のデジタ
ルアナログ変換回路。 - 【請求項5】 前記第1のコントローラと前記出力切換
用スイッチ群、前記第2のコントローラと前記第1のス
イッチ群、および前記第2のコントローラと前記第2の
スイッチ群は、それぞれアナログセレクタを構成するこ
とを特徴とする請求項2に記載のデジタルアナログ変換
回路。 - 【請求項6】 前記第1のデジタル信号は、入力デジタ
ル信号の上位数ビットからなる信号であり、かつ前記第
2のデジタル信号は、入力デジタル信号の残りの下位ビ
ットからなる信号であることを特徴とする請求項1乃至
5のいずれかに記載のデジタルアナログ変換回路。 - 【請求項7】 前記第1のデジタル信号は、2以上のm
に対して、入力デジタル信号の上位mビットからなる信
号であり、 前記第2のデジタル信号は、入力デジタル信号の残りの
下位nビットからなる信号であり、 前記第3の抵抗ストリングは、抵抗値Rの抵抗素子が2
m−3個直列に接続された構成となっており、 前記第1の抵抗ストリングおよび前記第2の抵抗ストリ
ングは、それぞれ、抵抗値R/2nの抵抗素子が2n個直
列に接続された構成となっており、 前記第1の定電圧源の電位をV1とし、かつ前記第3の
定電圧源の電位をV3とすると、前記第2の定電圧源の
電位はV1−(V1−V3)/2mであり、 前記第4の定電圧源の電位はV3+(V1−V3)/2
mであり、 前記第2のコントローラは、前記第1のスイッチ群によ
る前記第1の抵抗ストリングとの接続点と前記第2のス
イッチ群による前記第2の抵抗ストリングとの接続点と
の間の抵抗値が(2m−2)×Rとなるように、前記第
1のスイッチ群および前記第2のスイッチ群による各接
続点の切り換えを制御することを特徴とする請求項2に
記載のデジタルアナログ変換回路。
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