JP2001136069A - デジタルアナログ変換回路 - Google Patents
デジタルアナログ変換回路Info
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 集積回路に集積化されたデジタルアナログ変
換回路において、低電源電圧で動作させる場合であって
も回路面積の増大を抑制すること。 【解決手段】 直列に接続された抵抗ストリングＲＳ１
〜ＲＳ３、コントローラ２１およびスイッチ群ＳＷによ
り抵抗ストリング型デジタルアナログ変換回路を構成
し、入力デジタル信号の上位ｍビットの信号に応じてコ
ントローラ２１がスイッチ群ＳＷの切り換えを制御する
ことにより、上位ｍビットに相当するアナログ出力を得
る。コントローラ２２が、抵抗ストリングＲＳ１〜ＲＳ
３の両端の間の電位差を常時一定に保ちつつ、入力デジ
タル信号の下位ｎビットの信号に応じて可変電圧源Ｖ
Ｈ，ＶＬの電位を変動させることによって、下位ｎビッ
トに相当するアナログ出力を得る。それにより、出力端
子２６に、入力デジタル信号に相当するアナログ信号が
出力される。
換回路において、低電源電圧で動作させる場合であって
も回路面積の増大を抑制すること。 【解決手段】 直列に接続された抵抗ストリングＲＳ１
〜ＲＳ３、コントローラ２１およびスイッチ群ＳＷによ
り抵抗ストリング型デジタルアナログ変換回路を構成
し、入力デジタル信号の上位ｍビットの信号に応じてコ
ントローラ２１がスイッチ群ＳＷの切り換えを制御する
ことにより、上位ｍビットに相当するアナログ出力を得
る。コントローラ２２が、抵抗ストリングＲＳ１〜ＲＳ
３の両端の間の電位差を常時一定に保ちつつ、入力デジ
タル信号の下位ｎビットの信号に応じて可変電圧源Ｖ
Ｈ，ＶＬの電位を変動させることによって、下位ｎビッ
トに相当するアナログ出力を得る。それにより、出力端
子２６に、入力デジタル信号に相当するアナログ信号が
出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するデジタルアナログ変換回路に関す
る。携帯電話等の携帯機器において、デジタルアナログ
変換回路は無線用ＩＣなどの半導体集積回路に集積化さ
れている。近時、集積回路のプロセスが微細化するのに
伴って、集積回路で使用され得る電源電圧が低下してい
る。したがって、デジタルアナログ変換回路も低電源電
圧で動作させる必要がある。
ナログ信号に変換するデジタルアナログ変換回路に関す
る。携帯電話等の携帯機器において、デジタルアナログ
変換回路は無線用ＩＣなどの半導体集積回路に集積化さ
れている。近時、集積回路のプロセスが微細化するのに
伴って、集積回路で使用され得る電源電圧が低下してい
る。したがって、デジタルアナログ変換回路も低電源電
圧で動作させる必要がある。
【０００２】
【従来の技術】従来、抵抗ストリング型デジタルアナロ
グ変換器と重み付けされた抵抗を組み合わせたデジタル
アナログ変換回路が公知である（特開昭６２−２２７２
２４号）。図６は、特開昭６２−２２７２２４号に開示
された従来のデジタルアナログ変換回路（８ビット用）
を示す図である。
グ変換器と重み付けされた抵抗を組み合わせたデジタル
アナログ変換回路が公知である（特開昭６２−２２７２
２４号）。図６は、特開昭６２−２２７２２４号に開示
された従来のデジタルアナログ変換回路（８ビット用）
を示す図である。
【０００３】このデジタルアナログ変換回路は、抵抗ス
トリング型のデジタルアナログ変換部１１と、抵抗群お
よびスイッチ群からなる重み付け回路１２とから構成さ
れる。デジタルアナログ変換部１１は、入力デジタル値
の上位ｎビット（「Ｄ4，・・・，Ｄ7 」）を受け、そ
れに対するアナログ電圧を出力する。
トリング型のデジタルアナログ変換部１１と、抵抗群お
よびスイッチ群からなる重み付け回路１２とから構成さ
れる。デジタルアナログ変換部１１は、入力デジタル値
の上位ｎビット（「Ｄ4，・・・，Ｄ7 」）を受け、そ
れに対するアナログ電圧を出力する。
【０００４】重み付け回路１２の抵抗群およびスイッチ
群は、デジタルアナログ変換部１１を構成する抵抗スト
リングの正電源側と正電源（Ｖｒ（＋））との間に挿入
される。また、重み付け回路１２の抵抗群およびスイッ
チ群は、抵抗ストリングの負電源側と負電源（Ｖｒ
（−））との間にも挿入される。抵抗群の各抵抗は、ス
イッチ群により挿脱される。スイッチ群の各スイッチＳ
１１〜Ｓ１４，Ｓ２１〜Ｓ２４はＭＯＳトランジスタに
より構成される。
群は、デジタルアナログ変換部１１を構成する抵抗スト
リングの正電源側と正電源（Ｖｒ（＋））との間に挿入
される。また、重み付け回路１２の抵抗群およびスイッ
チ群は、抵抗ストリングの負電源側と負電源（Ｖｒ
（−））との間にも挿入される。抵抗群の各抵抗は、ス
イッチ群により挿脱される。スイッチ群の各スイッチＳ
１１〜Ｓ１４，Ｓ２１〜Ｓ２４はＭＯＳトランジスタに
より構成される。
【０００５】重み付け回路１２は、入力デジタル値の下
位ｍビット（「Ｄ0，・・・，Ｄ3」）を受け、スイッチ
群による各抵抗の挿脱に応じて、デジタルアナログ変換
部１１の１ステップ分の電圧を２のｍ乗分の１（１／２
m）で細分した電位を出力する。それによって、図６に
示すデジタルアナログ変換回路では、２のｍプラスｎ乗
（２m+n）のステップが得られる。
位ｍビット（「Ｄ0，・・・，Ｄ3」）を受け、スイッチ
群による各抵抗の挿脱に応じて、デジタルアナログ変換
部１１の１ステップ分の電圧を２のｍ乗分の１（１／２
m）で細分した電位を出力する。それによって、図６に
示すデジタルアナログ変換回路では、２のｍプラスｎ乗
（２m+n）のステップが得られる。
【０００６】
【発明が解決しようとする課題】上述した従来のデジタ
ルアナログ変換回路では、重み付け回路１２のスイッチ
群は、デジタルアナログ変換部１１を構成する抵抗スト
リングに直列に接続されている。そして、そのスイッチ
群の各スイッチＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４の切り
換えにより、入力デジタル値の下位ビットに対応する電
圧変動分が調整されている。したがって、このデジタル
アナログ変換回路の変換精度は、スイッチＳ１１〜Ｓ１
４，Ｓ２１〜Ｓ２４のオン抵抗の値の影響を受ける。
ルアナログ変換回路では、重み付け回路１２のスイッチ
群は、デジタルアナログ変換部１１を構成する抵抗スト
リングに直列に接続されている。そして、そのスイッチ
群の各スイッチＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４の切り
換えにより、入力デジタル値の下位ビットに対応する電
圧変動分が調整されている。したがって、このデジタル
アナログ変換回路の変換精度は、スイッチＳ１１〜Ｓ１
４，Ｓ２１〜Ｓ２４のオン抵抗の値の影響を受ける。
【０００７】そのため、上述した従来のデジタルアナロ
グ変換回路を低電源電圧で動作させようとすると、回路
面積を増大させる必要があるという問題点がある。その
理由は、電源電圧が低くなると、ゲートをオンさせるた
めの制御信号の電圧が低下するので、デジタルアナログ
変換精度に重大な影響を及ぼさないレベルに最大オン抵
抗を抑えるためには、スイッチを構成するＭＯＳトラン
ジスタのゲート面積を増加させなければならないからで
ある。
グ変換回路を低電源電圧で動作させようとすると、回路
面積を増大させる必要があるという問題点がある。その
理由は、電源電圧が低くなると、ゲートをオンさせるた
めの制御信号の電圧が低下するので、デジタルアナログ
変換精度に重大な影響を及ぼさないレベルに最大オン抵
抗を抑えるためには、スイッチを構成するＭＯＳトラン
ジスタのゲート面積を増加させなければならないからで
ある。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、低電源電圧で動作させる場合であっても回
路面積の増大を抑制することができるデジタルアナログ
変換回路を提供することを目的とする。
のであって、低電源電圧で動作させる場合であっても回
路面積の増大を抑制することができるデジタルアナログ
変換回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかるデジタルアナログ変換回路は、抵抗
ストリングの両端の電位差を一定に保ちながら両端の電
位を変化させることによって、抵抗ストリング中の任意
の接続点の電位を変化させる構成となっているものであ
る。
め、本発明にかかるデジタルアナログ変換回路は、抵抗
ストリングの両端の電位差を一定に保ちながら両端の電
位を変化させることによって、抵抗ストリング中の任意
の接続点の電位を変化させる構成となっているものであ
る。
【００１０】図１は、本発明にかかるデジタルアナログ
変換回路の原理を説明するための回路図である。このデ
ジタルアナログ変換回路は、抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３、第１のコントローラ（コントローラ１）
２１、第２のコントローラ（コントローラ２）２２、ス
イッチ群ＳＷ、第１の可変電圧源ＶＨ、第２の可変電圧
源ＶＬ、バッファ２３、入力端子２４，２５および出力
端子２６を備えている。図１において、Ｎ１、Ｎ２、Ｎ
３、Ｎ４およびＮ５はそれぞれノードを表す。
変換回路の原理を説明するための回路図である。このデ
ジタルアナログ変換回路は、抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３、第１のコントローラ（コントローラ１）
２１、第２のコントローラ（コントローラ２）２２、ス
イッチ群ＳＷ、第１の可変電圧源ＶＨ、第２の可変電圧
源ＶＬ、バッファ２３、入力端子２４，２５および出力
端子２６を備えている。図１において、Ｎ１、Ｎ２、Ｎ
３、Ｎ４およびＮ５はそれぞれノードを表す。
【００１１】第１の抵抗ストリングＲＳ１は、ノードＮ
１とノードＮ２との間に直列に接続されている。第２の
抵抗ストリングＲＳ２は、ノードＮ３とノードＮ４との
間に直列に接続されている。第３の抵抗ストリングＲＳ
３は、ノードＮ２とノードＮ３との間に直列に接続され
ている。したがって、３つの抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３は直列に接続されている。
１とノードＮ２との間に直列に接続されている。第２の
抵抗ストリングＲＳ２は、ノードＮ３とノードＮ４との
間に直列に接続されている。第３の抵抗ストリングＲＳ
３は、ノードＮ２とノードＮ３との間に直列に接続され
ている。したがって、３つの抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３は直列に接続されている。
【００１２】第１の入力端子２４には、入力デジタル信
号の上位ｍビット（「Ｄn+m-1，・・・，Ｄn+1，Ｄn
」）が入力される。第２の入力端子２５には、入力デ
ジタル信号の下位ｎビット（「Ｄn-1，・・・，Ｄ1，Ｄ
0 」）が入力される。
号の上位ｍビット（「Ｄn+m-1，・・・，Ｄn+1，Ｄn
」）が入力される。第２の入力端子２５には、入力デ
ジタル信号の下位ｎビット（「Ｄn-1，・・・，Ｄ1，Ｄ
0 」）が入力される。
【００１３】第１のコントローラ２１は、入力された上
位ｍビットの信号に応じてスイッチ群ＳＷの切り換えを
制御する。抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第
１のコントローラ２１およびスイッチ群ＳＷは抵抗スト
リング型デジタルアナログ変換回路を構成する。この抵
抗ストリング型デジタルアナログ変換回路により、入力
デジタル信号の上位ｍビットに相当するアナログ出力が
得られる。
位ｍビットの信号に応じてスイッチ群ＳＷの切り換えを
制御する。抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第
１のコントローラ２１およびスイッチ群ＳＷは抵抗スト
リング型デジタルアナログ変換回路を構成する。この抵
抗ストリング型デジタルアナログ変換回路により、入力
デジタル信号の上位ｍビットに相当するアナログ出力が
得られる。
【００１４】第２のコントローラ２２は、ノードＮ１と
ノードＮ４との間の電位差が常時一定となるように、２
つの可変電圧源ＶＨ，ＶＬの電位を制御する。ここで、
第１の可変電圧源ＶＨは、ノードＮ１に、相対的に高い
レベルの電位を印加する。第２の可変電圧源ＶＬは、ノ
ードＮ４に、相対的に低いレベルの電位を印加する。
ノードＮ４との間の電位差が常時一定となるように、２
つの可変電圧源ＶＨ，ＶＬの電位を制御する。ここで、
第１の可変電圧源ＶＨは、ノードＮ１に、相対的に高い
レベルの電位を印加する。第２の可変電圧源ＶＬは、ノ
ードＮ４に、相対的に低いレベルの電位を印加する。
【００１５】第２のコントローラ２２が２つの可変電圧
源ＶＨ，ＶＬの電位を変動させることにより、入力デジ
タル信号の下位ｎビットに相当するアナログ出力が得ら
れる。入力デジタル信号に相当するアナログ信号は、ノ
ードＮ５およびバッファ２３を介して、出力端子２６に
出力される。
源ＶＨ，ＶＬの電位を変動させることにより、入力デジ
タル信号の下位ｎビットに相当するアナログ出力が得ら
れる。入力デジタル信号に相当するアナログ信号は、ノ
ードＮ５およびバッファ２３を介して、出力端子２６に
出力される。
【００１６】図２は、本発明にかかるデジタルアナログ
変換回路の原理をさらに詳しく説明するための回路図で
ある。図２に示すデジタルアナログ変換回路は、図１に
示すデジタルアナログ変換回路において、可変電圧源Ｖ
Ｈ，ＶＬを具体化したものである。図２に示すデジタル
アナログ変換回路において、図１に示す回路と同一の構
成については同じ符号を付して説明を省略する。
変換回路の原理をさらに詳しく説明するための回路図で
ある。図２に示すデジタルアナログ変換回路は、図１に
示すデジタルアナログ変換回路において、可変電圧源Ｖ
Ｈ，ＶＬを具体化したものである。図２に示すデジタル
アナログ変換回路において、図１に示す回路と同一の構
成については同じ符号を付して説明を省略する。
【００１７】可変電圧源ＶＨ（図１参照）は、図２に示
す例では、第１の定電圧源ＶＲＨ、第２の定電圧源ＶＲ
ＨＨ、第１の差動増幅器２７、第１のトランジスタＴｒ
１および第１のスイッチ群Ｓ１により構成される。第１
のトランジスタＴｒ１は、ノードＮ１と第１の定電圧源
ＶＲＨとの間に接続される。第１のトランジスタＴｒ１
は、第１の差動増幅器２７の出力信号に基づいて動作す
る。
す例では、第１の定電圧源ＶＲＨ、第２の定電圧源ＶＲ
ＨＨ、第１の差動増幅器２７、第１のトランジスタＴｒ
１および第１のスイッチ群Ｓ１により構成される。第１
のトランジスタＴｒ１は、ノードＮ１と第１の定電圧源
ＶＲＨとの間に接続される。第１のトランジスタＴｒ１
は、第１の差動増幅器２７の出力信号に基づいて動作す
る。
【００１８】第１の差動増幅器２７の一方の入力端子は
第２の定電圧源ＶＲＨＨに接続される。第１の差動増幅
器２７のもう一方の入力端子は、第１のスイッチ群Ｓ１
を介して第１の抵抗ストリングＲＳ１の適当な箇所に接
続される。第１のスイッチ群Ｓ１の切り換え動作は第２
のコントローラ２２により制御される。
第２の定電圧源ＶＲＨＨに接続される。第１の差動増幅
器２７のもう一方の入力端子は、第１のスイッチ群Ｓ１
を介して第１の抵抗ストリングＲＳ１の適当な箇所に接
続される。第１のスイッチ群Ｓ１の切り換え動作は第２
のコントローラ２２により制御される。
【００１９】図２において、Ｎ７は、第１のスイッチ群
Ｓ１による第１の抵抗ストリングＲＳ１との接続点に相
当するノードである。このノードＮ７の電位は、第１の
差動増幅器２７と、第１のトランジスタＴｒ１のノレー
タ作用により、第２の定電圧源ＶＲＨＨの電位に等しく
なるように帰還制御される。
Ｓ１による第１の抵抗ストリングＲＳ１との接続点に相
当するノードである。このノードＮ７の電位は、第１の
差動増幅器２７と、第１のトランジスタＴｒ１のノレー
タ作用により、第２の定電圧源ＶＲＨＨの電位に等しく
なるように帰還制御される。
【００２０】可変電圧源ＶＬ（図１参照）は、図２に示
す例では、第３の定電圧源ＶＲＬ、第４の定電圧源ＶＲ
ＬＬ、第２の差動増幅器２８、第２のトランジスタＴｒ
２および第２のスイッチ群Ｓ２により構成される。第２
のトランジスタＴｒ２は、ノードＮ４と第３の定電圧源
ＶＲＬとの間に接続される。第２のトランジスタＴｒ２
は、第２の差動増幅器２８の出力信号に基づいて動作す
る。
す例では、第３の定電圧源ＶＲＬ、第４の定電圧源ＶＲ
ＬＬ、第２の差動増幅器２８、第２のトランジスタＴｒ
２および第２のスイッチ群Ｓ２により構成される。第２
のトランジスタＴｒ２は、ノードＮ４と第３の定電圧源
ＶＲＬとの間に接続される。第２のトランジスタＴｒ２
は、第２の差動増幅器２８の出力信号に基づいて動作す
る。
【００２１】第２の差動増幅器２８の一方の入力端子は
第４の定電圧源ＶＲＬＬに接続される。第２の差動増幅
器２８のもう一方の入力端子は、第２のスイッチ群Ｓ２
を介して第２の抵抗ストリングＲＳ２の適当な箇所に接
続される。第２のスイッチ群Ｓ２の切り換え動作は第２
のコントローラ２２により制御される。
第４の定電圧源ＶＲＬＬに接続される。第２の差動増幅
器２８のもう一方の入力端子は、第２のスイッチ群Ｓ２
を介して第２の抵抗ストリングＲＳ２の適当な箇所に接
続される。第２のスイッチ群Ｓ２の切り換え動作は第２
のコントローラ２２により制御される。
【００２２】図２において、Ｎ８は、第２のスイッチ群
Ｓ２による第２の抵抗ストリングＲＳ２との接続点に相
当するノードである。このノードＮ８の電位は、第２の
差動増幅器２８と、第２のトランジスタＴｒ２のノレー
タ作用により、第４の定電圧源ＶＲＬＬの電位に等しく
なるように帰還制御される。
Ｓ２による第２の抵抗ストリングＲＳ２との接続点に相
当するノードである。このノードＮ８の電位は、第２の
差動増幅器２８と、第２のトランジスタＴｒ２のノレー
タ作用により、第４の定電圧源ＶＲＬＬの電位に等しく
なるように帰還制御される。
【００２３】以上のように構成されていることによっ
て、第１のスイッチ群Ｓ１によりノードＮ７と接続され
た第１の抵抗ストリングＲＳ１の適当な接続点と、第２
のスイッチ群Ｓ２によりノードＮ８と接続された第２の
抵抗ストリングＲＳ２の適当な接続点との間の電位差は
常に一定値Ｖ7-8 となる。
て、第１のスイッチ群Ｓ１によりノードＮ７と接続され
た第１の抵抗ストリングＲＳ１の適当な接続点と、第２
のスイッチ群Ｓ２によりノードＮ８と接続された第２の
抵抗ストリングＲＳ２の適当な接続点との間の電位差は
常に一定値Ｖ7-8 となる。
【００２４】ここで、第２のコントローラ２２は、ノー
ドＮ７に接続された第１の抵抗ストリングＲＳ１の適当
な接続点と、ノードＮ８に接続された第２の抵抗ストリ
ングＲＳ２の適当な接続点との間の抵抗値が常に一定の
値Ｒ7-8 となるように、第１および第２のスイッチ群Ｓ
１，Ｓ２の切り換え動作を制御するように構成されてい
る。そのため、ノードＮ７に接続された第１の抵抗スト
リングＲＳ１の適当な接続点と、ノードＮ８に接続され
た第２の抵抗ストリングＲＳ２の適当な接続点との間の
抵抗値は常に一定の値Ｒ7-8 となる。
ドＮ７に接続された第１の抵抗ストリングＲＳ１の適当
な接続点と、ノードＮ８に接続された第２の抵抗ストリ
ングＲＳ２の適当な接続点との間の抵抗値が常に一定の
値Ｒ7-8 となるように、第１および第２のスイッチ群Ｓ
１，Ｓ２の切り換え動作を制御するように構成されてい
る。そのため、ノードＮ７に接続された第１の抵抗スト
リングＲＳ１の適当な接続点と、ノードＮ８に接続され
た第２の抵抗ストリングＲＳ２の適当な接続点との間の
抵抗値は常に一定の値Ｒ7-8 となる。
【００２５】したがって、直列に接続された３つの抵抗
ストリングＲＳ１，ＲＳ２，ＲＳ３を流れる電流Ｉは、
常に一定値となり、つぎの（１）式で表される。
ストリングＲＳ１，ＲＳ２，ＲＳ３を流れる電流Ｉは、
常に一定値となり、つぎの（１）式で表される。
【００２６】Ｉ＝Ｖ7-8 ／Ｒ7-8 ・・・（１）
【００２７】また、３つの抵抗ストリングＲＳ１，ＲＳ
２，ＲＳ３の両端のノードＮ１とノードＮ４との間の抵
抗値をＲ1-4 とすると、ノードＮ１とノードＮ４との間
の電位差Ｖ1-4 は、常に一定値となり、つぎの（２）式
で表される。
２，ＲＳ３の両端のノードＮ１とノードＮ４との間の抵
抗値をＲ1-4 とすると、ノードＮ１とノードＮ４との間
の電位差Ｖ1-4 は、常に一定値となり、つぎの（２）式
で表される。
【００２８】 Ｖ1-4 ＝Ｖ7-8 ×Ｒ1-4 ／Ｒ7-8 ・・・（２）
【００２９】上述した作用により、図２に示すデジタル
アナログ変換回路では、抵抗ストリングＲＳ１，ＲＳ
２，ＲＳ３の両端（ノードＮ１とノードＮ４）の電位差
を一定に保ちつつ、ノードＮ１の電位およびノードＮ４
の電位を変化させることができる。
アナログ変換回路では、抵抗ストリングＲＳ１，ＲＳ
２，ＲＳ３の両端（ノードＮ１とノードＮ４）の電位差
を一定に保ちつつ、ノードＮ１の電位およびノードＮ４
の電位を変化させることができる。
【００３０】そして、抵抗ストリングＲＳ１，ＲＳ２，
ＲＳ３、第１のコントローラ２１およびスイッチ群ＳＷ
からなる抵抗ストリング型デジタルアナログ変換回路に
より、入力デジタル信号の上位ｍビットに相当するアナ
ログ出力が得られる。また、入力デジタル信号の下位ｎ
ビットに相当するアナログ出力は、ノードＮ１の電位お
よびノードＮ４の電位の変化により決まる。
ＲＳ３、第１のコントローラ２１およびスイッチ群ＳＷ
からなる抵抗ストリング型デジタルアナログ変換回路に
より、入力デジタル信号の上位ｍビットに相当するアナ
ログ出力が得られる。また、入力デジタル信号の下位ｎ
ビットに相当するアナログ出力は、ノードＮ１の電位お
よびノードＮ４の電位の変化により決まる。
【００３１】したがって、本発明によれば、従来のよう
に、入力デジタル信号の下位ｎビットに相当するアナロ
グ出力を得るためのスイッチ群を、抵抗ストリングに直
列に接続させて設ける必要がないので、従来のデジタル
アナログ変換回路を低電源電圧で動作させる場合に問題
となる回路面積の増大を抑制することができる。
に、入力デジタル信号の下位ｎビットに相当するアナロ
グ出力を得るためのスイッチ群を、抵抗ストリングに直
列に接続させて設ける必要がないので、従来のデジタル
アナログ変換回路を低電源電圧で動作させる場合に問題
となる回路面積の増大を抑制することができる。
【００３２】
【発明の実施の形態】以下に、本発明を８ビットのデジ
タルアナログ変換回路に適用した例を、図面を参照しつ
つ詳細に説明する。図３は、本発明にかかるデジタルア
ナログ変換回路の一実施例を示す回路図である。
タルアナログ変換回路に適用した例を、図面を参照しつ
つ詳細に説明する。図３は、本発明にかかるデジタルア
ナログ変換回路の一実施例を示す回路図である。
【００３３】このデジタルアナログ変換回路は、３つの
抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第１のセレク
タ３１、第２のセレクタ３２、第３のセレクタ３３、第
１の差動増幅器２７、たとえばＰＭＯＳで構成される第
１のトランジスタＴｒ１、第２の差動増幅器２８、たと
えばＮＭＯＳで構成される第２のトランジスタＴｒ２、
バッファ２３および出力端子２６を備えている。
抵抗ストリングＲＳ１，ＲＳ２，ＲＳ３、第１のセレク
タ３１、第２のセレクタ３２、第３のセレクタ３３、第
１の差動増幅器２７、たとえばＰＭＯＳで構成される第
１のトランジスタＴｒ１、第２の差動増幅器２８、たと
えばＮＭＯＳで構成される第２のトランジスタＴｒ２、
バッファ２３および出力端子２６を備えている。
【００３４】また、このデジタルアナログ変換回路は、
デジタル信号の上位ビット（図示例では、「Ｄ7，Ｄ6，
Ｄ5，Ｄ4 」）が入力される入力端子および下位ビット
（図示例では、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）が入力され
る入力端子を備えているが、図３においては、それらの
入力端子（図２において符号２４または２５で示す端
子）は図示省略されている。なお、図２に示す本発明の
原理図と同一の構成については同じ符号を付して重複す
る説明を省略する。
デジタル信号の上位ビット（図示例では、「Ｄ7，Ｄ6，
Ｄ5，Ｄ4 」）が入力される入力端子および下位ビット
（図示例では、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）が入力され
る入力端子を備えているが、図３においては、それらの
入力端子（図２において符号２４または２５で示す端
子）は図示省略されている。なお、図２に示す本発明の
原理図と同一の構成については同じ符号を付して重複す
る説明を省略する。
【００３５】この実施の形態では、第１のセレクタ３１
は、第２のコントローラ２２（図２参照）および第１の
スイッチ群Ｓ１（図２参照）に相当する。第２のセレク
タ３２は、第２のコントローラ２２（図２参照）および
第２のスイッチ群Ｓ２（図２参照）に相当する。第３の
セレクタ３３は、第１のコントローラ２１（図２参照）
およびスイッチ群ＳＷ（図２参照）に相当する。
は、第２のコントローラ２２（図２参照）および第１の
スイッチ群Ｓ１（図２参照）に相当する。第２のセレク
タ３２は、第２のコントローラ２２（図２参照）および
第２のスイッチ群Ｓ２（図２参照）に相当する。第３の
セレクタ３３は、第１のコントローラ２１（図２参照）
およびスイッチ群ＳＷ（図２参照）に相当する。
【００３６】第１の抵抗ストリングＲＳ１は、ノードＮ
１とノードＮ２との間に、抵抗値が１６分のＲ（すなわ
ち、Ｒ／１６）の抵抗を１６個直列に接続した構成とな
っている。それら１６個の抵抗のうち最も高電位側に位
置する抵抗の終端は、第１のトランジスタＴｒ１のドレ
インに接続されている。第１のトランジスタＴｒ１のソ
ースには電源電位Ｖref が印加される。第１のトランジ
スタＴｒ１のゲートには第１の差動増幅器２７の出力信
号が入力される。
１とノードＮ２との間に、抵抗値が１６分のＲ（すなわ
ち、Ｒ／１６）の抵抗を１６個直列に接続した構成とな
っている。それら１６個の抵抗のうち最も高電位側に位
置する抵抗の終端は、第１のトランジスタＴｒ１のドレ
インに接続されている。第１のトランジスタＴｒ１のソ
ースには電源電位Ｖref が印加される。第１のトランジ
スタＴｒ１のゲートには第１の差動増幅器２７の出力信
号が入力される。
【００３７】ここで、第１の抵抗ストリングＲＳ１のう
ち最も高電位側（ノードＮ１側）に位置する抵抗の終
端、すなわちノードＮ１に対応する接続点をＴ０とす
る。また、その隣の抵抗との接続点をＴ１、さらにその
隣の抵抗との接続点をＴ２というように、順次、隣の抵
抗との接続点をＴ３、Ｔ４、・・・、Ｔ１４とする。そ
して、第１の抵抗ストリングＲＳ１のうち最も低電位側
（ノードＮ２側）に位置する抵抗と、その一つ手前の抵
抗との接続点に対応する点をＴ１５とする。
ち最も高電位側（ノードＮ１側）に位置する抵抗の終
端、すなわちノードＮ１に対応する接続点をＴ０とす
る。また、その隣の抵抗との接続点をＴ１、さらにその
隣の抵抗との接続点をＴ２というように、順次、隣の抵
抗との接続点をＴ３、Ｔ４、・・・、Ｔ１４とする。そ
して、第１の抵抗ストリングＲＳ１のうち最も低電位側
（ノードＮ２側）に位置する抵抗と、その一つ手前の抵
抗との接続点に対応する点をＴ１５とする。
【００３８】第１のセレクタ３１は、第１の差動増幅器
２７の非反転入力端子と第１の抵抗ストリングＲＳ１と
の接続点を、入力デジタル信号の下位ビット（図示例で
は、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）に応じて、Ｔ０〜Ｔ１
５のいずれか一つの接続点に切り換える構成となってい
る。第１の差動増幅器２７の反転入力端子には、電源電
位Ｖref の１６分の１５に相当する電位、すなわち（１
５／１６）・Ｖref が印加される。
２７の非反転入力端子と第１の抵抗ストリングＲＳ１と
の接続点を、入力デジタル信号の下位ビット（図示例で
は、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）に応じて、Ｔ０〜Ｔ１
５のいずれか一つの接続点に切り換える構成となってい
る。第１の差動増幅器２７の反転入力端子には、電源電
位Ｖref の１６分の１５に相当する電位、すなわち（１
５／１６）・Ｖref が印加される。
【００３９】第２の抵抗ストリングＲＳ２は、ノードＮ
３とノードＮ４との間に、抵抗値が１６分のＲの抵抗を
１６個直列に接続した構成となっている。それら１６個
の抵抗のうち最も低電位側に位置する抵抗の終端は、第
２のトランジスタＴｒ２のドレインに接続されている。
第２のトランジスタＴｒ２のソースは接地されている。
第２のトランジスタＴｒ２のゲートには第２の差動増幅
器２８の出力信号が入力される。
３とノードＮ４との間に、抵抗値が１６分のＲの抵抗を
１６個直列に接続した構成となっている。それら１６個
の抵抗のうち最も低電位側に位置する抵抗の終端は、第
２のトランジスタＴｒ２のドレインに接続されている。
第２のトランジスタＴｒ２のソースは接地されている。
第２のトランジスタＴｒ２のゲートには第２の差動増幅
器２８の出力信号が入力される。
【００４０】第２の抵抗ストリングＲＳ２においても、
第１の抵抗ストリングＲＳ１と同様に、最も高電位側
（ノードＮ３側）に位置する抵抗の終端、すなわちノー
ドＮ３に対応する接続点をＴ０とし、順次、隣の抵抗と
の接続点をＴ１、Ｔ２、・・・、Ｔ１４、Ｔ１５とす
る。
第１の抵抗ストリングＲＳ１と同様に、最も高電位側
（ノードＮ３側）に位置する抵抗の終端、すなわちノー
ドＮ３に対応する接続点をＴ０とし、順次、隣の抵抗と
の接続点をＴ１、Ｔ２、・・・、Ｔ１４、Ｔ１５とす
る。
【００４１】第２のセレクタ３２は、第２の差動増幅器
２８の非反転入力端子と第２の抵抗ストリングＲＳ２と
の接続点を、入力デジタル信号の下位ビット（図示例で
は、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）に応じて、Ｔ０〜Ｔ１
５のいずれか一つの接続点に切り換える構成となってい
る。その際、第２の抵抗ストリングＲＳ２における接続
点と第１の抵抗ストリングＲＳ１における接続点とは一
致する。第２の差動増幅器２８の反転入力端子には、電
源電位Ｖref の１６分の１に相当する電位、すなわち
（１／１６）・Ｖref が印加される。
２８の非反転入力端子と第２の抵抗ストリングＲＳ２と
の接続点を、入力デジタル信号の下位ビット（図示例で
は、「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」）に応じて、Ｔ０〜Ｔ１
５のいずれか一つの接続点に切り換える構成となってい
る。その際、第２の抵抗ストリングＲＳ２における接続
点と第１の抵抗ストリングＲＳ１における接続点とは一
致する。第２の差動増幅器２８の反転入力端子には、電
源電位Ｖref の１６分の１に相当する電位、すなわち
（１／１６）・Ｖref が印加される。
【００４２】たとえば、図示例のように、第１の差動増
幅器２７の非反転入力端子がノードＮ７を介して第１の
抵抗ストリングＲＳ１の接続点Ｔ６に接続されている場
合には、第２の差動増幅器２８の非反転入力端子はノー
ドＮ８を介して第２の抵抗ストリングＲＳ２の接続点Ｔ
６に接続される。
幅器２７の非反転入力端子がノードＮ７を介して第１の
抵抗ストリングＲＳ１の接続点Ｔ６に接続されている場
合には、第２の差動増幅器２８の非反転入力端子はノー
ドＮ８を介して第２の抵抗ストリングＲＳ２の接続点Ｔ
６に接続される。
【００４３】第３の抵抗ストリングＲＳ３は、ノードＮ
２とノードＮ３との間に、抵抗値Ｒの抵抗が１３個直列
に接続された構成となっている。それら１３個の抵抗の
うち最も低電位側（ノードＮ３側）に位置する抵抗の終
端、すなわちノードＮ３に対応する接続点をＴ１とし、
順次、隣の抵抗との接続点をＴ１、Ｔ２、・・・、Ｔ１
３とする。そして、第３の抵抗ストリングＲＳ３のうち
最も高電位側（ノードＮ２側）に位置する抵抗の終端、
すなわちノードＮ２に対応する接続点をＴ１４とする。
２とノードＮ３との間に、抵抗値Ｒの抵抗が１３個直列
に接続された構成となっている。それら１３個の抵抗の
うち最も低電位側（ノードＮ３側）に位置する抵抗の終
端、すなわちノードＮ３に対応する接続点をＴ１とし、
順次、隣の抵抗との接続点をＴ１、Ｔ２、・・・、Ｔ１
３とする。そして、第３の抵抗ストリングＲＳ３のうち
最も高電位側（ノードＮ２側）に位置する抵抗の終端、
すなわちノードＮ２に対応する接続点をＴ１４とする。
【００４４】第３のセレクタ３３は、ノードＮ５と第３
の抵抗ストリングＲＳ３との接続点を、入力デジタル信
号の上位ビット（図示例では、「Ｄ7，Ｄ6，Ｄ5，Ｄ4
」）に応じて、Ｔ１〜Ｔ１４の接続点、ノードＮ１に
対応する接続点Ｔ１５、またはノードＮ４に対応する接
続点Ｔ０のいずれか一つに切り換える構成となってい
る。ノードＮ５は、バッファ２３を介して出力端子２６
に接続される。
の抵抗ストリングＲＳ３との接続点を、入力デジタル信
号の上位ビット（図示例では、「Ｄ7，Ｄ6，Ｄ5，Ｄ4
」）に応じて、Ｔ１〜Ｔ１４の接続点、ノードＮ１に
対応する接続点Ｔ１５、またはノードＮ４に対応する接
続点Ｔ０のいずれか一つに切り換える構成となってい
る。ノードＮ５は、バッファ２３を介して出力端子２６
に接続される。
【００４５】図４は、第１のセレクタ３１または第２の
セレクタ３２の一例を示す模式図である。第１のセレク
タ３１または第２のセレクタ３２は、入力デジタル信号
の下位ビット、たとえば「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」のう
ち上位ビット側から順に「０」または「１」を切り換え
るアナログセレクタで構成される。
セレクタ３２の一例を示す模式図である。第１のセレク
タ３１または第２のセレクタ３２は、入力デジタル信号
の下位ビット、たとえば「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」のう
ち上位ビット側から順に「０」または「１」を切り換え
るアナログセレクタで構成される。
【００４６】デジタル信号「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」が
「１１１１」の時にはタップＴＡは接続点Ｔ１５に接続
される。デジタル信号値が小さくなるにしたがって、タ
ップＴＡとの接続点は順次低電位側に切り換わる。デジ
タル信号「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」が「００００」の時
にはタップＴＡは接続点Ｔ０に接続される。
「１１１１」の時にはタップＴＡは接続点Ｔ１５に接続
される。デジタル信号値が小さくなるにしたがって、タ
ップＴＡとの接続点は順次低電位側に切り換わる。デジ
タル信号「Ｄ3，Ｄ2，Ｄ1，Ｄ0 」が「００００」の時
にはタップＴＡは接続点Ｔ０に接続される。
【００４７】第３のセレクタ３３は、図４に示す構成と
同様の構成となっている。第３のセレクタ３３は、入力
デジタル信号の上位ビット、たとえば「Ｄ7，Ｄ6，Ｄ
5，Ｄ4」のうち上位ビット側から順に「０」または
「１」を切り換えるアナログセレクタで構成される。
同様の構成となっている。第３のセレクタ３３は、入力
デジタル信号の上位ビット、たとえば「Ｄ7，Ｄ6，Ｄ
5，Ｄ4」のうち上位ビット側から順に「０」または
「１」を切り換えるアナログセレクタで構成される。
【００４８】デジタル信号「Ｄ7，Ｄ6，Ｄ5，Ｄ4 」が
「１１１１」の時にはタップＴＡは接続点Ｔ１５に接続
される。デジタル信号値が小さくなるにしたがって、タ
ップＴＡとの接続点は順次低電位側に切り換わる。デジ
タル信号「Ｄ7、Ｄ6、Ｄ5、Ｄ4」が「００００」の時に
はタップＴＡは接続点Ｔ０に接続される。
「１１１１」の時にはタップＴＡは接続点Ｔ１５に接続
される。デジタル信号値が小さくなるにしたがって、タ
ップＴＡとの接続点は順次低電位側に切り換わる。デジ
タル信号「Ｄ7、Ｄ6、Ｄ5、Ｄ4」が「００００」の時に
はタップＴＡは接続点Ｔ０に接続される。
【００４９】図５は、図３に示すデジタルアナログ変換
回路において、電源電位Ｖref 、その１５／１６に相当
する電位、および電源電位Ｖref の１／１６に相当する
電位を発生させる電位発生回路の一例を示す模式図であ
る。この電位発生回路は、同一の抵抗値Ｒを有する１６
個の抵抗を直列に接続し、その一端に電源電位Ｖrefを
印加し、他端を接地したものである。
回路において、電源電位Ｖref 、その１５／１６に相当
する電位、および電源電位Ｖref の１／１６に相当する
電位を発生させる電位発生回路の一例を示す模式図であ
る。この電位発生回路は、同一の抵抗値Ｒを有する１６
個の抵抗を直列に接続し、その一端に電源電位Ｖrefを
印加し、他端を接地したものである。
【００５０】この電位発生回路において、高電位側から
抵抗１つの電圧降下分だけ低い電位が、第１の差動増幅
器２７の反転入力端子に印加される電位（１５／１６）
・Ｖref である。また、低電位側から抵抗１つの電圧降
下分だけ高い電位が、第２の差動増幅器２８の反転入力
端子に印加される電位（１／１６）・Ｖref である。
抵抗１つの電圧降下分だけ低い電位が、第１の差動増幅
器２７の反転入力端子に印加される電位（１５／１６）
・Ｖref である。また、低電位側から抵抗１つの電圧降
下分だけ高い電位が、第２の差動増幅器２８の反転入力
端子に印加される電位（１／１６）・Ｖref である。
【００５１】なお、特に限定しないが、図３に示す例で
は、入力デジタル信号が「１００１０１１０（２）」で
ある場合を示している。つまり、Ｄ7 ＝１、Ｄ6 ＝０、
Ｄ5＝０、Ｄ4 ＝１、Ｄ3 ＝０、Ｄ2 ＝１、Ｄ1 ＝１、
Ｄ0 ＝０である。この値は「１５０（１０）」に等し
い。ここで「（２）」および「（１０）」はそれぞれ２
進数および１０進数の値であることを表す。
は、入力デジタル信号が「１００１０１１０（２）」で
ある場合を示している。つまり、Ｄ7 ＝１、Ｄ6 ＝０、
Ｄ5＝０、Ｄ4 ＝１、Ｄ3 ＝０、Ｄ2 ＝１、Ｄ1 ＝１、
Ｄ0 ＝０である。この値は「１５０（１０）」に等し
い。ここで「（２）」および「（１０）」はそれぞれ２
進数および１０進数の値であることを表す。
【００５２】また、本実施の形態では、８ビットの入力
デジタル信号を、上位ビットと下位ビットにそれぞれ４
ビットずつ分けている。その理由として、以下に、本発
明にかかるデジタルアナログ変換回路に適用されるビッ
ト分割方法について説明する。
デジタル信号を、上位ビットと下位ビットにそれぞれ４
ビットずつ分けている。その理由として、以下に、本発
明にかかるデジタルアナログ変換回路に適用されるビッ
ト分割方法について説明する。
【００５３】Ｎビットのデジタル信号を上位ｍビットと
下位ｎビットに分割する場合、１ＬＳＢ相当の抵抗素子
の面積をＳｒとすると、抵抗素子の総面積ΣＳｒは、つ
ぎの（３）式で表される。
下位ｎビットに分割する場合、１ＬＳＢ相当の抵抗素子
の面積をＳｒとすると、抵抗素子の総面積ΣＳｒは、つ
ぎの（３）式で表される。
【００５４】 ΣＳｒ＝２n・（２m−１）・Ｓｒ ・・・（３）
【００５５】ただし、ｎ≦Ｎ−２である。
【００５６】また、図４に示すセレクタで使用されるス
イッチ素子１つ当たりの面積をＳｓとすると、スイッチ
素子の総面積ΣＳｓは、つぎの（４）式で表される。
イッチ素子１つ当たりの面積をＳｓとすると、スイッチ
素子の総面積ΣＳｓは、つぎの（４）式で表される。
【００５７】 ΣＳｓ＝（２m＋２n+1−３）・Ｓｓ ・・・（４）
【００５８】ここで、ＳｒとＳｓがほぼ等しいとした場
合、Ｎ＝８の時にはｍ＝ｎ＝４の時に抵抗とスイッチ素
子の総面積が最小となる。Ｎが８以外の場合にも、同様
にしてｍとｎの値を求めることができる。また、Ｓｒと
Ｓｓが異なる場合にも、同様にしてｍとｎの値を求める
ことができる。
合、Ｎ＝８の時にはｍ＝ｎ＝４の時に抵抗とスイッチ素
子の総面積が最小となる。Ｎが８以外の場合にも、同様
にしてｍとｎの値を求めることができる。また、Ｓｒと
Ｓｓが異なる場合にも、同様にしてｍとｎの値を求める
ことができる。
【００５９】つぎに、入力デジタル信号の値が「１００
１０１１０（２）」の場合（図３参照）を例にして、実
施の形態の作用を説明する。下位ビットが「０１１０」
であるため、第１のセレクタ３１により、ノードＮ７
は、第１の抵抗ストリングＲＳ１のＴ６の接続点に接続
される。したがって、ノードＮ７の電位は、第１の抵抗
ストリングＲＳ１の接続点Ｔ６の電位ＶRS1-T6に等しく
なる。
１０１１０（２）」の場合（図３参照）を例にして、実
施の形態の作用を説明する。下位ビットが「０１１０」
であるため、第１のセレクタ３１により、ノードＮ７
は、第１の抵抗ストリングＲＳ１のＴ６の接続点に接続
される。したがって、ノードＮ７の電位は、第１の抵抗
ストリングＲＳ１の接続点Ｔ６の電位ＶRS1-T6に等しく
なる。
【００６０】第１の差動増幅器２７では、ノードＮ７の
電位ＶRS1-T6と、電源電位Ｖref の１６分の１５に相当
する電位、すなわち（１５／１６）・Ｖref との差分が
増幅される。そして、その差分に応じた電位が、第１の
差動増幅器２７の出力信号として第１のトランジスタＴ
ｒ１のゲートに印加される。
電位ＶRS1-T6と、電源電位Ｖref の１６分の１５に相当
する電位、すなわち（１５／１６）・Ｖref との差分が
増幅される。そして、その差分に応じた電位が、第１の
差動増幅器２７の出力信号として第１のトランジスタＴ
ｒ１のゲートに印加される。
【００６１】その際、ノードＮ７の電位ＶRS1-T6が（１
５／１６）・Ｖref よりも高い場合には、第１のトラン
ジスタＴｒ１のゲートに印加される電位が上昇するた
め、第１のトランジスタＴｒ１のソース−ドレイン間の
電位差が大きくなる。その結果、ノードＮ７の電位ＶRS
1-T6は低くなり、（１５／１６）・Ｖref に近づく。
５／１６）・Ｖref よりも高い場合には、第１のトラン
ジスタＴｒ１のゲートに印加される電位が上昇するた
め、第１のトランジスタＴｒ１のソース−ドレイン間の
電位差が大きくなる。その結果、ノードＮ７の電位ＶRS
1-T6は低くなり、（１５／１６）・Ｖref に近づく。
【００６２】一方、ノードＮ７の電位ＶRS1-T6が（１５
／１６）・Ｖref よりも低い場合には、第１のトランジ
スタＴｒ１のゲートに印加される電位が下降するため、
第１のトランジスタＴｒ１のソース−ドレイン間の電位
差が小さくなる。その結果、ノードＮ７の電位ＶRS1-T6
は高くなり、（１５／１６）・Ｖref に近づく。このよ
うな帰還制御によって、ノードＮ７の電位ＶRS1-T6は
（１５／１６）・Ｖrefに等しくなる。
／１６）・Ｖref よりも低い場合には、第１のトランジ
スタＴｒ１のゲートに印加される電位が下降するため、
第１のトランジスタＴｒ１のソース−ドレイン間の電位
差が小さくなる。その結果、ノードＮ７の電位ＶRS1-T6
は高くなり、（１５／１６）・Ｖref に近づく。このよ
うな帰還制御によって、ノードＮ７の電位ＶRS1-T6は
（１５／１６）・Ｖrefに等しくなる。
【００６３】同様に、第２のセレクタ３２により、ノー
ドＮ８は、第２の抵抗ストリングＲＳ２のＴ６の接続点
に接続されるため、ノードＮ８の電位は、第２の抵抗ス
トリングＲＳ２の接続点Ｔ６の電位ＶRS2-T6に等しくな
る。そして、第１のセレクタ３１と同様の作用により、
ノードＮ８の電位ＶRS2-T6は（１／１６）・Ｖref に等
しくなる。
ドＮ８は、第２の抵抗ストリングＲＳ２のＴ６の接続点
に接続されるため、ノードＮ８の電位は、第２の抵抗ス
トリングＲＳ２の接続点Ｔ６の電位ＶRS2-T6に等しくな
る。そして、第１のセレクタ３１と同様の作用により、
ノードＮ８の電位ＶRS2-T6は（１／１６）・Ｖref に等
しくなる。
【００６４】また、第１のセレクタ３１および第２のセ
レクタ３２は、ノードＮ７から第１〜第３の抵抗ストリ
ングＲＳ１，ＲＳ２，ＲＳ３を介してノードＮ８へ至る
経路の抵抗値を常に１４Ｒに保つように、それぞれの接
続点の切り換え動作をおこなう。
レクタ３２は、ノードＮ７から第１〜第３の抵抗ストリ
ングＲＳ１，ＲＳ２，ＲＳ３を介してノードＮ８へ至る
経路の抵抗値を常に１４Ｒに保つように、それぞれの接
続点の切り換え動作をおこなう。
【００６５】ノードＮ７とノードＮ８との間の電位差は
電源電位Ｖref の１６分の１４、すなわち（１４／１
６）・Ｖref に相当する。したがって、ノードＮ１から
ノードＮ４へは常に電流値Ｖref ／（１６・Ｒ）の定電
流が流れていることになる。
電源電位Ｖref の１６分の１４、すなわち（１４／１
６）・Ｖref に相当する。したがって、ノードＮ１から
ノードＮ４へは常に電流値Ｖref ／（１６・Ｒ）の定電
流が流れていることになる。
【００６６】上位ビットが「１００１」であるため、第
３のセレクタ３３により、ノードＮ５は、第３の抵抗ス
トリングＲＳ３のＴ９の接続点に接続される。したがっ
て、ノードＮ５の電位は、第３の抵抗ストリングＲＳ３
の接続点Ｔ９の電位ＶRS3-T9に等しくなる。
３のセレクタ３３により、ノードＮ５は、第３の抵抗ス
トリングＲＳ３のＴ９の接続点に接続される。したがっ
て、ノードＮ５の電位は、第３の抵抗ストリングＲＳ３
の接続点Ｔ９の電位ＶRS3-T9に等しくなる。
【００６７】第３の抵抗ストリングＲＳ３の接続点Ｔ９
と、第２の抵抗ストリングＲＳ２の接続点Ｔ６との間の
抵抗値は１６分の１３４・Ｒ（すなわち、（１３４／１
６）・Ｒ）である。そして、ここを流れる電流は上述し
たようにＶref ／（１６・Ｒ）である。
と、第２の抵抗ストリングＲＳ２の接続点Ｔ６との間の
抵抗値は１６分の１３４・Ｒ（すなわち、（１３４／１
６）・Ｒ）である。そして、ここを流れる電流は上述し
たようにＶref ／（１６・Ｒ）である。
【００６８】したがって、第３の抵抗ストリングＲＳ３
の接続点Ｔ９と、第２の抵抗ストリングＲＳ２の接続点
Ｔ６との間の電位差は、電源電位Ｖref の２５６分の１
３４、すなわち（１３４／２５６）・Ｖref となる。ま
た、第２の抵抗ストリングＲＳ２の接続点Ｔ６の電位Ｖ
RS2-T6は、上述したように、（１／１６）・Ｖref であ
る。
の接続点Ｔ９と、第２の抵抗ストリングＲＳ２の接続点
Ｔ６との間の電位差は、電源電位Ｖref の２５６分の１
３４、すなわち（１３４／２５６）・Ｖref となる。ま
た、第２の抵抗ストリングＲＳ２の接続点Ｔ６の電位Ｖ
RS2-T6は、上述したように、（１／１６）・Ｖref であ
る。
【００６９】よって、本実施の形態のデジタルアナログ
変換回路の出力となる第３の抵抗ストリングＲＳ３の接
続点Ｔ９の電位は、電源電位Ｖref の２５６分の１５
０、すなわち（１５０／２５６）・Ｖref となる。つま
り、入力デジタル信号の値１５０（１０）に対応したア
ナログ出力が得られる。
変換回路の出力となる第３の抵抗ストリングＲＳ３の接
続点Ｔ９の電位は、電源電位Ｖref の２５６分の１５
０、すなわち（１５０／２５６）・Ｖref となる。つま
り、入力デジタル信号の値１５０（１０）に対応したア
ナログ出力が得られる。
【００７０】上述した実施の形態によれば、抵抗ストリ
ングＲＳ１，ＲＳ２，ＲＳ３の両端（ノードＮ１とノー
ドＮ４）の電位差を一定に保ちつつ、ノードＮ１とノー
ドＮ４の電位を変化させることができる。
ングＲＳ１，ＲＳ２，ＲＳ３の両端（ノードＮ１とノー
ドＮ４）の電位差を一定に保ちつつ、ノードＮ１とノー
ドＮ４の電位を変化させることができる。
【００７１】そして、入力デジタル信号の上位ｍビット
に相当するアナログ出力は、抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３および第３のセレクタ３３からなる抵抗ス
トリング型デジタルアナログ変換回路により得られる。
また、入力デジタル信号の下位ｎビットに相当するアナ
ログ出力は、ノードＮ１およびノードＮ４の電位の変化
により決まる。
に相当するアナログ出力は、抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３および第３のセレクタ３３からなる抵抗ス
トリング型デジタルアナログ変換回路により得られる。
また、入力デジタル信号の下位ｎビットに相当するアナ
ログ出力は、ノードＮ１およびノードＮ４の電位の変化
により決まる。
【００７２】したがって、従来のように、入力デジタル
信号の下位ｎビットに相当するアナログ出力を得るため
のスイッチ群を、抵抗ストリングに直列に接続させて設
ける必要がないので、従来のデジタルアナログ変換回路
を低電源電圧で動作させる場合に問題となる回路面積の
増大を抑制することができる。
信号の下位ｎビットに相当するアナログ出力を得るため
のスイッチ群を、抵抗ストリングに直列に接続させて設
ける必要がないので、従来のデジタルアナログ変換回路
を低電源電圧で動作させる場合に問題となる回路面積の
増大を抑制することができる。
【００７３】ここで、図３に示す実施の形態のデジタル
アナログ変換回路と、図６に示す従来のデジタルアナロ
グ変換回路との面積の比較結果を示す。従来のデジタル
アナログ変換回路全体の面積を１００％とする。入力デ
ジタル信号の下位ｎビットをアナログ信号に変換するた
めのスイッチ素子（ＭＯＳトランジスタ）の占有面積
は、従来の回路では９０％であるのに対して、本実施の
形態の回路では１７％程度である。
アナログ変換回路と、図６に示す従来のデジタルアナロ
グ変換回路との面積の比較結果を示す。従来のデジタル
アナログ変換回路全体の面積を１００％とする。入力デ
ジタル信号の下位ｎビットをアナログ信号に変換するた
めのスイッチ素子（ＭＯＳトランジスタ）の占有面積
は、従来の回路では９０％であるのに対して、本実施の
形態の回路では１７％程度である。
【００７４】また、本実施の形態の回路では、第１およ
び第２の差動増幅器２７，２８を新たに設けているが、
これら差動増幅器２７，２８の占有面積は、従来のデジ
タルアナログ変換回路全体の面積に対して２６％程度で
ある。したがって、全体としては、本実施の形態のデジ
タルアナログ変換回路の面積は従来の回路の５３（＝１
００−９０＋１７＋２６）％程度である。つまり、本実
施の形態のデジタルアナログ変換回路は従来のおおよそ
半分程度の大きさとなる。
び第２の差動増幅器２７，２８を新たに設けているが、
これら差動増幅器２７，２８の占有面積は、従来のデジ
タルアナログ変換回路全体の面積に対して２６％程度で
ある。したがって、全体としては、本実施の形態のデジ
タルアナログ変換回路の面積は従来の回路の５３（＝１
００−９０＋１７＋２６）％程度である。つまり、本実
施の形態のデジタルアナログ変換回路は従来のおおよそ
半分程度の大きさとなる。
【００７５】なお、上述した実施の形態においては、第
１のトランジスタＴｒ１および第２のトランジスタＴｒ
２はそれぞれＰＭＯＳおよびＮＭＯＳであるとしたが、
これに限らず、第１のトランジスタＴｒ１がＮＭＯＳで
あり、また第２のトランジスタＴｒ２がＰＭＯＳであっ
てもよい。この場合には、第１および第２の差動増幅器
２７，２８の入力特性を反転させればよい。
１のトランジスタＴｒ１および第２のトランジスタＴｒ
２はそれぞれＰＭＯＳおよびＮＭＯＳであるとしたが、
これに限らず、第１のトランジスタＴｒ１がＮＭＯＳで
あり、また第２のトランジスタＴｒ２がＰＭＯＳであっ
てもよい。この場合には、第１および第２の差動増幅器
２７，２８の入力特性を反転させればよい。
【００７６】また、上述した実施の形態においては、第
１のトランジスタＴｒ１および第２のトランジスタＴｒ
２はいずれもＭＯＳトランジスタであるとしたが、これ
に限らないのは勿論である。
１のトランジスタＴｒ１および第２のトランジスタＴｒ
２はいずれもＭＯＳトランジスタであるとしたが、これ
に限らないのは勿論である。
【００７７】以上において本発明は、８ビット用のデジ
タルアナログ変換回路に限らず、種々のビット数用のデ
ジタルアナログ変換回路に適用できる。入力デジタル信
号を上位ｍビットと下位ｎビットに分割する場合、第１
および第２の抵抗ストリングＲＳ１，ＲＳ２は、抵抗値
がＲ／２nの抵抗を２n個直列に接続した構成とする。第
３の抵抗ストリングＲＳ３は、抵抗値がＲの抵抗を２m
−３個直列に接続した構成とする。ただし、ｍ≧２であ
る。
タルアナログ変換回路に限らず、種々のビット数用のデ
ジタルアナログ変換回路に適用できる。入力デジタル信
号を上位ｍビットと下位ｎビットに分割する場合、第１
および第２の抵抗ストリングＲＳ１，ＲＳ２は、抵抗値
がＲ／２nの抵抗を２n個直列に接続した構成とする。第
３の抵抗ストリングＲＳ３は、抵抗値がＲの抵抗を２m
−３個直列に接続した構成とする。ただし、ｍ≧２であ
る。
【００７８】さらに、第１の差動増幅器２７および第２
の差動増幅器２８の各反転入力端子には、それぞれＶre
f −Ｖref ／２mの電位およびＶref ／２mの電位を印加
する。また、ノードＮ７から抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３を介してノードＮ８までの抵抗値を常に一
定値（２m−２）・Ｒとなるように第１および第２のセ
レクタ３１，３２を制御すればよい。
の差動増幅器２８の各反転入力端子には、それぞれＶre
f −Ｖref ／２mの電位およびＶref ／２mの電位を印加
する。また、ノードＮ７から抵抗ストリングＲＳ１，Ｒ
Ｓ２，ＲＳ３を介してノードＮ８までの抵抗値を常に一
定値（２m−２）・Ｒとなるように第１および第２のセ
レクタ３１，３２を制御すればよい。
【００７９】
【発明の効果】本発明によれば、従来のように、入力デ
ジタル信号の下位ｎビットに相当するアナログ出力を得
るためのスイッチ群を、抵抗ストリングに直列に接続さ
せて設ける必要がないため、デジタルアナログ変換回路
を低電源電圧で動作させる場合であっても、回路面積の
増大を抑制することができる。
ジタル信号の下位ｎビットに相当するアナログ出力を得
るためのスイッチ群を、抵抗ストリングに直列に接続さ
せて設ける必要がないため、デジタルアナログ変換回路
を低電源電圧で動作させる場合であっても、回路面積の
増大を抑制することができる。
【図１】本発明にかかるデジタルアナログ変換回路の原
理を説明するための回路図である。
理を説明するための回路図である。
【図２】本発明にかかるデジタルアナログ変換回路の原
理を説明するための回路図である。
理を説明するための回路図である。
【図３】本発明にかかるデジタルアナログ変換回路の一
実施例を示す回路図である。
実施例を示す回路図である。
【図４】図３に示すデジタルアナログ変換回路における
セレクタの一例を示す模式図である。
セレクタの一例を示す模式図である。
【図５】図３に示すデジタルアナログ変換回路における
電位発生回路の一例を示す模式図である。
電位発生回路の一例を示す模式図である。
【図６】従来のデジタルアナログ変換回路を示す回路図
である。
である。
ＲＳ１ 第１の抵抗ストリング ＲＳ２ 第２の抵抗ストリング ＲＳ３ 第３の抵抗ストリング ＳＷ 出力切換用スイッチ群（アナログセレクタ） Ｓ１ 第１のスイッチ群（アナログセレクタ） Ｓ２ 第２のスイッチ群（アナログセレクタ） Ｔｒ１ 第１のトランジスタ Ｔｒ２ 第２のトランジスタ ＶＨ 第１の可変電圧源 ＶＬ 第２の可変電圧源 ＶＲＨ 第１の定電圧源 ＶＲＨＨ 第２の定電圧源 ＶＲＬ 第３の定電圧源 ＶＲＬＬ 第４の定電圧源 ２１ 第１のコントローラ（アナログセレクタ） ２２ 第２のコントローラ（アナログセレクタ） ２３ バッファ ２６ 出力端子 ２７ 第１の差動増幅器 ２８ 第２の差動増幅器 ３１ 第１のセレクタ ３２ 第２のセレクタ ３３ 第３のセレクタ
Claims (7)
- 【請求項１】 第１の抵抗ストリングおよび第２の抵抗
ストリングと、 前記第１の抵抗ストリングと前記第２の抵抗ストリング
との間に直列に接続された第３の抵抗ストリングと、 前記第１の抵抗ストリング、第２の抵抗ストリングおよ
び第３の抵抗ストリングに対する出力端子の接続点を切
り換えるための出力切換用スイッチ群と、 第１のデジタル信号に応じて、前記スイッチ群による接
続点の切り換えを制御する第１のコントローラと、 前記第１の抵抗ストリングの、前記第３の抵抗ストリン
グに接続されていない側の終端に任意の電位を印加する
ための第１の可変電圧源と、 前記第２の抵抗ストリングの、前記第３の抵抗ストリン
グに接続されていない側の終端に任意の電位を印加する
ための第２の可変電圧源と、 前記第１の抵抗ストリングの、前記第３の抵抗ストリン
グに接続されていない側の終端と前記第２の抵抗ストリ
ングの、前記第３の抵抗ストリングに接続されていない
側の終端との間の電位差を常に一定に保ち、かつ、第２
のデジタル信号に応じて、前記第１の抵抗ストリング
の、前記第３の抵抗ストリングに接続されていない側の
終端の電位、および前記第２の抵抗ストリングの、前記
第３の抵抗ストリングに接続されていない側の終端の電
位を変化させる第２のコントローラと、 を具備することを特徴とするデジタルアナログ変換回
路。 - 【請求項２】 前記第１の可変電圧源は、第１の定電圧
源、第２の定電圧源、前記第１の抵抗ストリングに対す
る接続点を切り換えるための第１のスイッチ群、前記第
１のスイッチ群による前記第１の抵抗ストリングとの接
続点の電位と前記第２の定電圧源の電位との差分を出力
する第１の差動増幅器、および前記第１の差動増幅器の
出力に応じて、前記第１のスイッチ群による前記第１の
抵抗ストリングとの接続点の電位が前記第２の定電圧源
の電位と同じになるように、前記第１の定電圧源と前記
第１の抵抗ストリングの、前記第３の抵抗ストリングに
接続されていない側の終端との間の抵抗値を変化させる
第１のトランジスタを備え、 前記第２の可変電圧源は、第３の定電圧源、第４の定電
圧源、前記第２の抵抗ストリングに対する接続点を切り
換えるための第２のスイッチ群、前記第２のスイッチ群
による前記第２の抵抗ストリングとの接続点の電位と前
記第４の定電圧源の電位との差分を出力する第２の差動
増幅器、および前記第２の差動増幅器の出力に応じて、
前記第２のスイッチ群による前記第２の抵抗ストリング
との接続点の電位が前記第４の定電圧源の電位と同じに
なるように、前記第３の定電圧源と前記第２の抵抗スト
リングの、前記第３の抵抗ストリングに接続されていな
い側の終端との間の抵抗値を変化させる第２のトランジ
スタを備え、 前記第２のコントローラは、前記第１のスイッチ群によ
る前記第１の抵抗ストリングとの接続点と前記第２のス
イッチ群による前記第２の抵抗ストリングとの接続点と
の間の抵抗値が一定となるように、前記第１のスイッチ
群および前記第２のスイッチ群による各接続点の切り換
えを制御することを特徴とする請求項１に記載のデジタ
ルアナログ変換回路。 - 【請求項３】 前記第１のトランジスタは、ソースまた
はドレインの一方が前記第１の定電圧源に接続されると
ともに、ソースまたはドレインの他方が前記第１の抵抗
ストリングの、前記第３の抵抗ストリングに接続されて
いない側の終端に接続され、かつゲートに前記第１の差
動増幅器の出力電圧が印加されるＭＯＳトランジスタで
構成され、 前記第２のトランジスタは、ソースまたはドレインの一
方が前記第３の定電圧源に接続されるとともに、ソース
またはドレインの他方が前記第２の抵抗ストリングの、
前記第３の抵抗ストリングに接続されていない側の終端
に接続され、かつゲートに前記第２の差動増幅器の出力
電圧が印加されるＭＯＳトランジスタで構成されること
を特徴とする請求項２に記載のデジタルアナログ変換回
路。 - 【請求項４】 前記第１のトランジスタまたは前記第２
のトランジスタの一方はＮＭＯＳであり、かつ他方はＰ
ＭＯＳであることを特徴とする請求項３に記載のデジタ
ルアナログ変換回路。 - 【請求項５】 前記第１のコントローラと前記出力切換
用スイッチ群、前記第２のコントローラと前記第１のス
イッチ群、および前記第２のコントローラと前記第２の
スイッチ群は、それぞれアナログセレクタを構成するこ
とを特徴とする請求項２に記載のデジタルアナログ変換
回路。 - 【請求項６】 前記第１のデジタル信号は、入力デジタ
ル信号の上位数ビットからなる信号であり、かつ前記第
２のデジタル信号は、入力デジタル信号の残りの下位ビ
ットからなる信号であることを特徴とする請求項１乃至
５のいずれかに記載のデジタルアナログ変換回路。 - 【請求項７】 前記第１のデジタル信号は、２以上のｍ
に対して、入力デジタル信号の上位ｍビットからなる信
号であり、 前記第２のデジタル信号は、入力デジタル信号の残りの
下位ｎビットからなる信号であり、 前記第３の抵抗ストリングは、抵抗値Ｒの抵抗素子が２
m−３個直列に接続された構成となっており、 前記第１の抵抗ストリングおよび前記第２の抵抗ストリ
ングは、それぞれ、抵抗値Ｒ／２nの抵抗素子が２n個直
列に接続された構成となっており、 前記第１の定電圧源の電位をＶ１とし、かつ前記第３の
定電圧源の電位をＶ３とすると、前記第２の定電圧源の
電位はＶ１−（Ｖ１−Ｖ３）／２mであり、 前記第４の定電圧源の電位はＶ３＋（Ｖ１−Ｖ３）／２
mであり、 前記第２のコントローラは、前記第１のスイッチ群によ
る前記第１の抵抗ストリングとの接続点と前記第２のス
イッチ群による前記第２の抵抗ストリングとの接続点と
の間の抵抗値が（２m−２）×Ｒとなるように、前記第
１のスイッチ群および前記第２のスイッチ群による各接
続点の切り換えを制御することを特徴とする請求項２に
記載のデジタルアナログ変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31707499A JP4299419B2 (ja) | 1999-11-08 | 1999-11-08 | デジタルアナログ変換回路 |
| DE60022294T DE60022294T2 (de) | 1999-11-08 | 2000-11-03 | Analog-Digital-Wandleranordnung |
| EP00309781A EP1098443B1 (en) | 1999-11-08 | 2000-11-03 | Digital-analog conversion circuit |
| US09/706,714 US6486817B1 (en) | 1999-11-08 | 2000-11-07 | Digital-analog conversion circuit capable of functioning at a low power supply voltage |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31707499A JP4299419B2 (ja) | 1999-11-08 | 1999-11-08 | デジタルアナログ変換回路 |
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|---|---|
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| JP4299419B2 JP4299419B2 (ja) | 2009-07-22 |
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|---|---|---|---|
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| EP (1) | EP1098443B1 (ja) |
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| JP3869737B2 (ja) * | 2002-02-14 | 2007-01-17 | 富士通株式会社 | デジタルアナログ変換回路 |
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| KR100882673B1 (ko) * | 2007-03-08 | 2009-02-06 | 삼성모바일디스플레이주식회사 | 구동회로 및 이를 이용한 유기전계발광표시장치 |
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| KR101675573B1 (ko) | 2016-03-21 | 2016-11-11 | 주식회사 이노액시스 | 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치 |
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- 1999-11-08 JP JP31707499A patent/JP4299419B2/ja not_active Expired - Fee Related
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2000
- 2000-11-03 EP EP00309781A patent/EP1098443B1/en not_active Expired - Lifetime
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- 2000-11-07 US US09/706,714 patent/US6486817B1/en not_active Expired - Lifetime
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