JP2008066744A - 半導体記憶装置 - Google Patents
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Abstract
【課題】低消費電力で小型な半導体記憶装置を提供する。
【解決手段】複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを、メモリセルアレイＣ１１〜Ｃ２４を列方向に分割することで形成し、データの読み書きのため複数のメモリセルＣ１１〜Ｃ２４を制御するバンク制御回路１２０を、複数のローカルブロック単位に配置するとともに、それぞれ隣接するメモリセルとウエルを共有させる。
【選択図】図６
【解決手段】複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを、メモリセルアレイＣ１１〜Ｃ２４を列方向に分割することで形成し、データの読み書きのため複数のメモリセルＣ１１〜Ｃ２４を制御するバンク制御回路１２０を、複数のローカルブロック単位に配置するとともに、それぞれ隣接するメモリセルとウエルを共有させる。
【選択図】図６
Description
本発明は半導体記憶装置に関し、特に、列方向のメモリセルが複数のローカルブロックに分割され、ローカルブロック単位でデータが読み書きされる半導体記憶装置に関する。
ＲＡＭ（Random Access Memory）の低消費電力化および高速化を可能とするビット線階層方式が提案されている。ビット線階層方式では、メモリアレイを複数のバンクに分割する。各バンク内の分割ビット線は実際にメモリセルに接続される。この分割ビット線と平行して共通ビット線が各バンクをまたがって設けられる。共通ビット線はメモリセルに接続されていないため、単位長さあたりの負荷容量が分割ビット線よりも小さい。従って、ビット線階層方式を用いると、階層化しない場合と比較して高速かつ低消費電力な読み出しおよび書き込み動作が可能となる。
なお、従来のビット線階層方式は、例えば、「低消費電力、高速ＬＳＩ技術」（リアライズ社、１９９８）のＰ１８７や、特許文献１に開示されている。
ビット線階層方式を用いたスタティック型ＲＡＭ（以下、ＳＲＡＭと称する）のブロック図の一例を図１６に示す。この図に示すように、従来のＳＲＡＭは、タイミング制御回路１、ローデコーダ２、ワード線ドライバ３、バンクデコーダ４、カラムデコーダ５、バンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６によって構成されている。
ビット線階層方式を用いたスタティック型ＲＡＭ（以下、ＳＲＡＭと称する）のブロック図の一例を図１６に示す。この図に示すように、従来のＳＲＡＭは、タイミング制御回路１、ローデコーダ２、ワード線ドライバ３、バンクデコーダ４、カラムデコーダ５、バンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６によって構成されている。
ここで、タイミング制御回路１は、アドレス信号、クロック信号、および、制御信号を入力し、これらの信号に基づいて、ローデコーダ２、バンクデコーダ４、カラムデコーダ５、および、プリチャージ回路ＰＣ１〜ＰＣｐを制御する。
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御して行方向の所定のメモリセル群を選択する。
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐを制御し、所定のメモリセル群を選択する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、行方向の所定のメモリセル群を選択する。
バンクデコーダ４は、タイミング制御回路１の制御に応じて、バンクＢ１〜Ｂｎを選択するために各バンクに具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御する。
バンクデコーダ４は、タイミング制御回路１の制御に応じて、バンクＢ１〜Ｂｎを選択するために各バンクに具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御する。
バンクＢ１〜Ｂｎは、メモリセル群が列方向に所定の個数単位（この例ではｍ個単位）で分割されて構成されている。データを読み出す場合またはデータを書き込む場合には、ワード線ドライバ３によって所定のメモリセルが選択され、対応する分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１と接続され、また、バンク制御回路ＢＣ１〜ＢＣｐによって所定のバンクが選択され、共通ビット線ＧＢＬ１〜ＧＢＬｐ、および、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続される。
メモリセル（ＭＣ）Ｃ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍは、データを記憶する最小単位である。
バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ４の制御に応じてＯＮまたはＯＦＦの状態となり、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続する。
バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ４の制御に応じてＯＮまたはＯＦＦの状態となり、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続する。
プリチャージ回路ＰＣ１〜ＰＣｐは、タイミング制御回路１の制御に応じて、読み出し動作の終了後、電荷を失った共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対して電荷を補充するプリチャージ動作を行う。
カラムスイッチＣＳ１〜ＣＳｐは、カラムデコーダ５の制御に応じて、ＯＮまたはＯＦＦの状態になり、所定の列の共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを、データバスＤＢおよび補データバスＤＢＸにそれぞれ接続する。
Ｉ／Ｏ回路６は、センスアンプ、ライトアンプ、および、入出力回路から構成され、読み出されたデータをセンスアンプによって増幅して出力するとともに、入力されたデータをライトアンプで増幅してデータバスＤＢおよび補データバスＤＢＸに送出する。
なお、この図においては、バンクＢ１のみの詳細を示してあるが、バンクＢ２〜ＢｎについてもバンクＢ１と同様の構成とされている。
次に、以上の従来例の動作について説明する。
次に、以上の従来例の動作について説明する。
先ず、メモリセルＣ１１からデータを読み出す場合を例に挙げて説明する。タイミング制御回路１に読み出し対象となるアドレスが入力されると、タイミング制御回路１は、このアドレスに基づいて、所定の制御信号をローデコーダ２、バンクデコーダ４、および、カラムデコーダ５に供給する。
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、ワード線ドライバ３にどのワード線を選択すべきかを通知する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、所定のワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象になっているので、メモリセルＣ１１〜Ｃｐ１に接続されているワード線がアクティブの状態にされ、その他はインアクティブの状態にされる。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、所定のワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象になっているので、メモリセルＣ１１〜Ｃｐ１に接続されているワード線がアクティブの状態にされ、その他はインアクティブの状態にされる。
すると、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に出力電圧が印加されることになる。
バンクデコーダ４は、バンクＢ１に含まれている全てのバンク制御回路ＢＣ１〜ＢＣｐをＯＮの状態にする。その結果、バンクＢ１に含まれている分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１が共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ接続されるので、メモリセルＣ１１のデータは共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給される。このとき、バンク制御回路ＢＣ２〜ＢＣｐについてもＯＮの状態になるので、メモリセルＣ２１〜Ｃｐ１に格納されているデータも読み出されて共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐに出力される。
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐのうち該当するものをＯＮの状態にする。いまの例では、メモリセルＣ１１が読み出し対象であるので、カラムスイッチＣＳ１がＯＮの状態になり、その他は全てＯＦＦの状態になる。
カラムスイッチＣＳ１から出力されたデータは、データバスＤＢおよび補データバスＤＢＸを経由して、Ｉ／Ｏ回路６に供給される。
Ｉ／Ｏ回路６は、このようにして読み出されたデータを内蔵されているセンスアンプで所定の電圧まで昇圧した後、出力する。
Ｉ／Ｏ回路６は、このようにして読み出されたデータを内蔵されているセンスアンプで所定の電圧まで昇圧した後、出力する。
なお、その他のメモリセルに対する読み出し動作も、前述の場合と同様であるのでその説明は省略する。また、書き込み動作については、Ｉ／Ｏ回路６側からデータが読み込まれてメモリセルに供給される以外は、前述の場合と同様であるのでその説明も省略する。
以上のようなビット線階層方式を用いると、前述したように、階層化しない場合と比較して高速かつ低消費電力の半導体記憶装置を提供することが可能になる。
特開２０００−２０７８８６号公報
しかし、近年では、情報処理装置で扱う情報量が飛躍的に増大したため、更なる高速化が求められている。また、可搬型の情報処理装置では、装置の小型化のニーズが高いため、半導体記憶装置についてもチップ面積の更なる小型化が求められている。
本発明はこのような点に鑑みてなされたものであり、低消費電力で小型な半導体記憶装置を提供することを目的とする。
上記課題を解決するために、複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置が提供される。この半導体記憶装置は、前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックと、複数の前記ローカルブロック単位に配置され、データの読み書きのため複数の前記メモリセルを制御し、それぞれが隣接するメモリセルとウエルを共有する制御回路と、を有する。
また、上記課題を解決するために、複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置が提供される。この半導体記憶装置は、前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、ペアとして制御される隣接する２個の前記ローカルブロックの中央に制御回路が配置され、前記ローカルブロックと前記制御回路が隣接する部分は同一のウエルによって構成される。
また、上記課題を解決するために、複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置が提供される。この半導体記憶装置は、前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、隣接する２個の前記ローカルブロックの中央に制御回路が配置されて前記ペアを制御し、各ペアブロックの前記制御回路と対向する部分に他の制御回路が設けられ、隣接する前記他の制御回路同士は同一のウエルによって構成される。
チップ面積を小さくすることが可能になる。
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の構成例を示す図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを図１に示している。
図１は、本発明の第１の実施の形態の構成例を示す図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを図１に示している。
この図に示すように、本発明の実施の形態は、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４、マルチプレクサ２０，２１、Ｐチャネルトランジスタ２２〜２５、ＮＡＮＤ素子２６，２７、Ｎチャネルトランジスタ２８，２９、Ｐチャネルトランジスタ３０−１〜３０−ｐによって構成されている。
ここで、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、それぞれローカルブロック（バンク）を構成している。なお、この図の例では、１列分のメモリセルのみが示されているが、実際にはｐ個の列が存在している。
各ローカルブロックを構成するメモリセルは、相互に接続されており、図の例では、メモリセルの左側の端子からの出力がＰチャネルトランジスタ２２〜２５のソースまたはドレインに入力されている。
マルチプレクサ２０は、タイミング制御回路１またはローデコーダ２から供給されるアドレス信号をデコードし、対応するワード線ＷＬ１〜ＷＬ４を選択してアクティブにする。
マルチプレクサ２１は、タイミング制御回路１またはバンクデコーダ４から供給されるアドレス信号をデコードし、所定のローカルブロックを選択するために対応するローカルブロック選択信号ＢＳ１〜ＢＳ４をアクティブにする。
Ｐチャネルトランジスタ２２〜２５は、マルチプレクサ２１から供給されるローカルブロック選択信号ＢＳ１〜ＢＳ４に応じてＯＮ／ＯＦＦする。
ＮＡＮＤ素子２６は、Ｐチャネルトランジスタ２２とＰチャネルトランジスタ２３から出力される信号の論理積を反転した結果を出力する。
ＮＡＮＤ素子２６は、Ｐチャネルトランジスタ２２とＰチャネルトランジスタ２３から出力される信号の論理積を反転した結果を出力する。
ＮＡＮＤ素子２７は、Ｐチャネルトランジスタ２４とＰチャネルトランジスタ２５から出力される信号の論理積を反転した結果を出力する。
Ｎチャネルトランジスタ２８は、ＮＡＮＤ素子２６の出力に応じてＯＮ／ＯＦＦし、ＯＮの状態になった場合には共通ビット線ＧＢＬ１を接地する。
Ｎチャネルトランジスタ２８は、ＮＡＮＤ素子２６の出力に応じてＯＮ／ＯＦＦし、ＯＮの状態になった場合には共通ビット線ＧＢＬ１を接地する。
Ｎチャネルトランジスタ２９は、ＮＡＮＤ素子２７の出力に応じてＯＮ／ＯＦＦし、ＯＮの状態になった場合には共通ビット線ＧＢＬ１を接地する。
Ｐチャネルトランジスタ３０−１〜３０−ｐは、カラムスイッチＣＳ１〜ＣＳｐによってそれぞれ制御され、対応するカラムスイッチがＯＮの状態になった場合には、これらのトランジスタもＯＮの状態になり、共通ビット線ＧＢＬ１〜ＧＢＬｐとデータバスＤＢとを接続する。
Ｐチャネルトランジスタ３０−１〜３０−ｐは、カラムスイッチＣＳ１〜ＣＳｐによってそれぞれ制御され、対応するカラムスイッチがＯＮの状態になった場合には、これらのトランジスタもＯＮの状態になり、共通ビット線ＧＢＬ１〜ＧＢＬｐとデータバスＤＢとを接続する。
なお、同様の回路は、ｐ列分配置されており、図１に示す回路と同様の回路がこの他にｐ−１個配置されて構成される。
次に、以上に示した本発明の第１の実施の形態の動作について説明する。
次に、以上に示した本発明の第１の実施の形態の動作について説明する。
以下では、メモリセルＣ１１からデータを読み出す場合の動作を例に挙げて説明する。
先ず、マルチプレクサ２０に対してアドレス信号が供給されると、マルチプレクサ２０は、このアドレス信号をデコードし、該当するワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象であるので、ワード線ＷＬ１がアクティブの状態になる。
先ず、マルチプレクサ２０に対してアドレス信号が供給されると、マルチプレクサ２０は、このアドレス信号をデコードし、該当するワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象であるので、ワード線ＷＬ１がアクティブの状態になる。
ここで、ワード線ＷＬ１は、全てのローカルブロックの第１番目のメモリセル（メモリセルＣ１１，Ｃ２１，Ｃ３１，Ｃ４１）に接続されているので、メモリセルＣ１１のみならず、メモリセルＣ２１，Ｃ３１，Ｃ４１が選択されることになる。その結果、これらのメモリセルからは、格納されているデータが読み出されることになる。
次に、マルチプレクサ２１が、供給されたアドレス信号をデコードすることにより、読み出し対象となっているメモリセルが含まれているローカルブロックを選択するためのローカルブロック選択信号をアクティブの状態にする。なお、いまの例では、メモリセルＣ１１が読み出しの対象となっているので、ローカルブロック選択信号ＢＳ１がアクティブの状態になる。その結果、Ｐチャネルトランジスタ２２がＯＮの状態になり、メモリセルＣ１１から読み出された信号がＮＡＮＤ素子２６の上側の入力端子に供給される。
いま、メモリセルＣ１１に格納されているデータが“Ｈ”である場合には、ＮＡＮＤ素子２６には“Ｈ”が供給される。一方、ＮＡＮＤ素子２６の双方の入力端子は抵抗によって“Ｈ”レベルにプルアップされている（図示せず）。このため、Ｐチャネルトランジスタ２３が現在ＯＦＦの状態である下側の入力端子も同様に“Ｈ”の状態となる。従って、ＮＡＮＤ素子２６の出力は“Ｌ”の状態になるので、Ｎチャネルトランジスタ２８はＯＦＦの状態になる。
ところで、共通ビット線ＧＢＬ１〜ＧＢＬｐは、抵抗によって“Ｈ”レベルにプルアップされているので、Ｎチャネルトランジスタ２８がＯＦＦの状態である場合には、“Ｈ”の状態になる。
続いて、カラムスイッチＣＳ１〜ＣＳｐのうち、読み出し対象となっている列に対応するものがＯＮの状態になり、Ｐチャネルトランジスタ３０−１〜３０−ｐの何れかひとつをＯＮの状態にする。いまの例では、メモリセルＣ１１に対応するＰチャネルトランジスタ３０−１がＯＮの状態になるので、メモリセルＣ１１から読み出された“Ｈ”が出力されることになる。
一方、メモリセルＣ１１に格納されているデータが“Ｌ”である場合には、ＮＡＮＤ素子２６の出力は“Ｈ”の状態になるので、Ｎチャネルトランジスタ２８はＯＮの状態になり、その結果、共通ビット線ＧＢＬ１は接地され、ＧＢＬ１は“Ｌ”の状態になり、Ｐチャネルトランジスタ３０−１がＯＮになると、“Ｌ”が読み出されることになる。
以上のような動作により、所望のメモリセルに書き込まれているデータを読み出すことが可能になる。
ところで、図１に示す実施の形態では、ワード線の総数は４本となっており、全てのメモリセルに１本ずつ具備されている従来の構成（図１６参照）とは異なっている。このような構成によれば、マルチプレクサ２０の構造を簡易にすることができるので、マルチプレクサにアドレス信号が供給されてから、ワード線がアクティブにされるまでの時間を短縮することができる。その結果、半導体記憶装置の動作速度を高速化することが可能になる。
ところで、図１に示す実施の形態では、ワード線の総数は４本となっており、全てのメモリセルに１本ずつ具備されている従来の構成（図１６参照）とは異なっている。このような構成によれば、マルチプレクサ２０の構造を簡易にすることができるので、マルチプレクサにアドレス信号が供給されてから、ワード線がアクティブにされるまでの時間を短縮することができる。その結果、半導体記憶装置の動作速度を高速化することが可能になる。
次に、本発明の第２の実施の形態について説明する。
図２は、本発明の第２の実施の形態の構成例を示す図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを図２に示している。
図２は、本発明の第２の実施の形態の構成例を示す図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを図２に示している。
この図に示すように、本発明の第２の実施の形態は、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４、ＮＡＮＤ素子およびインバータによって構成されるＡＮＤ素子４０〜４３，４６〜４９，５０〜５３，５６〜５９、２個のインバータによって構成されるバッファ４４，４５，５４，５５、Ｐチャネルトランジスタ６０〜６７、および、ＮＡＮＤ素子６８，６９によって構成されている。
ここで、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、１列分のメモリセルであり、実際にはｐ列分のメモリセルが存在する。
ＡＮＤ素子４０〜４３，４６〜４９，５０〜５３，５６〜５９は、バンクデコーダ４から出力されるローカルブロック選択信号ＢＳ１〜ＢＳ４と、ワード線ドライバ３から出力されるワード線ＷＬ１〜ＷＬ４との論理積を演算して出力する。
ＡＮＤ素子４０〜４３，４６〜４９，５０〜５３，５６〜５９は、バンクデコーダ４から出力されるローカルブロック選択信号ＢＳ１〜ＢＳ４と、ワード線ドライバ３から出力されるワード線ＷＬ１〜ＷＬ４との論理積を演算して出力する。
バッファ４４，４５，５４，５５は、ローカルブロック選択信号ＢＳ１〜ＢＳ４を論理素子２個分だけ遅延した信号を出力する。
Ｐチャネルトランジスタ６０〜６７は、バッファ４４，４５，５４，５５から出力された信号に応じてＯＮ／ＯＦＦされ、ＯＮの状態になった場合には各ローカルブロックをプリチャージする。
Ｐチャネルトランジスタ６０〜６７は、バッファ４４，４５，５４，５５から出力された信号に応じてＯＮ／ＯＦＦされ、ＯＮの状態になった場合には各ローカルブロックをプリチャージする。
ＮＡＮＤ素子６８は、メモリセルＣ１１〜Ｃ１４からの出力信号と、メモリセルＣ２１〜Ｃ２４からの出力信号との論理積を反転した結果を出力する。
ＮＡＮＤ素子６９は、メモリセルＣ３１〜Ｃ３４からの出力信号と、メモリセルＣ４１〜Ｃ４４からの出力信号との論理積を反転した結果を出力する。
ＮＡＮＤ素子６９は、メモリセルＣ３１〜Ｃ３４からの出力信号と、メモリセルＣ４１〜Ｃ４４からの出力信号との論理積を反転した結果を出力する。
なお、ＮＡＮＤ素子６８，６９から出力された信号は、図１の場合と同様に、Ｎチャネルトランジスタを介して共通ビット線ＧＢＬ１に供給される。
次に、以上に示す第２の実施の形態の動作について説明する。
次に、以上に示す第２の実施の形態の動作について説明する。
以下では、メモリセルＣ１１からデータを読み出す際の動作を例に挙げて説明する。先ず、読み出しが開始される前の段階においては、ローカルブロック選択信号ＢＳ１〜ＢＳ４は全て“Ｌ”の状態であるので、バッファ４４，４５，５４，５５から出力される信号は全て“Ｌ”の状態になる。その結果、Ｐチャネルトランジスタ６０〜６７は全てＯＮの状態になる。
Ｐチャネルトランジスタ６０〜６７は、一方の端子が電源に接続されているので、これらがＯＮの状態になると、ローカルブロックを構成する分割ビット線（メモリセルに接続された左側の配線）および補分割ビット線（メモリセルに接続された右側の配線）が“Ｈ”の状態にプリチャージされた状態になる。
このような状態において、読み出しアドレス信号が入力されると、ワード線ドライバ３とバンクデコーダ４によりワード線ＷＬ１とローカルブロック選択信号ＢＳ１が“Ｈ”の状態になり、その他は全て“Ｌ”の状態になる。その結果、ＡＮＤ素子４０の出力が“Ｈ”の状態になるので、メモリセルＣ１１を含む行が選択された状態になる。また、バッファ４４の出力が“Ｈ”の状態になるので、Ｐチャネルトランジスタ６０がＯＦＦの状態になり、メモリセルＣ１１が接続された分割ビット線および補分割ビット線のプリチャージが解除される。
メモリセルＣ１１が選択されると、データが分割ビット線に出力される。なお、この実施の形態では、列方向にはメモリセルは１個しか選択されないので、その他のローカルブロックではメモリセルはデータを出力しない。また、ＮＡＮＤ素子６８，６９の入力端子は“Ｈ”レベルにプルアップされているので、メモリセルＣ１１に格納されているデータが“Ｈ”である場合にはＮＡＮＤ素子６８からは“Ｌ”が、また、格納されているデータが“Ｌ”である場合には“Ｈ”が出力されることになる。
その後の動作は、図１の場合と同様であるので説明は省略する。
ところで、以上の実施の形態では、分割ビット線と補分割ビット線のプリチャージ動作を制御する信号と、メモリセルを選択するための信号とを、近接した領域に配置されているワード線ＷＬ１〜ＷＬ４と、ローカルブロック選択信号ＢＳ１〜ＢＳ４から生成することができるので、プリチャージが解除されてから、ワード線を選択するまでの動作におけるマージンを最小に抑えることができる。その結果、半導体記憶装置の動作を高速化することが可能になる。
ところで、以上の実施の形態では、分割ビット線と補分割ビット線のプリチャージ動作を制御する信号と、メモリセルを選択するための信号とを、近接した領域に配置されているワード線ＷＬ１〜ＷＬ４と、ローカルブロック選択信号ＢＳ１〜ＢＳ４から生成することができるので、プリチャージが解除されてから、ワード線を選択するまでの動作におけるマージンを最小に抑えることができる。その結果、半導体記憶装置の動作を高速化することが可能になる。
次に、本発明の第３の実施の形態について説明する。
図３は、本発明の第３の実施の形態について説明する図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを示している。また、この図では、図２の一部を抜き出して表示してあるので、共通する部分には同一の符号を付してある。
図３は、本発明の第３の実施の形態について説明する図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを示している。また、この図では、図２の一部を抜き出して表示してあるので、共通する部分には同一の符号を付してある。
この図の例は、メモリセルＣ１１〜Ｃ１４、ＮＡＮＤ素子およびインバータから構成されるＡＮＤ素子４０〜４３、２個のインバータから構成されるバッファ４４、プリチャージ回路を構成するＰチャネルトランジスタ６０，６２、ライトアンプ９０を構成するＮチャネルトランジスタ９１〜９５によって構成されている。
次に、以上に示す、本発明の第３の実施の形態の動作について説明する。
以下では、メモリセルＣ１１に対して、データを書き込む際の動作について説明する。先ず、書き込み動作が開始する前の段階では、ローカルブロック選択信号ＢＳ１〜ＢＳ４は、全て“Ｌ”の状態であるので、バッファ４４の出力は“Ｌ”の状態となる。その結果、Ｐチャネルトランジスタ６０，６２は、双方共にＯＮの状態になり分割ビット線および補分割ビット線は、電源電圧によりプリチャージされた状態になる。
以下では、メモリセルＣ１１に対して、データを書き込む際の動作について説明する。先ず、書き込み動作が開始する前の段階では、ローカルブロック選択信号ＢＳ１〜ＢＳ４は、全て“Ｌ”の状態であるので、バッファ４４の出力は“Ｌ”の状態となる。その結果、Ｐチャネルトランジスタ６０，６２は、双方共にＯＮの状態になり分割ビット線および補分割ビット線は、電源電圧によりプリチャージされた状態になる。
次に、書き込みアドレスが入力されると、バンクデコーダ４から出力されるローカルブロック選択信号ＢＳ１が“Ｈ”の状態になる。その結果、バッファ４４の出力が“Ｈ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＦＦの状態になってプリチャージが終了する。
このとき、ワード線ドライバ３の出力であるＷＬ１は、“Ｈ”の状態になるので、ＡＮＤ素子４０の出力は“Ｈ”の状態になる。従って、メモリセルＣ１１を含む行が選択されることになる。
一方、ライトアンプ９０では、バッファ４４の出力（ライトイネーブル信号）が“Ｈ”の状態であるので、Ｎチャネルトランジスタ９５がＯＮの状態になり、Ｎチャネルトランジスタ９３，９４のソース（またはドレイン）が接地されることになる。
このとき書き込み信号線Ｗ０が“Ｈ”の状態であり、書き込み信号線Ｗ１が“Ｌ”の状態であるとすると、Ｎチャネルトランジスタ９３はＯＮの状態になり、Ｎチャネルトランジスタ９４はＯＦＦの状態になる。また、Ｎチャネルトランジスタ９１はＯＦＦの状態になり、Ｎチャネルトランジスタ９２はＯＮの状態になる。
その結果、Ｎチャネルトランジスタ９３のドレインは接地電位となり、Ｎチャネルトランジスタ９２のドレインは電源電位となるので、分割ビット線は“Ｌ”の状態に、また、補分割ビット線は“Ｈ”の状態になる。
このようにして、分割ビット線および補分割ビット線に送出された信号は、メモリセルＣ１１に書き込まれることになる。
データの書き込みが終了すると、ローカルブロック選択信号ＢＳ１は、“Ｌ”の状態になるのでバッファ４４の出力は“Ｌ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＮの状態になって分割ビット線および補分割ビット線がプリチャージされた状態になる。また、ワード線ＷＬ１は、“Ｌ”の状態になるので、メモリセルＣ１１は、非選択状態になる。
データの書き込みが終了すると、ローカルブロック選択信号ＢＳ１は、“Ｌ”の状態になるのでバッファ４４の出力は“Ｌ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＮの状態になって分割ビット線および補分割ビット線がプリチャージされた状態になる。また、ワード線ＷＬ１は、“Ｌ”の状態になるので、メモリセルＣ１１は、非選択状態になる。
以上の実施の形態によれば、ライトアンプ９０の動作のタイミングをローカルブロック選択信号ＢＳ１〜ＢＳ４から生成するようにしたので、ライトイネーブル信号を別途設けた場合に比較して、配線の本数を減少させることができるので、チップ面積を減少させることが可能になる。
また、ライトアンプ９０の動作のタイミング信号とメモリセルを選択する信号とを、隣接した領域に配置されたワード線とローカルブロック選択信号ＢＳ１〜ＢＳ４とから生成するようにしたので、配線の引き回しによるタイミングのずれの発生を防止することができる。更に、その結果、設計時におけるマージンを最少に設定できることから、装置の動作速度を高速化することが可能になる。
なお、以上は、ライトアンプ９０に関する実施の形態であるが、図４に示すセンスアンプ１００を配置することも可能である。
図４に示す回路は、図３に示す破線で囲まれた領域に配置されるものである。ここで、センスアンプ１００はメモリセルから出力されたデータを増幅して出力する。なお、センスアンプ１００には、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸ、分割ビット線ＢＬおよび補分割ビット線ＢＬＸ、ならびに、バッファ４４の出力線が接続されている。
図４に示す回路は、図３に示す破線で囲まれた領域に配置されるものである。ここで、センスアンプ１００はメモリセルから出力されたデータを増幅して出力する。なお、センスアンプ１００には、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸ、分割ビット線ＢＬおよび補分割ビット線ＢＬＸ、ならびに、バッファ４４の出力線が接続されている。
次に、以上の回路の動作について説明する。例えば、メモリセルＣ１１からデータを読み出す場合について考えると、前述の場合と同様に、読み出し動作が開始される前は、ローカルブロック選択信号ＢＳ１〜ＢＳ４およびワード線ＷＬ１〜ＷＬ４は全て“Ｌ”の状態になっているので、ＡＮＤ素子４０〜４３の出力はすべて“Ｌ”の状態となる。従って、メモリセルＣ１１〜Ｃ１４は、非選択の状態になっている。また、バッファ４４の出力は“Ｌ”の状態であるのでＰチャネルトランジスタ６０，６２は、ＯＮの状態になり、分割ビット線ＢＬおよび補分割ビット線ＢＬＸはプリチャージされた状態になる。
アドレス信号が入力されると、バンクデコーダ４は、ローカルブロック選択信号ＢＳ１を“Ｈ”の状態にするので、バッファ４４の出力が“Ｈ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＦＦの状態になり、プリチャージ動作が停止される。また、ＡＮＤ素子４０の出力が“Ｈ”の状態になるので、メモリセルＣ１１が選択され、メモリセルＣ１１に格納されているデータが読み出されて、分割ビット線ＢＬおよび補分割ビット線ＢＬＸに出力される。
一方、バッファ４４の出力が“Ｈ”の状態になると、センスアンプ１００が動作を開始し、分割ビット線ＢＬおよび補分割ビット線ＢＬＸに供給されている電圧を増幅し、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸに供給する。
その結果、メモリセルＣ１１に格納されているデータが読み出され、増幅された後、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸに出力されることになる。
以上の実施の形態によれば、前述の場合と同様に、ワード線がアクティブになるタイミングと、センスアンプ１００が動作を開始するタイミングとの誤差を少なくすることができる。その結果、これらのタイミングのマージンを減らすことにより、装置の動作を高速化することが可能になる。
以上の実施の形態によれば、前述の場合と同様に、ワード線がアクティブになるタイミングと、センスアンプ１００が動作を開始するタイミングとの誤差を少なくすることができる。その結果、これらのタイミングのマージンを減らすことにより、装置の動作を高速化することが可能になる。
なお、以上は、センスアンプ１００に関する実施の形態であるが、図５に示すローカルブロック選択スイッチ回路を配置することも可能である。
図５に示す回路は、前述の場合と同様に、図３に示す破線で囲まれた領域に配置されるものである。ここで、ローカルブロック選択スイッチ回路は、Ｎチャネルトランジスタ１１０，１１１によって構成されている。Ｎチャネルトランジスタ１１０，１１１のそれぞれのゲートはバッファ４４の出力に接続されている。また、ドレインは分割ビット線ＢＬおよび補分割ビット線ＢＬＸにそれぞれ接続されている。さらに、ソースは共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸにそれぞれ接続されている。
図５に示す回路は、前述の場合と同様に、図３に示す破線で囲まれた領域に配置されるものである。ここで、ローカルブロック選択スイッチ回路は、Ｎチャネルトランジスタ１１０，１１１によって構成されている。Ｎチャネルトランジスタ１１０，１１１のそれぞれのゲートはバッファ４４の出力に接続されている。また、ドレインは分割ビット線ＢＬおよび補分割ビット線ＢＬＸにそれぞれ接続されている。さらに、ソースは共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸにそれぞれ接続されている。
次に、以上の実施の形態の動作について説明する。例えば、メモリセルＣ１１にデータを書き込む場合について考えると、前述の場合と同様に、書き込み動作が開始される前は、ローカルブロック選択信号ＢＳ１〜ＢＳ４およびワード線ＷＬ１〜ＷＬ４は全て“Ｌ”の状態になっているので、ＡＮＤ素子４０〜４３の出力はすべて“Ｌ”の状態となり、メモリセルＣ１１〜Ｃ１４は、非選択の状態になっている。また、バッファ４４の出力は“Ｌ”の状態であるのでＰチャネルトランジスタ６０，６２は、ＯＮの状態になり、分割ビット線ＢＬおよび補分割ビット線ＢＬＸはプリチャージされた状態になる。
アドレス信号が入力されると、バンクデコーダ４は、ローカルブロック選択信号ＢＳ１を“Ｈ”の状態にするので、バッファ４４の出力が“Ｈ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＦＦの状態になり、プリチャージ動作が停止される。また、ＡＮＤ素子４０の出力が“Ｈ”の状態になるので、メモリセルＣ１１が選択され、メモリセルＣ１１に格納されているデータが読み出されて、分割ビット線ＢＬおよび補分割ビット線ＢＬＸに出力される。
一方、バッファ４４の出力が“Ｈ”の状態になると、Ｎチャネルトランジスタ１１０，１１１がＯＮの状態になり、共通ビット線ＧＢＬと分割ビット線ＢＬが接続され、また、補共通ビット線ＧＢＬＸと補分割ビット線ＢＬＸが接続され、データの書き込みが可能になる。
以上の実施の形態によれば、前述の場合と同様に、ワード線がアクティブになるタイミングと、ローカルブロック選択スイッチ回路が動作を開始するタイミングとの誤差を少なくすることができる。その結果、これらのタイミングのマージンを減らすことにより、装置の動作を高速化することが可能になる。
次に、本発明の第４の実施の形態について説明する。
図６は本発明の第４の実施の形態の構成例を示す図である。この図は、メモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４の部分の構成例を示している。ここで、バンク制御回路１２０は、メモリセルＣ１１〜Ｃ１４を制御する。また、バンク制御回路１２１は、メモリセルＣ２１〜Ｃ２４を制御する。
図６は本発明の第４の実施の形態の構成例を示す図である。この図は、メモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４の部分の構成例を示している。ここで、バンク制御回路１２０は、メモリセルＣ１１〜Ｃ１４を制御する。また、バンク制御回路１２１は、メモリセルＣ２１〜Ｃ２４を制御する。
ここで、図の右側に示すように、メモリセルＣ２１と、バンク制御回路１２０とは、Ｎ−Ｗｅｌｌを一部で共有しており、共有されたＮ−Ｗｅｌｌの上部と、下部には、バンク制御回路１２０とメモリセルＣ２１のＰ−Ｗｅｌｌが配置されている。
このように、メモリセルＣ２１とバンク制御回路１２０のＮ−Ｗｅｌｌを共有化することにより、通常、これらの回路の間に形成される緩衝領域を設ける必要がなくなるので、その緩衝領域の分だけチップ面積を削減することが可能になる。
次に、本発明の第５の実施の形態について説明する。
図７は、本発明の第５の実施の形態について説明する図である。この図は、メモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４に関する部分の構成例を示している。ここで、バンク制御回路１３０は、上下に隣接して配置されているメモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４の双方を制御する。
図７は、本発明の第５の実施の形態について説明する図である。この図は、メモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４に関する部分の構成例を示している。ここで、バンク制御回路１３０は、上下に隣接して配置されているメモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４の双方を制御する。
従って、このように、上下に近接するローカルブロックを一つのバンク制御回路で制御することで、従来の構成例と比較して、チップ面積を小さくすることが可能になる。
なお、この実施の形態においても、図６に示す場合と同様に、バンク制御回路１３０とメモリセルＣ２１およびＣ１４のＷｅｌｌを一部共有化することにより、更にチップ面積を減少させることができる。
なお、この実施の形態においても、図６に示す場合と同様に、バンク制御回路１３０とメモリセルＣ２１およびＣ１４のＷｅｌｌを一部共有化することにより、更にチップ面積を減少させることができる。
なお、第５の実施の形態の具体的な回路の構成例としては、例えば、図１に示す、Ｐチャネルトランジスタ２２，２３、ＮＡＮＤ素子２６、および、Ｎチャネルトランジスタ２８を挙げることができる。
次に、本発明の第６の実施の形態について説明する。
図８は、セルアレイとバンク制御回路の配置の態様を示す図である。この図の例は、バンク制御回路１４０，１４１、セルアレイ１４２、バンク制御回路１４３、セルアレイ１４４、バンク制御回路１４５，１４６によって構成されており、バンク制御回路１４１、セルアレイ１４２、および、バンク制御回路１４３の上半分が１つのローカルブロックを構成し、バンク制御回路１４３の下半分、セルアレイ１４４、および、バンク制御回路１４５が他の一つのローカルブロックを構成している。
図８は、セルアレイとバンク制御回路の配置の態様を示す図である。この図の例は、バンク制御回路１４０，１４１、セルアレイ１４２、バンク制御回路１４３、セルアレイ１４４、バンク制御回路１４５，１４６によって構成されており、バンク制御回路１４１、セルアレイ１４２、および、バンク制御回路１４３の上半分が１つのローカルブロックを構成し、バンク制御回路１４３の下半分、セルアレイ１４４、および、バンク制御回路１４５が他の一つのローカルブロックを構成している。
ここで、バンク制御回路１４３は、例えば、図１に示す、Ｐチャネルトランジスタ２２，２３、ＮＡＮＤ素子２６、および、Ｎチャネルトランジスタ２８によって構成されている。また、バンク制御回路１４０，１４１，１４５，１４６は、例えば、図２に示す、バッファ４４およびＰチャネルトランジスタ６０，６２によって構成されるプリチャージ回路である。
この図に示すように、セルアレイ１４２とセルアレイ１４４の間に挟まれたバンク制御回路は、図７の場合と同様に共通化することができる。この例では、二つのバンク制御回路がバンク制御回路１４３として共通化されている。一方、セルアレイ１４２の上部に配置されているバンク制御回路１４１と、バンク制御回路１４０は共通化が不可能であるのでこれらは別々の構成とする。しかし、これらのバンク制御回路を構成するプリチャージ回路は、Ｎ−Ｗｅｌｌを一部共有しているので、前述の場合と同様に、緩衝領域を設ける必要がないため、このような配置にすることで、チップ面積を更に削減することが可能になる。
以上に説明したように、本発明の第６の実施の形態によれば、セルアレイ間に配置された二つのバンク制御回路については共有化し、共有化できないバンク制御回路であって、同一のＷｅｌｌによって構成されるバンク制御回路については隣接して配置することにより、緩衝領域を省略し、チップ面積を小さくすることが可能になる。
次に、本発明の第７の実施の形態について説明する。
図９は、本発明の第７の実施の形態について説明する図である。この実施の形態は、ライトアンプの構成例を示す図である。この実施の形態は、Ｎチャネルトランジスタ１５０〜１５３によって構成されている。ここで、Ｎチャネルトランジスタ１５２は、ソースが接地され、ドレインが分割ビット線ＢＬとＮチャネルトランジスタ１５０のソースに接続され、ゲートが書き込み信号線Ｗ０に接続されている。Ｎチャネルトランジスタ１５０は、ドレインが電源に接続され、ソースが分割ビット線ＢＬとＮチャネルトランジスタ１５２のドレインに接続され、ゲートが書き込み信号線Ｗ１に接続されている。
図９は、本発明の第７の実施の形態について説明する図である。この実施の形態は、ライトアンプの構成例を示す図である。この実施の形態は、Ｎチャネルトランジスタ１５０〜１５３によって構成されている。ここで、Ｎチャネルトランジスタ１５２は、ソースが接地され、ドレインが分割ビット線ＢＬとＮチャネルトランジスタ１５０のソースに接続され、ゲートが書き込み信号線Ｗ０に接続されている。Ｎチャネルトランジスタ１５０は、ドレインが電源に接続され、ソースが分割ビット線ＢＬとＮチャネルトランジスタ１５２のドレインに接続され、ゲートが書き込み信号線Ｗ１に接続されている。
Ｎチャネルトランジスタ１５３は、ソースが接地され、ドレインが補分割ビット線ＢＬＸとＮチャネルトランジスタ１５１のソースに接続され、ゲートが書き込み信号線Ｗ１に接続されている。Ｎチャネルトランジスタ１５１は、ドレインが電源に接続され、ソースが補分割ビット線ＢＬＸとＮチャネルトランジスタ１５３のドレインに接続され、ゲートが書き込み信号線Ｗ０に接続されている。
次に、以上の実施の形態の動作について説明する。
先ず、Ｗ０が“Ｈ”の状態であり、Ｗ１が“Ｌ”の状態である場合について考える。その場合には、Ｎチャネルトランジスタ１５２およびＮチャネルトランジスタ１５１がＯＮの状態になり、一方、Ｎチャネルトランジスタ１５３およびＮチャネルトランジスタ１５０がＯＦＦの状態になる。その結果、分割ビット線ＢＬは接地されるので“Ｌ”の状態になり、一方、補分割ビット線ＢＬＸは電源に接続されるので“Ｈ”の状態になる。従って、分割ビット線ＢＬおよび補分割ビット線ＢＬＸには、書き込み信号線Ｗ０および書き込み信号線Ｗ１に印加されている信号の論理を反転した信号が出力されることになる。
先ず、Ｗ０が“Ｈ”の状態であり、Ｗ１が“Ｌ”の状態である場合について考える。その場合には、Ｎチャネルトランジスタ１５２およびＮチャネルトランジスタ１５１がＯＮの状態になり、一方、Ｎチャネルトランジスタ１５３およびＮチャネルトランジスタ１５０がＯＦＦの状態になる。その結果、分割ビット線ＢＬは接地されるので“Ｌ”の状態になり、一方、補分割ビット線ＢＬＸは電源に接続されるので“Ｈ”の状態になる。従って、分割ビット線ＢＬおよび補分割ビット線ＢＬＸには、書き込み信号線Ｗ０および書き込み信号線Ｗ１に印加されている信号の論理を反転した信号が出力されることになる。
ところで、図１０は、従来のライトアンプの構成例を示す図である。この例では、ライトアンプは、Ｐチャネルトランジスタ１６０，１６１、インバータ１６２，１６３、および、Ｎチャネルトランジスタ１６４，１６５によって構成されている。なお、この従来例の動作も図９に示す場合と同様である。
図９と図１０を比較してわかるように、本実施の形態では、インバータ１６２，１６３を省略することができるとともに、Ｎチャネルトランジスタのみによって構成することができるので、異なるＷｅｌｌを分離するための緩衝領域を設ける必要がなくなり、チップ面積を小さくすることが可能になる。
次に、本発明の第８の実施の形態について説明する。
図１１は、本発明の第８の実施の形態について説明する図である。なお、この図では、メモリセルＣ１１〜Ｃ１４に関係する部分のみを取り出して表示してある。
図１１は、本発明の第８の実施の形態について説明する図である。なお、この図では、メモリセルＣ１１〜Ｃ１４に関係する部分のみを取り出して表示してある。
この図に示すように、本発明の第８の実施の形態は、メモリセルＣ１１〜Ｃ１４、バンク制御回路ＢＣ１、ライトアンプ２０２、選択回路２００、遅延回路２０１、ローデコーダ２、および、ワード線ドライバ３によって構成されている。
ここで、メモリセルＣ１１〜Ｃ１４はデータを記憶するとともに、記憶されているデータを必要に応じて出力する。
バンク制御回路ＢＣ１は、図１６に示すバンクデコーダ４から出力される制御信号に応じてローカルブロックを制御する。
バンク制御回路ＢＣ１は、図１６に示すバンクデコーダ４から出力される制御信号に応じてローカルブロックを制御する。
ライトアンプ２０２は、メモリセルＣ１１〜Ｃ１４にデータを書き込む際に、書き込み信号の電圧を増幅する。
選択回路２００は、インバーテッドライトイネーブル信号ＷＥＸがアクティブの場合にはアドレス信号を遅延回路２０１に供給し、インアクティブの場合にはローデコーダ２に供給する。
選択回路２００は、インバーテッドライトイネーブル信号ＷＥＸがアクティブの場合にはアドレス信号を遅延回路２０１に供給し、インアクティブの場合にはローデコーダ２に供給する。
ローデコーダ２は、遅延回路２０１または選択回路２００から供給されたアドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、ワード線を選択する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、ワード線を選択する。
次に、以上の実施の形態の動作について説明する。以下では、図１２および図１３を参照して、従来例および本実施の形態の動作の概要についてそれぞれ説明した後、図１１に示す実施の形態の具体的な動作について説明する。
図１２は、従来の回路の書き込み時における動作を説明する図である。なお、この図の例では、メモリセルに現在書き込まれているデータが、分割ビット線ＢＬ側が“Ｌ”であり、補分割ビット線ＢＬＸ側が“Ｈ”であるときに、それとは逆のデータを書き込む場合を例に挙げて説明する。
図１２（Ｃ）に示すように、時刻ｔ１以前は、ＢＬ／ＢＬＸは、プリチャージ動作により、ともに“Ｈ”の状態になっている。そして、時刻ｔ１において、ワード線が“Ｈ”の状態にされると、メモリセルからデータが出力され、メモリセルの分割ビット線ＢＬ側は“Ｌ”の状態であるので、電圧が徐々に降下し始める。一方、補分割ビット線ＢＬＸ側は“Ｈ”の状態であるので、電圧は一定の状態を保持する。
そして、時刻ｔ３において、インバーテッドライトイネーブル（ＷＥＸ）信号がアクティブの状態になると、図１２（Ｂ）に示すように、インバーテッドライトイネーブル電圧が徐々に低下し始める。
ここで、メモリセルに書き込もうとするデータは、現在格納されているデータと逆の論理のデータであるので、分割ビット線ＢＬ側は“Ｌ”から“Ｈ”へ、また、補分割ビット線ＢＬＸ側は“Ｈ”から“Ｌ”へ書き換えられることになる。
従って、分割ビット線ＢＬはインバーテッドライトイネーブル（ＷＥＸ）信号がアクティブの状態になる時刻ｔ３から“Ｈ”の状態に徐々に変化していく。一方、補分割ビット線ＢＬＸは時刻ｔ３から“Ｌ”の状態に変化していく。
ここで、分割ビット線ＢＬまたは補分割ビット線ＢＬＸが“Ｈ”が“Ｌ”に変化する場合と、“Ｌ”が“Ｈ”に変化する場合とでは、前者の変化の方が速いので、分割ビット線の電圧は“Ｈ”が“Ｌ”に変化する場合よりも緩やかな傾きで“Ｌ”が“Ｈ”に変化することになる。その結果、インバーテッドライトイネーブル（ＷＥＸ）信号がインアクティブの状態になる時刻ｔ６の時点では、分割ビット線ＢＬは完全には“Ｈ”の状態には至らない。また、時刻ｔ３〜ｔ４は、“Ｈ”，“Ｌ”のレベルが逆転しており、これらは、デバイスの“Ｈ”レベルが下がっているので、誤動作することはまずない。
また、設計時においては、このような場合を想定してマージンを設定する必要があることから、マージンを多めに設ける必要が生じ、その結果、書き込み動作を高速化することができなかった。そこで、図１１および図１３に示す実施の形態では、書き込み動作時においてワード線をアクティブにするタイミングを遅らせることにより、このような問題を解決している。以下にその動作の概要について説明する。
なお、これら図の例では、前述の場合と同様に、メモリセルに現在書き込まれているデータは、分割ビット線ＢＬ側が“Ｌ”であり、補分割ビット線ＢＬＸ側が“Ｈ”の場合に、それとは逆のデータを書き込む場合を例に挙げて説明する。
図１３（Ａ）に示すように、時刻ｔ３において、ワード線が“Ｈ”の状態にされると、それと同時にインバーテッドライトイネーブル（ＷＥＸ）信号がアクティブの状態になる（図１３（Ｂ）参照）。
すると、メモリセルの補分割ビット線ＢＬＸ側は、現在、データ“Ｈ”が格納されており、書き込もうとするデータは“Ｌ”であるので、図１３（Ｃ）に示すように、補分割ビット線ＢＬＸの電圧が降下する。一方、メモリセルの分割ビット線ＢＬ側は、現在データ“Ｌ”が格納されており、書き込むことするデータは“Ｈ”の状態であるので、図１３（Ｃ）に示すように、分割ビット線ＢＬの電圧は、メモリセルをチャージするために一旦電圧が降下した後、上昇し、“Ｈ”のレベルに時刻ｔ５において到達する（図１３（Ｃ）参照）。
このように、本実施の形態では、書き込み動作時においてワード線の信号をアクティブにするタイミングを遅らせるようにしたので、デバイスの誤動作を誘発することを防止することができる。
次に、図１１に示す実施の形態の動作について説明する。以下では、メモリセルＣ１１にデータを書き込む場合を例に挙げて説明する。
データを書き込む際には、インバーテッドライトイネーブル信号が“Ｌ”の状態になる。そして、選択回路２００に対してアドレス信号が入力されると、選択回路２００は、入力されたアドレス信号を遅延回路２０１に供給する。
データを書き込む際には、インバーテッドライトイネーブル信号が“Ｌ”の状態になる。そして、選択回路２００に対してアドレス信号が入力されると、選択回路２００は、入力されたアドレス信号を遅延回路２０１に供給する。
遅延回路２０１は、選択回路２００から供給された、アドレス信号を所定の時間（図１３に示す（ｔ３−ｔ１）に対応する時間）だけ遅延し、ローデコーダ２に供給する。
ローデコーダ２は、遅延回路２０１から供給された、アドレス信号をデコードし、その結果に応じて、ワード線ドライバ３を制御する。
ローデコーダ２は、遅延回路２０１から供給された、アドレス信号をデコードし、その結果に応じて、ワード線ドライバ３を制御する。
その結果、メモリセルＣ１１に接続されているワード線が遅延回路２０１によって遅延された分だけ遅れてアクティブとなり、メモリセルＣ１１が選択されることになる。
このとき、バンク制御回路ＢＣ１は、バンクデコーダ４によって選択されているので（インバーテッドライトイネーブル信号に応じてＯＮの状態にされているので）、ライトアンプ２０２から供給されたデータは、メモリセルＣ１１に供給され、そこに書き込まれることになる。
このとき、バンク制御回路ＢＣ１は、バンクデコーダ４によって選択されているので（インバーテッドライトイネーブル信号に応じてＯＮの状態にされているので）、ライトアンプ２０２から供給されたデータは、メモリセルＣ１１に供給され、そこに書き込まれることになる。
以上に示したように本発明の第８の実施の形態によれば、書き込み動作時においては、ワード線をアクティブにするタイミングを遅延回路２０１によって所定の時間だけ遅延するようにしたので、デバイスが誤動作することを防止することが可能になる。
また、インバーテッドライトイネーブル信号をアクティブにする時間を短縮することができるので、半導体記憶装置の書き込み動作を高速化することが可能になる。
次に、本発明の第９の実施の形態について説明する。
次に、本発明の第９の実施の形態について説明する。
図１４は本発明の第９の実施の形態の構成例を示す図であり、ライトアンプを構成している。この図に示す実施の形態は、Ｎチャネルトランジスタ２２０〜２２３によって構成されている。
Ｎチャネルトランジスタ２２０は、ドレインが電源に接続されており、ソースが分割ビット線ＢＬおよびＮチャネルトランジスタ２２２のドレインに接続されており、ゲートが書き込み信号線Ｗ１に接続されている。
Ｎチャネルトランジスタ２２１は、ドレインが電源に接続されており、ソースが補分割ビット線ＢＬＸおよびＮチャネルトランジスタ２２３のドレインに接続されており、ゲートが書き込み信号線Ｗ０に接続されている。
Ｎチャネルトランジスタ２２２は、ソースが接地されており、ドレインが分割ビット線ＢＬに接続されており、ゲートが書き込み信号線Ｗ０に接続されている。
Ｎチャネルトランジスタ２２３は、ソースが接地されており、ドレインが補分割ビット線ＢＬＸに接続されており、ゲートが書き込み信号線Ｗ１に接続されている。
Ｎチャネルトランジスタ２２３は、ソースが接地されており、ドレインが補分割ビット線ＢＬＸに接続されており、ゲートが書き込み信号線Ｗ１に接続されている。
なお、図３に示すライトアンプに比較すると、本実施の形態では、Ｎチャネルトランジスタ９５に対応するトランジスタが省略されている。
次に、以上の実施の形態の動作について説明する。
次に、以上の実施の形態の動作について説明する。
図１５は、図１４に示す実施の形態の動作を説明する図である。先ず、データを書き込む場合には、書き込み信号線Ｗ０，Ｗ１は、図１５に示すように、書き込もうとするデータに応じて“Ｈ”または“Ｌ”の状態にされる。その結果、例えば、書き込み信号線Ｗ０が“Ｈ”の状態であり、書き込み信号線Ｗ１が“Ｌ”の状態である場合には、Ｎチャネルトランジスタ２２２がＯＮの状態になり、Ｎチャネルトランジスタ２２０がＯＦＦの状態になるので、分割ビット線ＢＬは、“Ｌ”の状態になる。一方、Ｎチャネルトランジスタ２２３はＯＦＦの状態になり、Ｎチャネルトランジスタ２２１がＯＮの状態になるので、補分割ビット線ＢＬＸは、“Ｈ”の状態になる。
また、読み出し時においては、図１５に示すように、書き込み信号線Ｗ０，Ｗ１の双方が“Ｌ”の状態にされ、Ｎチャネルトランジスタ２２０〜２２３の全てがＯＦＦの状態になる。その結果、ライトアンプは、ハイインピーダンスの状態になるので、分割ビット線ＢＬおよび補分割ビット線ＢＬＸから切り離された状態になる。
以上の実施の形態によれば、読み出し時には、書き込み信号線Ｗ０，Ｗ１を双方共に“Ｌ”の状態にし、ライトアンプを回路から切り離すようにしたので、図３に示す場合に比較して、Ｎチャネルトランジスタ９５とライトイネーブル信号線とを省略することが可能になるので、回路を簡略化することによりチップ面積を小さくすることが可能になる。
なお、以上に示す第１〜第９の実施の形態の回路は一例であって、本発明がこのような場合のみに限定されるものでないことはいうまでもない。
Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４ メモリセル
２０，２１ マルチプレクサ
２２〜２５ Ｐチャネルトランジスタ
２６，２７ ＮＡＮＤ素子
２８，２９ Ｎチャネルトランジスタ
３０−１〜３０−ｐ Ｐチャネルトランジスタ
４０〜４３，４６〜４９，５０〜５３，５６〜５９ ＡＮＤ素子
４４，４５，５４，５５ バッファ
６０〜６７ Ｐチャネルトランジスタ
６８，６９ ＮＡＮＤ素子
９０ ライトアンプ
９１〜９５ Ｎチャネルトランジスタ
１００ センスアンプ
１１０，１１１ Ｎチャネルトランジスタ
１２０，１２１ バンク制御回路
１３０ バンク制御回路
１４０，１４１，１４３，１４５，１４６ バンク制御回路
１４２，１４４ セルアレイ
１５０〜１５３ Ｎチャネルトランジスタ
１６０，１６１ Ｐチャネルトランジスタ
１６２，１６３ インバータ
１６４，１６５ Ｎチャネルトランジスタ
２００ 選択回路
２０１ 遅延回路
２０２ ライトアンプ
２０，２１ マルチプレクサ
２２〜２５ Ｐチャネルトランジスタ
２６，２７ ＮＡＮＤ素子
２８，２９ Ｎチャネルトランジスタ
３０−１〜３０−ｐ Ｐチャネルトランジスタ
４０〜４３，４６〜４９，５０〜５３，５６〜５９ ＡＮＤ素子
４４，４５，５４，５５ バッファ
６０〜６７ Ｐチャネルトランジスタ
６８，６９ ＮＡＮＤ素子
９０ ライトアンプ
９１〜９５ Ｎチャネルトランジスタ
１００ センスアンプ
１１０，１１１ Ｎチャネルトランジスタ
１２０，１２１ バンク制御回路
１３０ バンク制御回路
１４０，１４１，１４３，１４５，１４６ バンク制御回路
１４２，１４４ セルアレイ
１５０〜１５３ Ｎチャネルトランジスタ
１６０，１６１ Ｐチャネルトランジスタ
１６２，１６３ インバータ
１６４，１６５ Ｎチャネルトランジスタ
２００ 選択回路
２０１ 遅延回路
２０２ ライトアンプ
Claims (3)
- 複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、
前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックと、
複数の前記ローカルブロック単位に配置され、データの読み書きのため複数の前記メモリセルを制御し、それぞれが隣接するメモリセルとウエルを共有する制御回路と、
を有することを特徴とする半導体記憶装置。 - 複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、
前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、
列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、
ペアとして制御される隣接する２個の前記ローカルブロックの中央に制御回路が配置され、
前記ローカルブロックと前記制御回路が隣接する部分は同一のウエルによって構成されることを特徴とする半導体記憶装置。 - 複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、
前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、
列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、
隣接する２個の前記ローカルブロックの中央に制御回路が配置されて前記ペアを制御し、
各ペアブロックの前記制御回路と対向する部分に他の制御回路が設けられ、
隣接する前記他の制御回路同士は同一のウエルによって構成されることを特徴とする半導体記憶装置。
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