JP2008066744A

JP2008066744A - Semiconductor memory

Info

Publication number: JP2008066744A
Application number: JP2007287513A
Authority: JP
Inventors: Hiroshi Shimizu; 宏清水; Wataru Yokozeki; 亘横関
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-11-05
Filing date: 2007-11-05
Publication date: 2008-03-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a small-sized semiconductor memory reduced in power consumption. <P>SOLUTION: The semiconductor memory having a memory array including a plurality of memory cells wherein a plurality of local blocks arranged in the row direction which are reading/writing units of data are formed by dividing memory cell arrays C11 to C24 in the row direction, a bank control circuitry 120 that controls a plurality of the memory cells C11 to C24 for reading and writing the data are disposed in a plurality of local block units and is allowed to share individually adjacent memory cells and wells. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体記憶装置に関し、特に、列方向のメモリセルが複数のローカルブロックに分割され、ローカルブロック単位でデータが読み書きされる半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device in which memory cells in a column direction are divided into a plurality of local blocks and data is read and written in units of local blocks.

ＲＡＭ（Random Access Memory）の低消費電力化および高速化を可能とするビット線階層方式が提案されている。ビット線階層方式では、メモリアレイを複数のバンクに分割する。各バンク内の分割ビット線は実際にメモリセルに接続される。この分割ビット線と平行して共通ビット線が各バンクをまたがって設けられる。共通ビット線はメモリセルに接続されていないため、単位長さあたりの負荷容量が分割ビット線よりも小さい。従って、ビット線階層方式を用いると、階層化しない場合と比較して高速かつ低消費電力な読み出しおよび書き込み動作が可能となる。 There has been proposed a bit line hierarchy method that enables low power consumption and high speed of RAM (Random Access Memory). In the bit line hierarchy method, the memory array is divided into a plurality of banks. Divided bit lines in each bank are actually connected to memory cells. A common bit line is provided across the banks in parallel with the divided bit lines. Since the common bit line is not connected to the memory cell, the load capacity per unit length is smaller than that of the divided bit line. Therefore, when the bit line hierarchy method is used, read and write operations can be performed at a higher speed and with lower power consumption than in the case of no hierarchy.

なお、従来のビット線階層方式は、例えば、「低消費電力、高速ＬＳＩ技術」（リアライズ社、１９９８）のＰ１８７や、特許文献１に開示されている。
ビット線階層方式を用いたスタティック型ＲＡＭ（以下、ＳＲＡＭと称する）のブロック図の一例を図１６に示す。この図に示すように、従来のＳＲＡＭは、タイミング制御回路１、ローデコーダ２、ワード線ドライバ３、バンクデコーダ４、カラムデコーダ５、バンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６によって構成されている。 The conventional bit line hierarchical system is disclosed in, for example, P187 of “Low power consumption, high-speed LSI technology” (Realize, 1998) and Patent Document 1 .
FIG. 16 shows an example of a block diagram of a static RAM (hereinafter referred to as SRAM) using a bit line hierarchical system. As shown in this figure, the conventional SRAM includes a timing control circuit 1, a row decoder 2, a word line driver 3, a bank decoder 4, a column decoder 5, banks B1 to Bn, precharge circuits PC1 to PCp, and column switches CS1 to CS1. It is constituted by CSp and I / O circuit 6.

ここで、タイミング制御回路１は、アドレス信号、クロック信号、および、制御信号を入力し、これらの信号に基づいて、ローデコーダ２、バンクデコーダ４、カラムデコーダ５、および、プリチャージ回路ＰＣ１〜ＰＣｐを制御する。 Here, the timing control circuit 1 receives an address signal, a clock signal, and a control signal, and based on these signals, the row decoder 2, the bank decoder 4, the column decoder 5, and the precharge circuits PC1 to PCp. To control.

ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御して行方向の所定のメモリセル群を選択する。 The row decoder 2 decodes the row input address signal supplied from the timing control circuit 1 and controls the word line driver 3 according to the result to select a predetermined memory cell group in the row direction.

カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐを制御し、所定のメモリセル群を選択する。 The column decoder 5 decodes the column input address signal supplied from the timing control circuit 1, controls the column switches CS1 to CSp according to the result, and selects a predetermined memory cell group.

ワード線ドライバ３は、ローデコーダ２の制御に応じて、行方向の所定のメモリセル群を選択する。
バンクデコーダ４は、タイミング制御回路１の制御に応じて、バンクＢ１〜Ｂｎを選択するために各バンクに具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御する。 The word line driver 3 selects a predetermined memory cell group in the row direction under the control of the row decoder 2.
The bank decoder 4 controls the bank control circuits BC1 to BCp provided in each bank in order to select the banks B1 to Bn according to the control of the timing control circuit 1.

バンクＢ１〜Ｂｎは、メモリセル群が列方向に所定の個数単位（この例ではｍ個単位）で分割されて構成されている。データを読み出す場合またはデータを書き込む場合には、ワード線ドライバ３によって所定のメモリセルが選択され、対応する分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１と接続され、また、バンク制御回路ＢＣ１〜ＢＣｐによって所定のバンクが選択され、共通ビット線ＧＢＬ１〜ＧＢＬｐ、および、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続される。 The banks B1 to Bn are configured by dividing a memory cell group in a predetermined number unit (m units in this example) in the column direction. When reading data or writing data, a predetermined memory cell is selected by the word line driver 3 and connected to the corresponding divided bit lines BL11 to BLp1 and complementary divided bit lines BLX11 to BLXp1, and a bank control circuit A predetermined bank is selected by BC1 to BCp and connected to the common bit lines GBL1 to GBLp and the complementary common bit lines GBLX1 to GBLXp.

メモリセル（ＭＣ）Ｃ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍは、データを記憶する最小単位である。
バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ４の制御に応じてＯＮまたはＯＦＦの状態となり、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続する。 Memory cells (MC) C11 to C1m,..., Cp1 to Cpm are minimum units for storing data.
The bank control circuits BC1 to BCp are turned on or off according to the control of the bank decoder 4, and the divided bit lines BL11 to BLp1 and the complementary divided bit lines BLX11 to BLXp1 are changed to the common bit lines GBL1 to GBLp and the complementary common bit lines. Connect to GBLX1-GBLXp.

プリチャージ回路ＰＣ１〜ＰＣｐは、タイミング制御回路１の制御に応じて、読み出し動作の終了後、電荷を失った共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対して電荷を補充するプリチャージ動作を行う。 The precharge circuits PC1 to PCp are precharged to replenish charges to the common bit lines GBL1 to GBLp and the complementary common bit lines GBLX1 to GBLXp that have lost their charge after the end of the read operation according to the control of the timing control circuit 1. Charge operation is performed.

カラムスイッチＣＳ１〜ＣＳｐは、カラムデコーダ５の制御に応じて、ＯＮまたはＯＦＦの状態になり、所定の列の共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを、データバスＤＢおよび補データバスＤＢＸにそれぞれ接続する。 The column switches CS1 to CSp are turned on or off according to the control of the column decoder 5, and the common bit lines GBL1 to GBLp and the complementary common bit lines GBLX1 to GBLXp in the predetermined column are connected to the data bus DB and the complementary data. Each is connected to the bus DBX.

Ｉ／Ｏ回路６は、センスアンプ、ライトアンプ、および、入出力回路から構成され、読み出されたデータをセンスアンプによって増幅して出力するとともに、入力されたデータをライトアンプで増幅してデータバスＤＢおよび補データバスＤＢＸに送出する。 The I / O circuit 6 is composed of a sense amplifier, a write amplifier, and an input / output circuit. The I / O circuit 6 amplifies the read data by the sense amplifier and outputs the data, and amplifies the input data by the write amplifier. The data is sent to the bus DB and the complementary data bus DBX.

なお、この図においては、バンクＢ１のみの詳細を示してあるが、バンクＢ２〜ＢｎについてもバンクＢ１と同様の構成とされている。
次に、以上の従来例の動作について説明する。 In this figure, only the bank B1 is shown in detail, but the banks B2 to Bn have the same configuration as the bank B1.
Next, the operation of the above conventional example will be described.

先ず、メモリセルＣ１１からデータを読み出す場合を例に挙げて説明する。タイミング制御回路１に読み出し対象となるアドレスが入力されると、タイミング制御回路１は、このアドレスに基づいて、所定の制御信号をローデコーダ２、バンクデコーダ４、および、カラムデコーダ５に供給する。 First, a case where data is read from the memory cell C11 will be described as an example. When an address to be read is input to the timing control circuit 1, the timing control circuit 1 supplies a predetermined control signal to the row decoder 2, the bank decoder 4, and the column decoder 5 based on this address.

ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、ワード線ドライバ３にどのワード線を選択すべきかを通知する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、所定のワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象になっているので、メモリセルＣ１１〜Ｃｐ１に接続されているワード線がアクティブの状態にされ、その他はインアクティブの状態にされる。 The row decoder 2 decodes the row input address signal supplied from the timing control circuit 1 and notifies the word line driver 3 which word line should be selected.
The word line driver 3 activates a predetermined word line under the control of the row decoder 2. In this example, since the memory cell C11 is a read target, the word lines connected to the memory cells C11 to Cp1 are activated, and the others are inactivated.

すると、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に出力電圧が印加されることになる。 Then, data is read from the memory cells C11 to Cp1, and output voltages are applied to the divided bit lines BL11 to BLp1 and the complementary divided bit lines BLX11 to BLXp1.

バンクデコーダ４は、バンクＢ１に含まれている全てのバンク制御回路ＢＣ１〜ＢＣｐをＯＮの状態にする。その結果、バンクＢ１に含まれている分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１が共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ接続されるので、メモリセルＣ１１のデータは共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給される。このとき、バンク制御回路ＢＣ２〜ＢＣｐについてもＯＮの状態になるので、メモリセルＣ２１〜Ｃｐ１に格納されているデータも読み出されて共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐに出力される。 The bank decoder 4 turns on all the bank control circuits BC1 to BCp included in the bank B1. As a result, the divided bit lines BL11 to BLp1 and the complementary divided bit lines BLX11 to BLXp1 included in the bank B1 are connected to the common bit lines GBL1 to GBLp and the complementary common bit lines GBLX1 to GBLXp, respectively. Data is supplied to the common bit line GBL1 and the complementary common bit line GBLX1. At this time, since the bank control circuits BC2 to BCp are also turned on, the data stored in the memory cells C21 to Cp1 are also read and output to the common bit lines GBL2 to GBLp and the complementary common bit lines GBLX2 to GBLBXp. Is done.

カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐのうち該当するものをＯＮの状態にする。いまの例では、メモリセルＣ１１が読み出し対象であるので、カラムスイッチＣＳ１がＯＮの状態になり、その他は全てＯＦＦの状態になる。 The column decoder 5 decodes the column input address signal supplied from the timing control circuit 1 and turns on the corresponding one of the column switches CS1 to CSp according to the result. In this example, since the memory cell C11 is a read target, the column switch CS1 is turned on, and all others are turned off.

カラムスイッチＣＳ１から出力されたデータは、データバスＤＢおよび補データバスＤＢＸを経由して、Ｉ／Ｏ回路６に供給される。
Ｉ／Ｏ回路６は、このようにして読み出されたデータを内蔵されているセンスアンプで所定の電圧まで昇圧した後、出力する。 Data output from the column switch CS1 is supplied to the I / O circuit 6 via the data bus DB and the complementary data bus DBX.
The I / O circuit 6 boosts the data read out in this way to a predetermined voltage with a built-in sense amplifier, and then outputs it.

なお、その他のメモリセルに対する読み出し動作も、前述の場合と同様であるのでその説明は省略する。また、書き込み動作については、Ｉ／Ｏ回路６側からデータが読み込まれてメモリセルに供給される以外は、前述の場合と同様であるのでその説明も省略する。 Note that the read operation for the other memory cells is the same as that described above, and a description thereof will be omitted. The write operation is the same as that described above except that data is read from the I / O circuit 6 side and supplied to the memory cell, so that the description thereof is also omitted.

以上のようなビット線階層方式を用いると、前述したように、階層化しない場合と比較して高速かつ低消費電力の半導体記憶装置を提供することが可能になる。
特開２０００−２０７８８６号公報 When the bit line hierarchical system as described above is used, as described above, it is possible to provide a semiconductor memory device that is faster and consumes less power than a non-hierarchical case.
Japanese Patent Laid-Open No. 2000-207886

しかし、近年では、情報処理装置で扱う情報量が飛躍的に増大したため、更なる高速化が求められている。また、可搬型の情報処理装置では、装置の小型化のニーズが高いため、半導体記憶装置についてもチップ面積の更なる小型化が求められている。 However, in recent years, since the amount of information handled by the information processing apparatus has increased dramatically, further speedup is required. In portable information processing apparatuses, since there is a high need for downsizing of the apparatus, further downsizing of the chip area is also demanded for semiconductor memory devices.

本発明はこのような点に鑑みてなされたものであり、低消費電力で小型な半導体記憶装置を提供することを目的とする。 The present invention has been made in view of these points, and an object thereof is to provide a small-sized semiconductor memory device with low power consumption.

上記課題を解決するために、複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置が提供される。この半導体記憶装置は、前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックと、複数の前記ローカルブロック単位に配置され、データの読み書きのため複数の前記メモリセルを制御し、それぞれが隣接するメモリセルとウエルを共有する制御回路と、を有する。In order to solve the above problems, a semiconductor memory device having a memory cell array composed of a plurality of memory cells is provided. The semiconductor memory device is formed by dividing the memory cell array in the column direction, and is arranged in a plurality of local blocks arranged in the column direction and serving as a unit for reading and writing data, and in a plurality of the local block units. A plurality of the memory cells for reading and writing, and a control circuit that shares a well with the adjacent memory cells.

また、上記課題を解決するために、複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置が提供される。この半導体記憶装置は、前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、ペアとして制御される隣接する２個の前記ローカルブロックの中央に制御回路が配置され、前記ローカルブロックと前記制御回路が隣接する部分は同一のウエルによって構成される。 In order to solve the above problems, a semiconductor memory device having a memory cell array composed of a plurality of memory cells is provided. This semiconductor memory device is formed by dividing the memory cell array in the column direction, and has a plurality of local blocks arranged in the column direction, which are units for reading and writing data, and are arranged adjacent to each other in the column direction. Two local blocks form a pair, and a control circuit is arranged at the center of two adjacent local blocks controlled as a pair, and the portion adjacent to the local block and the control circuit is formed by the same well. Composed.

また、上記課題を解決するために、複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置が提供される。この半導体記憶装置は、前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、隣接する２個の前記ローカルブロックの中央に制御回路が配置されて前記ペアを制御し、各ペアブロックの前記制御回路と対向する部分に他の制御回路が設けられ、隣接する前記他の制御回路同士は同一のウエルによって構成される。 In order to solve the above problems, a semiconductor memory device having a memory cell array composed of a plurality of memory cells is provided. This semiconductor memory device is formed by dividing the memory cell array in the column direction, and has a plurality of local blocks arranged in the column direction, which are units for reading and writing data, and are arranged adjacent to each other in the column direction. Two local blocks form a pair, a control circuit is arranged in the center of two adjacent local blocks to control the pair, and another control is performed on the part of each pair block facing the control circuit A circuit is provided, and the other control circuits adjacent to each other are constituted by the same well.

チップ面積を小さくすることが可能になる。 The chip area can be reduced.

以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の構成例を示す図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを図１に示している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating a configuration example of a first embodiment of the present invention. Since the basic configuration of the present invention is the same as that of the conventional example shown in FIG. 16 , only the main part of the present invention is shown in FIG.

この図に示すように、本発明の実施の形態は、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４、マルチプレクサ２０，２１、Ｐチャネルトランジスタ２２〜２５、ＮＡＮＤ素子２６，２７、Ｎチャネルトランジスタ２８，２９、Ｐチャネルトランジスタ３０−１〜３０−ｐによって構成されている。 As shown in this figure, the embodiment of the present invention is directed to memory cells C11 to C14, C21 to C24, C31 to C34, C41 to C44, multiplexers 20 and 21, P channel transistors 22 to 25, NAND elements 26 and 27. , N channel transistors 28 and 29, and P channel transistors 30-1 to 30-p.

ここで、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、それぞれローカルブロック（バンク）を構成している。なお、この図の例では、１列分のメモリセルのみが示されているが、実際にはｐ個の列が存在している。 Here, the memory cells C11 to C14, C21 to C24, C31 to C34, and C41 to C44 each constitute a local block (bank). In the example of this figure, only memory cells for one column are shown, but there are actually p columns.

各ローカルブロックを構成するメモリセルは、相互に接続されており、図の例では、メモリセルの左側の端子からの出力がＰチャネルトランジスタ２２〜２５のソースまたはドレインに入力されている。 The memory cells constituting each local block are connected to each other, and in the illustrated example, the output from the left terminal of the memory cell is input to the sources or drains of the P-channel transistors 22 to 25.

マルチプレクサ２０は、タイミング制御回路１またはローデコーダ２から供給されるアドレス信号をデコードし、対応するワード線ＷＬ１〜ＷＬ４を選択してアクティブにする。 The multiplexer 20 decodes the address signal supplied from the timing control circuit 1 or the row decoder 2, and selects and activates the corresponding word lines WL1 to WL4.

マルチプレクサ２１は、タイミング制御回路１またはバンクデコーダ４から供給されるアドレス信号をデコードし、所定のローカルブロックを選択するために対応するローカルブロック選択信号ＢＳ１〜ＢＳ４をアクティブにする。 The multiplexer 21 decodes the address signal supplied from the timing control circuit 1 or the bank decoder 4 and activates the corresponding local block selection signals BS1 to BS4 to select a predetermined local block.

Ｐチャネルトランジスタ２２〜２５は、マルチプレクサ２１から供給されるローカルブロック選択信号ＢＳ１〜ＢＳ４に応じてＯＮ／ＯＦＦする。
ＮＡＮＤ素子２６は、Ｐチャネルトランジスタ２２とＰチャネルトランジスタ２３から出力される信号の論理積を反転した結果を出力する。 P-channel transistors 22 to 25 are turned on / off according to local block selection signals BS1 to BS4 supplied from multiplexer 21.
The NAND element 26 outputs a result obtained by inverting the logical product of signals output from the P-channel transistor 22 and the P-channel transistor 23.

ＮＡＮＤ素子２７は、Ｐチャネルトランジスタ２４とＰチャネルトランジスタ２５から出力される信号の論理積を反転した結果を出力する。
Ｎチャネルトランジスタ２８は、ＮＡＮＤ素子２６の出力に応じてＯＮ／ＯＦＦし、ＯＮの状態になった場合には共通ビット線ＧＢＬ１を接地する。 NAND element 27 outputs a result obtained by inverting the logical product of signals output from P-channel transistor 24 and P-channel transistor 25.
The N-channel transistor 28 is turned on / off according to the output of the NAND element 26, and when it is turned on, the common bit line GBL1 is grounded.

Ｎチャネルトランジスタ２９は、ＮＡＮＤ素子２７の出力に応じてＯＮ／ＯＦＦし、ＯＮの状態になった場合には共通ビット線ＧＢＬ１を接地する。
Ｐチャネルトランジスタ３０−１〜３０−ｐは、カラムスイッチＣＳ１〜ＣＳｐによってそれぞれ制御され、対応するカラムスイッチがＯＮの状態になった場合には、これらのトランジスタもＯＮの状態になり、共通ビット線ＧＢＬ１〜ＧＢＬｐとデータバスＤＢとを接続する。 The N-channel transistor 29 is turned on / off according to the output of the NAND element 27, and when it is turned on, the common bit line GBL1 is grounded.
The P-channel transistors 30-1 to 30-p are controlled by the column switches CS1 to CSp, respectively, and when the corresponding column switches are turned on, these transistors are also turned on, and the common bit line GBL1 to GBLp and data bus DB are connected.

なお、同様の回路は、ｐ列分配置されており、図１に示す回路と同様の回路がこの他にｐ−１個配置されて構成される。
次に、以上に示した本発明の第１の実施の形態の動作について説明する。 Note that the same circuits are arranged for p columns, and p-1 circuits similar to the circuit shown in FIG. 1 are arranged.
Next, the operation of the above-described first embodiment of the present invention will be described.

以下では、メモリセルＣ１１からデータを読み出す場合の動作を例に挙げて説明する。
先ず、マルチプレクサ２０に対してアドレス信号が供給されると、マルチプレクサ２０は、このアドレス信号をデコードし、該当するワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象であるので、ワード線ＷＬ１がアクティブの状態になる。 Hereinafter, an operation when reading data from the memory cell C11 will be described as an example.
First, when an address signal is supplied to the multiplexer 20, the multiplexer 20 decodes the address signal and activates the corresponding word line. In this example, since the memory cell C11 is a read target, the word line WL1 becomes active.

ここで、ワード線ＷＬ１は、全てのローカルブロックの第１番目のメモリセル（メモリセルＣ１１，Ｃ２１，Ｃ３１，Ｃ４１）に接続されているので、メモリセルＣ１１のみならず、メモリセルＣ２１，Ｃ３１，Ｃ４１が選択されることになる。その結果、これらのメモリセルからは、格納されているデータが読み出されることになる。 Here, since the word line WL1 is connected to the first memory cells (memory cells C11, C21, C31, C41) of all the local blocks, not only the memory cell C11 but also the memory cells C21, C31, C41 is selected. As a result, stored data is read from these memory cells.

次に、マルチプレクサ２１が、供給されたアドレス信号をデコードすることにより、読み出し対象となっているメモリセルが含まれているローカルブロックを選択するためのローカルブロック選択信号をアクティブの状態にする。なお、いまの例では、メモリセルＣ１１が読み出しの対象となっているので、ローカルブロック選択信号ＢＳ１がアクティブの状態になる。その結果、Ｐチャネルトランジスタ２２がＯＮの状態になり、メモリセルＣ１１から読み出された信号がＮＡＮＤ素子２６の上側の入力端子に供給される。 Next, the multiplexer 21 activates a local block selection signal for selecting a local block including a memory cell to be read by decoding the supplied address signal. In this example, since the memory cell C11 is a read target, the local block selection signal BS1 becomes active. As a result, the P-channel transistor 22 is turned on, and a signal read from the memory cell C11 is supplied to the upper input terminal of the NAND element 26.

いま、メモリセルＣ１１に格納されているデータが“Ｈ”である場合には、ＮＡＮＤ素子２６には“Ｈ”が供給される。一方、ＮＡＮＤ素子２６の双方の入力端子は抵抗によって“Ｈ”レベルにプルアップされている（図示せず）。このため、Ｐチャネルトランジスタ２３が現在ＯＦＦの状態である下側の入力端子も同様に“Ｈ”の状態となる。従って、ＮＡＮＤ素子２６の出力は“Ｌ”の状態になるので、Ｎチャネルトランジスタ２８はＯＦＦの状態になる。 If the data stored in the memory cell C11 is “H”, “H” is supplied to the NAND element 26. On the other hand, both input terminals of the NAND element 26 are pulled up to the “H” level by a resistor (not shown). For this reason, the lower input terminal in which the P-channel transistor 23 is currently OFF is also in the “H” state. Accordingly, since the output of the NAND element 26 is in the “L” state, the N-channel transistor 28 is in the OFF state.

ところで、共通ビット線ＧＢＬ１〜ＧＢＬｐは、抵抗によって“Ｈ”レベルにプルアップされているので、Ｎチャネルトランジスタ２８がＯＦＦの状態である場合には、“Ｈ”の状態になる。 Incidentally, since the common bit lines GBL1 to GBLp are pulled up to the “H” level by the resistors, they are in the “H” state when the N-channel transistor 28 is in the OFF state.

続いて、カラムスイッチＣＳ１〜ＣＳｐのうち、読み出し対象となっている列に対応するものがＯＮの状態になり、Ｐチャネルトランジスタ３０−１〜３０−ｐの何れかひとつをＯＮの状態にする。いまの例では、メモリセルＣ１１に対応するＰチャネルトランジスタ３０−１がＯＮの状態になるので、メモリセルＣ１１から読み出された“Ｈ”が出力されることになる。 Subsequently, among the column switches CS1 to CSp, the one corresponding to the column to be read is turned on, and any one of the P channel transistors 30-1 to 30-p is turned on. In this example, since the P-channel transistor 30-1 corresponding to the memory cell C11 is turned on, “H” read from the memory cell C11 is output.

一方、メモリセルＣ１１に格納されているデータが“Ｌ”である場合には、ＮＡＮＤ素子２６の出力は“Ｈ”の状態になるので、Ｎチャネルトランジスタ２８はＯＮの状態になり、その結果、共通ビット線ＧＢＬ１は接地され、ＧＢＬ１は“Ｌ”の状態になり、Ｐチャネルトランジスタ３０−１がＯＮになると、“Ｌ”が読み出されることになる。 On the other hand, when the data stored in the memory cell C11 is “L”, the output of the NAND element 26 is in the “H” state, so that the N-channel transistor 28 is in the ON state. The common bit line GBL1 is grounded, the GBL1 is in the “L” state, and “L” is read when the P-channel transistor 30-1 is turned on.

以上のような動作により、所望のメモリセルに書き込まれているデータを読み出すことが可能になる。
ところで、図１に示す実施の形態では、ワード線の総数は４本となっており、全てのメモリセルに１本ずつ具備されている従来の構成（図１６参照）とは異なっている。このような構成によれば、マルチプレクサ２０の構造を簡易にすることができるので、マルチプレクサにアドレス信号が供給されてから、ワード線がアクティブにされるまでの時間を短縮することができる。その結果、半導体記憶装置の動作速度を高速化することが可能になる。 With the above operation, data written in a desired memory cell can be read.
In the embodiment shown in FIG. 1, the total number of word lines is four, which is different from the conventional configuration (see FIG. 16 ) in which one memory cell is provided. According to such a configuration, since the structure of the multiplexer 20 can be simplified, the time from when the address signal is supplied to the multiplexer until the word line is activated can be shortened. As a result, the operation speed of the semiconductor memory device can be increased.

次に、本発明の第２の実施の形態について説明する。
図２は、本発明の第２の実施の形態の構成例を示す図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを図２に示している。 Next, a second embodiment of the present invention will be described.
FIG. 2 is a diagram illustrating a configuration example of the second exemplary embodiment of the present invention. Since the basic configuration of the present invention is the same as that of the conventional example shown in FIG. 16 , only the main part of the present invention is shown in FIG.

この図に示すように、本発明の第２の実施の形態は、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４、ＮＡＮＤ素子およびインバータによって構成されるＡＮＤ素子４０〜４３，４６〜４９，５０〜５３，５６〜５９、２個のインバータによって構成されるバッファ４４，４５，５４，５５、Ｐチャネルトランジスタ６０〜６７、および、ＮＡＮＤ素子６８，６９によって構成されている。 As shown in the figure, the second embodiment of the present invention includes memory cells C11 to C14, C21 to C24, C31 to C34, C41 to C44, AND elements 40 to 43 including NAND elements and inverters, 46-49, 50-53, 56-59, buffers 44, 45, 54, 55 constituted by two inverters, P-channel transistors 60-67, and NAND elements 68, 69.

ここで、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、１列分のメモリセルであり、実際にはｐ列分のメモリセルが存在する。
ＡＮＤ素子４０〜４３，４６〜４９，５０〜５３，５６〜５９は、バンクデコーダ４から出力されるローカルブロック選択信号ＢＳ１〜ＢＳ４と、ワード線ドライバ３から出力されるワード線ＷＬ１〜ＷＬ４との論理積を演算して出力する。 Here, the memory cells C11 to C14, C21 to C24, C31 to C34, and C41 to C44 are memory cells for one column, and actually there are memory cells for p columns.
AND elements 40 to 43, 46 to 49, 50 to 53, and 56 to 59 are connected to local block selection signals BS 1 to BS 4 output from bank decoder 4 and word lines WL 1 to WL 4 output from word line driver 3. Operates and outputs a logical product.

バッファ４４，４５，５４，５５は、ローカルブロック選択信号ＢＳ１〜ＢＳ４を論理素子２個分だけ遅延した信号を出力する。
Ｐチャネルトランジスタ６０〜６７は、バッファ４４，４５，５４，５５から出力された信号に応じてＯＮ／ＯＦＦされ、ＯＮの状態になった場合には各ローカルブロックをプリチャージする。 Buffers 44, 45, 54 and 55 output signals obtained by delaying local block selection signals BS1 to BS4 by two logic elements.
The P-channel transistors 60 to 67 are turned on / off according to the signals output from the buffers 44, 45, 54, and 55, and precharge each local block when turned on.

ＮＡＮＤ素子６８は、メモリセルＣ１１〜Ｃ１４からの出力信号と、メモリセルＣ２１〜Ｃ２４からの出力信号との論理積を反転した結果を出力する。
ＮＡＮＤ素子６９は、メモリセルＣ３１〜Ｃ３４からの出力信号と、メモリセルＣ４１〜Ｃ４４からの出力信号との論理積を反転した結果を出力する。 The NAND element 68 outputs a result obtained by inverting the logical product of the output signals from the memory cells C11 to C14 and the output signals from the memory cells C21 to C24.
NAND element 69 outputs a result obtained by inverting the logical product of the output signals from memory cells C31 to C34 and the output signals from memory cells C41 to C44.

なお、ＮＡＮＤ素子６８，６９から出力された信号は、図１の場合と同様に、Ｎチャネルトランジスタを介して共通ビット線ＧＢＬ１に供給される。
次に、以上に示す第２の実施の形態の動作について説明する。 Note that the signals output from the NAND elements 68 and 69 are supplied to the common bit line GBL1 via the N-channel transistor, as in the case of FIG.
Next, the operation of the second embodiment described above will be described.

以下では、メモリセルＣ１１からデータを読み出す際の動作を例に挙げて説明する。先ず、読み出しが開始される前の段階においては、ローカルブロック選択信号ＢＳ１〜ＢＳ４は全て“Ｌ”の状態であるので、バッファ４４，４５，５４，５５から出力される信号は全て“Ｌ”の状態になる。その結果、Ｐチャネルトランジスタ６０〜６７は全てＯＮの状態になる。 Hereinafter, an operation when reading data from the memory cell C11 will be described as an example. First, in the stage before reading is started, the local block selection signals BS1 to BS4 are all in the “L” state, so that the signals output from the buffers 44, 45, 54, and 55 are all “L”. It becomes a state. As a result, all the P-channel transistors 60 to 67 are turned on.

Ｐチャネルトランジスタ６０〜６７は、一方の端子が電源に接続されているので、これらがＯＮの状態になると、ローカルブロックを構成する分割ビット線（メモリセルに接続された左側の配線）および補分割ビット線（メモリセルに接続された右側の配線）が“Ｈ”の状態にプリチャージされた状態になる。 Since one terminal of the P-channel transistors 60 to 67 is connected to the power source, when these terminals are turned on, the divided bit lines (the left-side wiring connected to the memory cells) and the auxiliary division constituting the local block The bit line (the right wiring connected to the memory cell) is precharged to the “H” state.

このような状態において、読み出しアドレス信号が入力されると、ワード線ドライバ３とバンクデコーダ４によりワード線ＷＬ１とローカルブロック選択信号ＢＳ１が“Ｈ”の状態になり、その他は全て“Ｌ”の状態になる。その結果、ＡＮＤ素子４０の出力が“Ｈ”の状態になるので、メモリセルＣ１１を含む行が選択された状態になる。また、バッファ４４の出力が“Ｈ”の状態になるので、Ｐチャネルトランジスタ６０がＯＦＦの状態になり、メモリセルＣ１１が接続された分割ビット線および補分割ビット線のプリチャージが解除される。 In this state, when a read address signal is input, the word line driver 3 and the bank decoder 4 cause the word line WL1 and the local block selection signal BS1 to be in the “H” state, and all others are in the “L” state. become. As a result, since the output of the AND element 40 is in the “H” state, the row including the memory cell C11 is selected. Further, since the output of the buffer 44 is in the “H” state, the P-channel transistor 60 is turned off, and the precharge of the divided bit line and the complementary divided bit line to which the memory cell C11 is connected is released.

メモリセルＣ１１が選択されると、データが分割ビット線に出力される。なお、この実施の形態では、列方向にはメモリセルは１個しか選択されないので、その他のローカルブロックではメモリセルはデータを出力しない。また、ＮＡＮＤ素子６８，６９の入力端子は“Ｈ”レベルにプルアップされているので、メモリセルＣ１１に格納されているデータが“Ｈ”である場合にはＮＡＮＤ素子６８からは“Ｌ”が、また、格納されているデータが“Ｌ”である場合には“Ｈ”が出力されることになる。 When the memory cell C11 is selected, data is output to the divided bit line. In this embodiment, since only one memory cell is selected in the column direction, the memory cell does not output data in other local blocks. Since the input terminals of the NAND elements 68 and 69 are pulled up to the “H” level, when the data stored in the memory cell C11 is “H”, the NAND element 68 sets “L”. In addition, when the stored data is “L”, “H” is output.

その後の動作は、図１の場合と同様であるので説明は省略する。
ところで、以上の実施の形態では、分割ビット線と補分割ビット線のプリチャージ動作を制御する信号と、メモリセルを選択するための信号とを、近接した領域に配置されているワード線ＷＬ１〜ＷＬ４と、ローカルブロック選択信号ＢＳ１〜ＢＳ４から生成することができるので、プリチャージが解除されてから、ワード線を選択するまでの動作におけるマージンを最小に抑えることができる。その結果、半導体記憶装置の動作を高速化することが可能になる。 The subsequent operation is the same as that in FIG.
By the way, in the above embodiment, the signal for controlling the precharge operation of the divided bit line and the complementary divided bit line and the signal for selecting the memory cell are connected to the word lines WL1 to WL1 arranged in the adjacent regions. Since it can be generated from WL4 and the local block selection signals BS1 to BS4, the margin in the operation from the release of the precharge to the selection of the word line can be minimized. As a result, the operation of the semiconductor memory device can be speeded up.

次に、本発明の第３の実施の形態について説明する。
図３は、本発明の第３の実施の形態について説明する図である。なお、本発明の基本的な構成は、図１６に示す従来例と同様であるので、本発明の主要部分のみを示している。また、この図では、図２の一部を抜き出して表示してあるので、共通する部分には同一の符号を付してある。 Next, a third embodiment of the present invention will be described.
FIG. 3 is a diagram for explaining a third embodiment of the present invention. Since the basic configuration of the present invention is the same as that of the conventional example shown in FIG. 16 , only the main part of the present invention is shown. Moreover, in this figure, since the part of FIG. 2 is extracted and displayed, the same code | symbol is attached | subjected to the common part.

この図の例は、メモリセルＣ１１〜Ｃ１４、ＮＡＮＤ素子およびインバータから構成されるＡＮＤ素子４０〜４３、２個のインバータから構成されるバッファ４４、プリチャージ回路を構成するＰチャネルトランジスタ６０，６２、ライトアンプ９０を構成するＮチャネルトランジスタ９１〜９５によって構成されている。 The example of this figure shows memory cells C11 to C14, AND elements 40 to 43 composed of NAND elements and inverters, a buffer 44 composed of two inverters, P channel transistors 60 and 62 constituting a precharge circuit, The N-channel transistors 91 to 95 constituting the write amplifier 90 are configured.

次に、以上に示す、本発明の第３の実施の形態の動作について説明する。
以下では、メモリセルＣ１１に対して、データを書き込む際の動作について説明する。先ず、書き込み動作が開始する前の段階では、ローカルブロック選択信号ＢＳ１〜ＢＳ４は、全て“Ｌ”の状態であるので、バッファ４４の出力は“Ｌ”の状態となる。その結果、Ｐチャネルトランジスタ６０，６２は、双方共にＯＮの状態になり分割ビット線および補分割ビット線は、電源電圧によりプリチャージされた状態になる。 Next, the operation of the third embodiment of the present invention described above will be described.
Hereinafter, an operation when data is written to the memory cell C11 will be described. First, in the stage before the start of the write operation, all the local block selection signals BS1 to BS4 are in the “L” state, so the output of the buffer 44 is in the “L” state. As a result, P channel transistors 60 and 62 are both turned on, and the divided bit line and the complementary divided bit line are precharged by the power supply voltage.

次に、書き込みアドレスが入力されると、バンクデコーダ４から出力されるローカルブロック選択信号ＢＳ１が“Ｈ”の状態になる。その結果、バッファ４４の出力が“Ｈ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＦＦの状態になってプリチャージが終了する。 Next, when the write address is input, the local block selection signal BS1 output from the bank decoder 4 is in the “H” state. As a result, the output of the buffer 44 becomes “H”, the P-channel transistors 60 and 62 are turned off, and the precharge is completed.

このとき、ワード線ドライバ３の出力であるＷＬ１は、“Ｈ”の状態になるので、ＡＮＤ素子４０の出力は“Ｈ”の状態になる。従って、メモリセルＣ１１を含む行が選択されることになる。 At this time, WL1 which is the output of the word line driver 3 is in the “H” state, so the output of the AND element 40 is in the “H” state. Therefore, the row including the memory cell C11 is selected.

一方、ライトアンプ９０では、バッファ４４の出力（ライトイネーブル信号）が“Ｈ”の状態であるので、Ｎチャネルトランジスタ９５がＯＮの状態になり、Ｎチャネルトランジスタ９３，９４のソース（またはドレイン）が接地されることになる。 On the other hand, in the write amplifier 90, since the output (write enable signal) of the buffer 44 is in the “H” state, the N-channel transistor 95 is turned on, and the sources (or drains) of the N-channel transistors 93 and 94 are turned on. It will be grounded.

このとき書き込み信号線Ｗ０が“Ｈ”の状態であり、書き込み信号線Ｗ１が“Ｌ”の状態であるとすると、Ｎチャネルトランジスタ９３はＯＮの状態になり、Ｎチャネルトランジスタ９４はＯＦＦの状態になる。また、Ｎチャネルトランジスタ９１はＯＦＦの状態になり、Ｎチャネルトランジスタ９２はＯＮの状態になる。 At this time, when the write signal line W0 is in the “H” state and the write signal line W1 is in the “L” state, the N-channel transistor 93 is turned on and the N-channel transistor 94 is turned off. Become. Further, the N-channel transistor 91 is turned off and the N-channel transistor 92 is turned on.

その結果、Ｎチャネルトランジスタ９３のドレインは接地電位となり、Ｎチャネルトランジスタ９２のドレインは電源電位となるので、分割ビット線は“Ｌ”の状態に、また、補分割ビット線は“Ｈ”の状態になる。 As a result, the drain of N channel transistor 93 is at the ground potential and the drain of N channel transistor 92 is at the power supply potential, so that the divided bit line is in the “L” state and the complementary divided bit line is in the “H” state. become.

このようにして、分割ビット線および補分割ビット線に送出された信号は、メモリセルＣ１１に書き込まれることになる。
データの書き込みが終了すると、ローカルブロック選択信号ＢＳ１は、“Ｌ”の状態になるのでバッファ４４の出力は“Ｌ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＮの状態になって分割ビット線および補分割ビット線がプリチャージされた状態になる。また、ワード線ＷＬ１は、“Ｌ”の状態になるので、メモリセルＣ１１は、非選択状態になる。 In this way, signals sent to the divided bit line and the complementary divided bit line are written into the memory cell C11.
When the data writing is completed, the local block selection signal BS1 is in the “L” state, so the output of the buffer 44 is in the “L” state, the P-channel transistors 60 and 62 are in the ON state, and the divided bits. The line and the complementary divided bit line are in a precharged state. Further, since the word line WL1 is in the “L” state, the memory cell C11 is in a non-selected state.

以上の実施の形態によれば、ライトアンプ９０の動作のタイミングをローカルブロック選択信号ＢＳ１〜ＢＳ４から生成するようにしたので、ライトイネーブル信号を別途設けた場合に比較して、配線の本数を減少させることができるので、チップ面積を減少させることが可能になる。 According to the above embodiment, since the operation timing of the write amplifier 90 is generated from the local block selection signals BS1 to BS4, the number of wirings is reduced as compared with the case where a write enable signal is separately provided. Therefore, the chip area can be reduced.

また、ライトアンプ９０の動作のタイミング信号とメモリセルを選択する信号とを、隣接した領域に配置されたワード線とローカルブロック選択信号ＢＳ１〜ＢＳ４とから生成するようにしたので、配線の引き回しによるタイミングのずれの発生を防止することができる。更に、その結果、設計時におけるマージンを最少に設定できることから、装置の動作速度を高速化することが可能になる。 In addition, since the timing signal for the operation of the write amplifier 90 and the signal for selecting the memory cell are generated from the word line arranged in the adjacent region and the local block selection signals BS1 to BS4, the wiring is routed. The occurrence of timing deviation can be prevented. Further, as a result, the margin at the time of design can be set to a minimum, so that the operation speed of the apparatus can be increased.

なお、以上は、ライトアンプ９０に関する実施の形態であるが、図４に示すセンスアンプ１００を配置することも可能である。
図４に示す回路は、図３に示す破線で囲まれた領域に配置されるものである。ここで、センスアンプ１００はメモリセルから出力されたデータを増幅して出力する。なお、センスアンプ１００には、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸ、分割ビット線ＢＬおよび補分割ビット線ＢＬＸ、ならびに、バッファ４４の出力線が接続されている。 Although the above is an embodiment relating to the write amplifier 90, the sense amplifier 100 shown in FIG. 4 can also be arranged.
The circuit shown in FIG. 4 is arranged in a region surrounded by a broken line shown in FIG. Here, the sense amplifier 100 amplifies and outputs the data output from the memory cell. The sense amplifier 100 is connected to the common bit line GBL and the complementary common bit line GBLX, the divided bit line BL and the complementary divided bit line BLX, and the output line of the buffer 44.

次に、以上の回路の動作について説明する。例えば、メモリセルＣ１１からデータを読み出す場合について考えると、前述の場合と同様に、読み出し動作が開始される前は、ローカルブロック選択信号ＢＳ１〜ＢＳ４およびワード線ＷＬ１〜ＷＬ４は全て“Ｌ”の状態になっているので、ＡＮＤ素子４０〜４３の出力はすべて“Ｌ”の状態となる。従って、メモリセルＣ１１〜Ｃ１４は、非選択の状態になっている。また、バッファ４４の出力は“Ｌ”の状態であるのでＰチャネルトランジスタ６０，６２は、ＯＮの状態になり、分割ビット線ＢＬおよび補分割ビット線ＢＬＸはプリチャージされた状態になる。 Next, the operation of the above circuit will be described. For example, considering the case of reading data from the memory cell C11, the local block selection signals BS1 to BS4 and the word lines WL1 to WL4 are all in the “L” state before the read operation is started, as in the case described above. Therefore, the outputs of the AND elements 40 to 43 are all in the “L” state. Therefore, the memory cells C11 to C14 are in a non-selected state. Since the output of the buffer 44 is in the “L” state, the P-channel transistors 60 and 62 are in the ON state, and the divided bit line BL and the complementary divided bit line BLX are in the precharged state.

アドレス信号が入力されると、バンクデコーダ４は、ローカルブロック選択信号ＢＳ１を“Ｈ”の状態にするので、バッファ４４の出力が“Ｈ”の状態になり、Ｐチャネルトランジスタ６０，６２がＯＦＦの状態になり、プリチャージ動作が停止される。また、ＡＮＤ素子４０の出力が“Ｈ”の状態になるので、メモリセルＣ１１が選択され、メモリセルＣ１１に格納されているデータが読み出されて、分割ビット線ＢＬおよび補分割ビット線ＢＬＸに出力される。 When the address signal is input, the bank decoder 4 sets the local block selection signal BS1 to the “H” state, so that the output of the buffer 44 is set to the “H” state, and the P-channel transistors 60 and 62 are OFF. And the precharge operation is stopped. Further, since the output of the AND element 40 is in the “H” state, the memory cell C11 is selected, the data stored in the memory cell C11 is read, and the divided bit line BL and the complementary divided bit line BLX are read. Is output.

一方、バッファ４４の出力が“Ｈ”の状態になると、センスアンプ１００が動作を開始し、分割ビット線ＢＬおよび補分割ビット線ＢＬＸに供給されている電圧を増幅し、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸに供給する。 On the other hand, when the output of the buffer 44 is in the “H” state, the sense amplifier 100 starts to operate, amplifies the voltage supplied to the divided bit line BL and the complementary divided bit line BLX, and the common bit line GBL and the complementary bit line. This is supplied to the common bit line GBLX.

その結果、メモリセルＣ１１に格納されているデータが読み出され、増幅された後、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸに出力されることになる。
以上の実施の形態によれば、前述の場合と同様に、ワード線がアクティブになるタイミングと、センスアンプ１００が動作を開始するタイミングとの誤差を少なくすることができる。その結果、これらのタイミングのマージンを減らすことにより、装置の動作を高速化することが可能になる。 As a result, the data stored in the memory cell C11 is read out and amplified, and then output to the common bit line GBL and the complementary common bit line GBLX.
According to the above embodiment, as in the case described above, it is possible to reduce an error between the timing when the word line becomes active and the timing when the sense amplifier 100 starts its operation. As a result, it is possible to speed up the operation of the apparatus by reducing these timing margins.

なお、以上は、センスアンプ１００に関する実施の形態であるが、図５に示すローカルブロック選択スイッチ回路を配置することも可能である。
図５に示す回路は、前述の場合と同様に、図３に示す破線で囲まれた領域に配置されるものである。ここで、ローカルブロック選択スイッチ回路は、Ｎチャネルトランジスタ１１０，１１１によって構成されている。Ｎチャネルトランジスタ１１０，１１１のそれぞれのゲートはバッファ４４の出力に接続されている。また、ドレインは分割ビット線ＢＬおよび補分割ビット線ＢＬＸにそれぞれ接続されている。さらに、ソースは共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬＸにそれぞれ接続されている。 Although the above is an embodiment related to the sense amplifier 100, a local block selection switch circuit shown in FIG. 5 can be arranged.
The circuit shown in FIG. 5 is arranged in a region surrounded by a broken line shown in FIG. 3 as in the case described above. Here, the local block selection switch circuit is configured by N-channel transistors 110 and 111. The gates of the N-channel transistors 110 and 111 are connected to the output of the buffer 44. The drains are connected to the divided bit line BL and the complementary divided bit line BLX, respectively. Further, the sources are connected to the common bit line GBL and the complementary common bit line GBLX, respectively.

次に、以上の実施の形態の動作について説明する。例えば、メモリセルＣ１１にデータを書き込む場合について考えると、前述の場合と同様に、書き込み動作が開始される前は、ローカルブロック選択信号ＢＳ１〜ＢＳ４およびワード線ＷＬ１〜ＷＬ４は全て“Ｌ”の状態になっているので、ＡＮＤ素子４０〜４３の出力はすべて“Ｌ”の状態となり、メモリセルＣ１１〜Ｃ１４は、非選択の状態になっている。また、バッファ４４の出力は“Ｌ”の状態であるのでＰチャネルトランジスタ６０，６２は、ＯＮの状態になり、分割ビット線ＢＬおよび補分割ビット線ＢＬＸはプリチャージされた状態になる。 Next, the operation of the above embodiment will be described. For example, considering the case where data is written to the memory cell C11, the local block selection signals BS1 to BS4 and the word lines WL1 to WL4 are all in the “L” state before the write operation is started, as in the case described above. Therefore, the outputs of the AND elements 40 to 43 are all in the “L” state, and the memory cells C11 to C14 are in a non-selected state. Since the output of the buffer 44 is in the “L” state, the P-channel transistors 60 and 62 are in the ON state, and the divided bit line BL and the complementary divided bit line BLX are in the precharged state.

一方、バッファ４４の出力が“Ｈ”の状態になると、Ｎチャネルトランジスタ１１０，１１１がＯＮの状態になり、共通ビット線ＧＢＬと分割ビット線ＢＬが接続され、また、補共通ビット線ＧＢＬＸと補分割ビット線ＢＬＸが接続され、データの書き込みが可能になる。 On the other hand, when the output of the buffer 44 is in the “H” state, the N-channel transistors 110 and 111 are turned on, the common bit line GBL and the divided bit line BL are connected, and the complementary common bit line GBLX and the complementary bit line GBLX. The divided bit line BLX is connected, and data can be written.

以上の実施の形態によれば、前述の場合と同様に、ワード線がアクティブになるタイミングと、ローカルブロック選択スイッチ回路が動作を開始するタイミングとの誤差を少なくすることができる。その結果、これらのタイミングのマージンを減らすことにより、装置の動作を高速化することが可能になる。 According to the above embodiment, as in the case described above, the error between the timing when the word line becomes active and the timing when the local block selection switch circuit starts operation can be reduced. As a result, it is possible to speed up the operation of the apparatus by reducing these timing margins.

次に、本発明の第４の実施の形態について説明する。
図６は本発明の第４の実施の形態の構成例を示す図である。この図は、メモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４の部分の構成例を示している。ここで、バンク制御回路１２０は、メモリセルＣ１１〜Ｃ１４を制御する。また、バンク制御回路１２１は、メモリセルＣ２１〜Ｃ２４を制御する。 Next, a fourth embodiment of the present invention will be described.
FIG. 6 is a diagram showing a configuration example of the fourth embodiment of the present invention. This figure shows a configuration example of the memory cells C11 to C14 and the memory cells C21 to C24. Here, the bank control circuit 120 controls the memory cells C11 to C14. The bank control circuit 121 controls the memory cells C21 to C24.

ここで、図の右側に示すように、メモリセルＣ２１と、バンク制御回路１２０とは、Ｎ−Ｗｅｌｌを一部で共有しており、共有されたＮ−Ｗｅｌｌの上部と、下部には、バンク制御回路１２０とメモリセルＣ２１のＰ−Ｗｅｌｌが配置されている。 Here, as shown on the right side of the figure, the memory cell C21 and the bank control circuit 120 share an N-Well in part, and the upper and lower portions of the shared N-Well are bank banks. The control circuit 120 and the P-well of the memory cell C21 are arranged.

このように、メモリセルＣ２１とバンク制御回路１２０のＮ−Ｗｅｌｌを共有化することにより、通常、これらの回路の間に形成される緩衝領域を設ける必要がなくなるので、その緩衝領域の分だけチップ面積を削減することが可能になる。 In this way, by sharing the N-well of the memory cell C21 and the bank control circuit 120, it is usually unnecessary to provide a buffer region formed between these circuits. The area can be reduced.

次に、本発明の第５の実施の形態について説明する。
図７は、本発明の第５の実施の形態について説明する図である。この図は、メモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４に関する部分の構成例を示している。ここで、バンク制御回路１３０は、上下に隣接して配置されているメモリセルＣ１１〜Ｃ１４およびメモリセルＣ２１〜Ｃ２４の双方を制御する。 Next, a fifth embodiment of the present invention will be described.
FIG. 7 is a diagram for explaining a fifth embodiment of the present invention. This figure shows a configuration example of a portion related to the memory cells C11 to C14 and the memory cells C21 to C24. Here, the bank control circuit 130 controls both the memory cells C11 to C14 and the memory cells C21 to C24 that are arranged adjacent to each other in the vertical direction.

従って、このように、上下に近接するローカルブロックを一つのバンク制御回路で制御することで、従来の構成例と比較して、チップ面積を小さくすることが可能になる。
なお、この実施の形態においても、図６に示す場合と同様に、バンク制御回路１３０とメモリセルＣ２１およびＣ１４のＷｅｌｌを一部共有化することにより、更にチップ面積を減少させることができる。 Therefore, by controlling the local blocks adjacent in the vertical direction with one bank control circuit in this way, the chip area can be reduced as compared with the conventional configuration example.
In this embodiment, as in the case shown in FIG. 6, the chip area can be further reduced by partially sharing the bank control circuit 130 and the wells of the memory cells C21 and C14.

なお、第５の実施の形態の具体的な回路の構成例としては、例えば、図１に示す、Ｐチャネルトランジスタ２２，２３、ＮＡＮＤ素子２６、および、Ｎチャネルトランジスタ２８を挙げることができる。 As a specific circuit configuration example of the fifth embodiment, for example, P-channel transistors 22 and 23, a NAND element 26, and an N-channel transistor 28 shown in FIG.

次に、本発明の第６の実施の形態について説明する。
図８は、セルアレイとバンク制御回路の配置の態様を示す図である。この図の例は、バンク制御回路１４０，１４１、セルアレイ１４２、バンク制御回路１４３、セルアレイ１４４、バンク制御回路１４５，１４６によって構成されており、バンク制御回路１４１、セルアレイ１４２、および、バンク制御回路１４３の上半分が１つのローカルブロックを構成し、バンク制御回路１４３の下半分、セルアレイ１４４、および、バンク制御回路１４５が他の一つのローカルブロックを構成している。 Next, a sixth embodiment of the present invention will be described.
FIG. 8 is a diagram showing an arrangement of the cell array and the bank control circuit. The example of this figure includes bank control circuits 140 and 141, a cell array 142, a bank control circuit 143, a cell array 144, and bank control circuits 145 and 146. The bank control circuit 141, the cell array 142, and the bank control circuit 143 are shown in FIG. The upper half constitutes one local block, and the lower half of the bank control circuit 143, the cell array 144, and the bank control circuit 145 constitute another local block.

ここで、バンク制御回路１４３は、例えば、図１に示す、Ｐチャネルトランジスタ２２，２３、ＮＡＮＤ素子２６、および、Ｎチャネルトランジスタ２８によって構成されている。また、バンク制御回路１４０，１４１，１４５，１４６は、例えば、図２に示す、バッファ４４およびＰチャネルトランジスタ６０，６２によって構成されるプリチャージ回路である。 Here, the bank control circuit 143 includes, for example, P-channel transistors 22 and 23, a NAND element 26, and an N-channel transistor 28 shown in FIG. Further, the bank control circuits 140, 141, 145, and 146 are precharge circuits including, for example, the buffer 44 and the P-channel transistors 60 and 62 shown in FIG.

この図に示すように、セルアレイ１４２とセルアレイ１４４の間に挟まれたバンク制御回路は、図７の場合と同様に共通化することができる。この例では、二つのバンク制御回路がバンク制御回路１４３として共通化されている。一方、セルアレイ１４２の上部に配置されているバンク制御回路１４１と、バンク制御回路１４０は共通化が不可能であるのでこれらは別々の構成とする。しかし、これらのバンク制御回路を構成するプリチャージ回路は、Ｎ−Ｗｅｌｌを一部共有しているので、前述の場合と同様に、緩衝領域を設ける必要がないため、このような配置にすることで、チップ面積を更に削減することが可能になる。 As shown in this figure, the bank control circuit sandwiched between the cell array 142 and the cell array 144 can be shared as in the case of FIG. In this example, two bank control circuits are shared as the bank control circuit 143. On the other hand, since the bank control circuit 141 and the bank control circuit 140 disposed on the upper part of the cell array 142 cannot be shared, they are configured separately. However, since the precharge circuits constituting these bank control circuits share a part of the N-Well, it is not necessary to provide a buffer area as in the case described above, so this arrangement is adopted. Thus, the chip area can be further reduced.

以上に説明したように、本発明の第６の実施の形態によれば、セルアレイ間に配置された二つのバンク制御回路については共有化し、共有化できないバンク制御回路であって、同一のＷｅｌｌによって構成されるバンク制御回路については隣接して配置することにより、緩衝領域を省略し、チップ面積を小さくすることが可能になる。 As described above, according to the sixth embodiment of the present invention, two bank control circuits arranged between cell arrays are shared and cannot be shared, and the same well is used. By arranging the bank control circuits adjacent to each other, the buffer area can be omitted and the chip area can be reduced.

次に、本発明の第７の実施の形態について説明する。
図９は、本発明の第７の実施の形態について説明する図である。この実施の形態は、ライトアンプの構成例を示す図である。この実施の形態は、Ｎチャネルトランジスタ１５０〜１５３によって構成されている。ここで、Ｎチャネルトランジスタ１５２は、ソースが接地され、ドレインが分割ビット線ＢＬとＮチャネルトランジスタ１５０のソースに接続され、ゲートが書き込み信号線Ｗ０に接続されている。Ｎチャネルトランジスタ１５０は、ドレインが電源に接続され、ソースが分割ビット線ＢＬとＮチャネルトランジスタ１５２のドレインに接続され、ゲートが書き込み信号線Ｗ１に接続されている。 Next, a seventh embodiment of the present invention will be described.
FIG. 9 is a diagram for explaining a seventh embodiment of the present invention. This embodiment is a diagram illustrating a configuration example of a write amplifier. This embodiment is constituted by N-channel transistors 150 to 153. Here, the N channel transistor 152 has a source grounded, a drain connected to the divided bit line BL and the source of the N channel transistor 150, and a gate connected to the write signal line W0. The N-channel transistor 150 has a drain connected to the power supply, a source connected to the divided bit line BL and the drain of the N-channel transistor 152, and a gate connected to the write signal line W1.

Ｎチャネルトランジスタ１５３は、ソースが接地され、ドレインが補分割ビット線ＢＬＸとＮチャネルトランジスタ１５１のソースに接続され、ゲートが書き込み信号線Ｗ１に接続されている。Ｎチャネルトランジスタ１５１は、ドレインが電源に接続され、ソースが補分割ビット線ＢＬＸとＮチャネルトランジスタ１５３のドレインに接続され、ゲートが書き込み信号線Ｗ０に接続されている。 The N-channel transistor 153 has a source grounded, a drain connected to the complementary divided bit line BLX and the source of the N-channel transistor 151, and a gate connected to the write signal line W1. The N-channel transistor 151 has a drain connected to the power supply, a source connected to the complementary divided bit line BLX and the drain of the N-channel transistor 153, and a gate connected to the write signal line W0.

次に、以上の実施の形態の動作について説明する。
先ず、Ｗ０が“Ｈ”の状態であり、Ｗ１が“Ｌ”の状態である場合について考える。その場合には、Ｎチャネルトランジスタ１５２およびＮチャネルトランジスタ１５１がＯＮの状態になり、一方、Ｎチャネルトランジスタ１５３およびＮチャネルトランジスタ１５０がＯＦＦの状態になる。その結果、分割ビット線ＢＬは接地されるので“Ｌ”の状態になり、一方、補分割ビット線ＢＬＸは電源に接続されるので“Ｈ”の状態になる。従って、分割ビット線ＢＬおよび補分割ビット線ＢＬＸには、書き込み信号線Ｗ０および書き込み信号線Ｗ１に印加されている信号の論理を反転した信号が出力されることになる。 Next, the operation of the above embodiment will be described.
First, consider a case where W0 is in the “H” state and W1 is in the “L” state. In that case, N-channel transistor 152 and N-channel transistor 151 are turned on, while N-channel transistor 153 and N-channel transistor 150 are turned off. As a result, the divided bit line BL is grounded and thus is in the “L” state, while the complementary divided bit line BLX is connected to the power source and is in the “H” state. Therefore, a signal obtained by inverting the logic of the signal applied to the write signal line W0 and the write signal line W1 is output to the divided bit line BL and the complementary divided bit line BLX.

ところで、図１０は、従来のライトアンプの構成例を示す図である。この例では、ライトアンプは、Ｐチャネルトランジスタ１６０，１６１、インバータ１６２，１６３、および、Ｎチャネルトランジスタ１６４，１６５によって構成されている。なお、この従来例の動作も図９に示す場合と同様である。 Incidentally, FIG. 10 is a diagram illustrating a configuration example of a conventional write amplifier. In this example, the write amplifier includes P-channel transistors 160 and 161, inverters 162 and 163, and N-channel transistors 164 and 165. The operation of this conventional example is the same as that shown in FIG.

図９と図１０を比較してわかるように、本実施の形態では、インバータ１６２，１６３を省略することができるとともに、Ｎチャネルトランジスタのみによって構成することができるので、異なるＷｅｌｌを分離するための緩衝領域を設ける必要がなくなり、チップ面積を小さくすることが可能になる。 As can be seen by comparing FIG. 9 and FIG. 10, in this embodiment, the inverters 162 and 163 can be omitted and can be configured by only N-channel transistors, so that different wells can be separated. There is no need to provide a buffer region, and the chip area can be reduced.

次に、本発明の第８の実施の形態について説明する。
図１１は、本発明の第８の実施の形態について説明する図である。なお、この図では、メモリセルＣ１１〜Ｃ１４に関係する部分のみを取り出して表示してある。 Next, an eighth embodiment of the present invention will be described.
FIG. 11 is a diagram for explaining an eighth embodiment of the present invention. In this figure, only the portions related to the memory cells C11 to C14 are taken out and displayed.

この図に示すように、本発明の第８の実施の形態は、メモリセルＣ１１〜Ｃ１４、バンク制御回路ＢＣ１、ライトアンプ２０２、選択回路２００、遅延回路２０１、ローデコーダ２、および、ワード線ドライバ３によって構成されている。 As shown in this figure, the eighth embodiment of the present invention includes memory cells C11 to C14, bank control circuit BC1, write amplifier 202, selection circuit 200, delay circuit 201, row decoder 2, and word line driver. 3.

ここで、メモリセルＣ１１〜Ｃ１４はデータを記憶するとともに、記憶されているデータを必要に応じて出力する。
バンク制御回路ＢＣ１は、図１６に示すバンクデコーダ４から出力される制御信号に応じてローカルブロックを制御する。 Here, the memory cells C11 to C14 store data and output the stored data as necessary.
Bank control circuit BC1 controls the local block in accordance with a control signal outputted from the bank decoder 4 shown in FIG. 16.

ライトアンプ２０２は、メモリセルＣ１１〜Ｃ１４にデータを書き込む際に、書き込み信号の電圧を増幅する。
選択回路２００は、インバーテッドライトイネーブル信号ＷＥＸがアクティブの場合にはアドレス信号を遅延回路２０１に供給し、インアクティブの場合にはローデコーダ２に供給する。 The write amplifier 202 amplifies the voltage of the write signal when writing data to the memory cells C11 to C14.
The selection circuit 200 supplies an address signal to the delay circuit 201 when the inverted write enable signal WEX is active, and supplies it to the row decoder 2 when it is inactive.

ローデコーダ２は、遅延回路２０１または選択回路２００から供給されたアドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、ワード線を選択する。 The row decoder 2 decodes the address signal supplied from the delay circuit 201 or the selection circuit 200 and controls the word line driver 3 according to the result.
The word line driver 3 selects a word line according to the control of the row decoder 2.

次に、以上の実施の形態の動作について説明する。以下では、図１２および図１３を参照して、従来例および本実施の形態の動作の概要についてそれぞれ説明した後、図１１に示す実施の形態の具体的な動作について説明する。 Next, the operation of the above embodiment will be described. In the following, with reference to FIGS. 12 and 13 , the outline of the operation of the conventional example and the present embodiment will be described, respectively, and then the specific operation of the embodiment shown in FIG. 11 will be described.

図１２は、従来の回路の書き込み時における動作を説明する図である。なお、この図の例では、メモリセルに現在書き込まれているデータが、分割ビット線ＢＬ側が“Ｌ”であり、補分割ビット線ＢＬＸ側が“Ｈ”であるときに、それとは逆のデータを書き込む場合を例に挙げて説明する。 FIG. 12 is a diagram for explaining the operation at the time of writing in the conventional circuit. In the example of this figure, when the data currently written in the memory cell is “L” on the divided bit line BL side and “H” on the complementary divided bit line BLX side, the opposite data is obtained. The case of writing will be described as an example.

図１２（Ｃ）に示すように、時刻ｔ１以前は、ＢＬ／ＢＬＸは、プリチャージ動作により、ともに“Ｈ”の状態になっている。そして、時刻ｔ１において、ワード線が“Ｈ”の状態にされると、メモリセルからデータが出力され、メモリセルの分割ビット線ＢＬ側は“Ｌ”の状態であるので、電圧が徐々に降下し始める。一方、補分割ビット線ＢＬＸ側は“Ｈ”の状態であるので、電圧は一定の状態を保持する。 As shown in FIG. 12 (C), before time t1, BL / BLX is the precharge operation, which is the state of both "H". At time t1, when the word line is set to the “H” state, data is output from the memory cell, and since the divided bit line BL side of the memory cell is in the “L” state, the voltage gradually decreases. Begin to. On the other hand, since the complementary divided bit line BLX side is in the “H” state, the voltage is kept constant.

そして、時刻ｔ３において、インバーテッドライトイネーブル（ＷＥＸ）信号がアクティブの状態になると、図１２（Ｂ）に示すように、インバーテッドライトイネーブル電圧が徐々に低下し始める。 Then, at time t3, when the inverted write enable (WEX) signal is in a state of active, as shown in FIG. 12 (B), starts to decrease inverted write enable voltage gradually.

ここで、メモリセルに書き込もうとするデータは、現在格納されているデータと逆の論理のデータであるので、分割ビット線ＢＬ側は“Ｌ”から“Ｈ”へ、また、補分割ビット線ＢＬＸ側は“Ｈ”から“Ｌ”へ書き換えられることになる。 Here, since the data to be written to the memory cell is data having the opposite logic to the data currently stored, the divided bit line BL side changes from “L” to “H”, and the complementary divided bit line BLX. The side is rewritten from “H” to “L”.

従って、分割ビット線ＢＬはインバーテッドライトイネーブル（ＷＥＸ）信号がアクティブの状態になる時刻ｔ３から“Ｈ”の状態に徐々に変化していく。一方、補分割ビット線ＢＬＸは時刻ｔ３から“Ｌ”の状態に変化していく。 Accordingly, the divided bit line BL gradually changes to the “H” state from time t3 when the inverted write enable (WEX) signal becomes active. On the other hand, the complementary divided bit line BLX changes to the "L" state from time t3.

ここで、分割ビット線ＢＬまたは補分割ビット線ＢＬＸが“Ｈ”が“Ｌ”に変化する場合と、“Ｌ”が“Ｈ”に変化する場合とでは、前者の変化の方が速いので、分割ビット線の電圧は“Ｈ”が“Ｌ”に変化する場合よりも緩やかな傾きで“Ｌ”が“Ｈ”に変化することになる。その結果、インバーテッドライトイネーブル（ＷＥＸ）信号がインアクティブの状態になる時刻ｔ６の時点では、分割ビット線ＢＬは完全には“Ｈ”の状態には至らない。また、時刻ｔ３〜ｔ４は、“Ｈ”，“Ｌ”のレベルが逆転しており、これらは、デバイスの“Ｈ”レベルが下がっているので、誤動作することはまずない。 Here, when the divided bit line BL or the complementary divided bit line BLX changes from “H” to “L” and when “L” changes to “H”, the former change is faster. The voltage of the divided bit line changes from “L” to “H” with a gentler slope than when “H” changes to “L”. As a result, at the time t6 when the inverted write enable (WEX) signal becomes inactive, the divided bit line BL does not completely reach the “H” state. Further, at times t3 to t4, the levels of “H” and “L” are reversed, and these are unlikely to malfunction because the “H” level of the device is lowered.

また、設計時においては、このような場合を想定してマージンを設定する必要があることから、マージンを多めに設ける必要が生じ、その結果、書き込み動作を高速化することができなかった。そこで、図１１および図１３に示す実施の形態では、書き込み動作時においてワード線をアクティブにするタイミングを遅らせることにより、このような問題を解決している。以下にその動作の概要について説明する。 In designing, since it is necessary to set a margin assuming such a case, it is necessary to provide a large margin, and as a result, the writing operation cannot be speeded up. Therefore, in the embodiment shown in FIG. 11 and FIG. 13 , such a problem is solved by delaying the timing for activating the word line during the write operation. The outline of the operation will be described below.

なお、これら図の例では、前述の場合と同様に、メモリセルに現在書き込まれているデータは、分割ビット線ＢＬ側が“Ｌ”であり、補分割ビット線ＢＬＸ側が“Ｈ”の場合に、それとは逆のデータを書き込む場合を例に挙げて説明する。 In the examples of these drawings, as in the case described above, the data currently written in the memory cell is “L” on the divided bit line BL side and “H” on the complementary divided bit line BLX side. A case where data opposite to that is written will be described as an example.

図１３（Ａ）に示すように、時刻ｔ３において、ワード線が“Ｈ”の状態にされると、それと同時にインバーテッドライトイネーブル（ＷＥＸ）信号がアクティブの状態になる（図１３（Ｂ）参照）。 As shown in FIG. 13 (A), at time t3, the word line is in state "H", the same inverted write enable (WEX) signal is in a state of active simultaneously (see FIG. 13 (B) ).

すると、メモリセルの補分割ビット線ＢＬＸ側は、現在、データ“Ｈ”が格納されており、書き込もうとするデータは“Ｌ”であるので、図１３（Ｃ）に示すように、補分割ビット線ＢＬＸの電圧が降下する。一方、メモリセルの分割ビット線ＢＬ側は、現在データ“Ｌ”が格納されており、書き込むことするデータは“Ｈ”の状態であるので、図１３（Ｃ）に示すように、分割ビット線ＢＬの電圧は、メモリセルをチャージするために一旦電圧が降下した後、上昇し、“Ｈ”のレベルに時刻ｔ５において到達する（図１３（Ｃ）参照）。 Then, the auxiliary divided bit line BLX side of the memory cell currently being stored data "H", the data to be written is "L", as shown in FIG. 13 (C), the auxiliary divided bit The voltage on line BLX drops. On the other hand, the divided bit line BL side of the memory cell is stored the current data "L", the data to be written is in a state "H", the as shown in FIG. 13 (C), divided bit line The voltage of BL temporarily decreases after charging to charge the memory cell, then increases, and reaches the “H” level at time t5 (see FIG. 13C ).

このように、本実施の形態では、書き込み動作時においてワード線の信号をアクティブにするタイミングを遅らせるようにしたので、デバイスの誤動作を誘発することを防止することができる。 As described above, in this embodiment, since the timing for activating the signal of the word line during the write operation is delayed, it is possible to prevent the malfunction of the device.

次に、図１１に示す実施の形態の動作について説明する。以下では、メモリセルＣ１１にデータを書き込む場合を例に挙げて説明する。
データを書き込む際には、インバーテッドライトイネーブル信号が“Ｌ”の状態になる。そして、選択回路２００に対してアドレス信号が入力されると、選択回路２００は、入力されたアドレス信号を遅延回路２０１に供給する。 Next, the operation of the embodiment shown in FIG. 11 will be described. Hereinafter, a case where data is written to the memory cell C11 will be described as an example.
When writing data, the inverted write enable signal is in the “L” state. When an address signal is input to the selection circuit 200, the selection circuit 200 supplies the input address signal to the delay circuit 201.

遅延回路２０１は、選択回路２００から供給された、アドレス信号を所定の時間（図１３に示す（ｔ３−ｔ１）に対応する時間）だけ遅延し、ローデコーダ２に供給する。
ローデコーダ２は、遅延回路２０１から供給された、アドレス信号をデコードし、その結果に応じて、ワード線ドライバ３を制御する。 The delay circuit 201 delays the address signal supplied from the selection circuit 200 by a predetermined time (a time corresponding to (t3−t1) shown in FIG. 13 ), and supplies the delayed signal to the row decoder 2.
The row decoder 2 decodes the address signal supplied from the delay circuit 201 and controls the word line driver 3 according to the result.

その結果、メモリセルＣ１１に接続されているワード線が遅延回路２０１によって遅延された分だけ遅れてアクティブとなり、メモリセルＣ１１が選択されることになる。
このとき、バンク制御回路ＢＣ１は、バンクデコーダ４によって選択されているので（インバーテッドライトイネーブル信号に応じてＯＮの状態にされているので）、ライトアンプ２０２から供給されたデータは、メモリセルＣ１１に供給され、そこに書き込まれることになる。 As a result, the word line connected to the memory cell C11 becomes active after being delayed by the delay circuit 201, and the memory cell C11 is selected.
At this time, since the bank control circuit BC1 is selected by the bank decoder 4 (because it is turned on in accordance with the inverted write enable signal), the data supplied from the write amplifier 202 is stored in the memory cell C11. And will be written there.

以上に示したように本発明の第８の実施の形態によれば、書き込み動作時においては、ワード線をアクティブにするタイミングを遅延回路２０１によって所定の時間だけ遅延するようにしたので、デバイスが誤動作することを防止することが可能になる。 As described above, according to the eighth embodiment of the present invention, the timing for activating the word line is delayed by a predetermined time by the delay circuit 201 during the write operation. It becomes possible to prevent malfunction.

また、インバーテッドライトイネーブル信号をアクティブにする時間を短縮することができるので、半導体記憶装置の書き込み動作を高速化することが可能になる。
次に、本発明の第９の実施の形態について説明する。 Further, since the time for activating the inverted write enable signal can be shortened, the write operation of the semiconductor memory device can be speeded up.
Next, a ninth embodiment of the present invention will be described.

図１４は本発明の第９の実施の形態の構成例を示す図であり、ライトアンプを構成している。この図に示す実施の形態は、Ｎチャネルトランジスタ２２０〜２２３によって構成されている。 FIG. 14 is a diagram showing a configuration example of the ninth embodiment of the present invention, which constitutes a write amplifier. The embodiment shown in this figure is constituted by N-channel transistors 220 to 223.

Ｎチャネルトランジスタ２２０は、ドレインが電源に接続されており、ソースが分割ビット線ＢＬおよびＮチャネルトランジスタ２２２のドレインに接続されており、ゲートが書き込み信号線Ｗ１に接続されている。 The N-channel transistor 220 has a drain connected to the power supply, a source connected to the divided bit line BL and the drain of the N-channel transistor 222, and a gate connected to the write signal line W1.

Ｎチャネルトランジスタ２２１は、ドレインが電源に接続されており、ソースが補分割ビット線ＢＬＸおよびＮチャネルトランジスタ２２３のドレインに接続されており、ゲートが書き込み信号線Ｗ０に接続されている。 The N-channel transistor 221 has a drain connected to the power supply, a source connected to the complementary divided bit line BLX and the drain of the N-channel transistor 223, and a gate connected to the write signal line W0.

Ｎチャネルトランジスタ２２２は、ソースが接地されており、ドレインが分割ビット線ＢＬに接続されており、ゲートが書き込み信号線Ｗ０に接続されている。
Ｎチャネルトランジスタ２２３は、ソースが接地されており、ドレインが補分割ビット線ＢＬＸに接続されており、ゲートが書き込み信号線Ｗ１に接続されている。 The N-channel transistor 222 has a source grounded, a drain connected to the divided bit line BL, and a gate connected to the write signal line W0.
The N-channel transistor 223 has a source grounded, a drain connected to the complementary divided bit line BLX, and a gate connected to the write signal line W1.

なお、図３に示すライトアンプに比較すると、本実施の形態では、Ｎチャネルトランジスタ９５に対応するトランジスタが省略されている。
次に、以上の実施の形態の動作について説明する。 Compared to the write amplifier shown in FIG. 3, the transistor corresponding to the N-channel transistor 95 is omitted in this embodiment.
Next, the operation of the above embodiment will be described.

図１５は、図１４に示す実施の形態の動作を説明する図である。先ず、データを書き込む場合には、書き込み信号線Ｗ０，Ｗ１は、図１５に示すように、書き込もうとするデータに応じて“Ｈ”または“Ｌ”の状態にされる。その結果、例えば、書き込み信号線Ｗ０が“Ｈ”の状態であり、書き込み信号線Ｗ１が“Ｌ”の状態である場合には、Ｎチャネルトランジスタ２２２がＯＮの状態になり、Ｎチャネルトランジスタ２２０がＯＦＦの状態になるので、分割ビット線ＢＬは、“Ｌ”の状態になる。一方、Ｎチャネルトランジスタ２２３はＯＦＦの状態になり、Ｎチャネルトランジスタ２２１がＯＮの状態になるので、補分割ビット線ＢＬＸは、“Ｈ”の状態になる。 Figure 15 is a diagram for explaining the operation of the embodiment shown in FIG. 14. First, when writing data, the write signal line W0, W1, as shown in FIG. 15, is the state of the data depending on the "H" or "L" to be written. As a result, for example, when the write signal line W0 is in the “H” state and the write signal line W1 is in the “L” state, the N-channel transistor 222 is turned on and the N-channel transistor 220 is turned on. Since it is in the OFF state, the divided bit line BL is in the “L” state. On the other hand, the N-channel transistor 223 is turned off and the N-channel transistor 221 is turned on, so that the complementary divided bit line BLX is in the “H” state.

また、読み出し時においては、図１５に示すように、書き込み信号線Ｗ０，Ｗ１の双方が“Ｌ”の状態にされ、Ｎチャネルトランジスタ２２０〜２２３の全てがＯＦＦの状態になる。その結果、ライトアンプは、ハイインピーダンスの状態になるので、分割ビット線ＢＬおよび補分割ビット線ＢＬＸから切り離された状態になる。 Further, at the time of reading, as shown in FIG. 15 , both the write signal lines W0 and W1 are set to “L”, and all of the N-channel transistors 220 to 223 are turned OFF. As a result, since the write amplifier is in a high impedance state, it is disconnected from the divided bit line BL and the complementary divided bit line BLX.

以上の実施の形態によれば、読み出し時には、書き込み信号線Ｗ０，Ｗ１を双方共に“Ｌ”の状態にし、ライトアンプを回路から切り離すようにしたので、図３に示す場合に比較して、Ｎチャネルトランジスタ９５とライトイネーブル信号線とを省略することが可能になるので、回路を簡略化することによりチップ面積を小さくすることが可能になる。 According to the above embodiment, at the time of reading, both the write signal lines W0 and W1 are set to the “L” state, and the write amplifier is disconnected from the circuit. Therefore, compared with the case shown in FIG. Since the channel transistor 95 and the write enable signal line can be omitted, the chip area can be reduced by simplifying the circuit.

なお、以上に示す第１〜第９の実施の形態の回路は一例であって、本発明がこのような場合のみに限定されるものでないことはいうまでもない。 The circuits of the first to ninth embodiments described above are examples, and it goes without saying that the present invention is not limited to such a case.

本発明の第１の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 1st Embodiment of this invention. 本発明の第２の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 2nd Embodiment of this invention. 本発明の第３の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 3rd Embodiment of this invention. 図３に示す破線で囲まれた領域に配置されるセンスアンプの構成例を示す図である。FIG. 4 is a diagram illustrating a configuration example of a sense amplifier arranged in a region surrounded by a broken line illustrated in FIG. 3. 図３に示す破線で囲まれた領域に配置されるローカルブロック選択スイッチ回路の構成例を示す図である。It is a figure which shows the structural example of the local block selection switch circuit arrange | positioned at the area | region enclosed with the broken line shown in FIG. 本発明の第４の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 4th Embodiment of this invention. 本発明の第５の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 5th Embodiment of this invention. 本発明の第６の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 6th Embodiment of this invention. 本発明の第７の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 7th Embodiment of this invention. 従来のライトアンプの構成例を示す図である。It is a figure which shows the structural example of the conventional write amplifier. 本発明の第８の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 8th Embodiment of this invention. 従来の回路の書き込み動作時における動作を説明する図である。It is a figure explaining the operation | movement at the time of write-in operation | movement of the conventional circuit. 図１１に示す実施の形態の動作を説明するためのタイミングチャートである。12 is a timing chart for explaining the operation of the embodiment shown in FIG. 本発明の第９の実施の形態の構成例を示す図である。It is a figure which shows the structural example of the 9th Embodiment of this invention. 図１４に示す実施の形態の動作を説明するための図である。It is a figure for demonstrating the operation | movement of embodiment shown in FIG. 従来の半導体記憶装置の構成例を示す図である。It is a figure which shows the structural example of the conventional semiconductor memory device.

符号の説明Explanation of symbols

Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４メモリセル
２０，２１マルチプレクサ
２２〜２５Ｐチャネルトランジスタ
２６，２７ＮＡＮＤ素子
２８，２９Ｎチャネルトランジスタ
３０−１〜３０−ｐＰチャネルトランジスタ
４０〜４３，４６〜４９，５０〜５３，５６〜５９ＡＮＤ素子
４４，４５，５４，５５バッファ
６０〜６７Ｐチャネルトランジスタ
６８，６９ＮＡＮＤ素子
９０ライトアンプ
９１〜９５Ｎチャネルトランジスタ
１００センスアンプ
１１０，１１１Ｎチャネルトランジスタ
１２０，１２１バンク制御回路
１３０バンク制御回路
１４０，１４１，１４３，１４５，１４６バンク制御回路
１４２，１４４セルアレイ
１５０〜１５３Ｎチャネルトランジスタ
１６０，１６１Ｐチャネルトランジスタ
１６２，１６３インバータ
１６４，１６５Ｎチャネルトランジスタ
２００選択回路
２０１遅延回路
２０２ライトアンプ C11 to C14, C21 to C24, C31 to C34, C41 to C44 Memory cell 20, 21 Multiplexer 22-25 P channel transistor 26, 27 NAND element 28, 29 N channel transistor 30-1 to 30-p P channel transistor 40 to 43, 46 to 49, 50 to 53, 56 to 59 AND element 44, 45, 54, 55 Buffer 60 to 67 P channel transistor 68, 69 NAND element 90 Write amplifier 91 to 95 N channel transistor 100 Sense amplifier 110, 111 N Channel transistor 120, 121 Bank control circuit 130 Bank control circuit 140, 141, 143, 145, 146 Bank control circuit 142, 144 Cell array 150-153 N-channel transistor 160, 161 P Catcher channel transistors 162 and 163 inverters 164, 165 N-channel transistor 200 selection circuit 201 a delay circuit 202 a write amplifier

Claims

複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、  In a semiconductor memory device having a memory cell array composed of a plurality of memory cells,
前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックと、  A plurality of local blocks arranged in the column direction, which is formed by dividing the memory cell array in the column direction and serves as a unit for reading and writing data;
複数の前記ローカルブロック単位に配置され、データの読み書きのため複数の前記メモリセルを制御し、それぞれが隣接するメモリセルとウエルを共有する制御回路と、  A control circuit arranged in a plurality of local block units, controlling a plurality of the memory cells for reading and writing data, each sharing a well with a neighboring memory cell;
を有することを特徴とする半導体記憶装置。  A semiconductor memory device comprising:

複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、  In a semiconductor memory device having a memory cell array composed of a plurality of memory cells,
前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、  The memory cell array is formed by dividing the memory cell array in the column direction, and has a plurality of local blocks arranged in the column direction as a unit for reading and writing data,
列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、  Two local blocks arranged adjacent to each other in the column direction form a pair,
ペアとして制御される隣接する２個の前記ローカルブロックの中央に制御回路が配置され、  A control circuit is arranged at the center of two adjacent local blocks controlled as a pair,
前記ローカルブロックと前記制御回路が隣接する部分は同一のウエルによって構成されることを特徴とする半導体記憶装置。  A portion of the local block and the control circuit adjacent to each other is constituted by the same well.

複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、  In a semiconductor memory device having a memory cell array composed of a plurality of memory cells,
前記メモリセルアレイを列方向に分割して形成され、データの読み書きの単位となる、列方向に配列された複数のローカルブロックを有し、  The memory cell array is formed by dividing the memory cell array in the column direction, and has a plurality of local blocks arranged in the column direction as a unit for reading and writing data,
列方向に隣接して配置された２個の前記ローカルブロックがペアを構成し、  Two local blocks arranged adjacent to each other in the column direction form a pair,
隣接する２個の前記ローカルブロックの中央に制御回路が配置されて前記ペアを制御し、  A control circuit is arranged in the center of two adjacent local blocks to control the pair,
各ペアブロックの前記制御回路と対向する部分に他の制御回路が設けられ、  Another control circuit is provided in a portion of each pair block facing the control circuit,
隣接する前記他の制御回路同士は同一のウエルによって構成されることを特徴とする半導体記憶装置。  2. The semiconductor memory device according to claim 1, wherein the other control circuits adjacent to each other are constituted by the same well.