JP2000003967A - 半導体記憶装置及びそれを用いた半導体装置並びに電子機器 - Google Patents
半導体記憶装置及びそれを用いた半導体装置並びに電子機器Info
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- JP2000003967A JP2000003967A JP11104751A JP10475199A JP2000003967A JP 2000003967 A JP2000003967 A JP 2000003967A JP 11104751 A JP11104751 A JP 11104751A JP 10475199 A JP10475199 A JP 10475199A JP 2000003967 A JP2000003967 A JP 2000003967A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳにより構成され、複数に分割された
メモリセルアレイ中の所定のメモリセル行を選択するた
めのサブデコーダを有する半導体記憶装置に関する。三
素子で構成されるサブデコーダのブロック選択信号線と
メインワード線の組み合わせにより生じる問題を解決
し、サブデコーダの低面積化と高速化を実現する。 【解決手段】 隣接する二つのサブデコーダに対して二
つのメインワード線と、一つのブロック選択信号線を設
けることで、隣接するサブデコーダのブロック選択信号
を接続するフィールド領域を共有させる。また、メモリ
セル毎に設けられた接地電位配線をサブデコーダ領域上
で接続し、さらに上層の接地電位配線と接続すること
で、サブデコーダ領域における接地電位配線の本数を低
減させる。
メモリセルアレイ中の所定のメモリセル行を選択するた
めのサブデコーダを有する半導体記憶装置に関する。三
素子で構成されるサブデコーダのブロック選択信号線と
メインワード線の組み合わせにより生じる問題を解決
し、サブデコーダの低面積化と高速化を実現する。 【解決手段】 隣接する二つのサブデコーダに対して二
つのメインワード線と、一つのブロック選択信号線を設
けることで、隣接するサブデコーダのブロック選択信号
を接続するフィールド領域を共有させる。また、メモリ
セル毎に設けられた接地電位配線をサブデコーダ領域上
で接続し、さらに上層の接地電位配線と接続すること
で、サブデコーダ領域における接地電位配線の本数を低
減させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びそれを用いた半導体装置並びに電子機器に関する。
びそれを用いた半導体装置並びに電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】この種の
半導体記憶装置として、例えばStatic Random Access M
emory（以下、「ＳＲＡＭ」という）を挙げることがで
きる。この一例として、例えば特開昭平5-2895号公報等
が公知である。
半導体記憶装置として、例えばStatic Random Access M
emory（以下、「ＳＲＡＭ」という）を挙げることがで
きる。この一例として、例えば特開昭平5-2895号公報等
が公知である。
【０００３】このようなＳＲＡＭは、素子数を低減した
り、ワード線を分割配置することで大容量化及び高速化
を実現してきている。そして、ＳＲＡＭは、ＣＭＯＳに
より構成され、複数に分割されたメモリセルアレイ中の
所定のメモリセル行を選択するためのサブデコーダを有
する。このようなＳＲＡＭにおけるサブ行選択デコーダ
群の一般的な構成を図１７に示す。
り、ワード線を分割配置することで大容量化及び高速化
を実現してきている。そして、ＳＲＡＭは、ＣＭＯＳに
より構成され、複数に分割されたメモリセルアレイ中の
所定のメモリセル行を選択するためのサブデコーダを有
する。このようなＳＲＡＭにおけるサブ行選択デコーダ
群の一般的な構成を図１７に示す。
【０００４】同図において、サブ行選択デコーダ群４２
１ａは、列方向に配置される四つのサブデコーダから構
成されており、サブデコーダに接続されるサブワード線
４２８ａ，４２８ｂ，４２８ｃ，４２８ｄを駆動するこ
とで、隣接するメモリセルアレイ中の所定のメモリセル
行を活性化する。
１ａは、列方向に配置される四つのサブデコーダから構
成されており、サブデコーダに接続されるサブワード線
４２８ａ，４２８ｂ，４２８ｃ，４２８ｄを駆動するこ
とで、隣接するメモリセルアレイ中の所定のメモリセル
行を活性化する。
【０００５】サブデコーダは、第１導電型のトランジス
タであるＰチャネル（以下、「Ｐｃｈ」という）トラン
ジスタ４２４と第２導電型のトランジスタであるＮチャ
ネル（以下、「Ｎｃｈ」という）トランジスタ４２５と
からなるトランスミッションゲートと、第２のＮｃｈト
ランジスタ４２６と、の３素子からなる。
タであるＰチャネル（以下、「Ｐｃｈ」という）トラン
ジスタ４２４と第２導電型のトランジスタであるＮチャ
ネル（以下、「Ｎｃｈ」という）トランジスタ４２５と
からなるトランスミッションゲートと、第２のＮｃｈト
ランジスタ４２６と、の３素子からなる。
【０００６】トランスミッションゲートのソースは、サ
ブ行選択信号線４０８の内の一つが接続され、トランス
ミッションゲートのドレインは、サブワード線に接続さ
れる。また、第２のＮｃｈトランジスタ４２６のソース
は、第１の電源電位である接地電位に接続され、第２の
Ｎｃｈトランジスタ４２６のドレインは、サブワード線
に接続される。
ブ行選択信号線４０８の内の一つが接続され、トランス
ミッションゲートのドレインは、サブワード線に接続さ
れる。また、第２のＮｃｈトランジスタ４２６のソース
は、第１の電源電位である接地電位に接続され、第２の
Ｎｃｈトランジスタ４２６のドレインは、サブワード線
に接続される。
【０００７】次に、各トランジスタのゲート制御信号に
ついて示す。Ｐｃｈトランジスタ４２４のゲートと、第
２のＮｃｈトランジスタ４２６のゲートとは、４つのメ
モリセル毎に設けられたメインワード線４２７ａと共通
に接続される。
ついて示す。Ｐｃｈトランジスタ４２４のゲートと、第
２のＮｃｈトランジスタ４２６のゲートとは、４つのメ
モリセル毎に設けられたメインワード線４２７ａと共通
に接続される。
【０００８】第１のＮｃｈトランジスタ４２５のゲート
は、メインワード線の逆電位となるインバータ４２９の
出力電位が接続される。メモリセルアレイ４２０ａを選
択するサブ行選択デコーダ群４２１ａには、サブ行選択
信号線４０８ａ，４０８ｂ，４０８ｃ，４０８ｄが入力
され、メモリセルアレイ２１ｂを選択するサブ行選択デ
コーダ群４２１ｂには、サブ行選択信号線４０８ｅ，４
０８ｆ，４０８ｇ，４０８ｈが入力される。サブワード
線群の出力である４本のサブワード線には、各々４本の
サブ行選択信号線の電位がトランスミッションゲートを
介して伝達される。
は、メインワード線の逆電位となるインバータ４２９の
出力電位が接続される。メモリセルアレイ４２０ａを選
択するサブ行選択デコーダ群４２１ａには、サブ行選択
信号線４０８ａ，４０８ｂ，４０８ｃ，４０８ｄが入力
され、メモリセルアレイ２１ｂを選択するサブ行選択デ
コーダ群４２１ｂには、サブ行選択信号線４０８ｅ，４
０８ｆ，４０８ｇ，４０８ｈが入力される。サブワード
線群の出力である４本のサブワード線には、各々４本の
サブ行選択信号線の電位がトランスミッションゲートを
介して伝達される。
【０００９】図１８は、図１７に示した回路図のＰｃｈ
トランジスタ４２４のレイアウト構成を示すものであ
る。サブ行選択信号線４０８は、第１の金属配線で構成
され、第１の金属配線より下層の第２の金属配線４５９
を介してソースのフィールド領域４３０に接続される。
トランジスタ４２４のレイアウト構成を示すものであ
る。サブ行選択信号線４０８は、第１の金属配線で構成
され、第１の金属配線より下層の第２の金属配線４５９
を介してソースのフィールド領域４３０に接続される。
【００１０】ポリシリコンで構成されるサブワード線４
２８は、第２の金属配線４５７を介してドレインのフィ
ールド領域４３２と接続される。ソースのフィールド領
域４３０とドレインのフィールド領域４３２は、ポリシ
リコンで構成されるゲート４３１により分離される。
２８は、第２の金属配線４５７を介してドレインのフィ
ールド領域４３２と接続される。ソースのフィールド領
域４３０とドレインのフィールド領域４３２は、ポリシ
リコンで構成されるゲート４３１により分離される。
【００１１】サブデコーダ毎の各Ｐｃｈトランジスタ４
２４は、絶縁領域４５０により分離され、Ｐｃｈトラン
ジスタ４２４のゲート３１は、各々４つのサブデコーダ
において共通となる。
２４は、絶縁領域４５０により分離され、Ｐｃｈトラン
ジスタ４２４のゲート３１は、各々４つのサブデコーダ
において共通となる。
【００１２】この構成では、Ｐｃｈトランジスタ４２４
のソースを独立して設ける必要があることが、上述の公
報に開示されている。第１のサブデコーダのＰｃｈトラ
ンジスタ４２４には、サブワード線４３８ａとサブ行選
択信号線４０８ａが接続され、第２のサブデコーダのＰ
ｃｈトランジスタ４２４には、サブワード線４３８ｂと
サブ行選択信号線４０８ｂが接続され、第３のサブデコ
ーダのＰｃｈトランジスタ４２４には、サブワード線４
３８ｃとサブ行選択信号線４０８ｃが接続され、第４の
サブデコーダのＰｃｈトランジスタ４２４には、サブワ
ード線４３８ｄとサブ行選択信号線４０８ｄが接続され
る。
のソースを独立して設ける必要があることが、上述の公
報に開示されている。第１のサブデコーダのＰｃｈトラ
ンジスタ４２４には、サブワード線４３８ａとサブ行選
択信号線４０８ａが接続され、第２のサブデコーダのＰ
ｃｈトランジスタ４２４には、サブワード線４３８ｂと
サブ行選択信号線４０８ｂが接続され、第３のサブデコ
ーダのＰｃｈトランジスタ４２４には、サブワード線４
３８ｃとサブ行選択信号線４０８ｃが接続され、第４の
サブデコーダのＰｃｈトランジスタ４２４には、サブワ
ード線４３８ｄとサブ行選択信号線４０８ｄが接続され
る。
【００１３】近年のＳＲＡＭは、大容量化と高速化の要
求を満たすためにメモリセルアレイを細かく分け、非常
に長いメインワード線と複数のサブ行選択デコーダを有
する構成が取られる。この結果、図１７に示されるよう
にサブワード線の駆動をブロック選択信号により行う技
術は配線容量を考慮した場合に有効といえる。また、複
数のサブ行選択信号線を設けることでサブ行選択信号線
に生じる各ソースの拡散容量を低減させている。
求を満たすためにメモリセルアレイを細かく分け、非常
に長いメインワード線と複数のサブ行選択デコーダを有
する構成が取られる。この結果、図１７に示されるよう
にサブワード線の駆動をブロック選択信号により行う技
術は配線容量を考慮した場合に有効といえる。また、複
数のサブ行選択信号線を設けることでサブ行選択信号線
に生じる各ソースの拡散容量を低減させている。
【００１４】（１）しかしながら、上述のようにメモリ
セルアレイの分割に伴ないサブ行選択デコーダ及びサブ
行選択信号線を駆動するブロック選択信号デコーダも増
大する。また、近年のプロセスの微細化技術によりポリ
シリコンやフィールド領域の縮小化はなされるが、金属
配線層は、その物性上ポリシリコンと同程度の縮小化を
はかることが困難であった。
セルアレイの分割に伴ないサブ行選択デコーダ及びサブ
行選択信号線を駆動するブロック選択信号デコーダも増
大する。また、近年のプロセスの微細化技術によりポリ
シリコンやフィールド領域の縮小化はなされるが、金属
配線層は、その物性上ポリシリコンと同程度の縮小化を
はかることが困難であった。
【００１５】また、サブ行選択信号線が多数存在する上
述のサブデコーダ選択方式では、プロセス技術の進歩に
伴ないフィールド領域の縮小化がはかれたとしても、サ
ブ行選択信号線の配線幅と、スペースの縮小化が困難で
あることから、サブデコーダの横方向の長さがサブ行選
択信号線の本数から決定されてしまうことがある。この
ため、低面積化が困難となる。さらに、サブデコーダ群
に配置されるインバータ４２９は、サブデコーダの配置
パターンを形成する上で連続性が損なわれる要因を含ん
でいる。この結果、列方向に連続してフィールド領域を
設けることが困難となり、低面積化が困難になる。
述のサブデコーダ選択方式では、プロセス技術の進歩に
伴ないフィールド領域の縮小化がはかれたとしても、サ
ブ行選択信号線の配線幅と、スペースの縮小化が困難で
あることから、サブデコーダの横方向の長さがサブ行選
択信号線の本数から決定されてしまうことがある。この
ため、低面積化が困難となる。さらに、サブデコーダ群
に配置されるインバータ４２９は、サブデコーダの配置
パターンを形成する上で連続性が損なわれる要因を含ん
でいる。この結果、列方向に連続してフィールド領域を
設けることが困難となり、低面積化が困難になる。
【００１６】（２）また、ＳＲＡＭにおいて、ビット線
をプリチャージするプリチャージ回路では、一般にレイ
アウト上、縦長のアルミ配線層をビット線対に対して平
行となるように、縦列配置にすることが行われている。
このため、縦方向に長くなり、チップの肥大化を招いて
いた。
をプリチャージするプリチャージ回路では、一般にレイ
アウト上、縦長のアルミ配線層をビット線対に対して平
行となるように、縦列配置にすることが行われている。
このため、縦方向に長くなり、チップの肥大化を招いて
いた。
【００１７】さらに、このようなプリチャージ回路の領
域では、充分なＶｄｄ配線層を確保するために、チップ
面積の増加を招いていた。
域では、充分なＶｄｄ配線層を確保するために、チップ
面積の増加を招いていた。
【００１８】この充分な電源を確保しようとして、幅を
太く大きいアルミ配線層を使用しようとすると、ＩＣチ
ップに物理的な歪みが加わった時に割れることが考えら
れる。
太く大きいアルミ配線層を使用しようとすると、ＩＣチ
ップに物理的な歪みが加わった時に割れることが考えら
れる。
【００１９】（３）また、この種のＳＲＡＭでは、メモ
リセルとメイン行選択デコーダの境界領域においては、
その半導体記憶装置の構造上以下の問題が生じることが
考えられる。即ち、メイン行選択デコーダには、メイン
ワード線を駆動するための一対のインバータにて形成さ
れたドライバ（駆動部）が内蔵される。そして、レイア
ウト上、メモリセル領域とメインワード線駆動領域とは
互いに隣接している。
リセルとメイン行選択デコーダの境界領域においては、
その半導体記憶装置の構造上以下の問題が生じることが
考えられる。即ち、メイン行選択デコーダには、メイン
ワード線を駆動するための一対のインバータにて形成さ
れたドライバ（駆動部）が内蔵される。そして、レイア
ウト上、メモリセル領域とメインワード線駆動領域とは
互いに隣接している。
【００２０】このようなドライバを構成するＰｃｈトラ
ンジスタのウエル領域は、隣接するメモリセル領域内の
メモリセルを構成する例えばＰｃｈトランジスタのウエ
ル領域と、共通して設けられることが多い。
ンジスタのウエル領域は、隣接するメモリセル領域内の
メモリセルを構成する例えばＰｃｈトランジスタのウエ
ル領域と、共通して設けられることが多い。
【００２１】しかしながら、このような構造では、Ｐｃ
ｈトランジスタを用いてドライバを駆動しようとする
と、メインワード線に供給される大電流に起因した電圧
変動により、ウエル領域を伝播して、メモリセルに対す
る電圧変動までをも引き起こし、メモリセルに誤動作を
生じさせてしまうという問題点があった。
ｈトランジスタを用いてドライバを駆動しようとする
と、メインワード線に供給される大電流に起因した電圧
変動により、ウエル領域を伝播して、メモリセルに対す
る電圧変動までをも引き起こし、メモリセルに誤動作を
生じさせてしまうという問題点があった。
【００２２】本発明は、上記した技術の問題点を解決す
ることを課題としてなされたものであって、その目的と
するところは、３素子で構成されるサブデコーダを採用
した場合に生じる種々の問題を解決するものであり、サ
ブワード線を選択するサブ行選択信号線とメインワード
線の組合せにより生じるサブデコーダの面積の増加に対
して有効な半導体記憶装置及びそれを用いた半導体装置
並びに電子機器を提供することにある。
ることを課題としてなされたものであって、その目的と
するところは、３素子で構成されるサブデコーダを採用
した場合に生じる種々の問題を解決するものであり、サ
ブワード線を選択するサブ行選択信号線とメインワード
線の組合せにより生じるサブデコーダの面積の増加に対
して有効な半導体記憶装置及びそれを用いた半導体装置
並びに電子機器を提供することにある。
【００２３】また、本発明の他の目的は、プリチャージ
部における充分な電流幅を確保しながらも物理的な歪み
が加わったとしても耐えることのできる半導体記憶装置
及びそれを用いた半導体装置並びに電子機器を提供する
ことにある。
部における充分な電流幅を確保しながらも物理的な歪み
が加わったとしても耐えることのできる半導体記憶装置
及びそれを用いた半導体装置並びに電子機器を提供する
ことにある。
【００２４】さらに、本発明の他の目的は、大電流でワ
ード線を駆動させても、ワード線ドライバに隣接するメ
モリセルの誤動作を低減することのできる半導体記憶装
置及びそれを用いた半導体装置並びに電子機器を提供す
ることにある。
ード線を駆動させても、ワード線ドライバに隣接するメ
モリセルの誤動作を低減することのできる半導体記憶装
置及びそれを用いた半導体装置並びに電子機器を提供す
ることにある。
【００２５】
【課題を解決するための手段】請求項１に記載の発明に
係る半導体記憶装置は、少なくとも複数行に配設された
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整
数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、Ｍ
Ｃn+3に各々接続されて、当該メモリセルを選択するた
めのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、Ｓ
ＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワー
ド線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷ
Ｌn+2）、（ＭＷＬ n+1、ＭＷＬn+2）、（ＭＷＬn+3、Ｍ
ＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、
ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号に
より活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1
と、前記サブ行アドレス信号に基づいて、前記サブワー
ド線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷ
Ｌn+3）の中から１本のサブワード線を選択して、サブ
ワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓ
n+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、
Ｓn+1、Ｓn+ 2、Ｓn+3は、前記メインワード線ＭＷＬn-1
が非活性、前記メインワード線ＭＷＬnが活性の時に、
前記サブワード線Ｓnを活性化し、前記サブワード線Ｓn
と少なくとも１本のサブ行アドレス信号線ＡＬnとの間
に設けられたトランスミッションゲートと、前記メイン
ワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬn
が非活性の時に、前記サブワード線Ｓnを接地電位に引
き下げて非活性化とし、ゲート電極がメインワード線Ｍ
ＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷ
Ｌnに接続され、ソース電極が接地線に接続された第１
導電型の第１トランジスタと、を有し、前記サブ行選択
手段Ｓnの前記第２導電型の第１のトランジスタの前記
サブ行アドレス信号線ＡＬnに接続されるフィールド領
域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第
１トランジスタの前記サブ行アドレス信号線ＡＬnに接
続されるフィールド領域と共有されることを特徴とす
る。
係る半導体記憶装置は、少なくとも複数行に配設された
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整
数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、Ｍ
Ｃn+3に各々接続されて、当該メモリセルを選択するた
めのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、Ｓ
ＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワー
ド線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷ
Ｌn+2）、（ＭＷＬ n+1、ＭＷＬn+2）、（ＭＷＬn+3、Ｍ
ＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、
ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号に
より活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1
と、前記サブ行アドレス信号に基づいて、前記サブワー
ド線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷ
Ｌn+3）の中から１本のサブワード線を選択して、サブ
ワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓ
n+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、
Ｓn+1、Ｓn+ 2、Ｓn+3は、前記メインワード線ＭＷＬn-1
が非活性、前記メインワード線ＭＷＬnが活性の時に、
前記サブワード線Ｓnを活性化し、前記サブワード線Ｓn
と少なくとも１本のサブ行アドレス信号線ＡＬnとの間
に設けられたトランスミッションゲートと、前記メイン
ワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬn
が非活性の時に、前記サブワード線Ｓnを接地電位に引
き下げて非活性化とし、ゲート電極がメインワード線Ｍ
ＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷ
Ｌnに接続され、ソース電極が接地線に接続された第１
導電型の第１トランジスタと、を有し、前記サブ行選択
手段Ｓnの前記第２導電型の第１のトランジスタの前記
サブ行アドレス信号線ＡＬnに接続されるフィールド領
域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第
１トランジスタの前記サブ行アドレス信号線ＡＬnに接
続されるフィールド領域と共有されることを特徴とす
る。
【００２６】請求項１に記載の発明によれば、第１導電
型のトランジスタはフィールド領域間に絶縁領域を設け
ることなく、列方向に連続して配置することが可能とな
る。サブ行選択手段の一つの素子構成は、１つの第２導
電型の第１のトランジスタと、第１導電型の第１、第２
のトランジスタを有するものであるため、第１導電型側
のトランジスタ領域の低面積化がチップレベルの低面積
化に大きく貢献することは明らかである。
型のトランジスタはフィールド領域間に絶縁領域を設け
ることなく、列方向に連続して配置することが可能とな
る。サブ行選択手段の一つの素子構成は、１つの第２導
電型の第１のトランジスタと、第１導電型の第１、第２
のトランジスタを有するものであるため、第１導電型側
のトランジスタ領域の低面積化がチップレベルの低面積
化に大きく貢献することは明らかである。
【００２７】そして、隣接する２つのサブ行選択手段に
対して２つのメインワード線と、一つのサブ行アドレス
信号線を設けることで、隣接するサブ行選択手段のサブ
行アドレス信号を接続するフィールド領域を共有させる
ことができる。この結果、サブ行アドレス信号線の拡散
容量を減らすことなくサブ行アドレス信号線の本数を低
減することができるため、低面積化を実現できる。
対して２つのメインワード線と、一つのサブ行アドレス
信号線を設けることで、隣接するサブ行選択手段のサブ
行アドレス信号を接続するフィールド領域を共有させる
ことができる。この結果、サブ行アドレス信号線の拡散
容量を減らすことなくサブ行アドレス信号線の本数を低
減することができるため、低面積化を実現できる。
【００２８】つまり、サブ行選択手段の面積を低減させ
ることができ、チップレベルの低面積化が実現できる。
特に、半導体記憶装置の大容量化に伴ない低面積化の効
果が顕著になることは言うまでもない。
ることができ、チップレベルの低面積化が実現できる。
特に、半導体記憶装置の大容量化に伴ない低面積化の効
果が顕著になることは言うまでもない。
【００２９】請求項２に記載の発明に係る半導体記憶装
置は、少なくとも複数行に配設されたメモリセルＭ
Ｃn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接
続されて、当該メモリセルを選択するためのサブワード
線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記
サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬ
n+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌ n+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前
記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷ
Ｌn+3を選択するサブ行アドレス信号により活性化され
るサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行
アドレス信号に基づいて、前記サブワード線（ＳＷ
Ｌn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から
１本のサブワード線を選択して、サブワード線を活性化
するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有
し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+ 2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、前記メインワード線ＭＷＬn-1が活
性、前記メインワード線ＭＷＬnが非活性の時に、前記
サブワード線Ｓnを接地電位に引き下げて非活性化と
し、ゲート電極がメインワード線ＭＷＬn-1に接続さ
れ、ドレイン電極がサブワード線ＳＷＬnに接続され、
ソース電極が接地線に接続された第１導電型の第１トラ
ンジスタと、前記サブ行選択手段Ｓnの前記第２導電型
の第２のトランジスタの前記サブワード線ＳＷＬnに接
続されるフィールド領域は、前記サブ行選択手段Ｓn+1
の前記第２導電型の第２トランジスタのフィールド領域
と共有されることを特徴とする。
置は、少なくとも複数行に配設されたメモリセルＭ
Ｃn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接
続されて、当該メモリセルを選択するためのサブワード
線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記
サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬ
n+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌ n+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前
記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷ
Ｌn+3を選択するサブ行アドレス信号により活性化され
るサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行
アドレス信号に基づいて、前記サブワード線（ＳＷ
Ｌn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から
１本のサブワード線を選択して、サブワード線を活性化
するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有
し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+ 2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、前記メインワード線ＭＷＬn-1が活
性、前記メインワード線ＭＷＬnが非活性の時に、前記
サブワード線Ｓnを接地電位に引き下げて非活性化と
し、ゲート電極がメインワード線ＭＷＬn-1に接続さ
れ、ドレイン電極がサブワード線ＳＷＬnに接続され、
ソース電極が接地線に接続された第１導電型の第１トラ
ンジスタと、前記サブ行選択手段Ｓnの前記第２導電型
の第２のトランジスタの前記サブワード線ＳＷＬnに接
続されるフィールド領域は、前記サブ行選択手段Ｓn+1
の前記第２導電型の第２トランジスタのフィールド領域
と共有されることを特徴とする。
【００３０】請求項２に記載の発明によれば、隣接する
サブ行選択手段の接地電位を接続するフィールド領域を
共有させることができる。この場合、各サブ行選択手段
に独立した接地電位を接続するフィールド領域を有する
場合に対して、拡散容量を２分の１にすることができ
る。本発明の構成ではメモリセル毎に選択されるサブワ
ード線は１本のみであり、接地電位と接続されるフィー
ルド領域を共有化しても電荷が集中することはない。
サブ行選択手段の接地電位を接続するフィールド領域を
共有させることができる。この場合、各サブ行選択手段
に独立した接地電位を接続するフィールド領域を有する
場合に対して、拡散容量を２分の１にすることができ
る。本発明の構成ではメモリセル毎に選択されるサブワ
ード線は１本のみであり、接地電位と接続されるフィー
ルド領域を共有化しても電荷が集中することはない。
【００３１】請求項３に記載の発明に係る半導体記憶装
置は、少なくとも複数行に配設されたメモリセルＭ
Ｃn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接
続されて、当該メモリセルを選択するためのサブワード
線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記
サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬ
n+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌ n+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前
記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷ
Ｌn+3を選択するサブ行アドレス信号により活性化され
るサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行
アドレス信号に基づいて、前記サブワード線（ＳＷ
Ｌn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から
１本のサブワード線を選択して、サブワード線を活性化
するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有
し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+ 2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、前記メインワード線ＭＷＬn-1が活
性、前記メインワード線ＭＷＬnが非活性の時に、前記
サブワード線Ｓnを接地電位に引き下げて非活性化と
し、ゲート電極がメインワード線ＭＷＬn-1に接続さ
れ、ドレイン電極がサブワード線ＳＷＬnに接続され、
ソース電極が接地線に接続された第１導電型の第１トラ
ンジスタと、を有し、前記サブ行選択手段Ｓnの前記第
１導電型の第１のトランジスタの前記サブワード線ＳＷ
Ｌnに接続されるフィールド領域は、前記サブ行選択手
段Ｓnの前記第１導電型の第２トランジスタのフィール
ド領域と共有されることを特徴とする。
置は、少なくとも複数行に配設されたメモリセルＭ
Ｃn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接
続されて、当該メモリセルを選択するためのサブワード
線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記
サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬ
n+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌ n+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前
記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷ
Ｌn+3を選択するサブ行アドレス信号により活性化され
るサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行
アドレス信号に基づいて、前記サブワード線（ＳＷ
Ｌn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から
１本のサブワード線を選択して、サブワード線を活性化
するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有
し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+ 2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、前記メインワード線ＭＷＬn-1が活
性、前記メインワード線ＭＷＬnが非活性の時に、前記
サブワード線Ｓnを接地電位に引き下げて非活性化と
し、ゲート電極がメインワード線ＭＷＬn-1に接続さ
れ、ドレイン電極がサブワード線ＳＷＬnに接続され、
ソース電極が接地線に接続された第１導電型の第１トラ
ンジスタと、を有し、前記サブ行選択手段Ｓnの前記第
１導電型の第１のトランジスタの前記サブワード線ＳＷ
Ｌnに接続されるフィールド領域は、前記サブ行選択手
段Ｓnの前記第１導電型の第２トランジスタのフィール
ド領域と共有されることを特徴とする。
【００３２】請求項３に記載の発明によれば、サブ行選
択手段Ｓnの第１導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓnの前記第１導電型の第２トランジスタのフ
ィールド領域と共有されるので、チップの低面積化が図
れる。
択手段Ｓnの第１導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓnの前記第１導電型の第２トランジスタのフ
ィールド領域と共有されるので、チップの低面積化が図
れる。
【００３３】請求項４に記載の発明に係る半導体記憶装
置は、少なくとも複数行に配設されたメモリセルＭ
Ｃn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接
続されて、当該メモリセルを選択するためのサブワード
線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記
サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬ
n+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌ n+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前
記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷ
Ｌn+3を選択するサブ行アドレス信号により活性化され
るサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行
アドレス信号に基づいて、前記サブワード線（ＳＷ
Ｌn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から
１本のサブワード線を選択して、サブワード線を活性化
するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有
し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+ 2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、前記メインワード線ＭＷＬn-1が活
性、前記メインワード線ＭＷＬnが非活性の時に、前記
サブワード線Ｓnを接地電位に引き下げて非活性化と
し、ゲート電極がメインワード線ＭＷＬn-1に接続さ
れ、ドレイン電極がサブワード線ＳＷＬnに接続され、
ソース電極が接地線に接続された第１導電型の第１トラ
ンジスタと、を有し、前記サブ行選択手段Ｓnの前記第
２導電型の第１のトランジスタの前記サブワード線ＳＷ
Ｌnに接続されるフィールド領域は、前記サブ行選択手
段Ｓn+1の前記第２導電型の第２トランジスタのフィー
ルド領域と共有されることを特徴とする。
置は、少なくとも複数行に配設されたメモリセルＭ
Ｃn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記
メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接
続されて、当該メモリセルを選択するためのサブワード
線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記
サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬ
n+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌ n+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前
記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷ
Ｌn+3を選択するサブ行アドレス信号により活性化され
るサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行
アドレス信号に基づいて、前記サブワード線（ＳＷ
Ｌn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から
１本のサブワード線を選択して、サブワード線を活性化
するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有
し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+ 2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、前記メインワード線ＭＷＬn-1が活
性、前記メインワード線ＭＷＬnが非活性の時に、前記
サブワード線Ｓnを接地電位に引き下げて非活性化と
し、ゲート電極がメインワード線ＭＷＬn-1に接続さ
れ、ドレイン電極がサブワード線ＳＷＬnに接続され、
ソース電極が接地線に接続された第１導電型の第１トラ
ンジスタと、を有し、前記サブ行選択手段Ｓnの前記第
２導電型の第１のトランジスタの前記サブワード線ＳＷ
Ｌnに接続されるフィールド領域は、前記サブ行選択手
段Ｓn+1の前記第２導電型の第２トランジスタのフィー
ルド領域と共有されることを特徴とする。
【００３４】請求項４に記載の発明によれば、サブ行選
択手段Ｓnの第２導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓn+1の第２導電型の第２トランジスタのフィ
ールド領域と共有されるので、チップの低面積化が図れ
る。
択手段Ｓnの第２導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓn+1の第２導電型の第２トランジスタのフィ
ールド領域と共有されるので、チップの低面積化が図れ
る。
【００３５】請求項５に記載の発明に係る半導体記憶装
置は、請求項１において、前記第２導電型の第１のトラ
ンジスタは、前記サブ行選択信号線と接続するソースの
フィールド領域と、前記サブワード線と接続するドレイ
ンのフィールド領域と、２つの前記フィールド領域を電
気的に分離するゲートと、を有し、前記サブ行選択手段
Ｓｎと前記サブ行選択手段Ｓｎ＋１の各々の第２導電型
の第１トランジスタの前記サブ行選択信号線と接続する
ソースのフィールド領域を共有し、前記サブ行選択手段
Ｓｎ＋１の第２導電型の第１トランジスタは、前記サブ
行選択手段Ｓｎ＋２の第２導電型の第１トランジスタと
絶縁領域を挟み分離されることを特徴とする。
置は、請求項１において、前記第２導電型の第１のトラ
ンジスタは、前記サブ行選択信号線と接続するソースの
フィールド領域と、前記サブワード線と接続するドレイ
ンのフィールド領域と、２つの前記フィールド領域を電
気的に分離するゲートと、を有し、前記サブ行選択手段
Ｓｎと前記サブ行選択手段Ｓｎ＋１の各々の第２導電型
の第１トランジスタの前記サブ行選択信号線と接続する
ソースのフィールド領域を共有し、前記サブ行選択手段
Ｓｎ＋１の第２導電型の第１トランジスタは、前記サブ
行選択手段Ｓｎ＋２の第２導電型の第１トランジスタと
絶縁領域を挟み分離されることを特徴とする。
【００３６】請求項５に記載の発明によれば、メモリセ
ルの列方向の高さが狭い場合に、チップの低面積化が有
効なレイアウトである。
ルの列方向の高さが狭い場合に、チップの低面積化が有
効なレイアウトである。
【００３７】請求項６に記載の発明に係る半導体記憶装
置は、請求項１において、前記第２導電型の第１のトラ
ンジスタは、前記サブ行選択信号線と接続するソースの
フィールド領域と、前記ソースのフィールド領域と並列
に配置される前記サブワード線と接続するドレインのフ
ィールド領域と、２つのドレインの前記フィールド領域
とソースのフィールド領域を電気的に分離するゲート
と、を有し、前記サブ行選択手段毎に前記第２導電型の
第１トランジスタは絶縁領域を挟み分離されることを特
徴とする。
置は、請求項１において、前記第２導電型の第１のトラ
ンジスタは、前記サブ行選択信号線と接続するソースの
フィールド領域と、前記ソースのフィールド領域と並列
に配置される前記サブワード線と接続するドレインのフ
ィールド領域と、２つのドレインの前記フィールド領域
とソースのフィールド領域を電気的に分離するゲート
と、を有し、前記サブ行選択手段毎に前記第２導電型の
第１トランジスタは絶縁領域を挟み分離されることを特
徴とする。
【００３８】請求項６に記載の発明によれば、サブ行選
択手段毎に絶縁領域が設けられるので、メモリセルの列
方向の高さが広い場合であっても、動作速度が速く、回
路面積の小さいチップを提供できる。
択手段毎に絶縁領域が設けられるので、メモリセルの列
方向の高さが広い場合であっても、動作速度が速く、回
路面積の小さいチップを提供できる。
【００３９】請求項７に記載の発明に係る半導体記憶装
置は、請求項１、請求項５、請求項６のいずれかにおい
て、前記サブ行選択手段Ｓnの前記第２導電型の第２の
トランジスタの前記サブワード線ＳＷＬnに接続される
フィールド領域は、前記サブ行選択手段Ｓn+1の前記第
２導電型の第２トランジスタのフィールド領域と共有さ
れることを特徴とする。
置は、請求項１、請求項５、請求項６のいずれかにおい
て、前記サブ行選択手段Ｓnの前記第２導電型の第２の
トランジスタの前記サブワード線ＳＷＬnに接続される
フィールド領域は、前記サブ行選択手段Ｓn+1の前記第
２導電型の第２トランジスタのフィールド領域と共有さ
れることを特徴とする。
【００４０】請求項７に記載の発明によれば、サブ行選
択手段Ｓnの第２導電型の第２のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓn+1の第２導電型の第２トランジスタのフィ
ールド領域と共有されるので、さらにチップの低面積化
が図れる。
択手段Ｓnの第２導電型の第２のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓn+1の第２導電型の第２トランジスタのフィ
ールド領域と共有されるので、さらにチップの低面積化
が図れる。
【００４１】請求項８に記載の発明に係る半導体記憶装
置は、請求項１、請求項５〜請求項７のいずれかにおい
て、サブ行選択手段Ｓnの第１導電型の第１のトランジ
スタのサブワード線ＳＷＬnに接続されるフィールド領
域は、サブ行選択手段Ｓnの第１導電型の第２トランジ
スタのフィールド領域と共有されることを特徴とする。
置は、請求項１、請求項５〜請求項７のいずれかにおい
て、サブ行選択手段Ｓnの第１導電型の第１のトランジ
スタのサブワード線ＳＷＬnに接続されるフィールド領
域は、サブ行選択手段Ｓnの第１導電型の第２トランジ
スタのフィールド領域と共有されることを特徴とする。
【００４２】請求項８に記載の発明によれば、サブ行選
択手段Ｓnの第１導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓnの前記第１導電型の第２トランジスタのフ
ィールド領域と共有されるので、さらにチップの低面積
化が図れる。
択手段Ｓnの第１導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓnの前記第１導電型の第２トランジスタのフ
ィールド領域と共有されるので、さらにチップの低面積
化が図れる。
【００４３】請求項９に記載の発明に係る半導体記憶装
置は、請求項１、請求項５〜請求項８のいずれかにおい
て、前記サブ行選択手段Ｓnの前記第２導電型の第１の
トランジスタの前記サブワード線ＳＷＬnに接続される
フィールド領域は、前記サブ行選択手段Ｓn+1の前記第
２導電型の第２トランジスタのフィールド領域と共有さ
れることを特徴とする。
置は、請求項１、請求項５〜請求項８のいずれかにおい
て、前記サブ行選択手段Ｓnの前記第２導電型の第１の
トランジスタの前記サブワード線ＳＷＬnに接続される
フィールド領域は、前記サブ行選択手段Ｓn+1の前記第
２導電型の第２トランジスタのフィールド領域と共有さ
れることを特徴とする。
【００４４】請求項９に記載の発明によれば、サブ行選
択手段Ｓnの第２導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓn+1の第２導電型の第２トランジスタのフィ
ールド領域と共有されるので、さらにチップの低面積化
が図れる。
択手段Ｓnの第２導電型の第１のトランジスタのサブワ
ード線ＳＷＬnに接続されるフィールド領域は、サブ行
選択手段Ｓn+1の第２導電型の第２トランジスタのフィ
ールド領域と共有されるので、さらにチップの低面積化
が図れる。
【００４５】請求項１０に記載の発明に係る半導体記憶
装置は、請求項２において、前記サブ行選択手段Ｓn+1
の第２導電型の第２トランジスタのフィールド領域は、
前記サブ行選択手段Ｓn+2の前記第２導電型の第２トラ
ンジスタのフィールド領域と前記メモリセルＭＣn+1と
前記メモリセルＭＣn+2との境界領域にて分離され、前
記サブ行選択手段の各前記第２導電型の第２トランジス
タのフィールド領域は、第１導電型の接地電位のフィー
ルド領域にて包囲して形成されることを特徴とする。
装置は、請求項２において、前記サブ行選択手段Ｓn+1
の第２導電型の第２トランジスタのフィールド領域は、
前記サブ行選択手段Ｓn+2の前記第２導電型の第２トラ
ンジスタのフィールド領域と前記メモリセルＭＣn+1と
前記メモリセルＭＣn+2との境界領域にて分離され、前
記サブ行選択手段の各前記第２導電型の第２トランジス
タのフィールド領域は、第１導電型の接地電位のフィー
ルド領域にて包囲して形成されることを特徴とする。
【００４６】請求項１０に記載の発明によれば、フィー
ルド領域がストッパーとして機能する。
ルド領域がストッパーとして機能する。
【００４７】請求項１１に記載の発明に係る半導体記憶
装置は、半導体基板上に配設された第１の金属配線層
と、前記第１の金属配線層の上層に絶縁層を介して配設
される第２の金属配線層と、前記第２の金属配線層の上
層に絶縁層を介して配設される第３の金属配線層と、を
含む半導体記憶装置であって、メモリセル領域に形成さ
れる前記第２の金属配線層は、列方向に形成された前記
メモリセルＭＣn、ＭＣn +1、ＭＣn+2、ＭＣn+3に対し
て、前記メモリセルＭＣn+1、ＭＣn+2との境界領域に位
置して双方のメモリセルからの共有となる主電源電位配
線層を含むことを特徴とする。
装置は、半導体基板上に配設された第１の金属配線層
と、前記第１の金属配線層の上層に絶縁層を介して配設
される第２の金属配線層と、前記第２の金属配線層の上
層に絶縁層を介して配設される第３の金属配線層と、を
含む半導体記憶装置であって、メモリセル領域に形成さ
れる前記第２の金属配線層は、列方向に形成された前記
メモリセルＭＣn、ＭＣn +1、ＭＣn+2、ＭＣn+3に対し
て、前記メモリセルＭＣn+1、ＭＣn+2との境界領域に位
置して双方のメモリセルからの共有となる主電源電位配
線層を含むことを特徴とする。
【００４８】請求項１１に記載の発明によれば、メモリ
セルの第２の主電源電位配線と、メモリセルの第２の主
電源電位配線は、共有する構成を取ることができる。こ
のため、サブ行選択手段を行方向に横切るＡＬＢ配線の
本数を電流密度を低減させることなく減らすことがで
き、低面積化を実現することができる。特に本発明の構
成のように各メモリセル毎にメインワード線を有する非
常に行方向に第２の金属配線が密になるレイアウト配置
を行った場合に、サブ行選択手段毎にサブ行アドレス信
号線を２本しか設けない構成にすることで、上層の第３
の金属配線層とフィールド領域を接続することが困難な
状況を低面積のサブ行選択手段領域で実現することがで
きる。
セルの第２の主電源電位配線と、メモリセルの第２の主
電源電位配線は、共有する構成を取ることができる。こ
のため、サブ行選択手段を行方向に横切るＡＬＢ配線の
本数を電流密度を低減させることなく減らすことがで
き、低面積化を実現することができる。特に本発明の構
成のように各メモリセル毎にメインワード線を有する非
常に行方向に第２の金属配線が密になるレイアウト配置
を行った場合に、サブ行選択手段毎にサブ行アドレス信
号線を２本しか設けない構成にすることで、上層の第３
の金属配線層とフィールド領域を接続することが困難な
状況を低面積のサブ行選択手段領域で実現することがで
きる。
【００４９】請求項１２に記載の発明に係る半導体記憶
装置は、請求項１１において、前記第２の金属配線層
は、前記メモリセルＭＣnの配置領域に形成された第１
の接地電位配線層と、前記メモリセルＭＣn+1の配置領
域に形成された第２の接地電位配線層と、を有し、前記
第３の金属配線層は、前記メモリセルＭＣn、ＭＣn+1、
ＭＣn+2、ＭＣn+3の行方向に沿って延在形成される第３
の接地電位配線層を有し、前記第１、第２の接地電位配
線層は、前記第３の接地電位配線層との交差部でコンタ
クトされることを特徴とする。
装置は、請求項１１において、前記第２の金属配線層
は、前記メモリセルＭＣnの配置領域に形成された第１
の接地電位配線層と、前記メモリセルＭＣn+1の配置領
域に形成された第２の接地電位配線層と、を有し、前記
第３の金属配線層は、前記メモリセルＭＣn、ＭＣn+1、
ＭＣn+2、ＭＣn+3の行方向に沿って延在形成される第３
の接地電位配線層を有し、前記第１、第２の接地電位配
線層は、前記第３の接地電位配線層との交差部でコンタ
クトされることを特徴とする。
【００５０】請求項１２に記載の発明によれば、サブ行
アドレス信号線とトランジスタのフィールド領域を接続
するための中間接続パターンの配置が容易になり、かつ
大きく取れるため、中間接続パターンに複数のコンタク
トを設けることができ、コンタクト抵抗を低減すること
ができる。この結果、サブ行アドレス信号線の電位がト
ランジスタのフィールド領域へ伝達される時の抵抗成分
が低減されるため、動作速度が向上する。
アドレス信号線とトランジスタのフィールド領域を接続
するための中間接続パターンの配置が容易になり、かつ
大きく取れるため、中間接続パターンに複数のコンタク
トを設けることができ、コンタクト抵抗を低減すること
ができる。この結果、サブ行アドレス信号線の電位がト
ランジスタのフィールド領域へ伝達される時の抵抗成分
が低減されるため、動作速度が向上する。
【００５１】請求項１３に記載の発明に係る半導体記憶
装置は、請求項１２において、前記第２の金属配線層
は、前記第１及び第２の接地電位配線層と接続されて、
前記サブ行選択手段Ｓnの配置領域に向けて、前記第３
の接地電位配線層と交差する方向に延在形成された第４
の接地電位配線層と、を有し、前記第４の接地電位配線
層の幅は、前記第１又は第２の接地電位配線層の幅より
小さいことを特徴とする。
装置は、請求項１２において、前記第２の金属配線層
は、前記第１及び第２の接地電位配線層と接続されて、
前記サブ行選択手段Ｓnの配置領域に向けて、前記第３
の接地電位配線層と交差する方向に延在形成された第４
の接地電位配線層と、を有し、前記第４の接地電位配線
層の幅は、前記第１又は第２の接地電位配線層の幅より
小さいことを特徴とする。
【００５２】請求項１３に記載の発明によれば、メモリ
セルに隣接する第３の接地電位配線の配線幅を狭くする
ことで、サブ行アドレス信号線の配置位置の自由度を上
げることができる。これは、サブ行アドレス信号線とフ
ィールド領域を接続するための中間接続パターンの配置
位置に余裕ができるため、複数のコンタクトを設けるこ
とができる。この結果、サブワード線の電位に関する抵
抗成分を減らすことが容易にでき、サブワード線の電位
をすばやく立ち上げること、また立ち下げることが可能
となり、半導体記憶装置の高速化が行える。
セルに隣接する第３の接地電位配線の配線幅を狭くする
ことで、サブ行アドレス信号線の配置位置の自由度を上
げることができる。これは、サブ行アドレス信号線とフ
ィールド領域を接続するための中間接続パターンの配置
位置に余裕ができるため、複数のコンタクトを設けるこ
とができる。この結果、サブワード線の電位に関する抵
抗成分を減らすことが容易にでき、サブワード線の電位
をすばやく立ち上げること、また立ち下げることが可能
となり、半導体記憶装置の高速化が行える。
【００５３】請求項１４に記載の発明に係る半導体記憶
装置は、請求項１３において、前記第３の金属配線層
は、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3
の行方向に沿って延在形成される第５の接地電位配線層
を有し、前記第５の接地電位配線層は、前記第４の接地
電位配線層との交差部でコンタクトされることを特徴と
する。
装置は、請求項１３において、前記第３の金属配線層
は、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3
の行方向に沿って延在形成される第５の接地電位配線層
を有し、前記第５の接地電位配線層は、前記第４の接地
電位配線層との交差部でコンタクトされることを特徴と
する。
【００５４】請求項１４に記載の発明によれば、サブ行
アドレス信号線とトランジスタのフィールド領域を接続
するための中間接続パターンの配置が容易になり、かつ
大きく取れるため、中間接続パターンに複数のコンタク
トを設けることができ、コンタクト抵抗を低減すること
ができる。この結果、サブ行アドレス信号線の電位がト
ランジスタのフィールド領域へ伝達される時の抵抗成分
が低減されるため、動作速度が向上する。
アドレス信号線とトランジスタのフィールド領域を接続
するための中間接続パターンの配置が容易になり、かつ
大きく取れるため、中間接続パターンに複数のコンタク
トを設けることができ、コンタクト抵抗を低減すること
ができる。この結果、サブ行アドレス信号線の電位がト
ランジスタのフィールド領域へ伝達される時の抵抗成分
が低減されるため、動作速度が向上する。
【００５５】請求項１５に記載の発明に係る半導体記憶
装置は、複数列の一対のビット線と、複数のサブワード
線と、前記複数列の一対のビット線と前記複数のサブワ
ード線との各交差部に配設された複数の各メモリセル
と、を含み、前記サブワード線を行方向で複数にブロッ
ク分割してなる複数のメモリセルアレイブロックと、前
記メモリセルアレイブロック内の下方領域に形成された
ラッチ回路と、前記ラッチ回路の下方に設けられ、前記
複数列の一対のビット線をプリチャージするプリチャー
ジ手段と、を有し、前記プリチャージ手段は、半導体基
板上に配設された第１の金属配線層と、前記第１の金属
配線層の上層に絶縁層を介して配設される第２の金属配
線層と、前記第２の金属配線層の上層に絶縁層を介して
配設される第３の金属配線層と、を含み、前記第３の金
属配線層は、前記ビット線が延びる方向と交差する方向
に延在形成することを特徴とする。
装置は、複数列の一対のビット線と、複数のサブワード
線と、前記複数列の一対のビット線と前記複数のサブワ
ード線との各交差部に配設された複数の各メモリセル
と、を含み、前記サブワード線を行方向で複数にブロッ
ク分割してなる複数のメモリセルアレイブロックと、前
記メモリセルアレイブロック内の下方領域に形成された
ラッチ回路と、前記ラッチ回路の下方に設けられ、前記
複数列の一対のビット線をプリチャージするプリチャー
ジ手段と、を有し、前記プリチャージ手段は、半導体基
板上に配設された第１の金属配線層と、前記第１の金属
配線層の上層に絶縁層を介して配設される第２の金属配
線層と、前記第２の金属配線層の上層に絶縁層を介して
配設される第３の金属配線層と、を含み、前記第３の金
属配線層は、前記ビット線が延びる方向と交差する方向
に延在形成することを特徴とする。
【００５６】請求項１５に記載の発明によれば、プリチ
ャージ手段の第３の金属配線層を横型に形成すること
で、従来のような縦方向に延びて間隔が広がるようなこ
とはなく、占有領域を小さくて、チップの小型化、高集
積化に寄与できる。また、縦配置に比して金属配線層を
多数形成することができる。
ャージ手段の第３の金属配線層を横型に形成すること
で、従来のような縦方向に延びて間隔が広がるようなこ
とはなく、占有領域を小さくて、チップの小型化、高集
積化に寄与できる。また、縦配置に比して金属配線層を
多数形成することができる。
【００５７】請求項１６に記載の発明に係る半導体記憶
装置は、請求項１５において、前記プリチャージ手段
は、前記第３の金属配線層の前記ビット線を形成する前
記第１の金属配線層との交差部と対面する領域に、前記
第１の金属配線層と前記第３の金属配線層とのコンタク
ト位置を有することを特徴とする。
装置は、請求項１５において、前記プリチャージ手段
は、前記第３の金属配線層の前記ビット線を形成する前
記第１の金属配線層との交差部と対面する領域に、前記
第１の金属配線層と前記第３の金属配線層とのコンタク
ト位置を有することを特徴とする。
【００５８】請求項１６に記載の発明によれば、ビット
線を構成する第３の金属配線層と第１の金属配線層とを
接続するには、その交差部にてホールを形成してコンタ
クトを構成する。この時、第２の金属配線層等との接触
によるショートを回避することができる。
線を構成する第３の金属配線層と第１の金属配線層とを
接続するには、その交差部にてホールを形成してコンタ
クトを構成する。この時、第２の金属配線層等との接触
によるショートを回避することができる。
【００５９】請求項１７に記載の発明に係る半導体記憶
装置は、請求項１６において、前記第２の金属配線層
は、複数の前記コンタクト位置の一群を囲む領域に亘っ
て、厚さ方向に貫通し、平面略凹状の複数の凹部を設け
たことを特徴とする。
装置は、請求項１６において、前記第２の金属配線層
は、複数の前記コンタクト位置の一群を囲む領域に亘っ
て、厚さ方向に貫通し、平面略凹状の複数の凹部を設け
たことを特徴とする。
【００６０】請求項１７に記載の発明によれば、ビット
線を構成する第３の金属配線層と第１の金属配線層とを
接続するには、その交差部にてホールを形成してコンタ
クトを構成する。この時、第２の金属配線層等との接触
によるショートを回避する必要があるが、本請求項で
は、この複数のコンタクト位置に凹部を設けているの
で、この凹部による空隙によって、不適切な接触を回避
できる。
線を構成する第３の金属配線層と第１の金属配線層とを
接続するには、その交差部にてホールを形成してコンタ
クトを構成する。この時、第２の金属配線層等との接触
によるショートを回避する必要があるが、本請求項で
は、この複数のコンタクト位置に凹部を設けているの
で、この凹部による空隙によって、不適切な接触を回避
できる。
【００６１】請求項１８に記載の発明に係る半導体記憶
装置は、請求項１７において、前記凹部は、プリチャー
ジ手段の形成領域に交互に配置されることを特徴とす
る。
装置は、請求項１７において、前記凹部は、プリチャー
ジ手段の形成領域に交互に配置されることを特徴とす
る。
【００６２】請求項１８に記載の発明によれば、凹部を
凹状の形状として、交互に配置することによって、第２
の金属配線層の空領域が斜めの形状になる。そして、物
理的にＩＣチップに歪みが加わると、太い金属配線層は
割れやすくなるが、本例では、凹部を設けることで、歪
みが押さえられ、物理的な圧力を緩和することができ
る。その結果、太い金属配線層をつくることができ、電
流駆動能力の高い素子に十分対応できる配線を形成でき
る。
凹状の形状として、交互に配置することによって、第２
の金属配線層の空領域が斜めの形状になる。そして、物
理的にＩＣチップに歪みが加わると、太い金属配線層は
割れやすくなるが、本例では、凹部を設けることで、歪
みが押さえられ、物理的な圧力を緩和することができ
る。その結果、太い金属配線層をつくることができ、電
流駆動能力の高い素子に十分対応できる配線を形成でき
る。
【００６３】このように、本例のプリチャージ手段に形
成されるアルミ配線層の凹部により、物理的な圧力を緩
和しながらも、他の金属層とのショートを回避し、か
つ、充分な電流経路を確保できる点で優れている。
成されるアルミ配線層の凹部により、物理的な圧力を緩
和しながらも、他の金属層とのショートを回避し、か
つ、充分な電流経路を確保できる点で優れている。
【００６４】請求項１９に記載の発明に係る半導体記憶
装置は、請求項１８において、前記凹部は、相隣接する
一方の前記凹部の一方の対向面と、他方の前記凹部の他
方の対向面とが互いに対向する凹部対向側壁を有するこ
とを特徴とする。
装置は、請求項１８において、前記凹部は、相隣接する
一方の前記凹部の一方の対向面と、他方の前記凹部の他
方の対向面とが互いに対向する凹部対向側壁を有するこ
とを特徴とする。
【００６５】請求項１９に記載の発明によれば、凹部対
向側壁間の幅は、プリチャージ手段において、電流が流
れる最も幅が短い所となるが、凹部が交互に配置され、
かつ凹部対向側壁により限られたチップ面積の中で最大
幅となるように列方向に経路を形成できる。これによっ
て、プリチャージ手段における配線幅を十分に確保し
て、電流経路を形成できる。
向側壁間の幅は、プリチャージ手段において、電流が流
れる最も幅が短い所となるが、凹部が交互に配置され、
かつ凹部対向側壁により限られたチップ面積の中で最大
幅となるように列方向に経路を形成できる。これによっ
て、プリチャージ手段における配線幅を十分に確保し
て、電流経路を形成できる。
【００６６】請求項２０に記載の発明に係る半導体記憶
装置は、請求項１５〜請求項１９のいずれかにおいて、
各々の前記メモリセルアレイブロックは、該メモリセル
部分の周囲に配置されるダミーメモリセルをさらに有
し、前記ダミーメモリセルの形成領域に電源配線層が延
在形成されることを特徴とするを特徴とする。
装置は、請求項１５〜請求項１９のいずれかにおいて、
各々の前記メモリセルアレイブロックは、該メモリセル
部分の周囲に配置されるダミーメモリセルをさらに有
し、前記ダミーメモリセルの形成領域に電源配線層が延
在形成されることを特徴とするを特徴とする。
【００６７】請求項２０に記載の発明によれば、ダミー
メモリセル上に延長された電源配線層を設けたことに加
えて、ダミーセル部からの電流供給経路と、上述の凹部
の交互の配置位置による効果によって、ダミーメモリセ
ル上の電源配線から大量の電流経路がないラッチ回路を
通り、大電流を必要とするプリチャージ手段に向けて充
分な電流経路を確保しながらも、他方、プリチャージ手
段の電源配線幅を最大幅にして、充分な配線幅を確保で
きる。
メモリセル上に延長された電源配線層を設けたことに加
えて、ダミーセル部からの電流供給経路と、上述の凹部
の交互の配置位置による効果によって、ダミーメモリセ
ル上の電源配線から大量の電流経路がないラッチ回路を
通り、大電流を必要とするプリチャージ手段に向けて充
分な電流経路を確保しながらも、他方、プリチャージ手
段の電源配線幅を最大幅にして、充分な配線幅を確保で
きる。
【００６８】請求項２１に記載の発明に係る半導体記憶
装置は、複数列の一対のビット線と、複数のサブワード
線と、前記複数列の一対のビット線と前記複数のサブワ
ード線との各交差部に配設された複数のメモリセルと、
を含み、前記サブワード線を行方向で複数にブロック分
割してなる複数のメモリセルアレイブロックと、複数の
前記メモリセルアレイブロックに亘って複数設けられた
メインワード線であって、いずれかの前記メインワード
線を活性とすることで、該メインワード線に従属する複
数の前記サブワード線を選択可能とする複数のメインワ
ード線と、複数の前記メモリセルアレイブロックに共用
され、メイン行アドレス信号に基づいて、前記メインワ
ード線を選択するメイン行選択手段と、を有し、前記メ
モリセルは、基板電流が小さい第１導電型の第１のトラ
ンジスタと、前記第１導電型と異なる第２導電型の第２
のトランジスタと、を有し、前記メイン行選択手段は、
前記第１導電型の第１のトランジスタに接続された第１
導電型の第１領域と、前記第２導電型の第２のトランジ
スタと分離された第２導電型の第２領域と、を有するこ
とを特徴とする。
装置は、複数列の一対のビット線と、複数のサブワード
線と、前記複数列の一対のビット線と前記複数のサブワ
ード線との各交差部に配設された複数のメモリセルと、
を含み、前記サブワード線を行方向で複数にブロック分
割してなる複数のメモリセルアレイブロックと、複数の
前記メモリセルアレイブロックに亘って複数設けられた
メインワード線であって、いずれかの前記メインワード
線を活性とすることで、該メインワード線に従属する複
数の前記サブワード線を選択可能とする複数のメインワ
ード線と、複数の前記メモリセルアレイブロックに共用
され、メイン行アドレス信号に基づいて、前記メインワ
ード線を選択するメイン行選択手段と、を有し、前記メ
モリセルは、基板電流が小さい第１導電型の第１のトラ
ンジスタと、前記第１導電型と異なる第２導電型の第２
のトランジスタと、を有し、前記メイン行選択手段は、
前記第１導電型の第１のトランジスタに接続された第１
導電型の第１領域と、前記第２導電型の第２のトランジ
スタと分離された第２導電型の第２領域と、を有するこ
とを特徴とする。
【００６９】請求項２１に記載の発明によれば、第２導
電型の方が基板電流が大きいので、第１領域と第２のト
ランジスタとは遮断され、メモリセルとメイン行選択手
段との間の電流の流れを大幅に遮断できる。これによっ
て、電位の変動に従い、大電流を必要とするメイン行選
択手段の動作時に、メモリセルの電位を押し上げたり、
引き下げたりして誤動作が生じる可能性を低減できる。
電型の方が基板電流が大きいので、第１領域と第２のト
ランジスタとは遮断され、メモリセルとメイン行選択手
段との間の電流の流れを大幅に遮断できる。これによっ
て、電位の変動に従い、大電流を必要とするメイン行選
択手段の動作時に、メモリセルの電位を押し上げたり、
引き下げたりして誤動作が生じる可能性を低減できる。
【００７０】また、本発明は、請求項２２及び請求項２
３に示すように、上述の半導体記憶装置を含む半導体装
置及び電子機器を構成することもできる。
３に示すように、上述の半導体記憶装置を含む半導体装
置及び電子機器を構成することもできる。
【００７１】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら具体的に説明する。
について、図面を参照しながら具体的に説明する。
【００７２】［第１の実施の形態］ （全体構成）先ず、本発明の特徴的な構成であるサブ行
選択デコーダ等に先立って、半導体記憶装置の全体構成
について図１〜図３を用いて説明する。
選択デコーダ等に先立って、半導体記憶装置の全体構成
について図１〜図３を用いて説明する。
【００７３】図２は、本例の半導体記憶装置のメモリセ
ルアレイのブロック分割を示す概略説明図、図３は図２
に示すメモリセルアレイブロックの中の２つを拡大して
示す概略説明図である。
ルアレイのブロック分割を示す概略説明図、図３は図２
に示すメモリセルアレイブロックの中の２つを拡大して
示す概略説明図である。
【００７４】本例の半導体記憶装置１は、図２に示すよ
うに、列方向でブロック分割して形成され、複数例えば
ブロック番号０〜１５の１６個のメモリセルアレイブロ
ック１０と、ブロック番号７・８のメモリセルアレイブ
ロック１０・１０間に介在されるメイン行選択手段とし
てのメイン行選択デコーダ４０と、各メモリセルアレイ
ブロック１０・１０間に一対に配置されるサブ行選択手
段としてのサブ行選択デコーダ群５０・５０と、図３に
示すように、列冗長メモリセルアレイブロック２０、メ
インワード線３０、サブワード線３２、ブロック選択手
段としてのブロック選択デコーダ６０、カラム選択デコ
ーダ７０、ブロック制御回路８０、センスアンプ９０、
を含み構成される。
うに、列方向でブロック分割して形成され、複数例えば
ブロック番号０〜１５の１６個のメモリセルアレイブロ
ック１０と、ブロック番号７・８のメモリセルアレイブ
ロック１０・１０間に介在されるメイン行選択手段とし
てのメイン行選択デコーダ４０と、各メモリセルアレイ
ブロック１０・１０間に一対に配置されるサブ行選択手
段としてのサブ行選択デコーダ群５０・５０と、図３に
示すように、列冗長メモリセルアレイブロック２０、メ
インワード線３０、サブワード線３２、ブロック選択手
段としてのブロック選択デコーダ６０、カラム選択デコ
ーダ７０、ブロック制御回路８０、センスアンプ９０、
を含み構成される。
【００７５】メモリセルアレイブロック１０には、図３
に示すように、プリチャージされる複数例えば３２列の
一対のビット線ＢＬ・／ＢＬと、５１２本のサブワード
線３２と、一対のビット線ＢＬ・／ＢＬとサブワード線
３２との各交差部にてそれぞれに接続され、複数例えば
５１２×３２個配設される正規メモリセル１２（以下、
単に「メモリセル」と表記したものは、この「正規メモ
リセル」を意味する）と、正規メモリセル１２のＶＤＤ
側部位に配置される複数例えば８×６４個の行冗長メモ
リセル１３と、カラムゲート１６と、ダミーメモリセル
１４等を含み構成される。尚、行冗長メモリセル１３
は、正規メモリセル１２の横行に生じる不良メモリセル
に対して代用される。
に示すように、プリチャージされる複数例えば３２列の
一対のビット線ＢＬ・／ＢＬと、５１２本のサブワード
線３２と、一対のビット線ＢＬ・／ＢＬとサブワード線
３２との各交差部にてそれぞれに接続され、複数例えば
５１２×３２個配設される正規メモリセル１２（以下、
単に「メモリセル」と表記したものは、この「正規メモ
リセル」を意味する）と、正規メモリセル１２のＶＤＤ
側部位に配置される複数例えば８×６４個の行冗長メモ
リセル１３と、カラムゲート１６と、ダミーメモリセル
１４等を含み構成される。尚、行冗長メモリセル１３
は、正規メモリセル１２の横行に生じる不良メモリセル
に対して代用される。
【００７６】ダミーメモリセル１４は、メモリセルアレ
イブロック１０の正規メモリセル１２の群の外周部に亘
って配置されており、電気的に接続されないパターンだ
けのメモリセルである。これにより、正規メモリセルの
形成時において、メモリセルを詰めるだけ詰めた場合
に、水準の合せこみの段階で形状が崩れるのを防止でき
る。即ち、ダミーメモリセル１４の形状が崩れることに
よって、正規メモリセル１２の形状が崩れるのを防止で
きる。
イブロック１０の正規メモリセル１２の群の外周部に亘
って配置されており、電気的に接続されないパターンだ
けのメモリセルである。これにより、正規メモリセルの
形成時において、メモリセルを詰めるだけ詰めた場合
に、水準の合せこみの段階で形状が崩れるのを防止でき
る。即ち、ダミーメモリセル１４の形状が崩れることに
よって、正規メモリセル１２の形状が崩れるのを防止で
きる。
【００７７】列冗長メモリセルアレイブロック２０は、
各々のメモリセルアレイブロック１０毎に配置され、正
規メモリセル１２の縦列に生じる不良メモリセルに対し
て代用される列冗長メモリセル２２を含む。
各々のメモリセルアレイブロック１０毎に配置され、正
規メモリセル１２の縦列に生じる不良メモリセルに対し
て代用される列冗長メモリセル２２を含む。
【００７８】メインワード線３０は、メモリセルアレイ
ブロック１０及び冗長メモリセルアレイブロック２０に
亘って複数本設けられ、いずれかが活性、非活性になる
ことでサブワード線３２を選択可能とするものである。
尚、メインワード線３０は１６個のメモリセルアレイブ
ロック１０に共用される。また、本例では、行冗長メモ
リセル１３に接続される冗長メインワード線３０′、冗
長サブワード線３２′及び冗長ビット線ＢＬ・／ＢＬも
配置されている。
ブロック１０及び冗長メモリセルアレイブロック２０に
亘って複数本設けられ、いずれかが活性、非活性になる
ことでサブワード線３２を選択可能とするものである。
尚、メインワード線３０は１６個のメモリセルアレイブ
ロック１０に共用される。また、本例では、行冗長メモ
リセル１３に接続される冗長メインワード線３０′、冗
長サブワード線３２′及び冗長ビット線ＢＬ・／ＢＬも
配置されている。
【００７９】メイン行選択デコーダ４０は、メインワー
ド線３０に接続されて、複数のメモリセルアレイブロッ
ク１０に共用される。また、メイン行選択デコーダ４０
には、メイン行アドレス信号が導通される複数のメイン
行アドレス信号線３６（図１参照）が接続される。ま
た、図１に示すように、メイン行アドレス信号線３６に
は、メイン行アドレスデコーダ１００が接続される。そ
して、このメイン行アドレス信号線３６を介して供給さ
れる上位のメイン行アドレス信号Ａ８〜Ａ１１、Ａ１３
〜Ａ１６に基づいて、１本のメインワード線３０が活性
化されて選択がなされる。
ド線３０に接続されて、複数のメモリセルアレイブロッ
ク１０に共用される。また、メイン行選択デコーダ４０
には、メイン行アドレス信号が導通される複数のメイン
行アドレス信号線３６（図１参照）が接続される。ま
た、図１に示すように、メイン行アドレス信号線３６に
は、メイン行アドレスデコーダ１００が接続される。そ
して、このメイン行アドレス信号線３６を介して供給さ
れる上位のメイン行アドレス信号Ａ８〜Ａ１１、Ａ１３
〜Ａ１６に基づいて、１本のメインワード線３０が活性
化されて選択がなされる。
【００８０】一対のサブ行選択デコーダ群５０は、図１
に示すように、各々対となるように、サブデコーダ５２
を有し、このサブデコーダ５２の対となる一方は、右側
のメモリセルアレイブロック１０のサブワード線３２を
選択し、他方は、左側のメモリセルアレイブロック１０
のサブワード線３２を選択する。サブワード線を選択す
る場合、サブ行アドレス信号に基づいて、選択されたメ
インワード線３０に従属するサブワード線３２の中から
１本のサブワード線３２を選択する。サブワード線３２
は、各ブロック１０毎に設けられたサブ行選択デコーダ
５０に接続されている。また、サブ行選択デコーダ５０
には、サブ行アドレス信号が導通される複数のサブ行ア
ドレス信号線３４が接続される。サブ行選択デコーダ５
０の詳細については後述する。
に示すように、各々対となるように、サブデコーダ５２
を有し、このサブデコーダ５２の対となる一方は、右側
のメモリセルアレイブロック１０のサブワード線３２を
選択し、他方は、左側のメモリセルアレイブロック１０
のサブワード線３２を選択する。サブワード線を選択す
る場合、サブ行アドレス信号に基づいて、選択されたメ
インワード線３０に従属するサブワード線３２の中から
１本のサブワード線３２を選択する。サブワード線３２
は、各ブロック１０毎に設けられたサブ行選択デコーダ
５０に接続されている。また、サブ行選択デコーダ５０
には、サブ行アドレス信号が導通される複数のサブ行ア
ドレス信号線３４が接続される。サブ行選択デコーダ５
０の詳細については後述する。
【００８１】ブロック選択デコーダ６０は、１６個のメ
モリセルアレイブロック１０毎に設けられる。そして、
ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの
信号と、サブワード線３２を選択する下位のサブ行アド
レス信号Ａ１２とが入力されるブロック選択信号線３８
を介して、ブロック選択アドレス信号Ａ３〜Ａ６に基づ
いて、いずれか一つのメモリセルアレイブロック１０を
選択する機能を有する。また、選択された一つのメモリ
セルアレイブロック１０内のサブワード線３２を選択す
るサブ行アドレス信号を出力する機能を有する。さら
に、このブロック選択デコーダ６０には被昇圧ラインＶ
ＬＩＮＥ１が接続されている。
モリセルアレイブロック１０毎に設けられる。そして、
ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの
信号と、サブワード線３２を選択する下位のサブ行アド
レス信号Ａ１２とが入力されるブロック選択信号線３８
を介して、ブロック選択アドレス信号Ａ３〜Ａ６に基づ
いて、いずれか一つのメモリセルアレイブロック１０を
選択する機能を有する。また、選択された一つのメモリ
セルアレイブロック１０内のサブワード線３２を選択す
るサブ行アドレス信号を出力する機能を有する。さら
に、このブロック選択デコーダ６０には被昇圧ラインＶ
ＬＩＮＥ１が接続されている。
【００８２】また、ブロック選択デコーダ６０は、ブロ
ック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号
例えばＡ３・Ａ５が入力されるナンドゲート回路にて構
成されるのが好ましい。そして、サブ行選択デコーダ５
０とブロック選択デコーダ６０との間には、サブ行アド
レス信号により活性化されるサブ行アドレス信号線３４
が形成されている。
ック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号
例えばＡ３・Ａ５が入力されるナンドゲート回路にて構
成されるのが好ましい。そして、サブ行選択デコーダ５
０とブロック選択デコーダ６０との間には、サブ行アド
レス信号により活性化されるサブ行アドレス信号線３４
が形成されている。
【００８３】さらに、ブロック選択デコーダ６０は、図
３に示すように、変換手段６２をも含んで構成される。
この変換手段６２は、冗長メモリセル２２を選択する冗
長選択信号ＪＳＳに基づき、不良となった正規メモリセ
ル１２に代えて、列冗長メモリセルアレイブロック２０
の冗長メモリセル２２を選択する機能を有する。
３に示すように、変換手段６２をも含んで構成される。
この変換手段６２は、冗長メモリセル２２を選択する冗
長選択信号ＪＳＳに基づき、不良となった正規メモリセ
ル１２に代えて、列冗長メモリセルアレイブロック２０
の冗長メモリセル２２を選択する機能を有する。
【００８４】また、上記２つの信号Ａ３、Ａ５が入力さ
れると、ブロック選択デコーダ６０は、論理「Ｈ」のブ
ロック選択信号ＢＳＳを出力し、このブロック選択信号
ＢＳＳは、ブロツク制御回路８０を介してメモリセルア
レイブロック１０に入力される。
れると、ブロック選択デコーダ６０は、論理「Ｈ」のブ
ロック選択信号ＢＳＳを出力し、このブロック選択信号
ＢＳＳは、ブロツク制御回路８０を介してメモリセルア
レイブロック１０に入力される。
【００８５】ビット線対ＢＬ・／ＢＬは、カラムゲート
１６を介して、信号データ線ＢＬＬ，／ＢＬＬに接続さ
れている。
１６を介して、信号データ線ＢＬＬ，／ＢＬＬに接続さ
れている。
【００８６】ビット線と共通データ線（差動増幅器へデ
ータを伝達する信号線。複数のビット線が共有する）と
を接続するカラムゲート１６が接続されている。
ータを伝達する信号線。複数のビット線が共有する）と
を接続するカラムゲート１６が接続されている。
【００８７】プリチャージ回路１８は、ビット線ＢＬの
一端に一対のＮｃｈトランジスタを介して電源電位に接
続しており、一対のＮｃｈトランジスタの各ゲート端子
は電源電位に接続されている。尚、ビット線プリチャー
ジ回路１８をＮｃｈトランジスタで構成しているが、Ｐ
ｃｈトランジスタ、ＰｃｈとＮｃｈを組み合わせたもの
等で構成しても良い。
一端に一対のＮｃｈトランジスタを介して電源電位に接
続しており、一対のＮｃｈトランジスタの各ゲート端子
は電源電位に接続されている。尚、ビット線プリチャー
ジ回路１８をＮｃｈトランジスタで構成しているが、Ｐ
ｃｈトランジスタ、ＰｃｈとＮｃｈを組み合わせたもの
等で構成しても良い。
【００８８】カラム選択デコーダ７０は、ＮＡＮＤゲー
ト等にて構成され、カラム選択信号をカラムゲート１６
へ供給することでカラムゲート１６を駆動する機能を有
する。カラム選択デコーダ７０には、ブロック選択信号
ＢＳＳと列アドレス信号Ａ０〜Ａ２が入力され、１ブロ
ック１０内の例えば８組の一対のビット線ＢＬ・／ＢＬ
を同時に選択する信号をカラムゲート１６に出力する。
すなわち、図３のように、１つのメモリセルアレイブロ
ック１０内は、同時に選択される８組のビット線対毎に
カラム番号０〜７に８分割されている。
ト等にて構成され、カラム選択信号をカラムゲート１６
へ供給することでカラムゲート１６を駆動する機能を有
する。カラム選択デコーダ７０には、ブロック選択信号
ＢＳＳと列アドレス信号Ａ０〜Ａ２が入力され、１ブロ
ック１０内の例えば８組の一対のビット線ＢＬ・／ＢＬ
を同時に選択する信号をカラムゲート１６に出力する。
すなわち、図３のように、１つのメモリセルアレイブロ
ック１０内は、同時に選択される８組のビット線対毎に
カラム番号０〜７に８分割されている。
【００８９】ブロック選択信号ＢＳＳは、ブロック選択
デコーダ６０にて生成され、ブロック制御回路８０を経
由してカラム選択デコーダ７０に入力される。また、列
冗長メモリセルアレイブロック２０の冗長メモリセル２
２を選択する冗長選択信号ＪＳＳは、ブロック選択デコ
ーダ６０を介して冗長カラムゲート２４に入力されるこ
とで、冗長カラムゲート２４を駆動して冗長ビット線Ｂ
Ｌ・／ＢＬの選択がなされる。尚、列冗長メモリセル２
２を選択するのに、行方向でのメインワード線３０の選
択は上記同様アドレス信号に基づいて行う。
デコーダ６０にて生成され、ブロック制御回路８０を経
由してカラム選択デコーダ７０に入力される。また、列
冗長メモリセルアレイブロック２０の冗長メモリセル２
２を選択する冗長選択信号ＪＳＳは、ブロック選択デコ
ーダ６０を介して冗長カラムゲート２４に入力されるこ
とで、冗長カラムゲート２４を駆動して冗長ビット線Ｂ
Ｌ・／ＢＬの選択がなされる。尚、列冗長メモリセル２
２を選択するのに、行方向でのメインワード線３０の選
択は上記同様アドレス信号に基づいて行う。
【００９０】信号データ線ＢＬＬ・／ＢＬＬは、センス
アンプ９０を介して、リードバス９２及びライトバス９
４に接続されている。
アンプ９０を介して、リードバス９２及びライトバス９
４に接続されている。
【００９１】このように、１ブロック内の１本のサブワ
ード線３２が、ブロックアドレス信号Ａ３〜Ａ６、メイ
ン及びサブの行アドレス信号Ａ８〜Ａ１６に基づいて活
性化され、１ブロック内の８組の一対のビット線ＢＬ，
／ＢＬが、ブロックアドレス信号Ａ３〜Ａ６及び列アド
レス信号Ａ０〜Ａ２にて選択されることで、行方向の８
つのメモリセル１０に対して同時にデータを読み書きす
ることができる。
ード線３２が、ブロックアドレス信号Ａ３〜Ａ６、メイ
ン及びサブの行アドレス信号Ａ８〜Ａ１６に基づいて活
性化され、１ブロック内の８組の一対のビット線ＢＬ，
／ＢＬが、ブロックアドレス信号Ａ３〜Ａ６及び列アド
レス信号Ａ０〜Ａ２にて選択されることで、行方向の８
つのメモリセル１０に対して同時にデータを読み書きす
ることができる。
【００９２】図１に示すように、本例で示す一つのサブ
ワード線３２を選択する場合、メイン行アドレスデコー
ダ１００の出力信号を伝達するメイン行アドレス信号線
３６によりメイン行選択デコーダ４０が所定のメインワ
ード線３０を活性化させる。そして、メインワード線３
０と、ブロック選択デコーダ６０に接続されるサブ行ア
ドレス信号線３４により、サブ行選択デコーダ群５０の
内の一つのサブデコーダ５２がサブワード線３２を活性
化させる。
ワード線３２を選択する場合、メイン行アドレスデコー
ダ１００の出力信号を伝達するメイン行アドレス信号線
３６によりメイン行選択デコーダ４０が所定のメインワ
ード線３０を活性化させる。そして、メインワード線３
０と、ブロック選択デコーダ６０に接続されるサブ行ア
ドレス信号線３４により、サブ行選択デコーダ群５０の
内の一つのサブデコーダ５２がサブワード線３２を活性
化させる。
【００９３】（サブ行選択デコーダ群、メイン行選択デ
コーダについて）次に、サブ行選択デコーダ５０、メイ
ン行選択デコーダ４０について、図４を用いて説明す
る。図４は、図３の半導体記憶装置の一部を拡大したブ
ロック図である。
コーダについて）次に、サブ行選択デコーダ５０、メイ
ン行選択デコーダ４０について、図４を用いて説明す
る。図４は、図３の半導体記憶装置の一部を拡大したブ
ロック図である。
【００９４】同図において、プリチャージ手段としての
プリチャージ回路１８、互いに相補なビット線ＢＬ・／
ＢＬ、メインワード線３０、サブワード線３２、メイン
行選択デコーダ４０、サブ行選択デコーダ群５０、等が
構成されている。
プリチャージ回路１８、互いに相補なビット線ＢＬ・／
ＢＬ、メインワード線３０、サブワード線３２、メイン
行選択デコーダ４０、サブ行選択デコーダ群５０、等が
構成されている。
【００９５】図２、図３示されたメイン行選択デコーダ
４０は、図４に示すように、メインワード線３０（ＭＷ
Ｌ）、（／ＭＷＬ）に接続され、選択するメモリセル１
２が従属されるメインワード線３０（ＭＷＬ）の電位を
「Ｈ」に設定し、メインワード線３０（／ＭＷＬ）の電
位を「Ｌ」に設定する機能を有する。
４０は、図４に示すように、メインワード線３０（ＭＷ
Ｌ）、（／ＭＷＬ）に接続され、選択するメモリセル１
２が従属されるメインワード線３０（ＭＷＬ）の電位を
「Ｈ」に設定し、メインワード線３０（／ＭＷＬ）の電
位を「Ｌ」に設定する機能を有する。
【００９６】したがって、メインワード線３０（ＭＷ
Ｌ）の電位は、メモリセル１２を選択する場合は、
「Ｈ」（活性化）であり、選択しない場合は、「Ｌ」
（非活性化）となる。また、メインワード線３０（／Ｍ
ＷＬ）の電位は、メモリセル１２を選択する場合は、
「Ｌ」（活性化）であり、選択しない場合は、「Ｈ」
（非活性化）となる。
Ｌ）の電位は、メモリセル１２を選択する場合は、
「Ｈ」（活性化）であり、選択しない場合は、「Ｌ」
（非活性化）となる。また、メインワード線３０（／Ｍ
ＷＬ）の電位は、メモリセル１２を選択する場合は、
「Ｌ」（活性化）であり、選択しない場合は、「Ｈ」
（非活性化）となる。
【００９７】また、図２、図３に示されたサブ行選択デ
コーダ群５０は、図４に示すように、複数のサブデコー
ダ５２を含んで構成される。
コーダ群５０は、図４に示すように、複数のサブデコー
ダ５２を含んで構成される。
【００９８】サブデコーダ５２は、メイン行選択デコー
ダ４０の選択時に、メインワード線３０（ＭＷＬ）、
（／ＭＷＬ）と少なくとも１本のサブワード線３２との
間に配設され、サブ行アドレス信号線３４のサブ行アド
レス信号に基づいて、１本のサブワード線３２を活性化
し、プリチャージされた一対のビット線ＢＬ・／ＢＬの
電位「Ｈ」に等しい電位「Ｈ」に設定する機能を有す
る。
ダ４０の選択時に、メインワード線３０（ＭＷＬ）、
（／ＭＷＬ）と少なくとも１本のサブワード線３２との
間に配設され、サブ行アドレス信号線３４のサブ行アド
レス信号に基づいて、１本のサブワード線３２を活性化
し、プリチャージされた一対のビット線ＢＬ・／ＢＬの
電位「Ｈ」に等しい電位「Ｈ」に設定する機能を有す
る。
【００９９】（サブデコーダについて）図５は、サブデ
コーダ群の一部を抜粋した回路図である。メモリセル１
２をＭｎとしたときに、列方向に配置される他のメモリ
セル１２は、各々Ｍｎ＋１、Ｍｎ＋２、Ｍｎ＋３、・・
となる。サブデコーダ５２は、メモリセル１２毎に一つ
ずつ設けられており、メモリセル１２（Ｍｎ）に対応す
るサブデコーダ５２をＳｎとしたときに、列方向に配置
される他のサブデコーダ５２は、各々Ｓｎ＋１、Ｓｎ＋
２、Ｓｎ＋３、・・となる。
コーダ群の一部を抜粋した回路図である。メモリセル１
２をＭｎとしたときに、列方向に配置される他のメモリ
セル１２は、各々Ｍｎ＋１、Ｍｎ＋２、Ｍｎ＋３、・・
となる。サブデコーダ５２は、メモリセル１２毎に一つ
ずつ設けられており、メモリセル１２（Ｍｎ）に対応す
るサブデコーダ５２をＳｎとしたときに、列方向に配置
される他のサブデコーダ５２は、各々Ｓｎ＋１、Ｓｎ＋
２、Ｓｎ＋３、・・となる。
【０１００】サブデコーダ５２は、メインワード線３０
とサブ行アドレス信号線３４との入力により、サブワー
ド線３２を活性、非活性に切換る機能を有し、サブワー
ド線３２を活性化する第１のスイッチとしてのトランス
ミッションゲート５６と、サブワード線３２を非活性化
して接地電位にする第２のスイッチとしてのスイッチン
グ素子例えばＮｃｈトランジスタ５５（第１のＮｃｈト
ランジスタ）と、を含み構成される。
とサブ行アドレス信号線３４との入力により、サブワー
ド線３２を活性、非活性に切換る機能を有し、サブワー
ド線３２を活性化する第１のスイッチとしてのトランス
ミッションゲート５６と、サブワード線３２を非活性化
して接地電位にする第２のスイッチとしてのスイッチン
グ素子例えばＮｃｈトランジスタ５５（第１のＮｃｈト
ランジスタ）と、を含み構成される。
【０１０１】尚、該スイッチング素子としては、サブワ
ード線を接地電位にする場合ではＮｃｈトランジスタを
使用するのが適当であるが、Ｐｃｈトランジスタやバイ
ポーラトランジスタ等の素子でも良い。図５ではＮｃｈ
トランジスタを使用した例を示してある。
ード線を接地電位にする場合ではＮｃｈトランジスタを
使用するのが適当であるが、Ｐｃｈトランジスタやバイ
ポーラトランジスタ等の素子でも良い。図５ではＮｃｈ
トランジスタを使用した例を示してある。
【０１０２】Ｎｃｈトランジスタ５５は、接地線とサブ
ワード線３２との間に配設され、メインワード線３０
（／ＭＷＬ）の非選択時「Ｈ」に、サブワード線３２の
電位を接地電位に引き下げて「Ｌ」レベルにするディス
チャージ用トランジスタである。このため、Ｎｃｈトラ
ンンジスタ５５の制御端子であるゲート電極は、メイン
ワード線３０（／ＭＷＬ）に接続されている。
ワード線３２との間に配設され、メインワード線３０
（／ＭＷＬ）の非選択時「Ｈ」に、サブワード線３２の
電位を接地電位に引き下げて「Ｌ」レベルにするディス
チャージ用トランジスタである。このため、Ｎｃｈトラ
ンンジスタ５５の制御端子であるゲート電極は、メイン
ワード線３０（／ＭＷＬ）に接続されている。
【０１０３】トランスミッションゲート５６は、サブワ
ード線３２とサブ行アドレス信号線３４との間に設けら
れ、第１の制御端子（ゲート）がメインワード線３０
（ＭＷＬ）に接続され、第２の制御端子（ゲート）がＮ
ｃｈトランジスタ５５のゲート電極とメインワード線３
０（／ＭＷＬ）とに各々接続され、サブワード線３２と
サブ行アドレス信号線３４との間の導通を制御する機能
を有し、第２導電型のトランジスタであるＰチャネル
（以下、「Ｐｃｈ」という）トランジスタ２４と、第１
導電型のトランジスタであるＮチャネル（以下、「Ｎｃ
ｈ」という）トランジスタ２５（第２のＮｃｈトランジ
スタ）とからなる。
ード線３２とサブ行アドレス信号線３４との間に設けら
れ、第１の制御端子（ゲート）がメインワード線３０
（ＭＷＬ）に接続され、第２の制御端子（ゲート）がＮ
ｃｈトランジスタ５５のゲート電極とメインワード線３
０（／ＭＷＬ）とに各々接続され、サブワード線３２と
サブ行アドレス信号線３４との間の導通を制御する機能
を有し、第２導電型のトランジスタであるＰチャネル
（以下、「Ｐｃｈ」という）トランジスタ２４と、第１
導電型のトランジスタであるＮチャネル（以下、「Ｎｃ
ｈ」という）トランジスタ２５（第２のＮｃｈトランジ
スタ）とからなる。
【０１０４】トランスミッションゲート５６のソースに
は、サブ行アドレス信号線３４が接続され、ドレインに
はサブワード線３２が接続される。Ｎｃｈトランジスタ
５５のドレインには、サブワード線３２が接続され、ソ
ースには第１の電源電位である接地電位が接続される。
は、サブ行アドレス信号線３４が接続され、ドレインに
はサブワード線３２が接続される。Ｎｃｈトランジスタ
５５のドレインには、サブワード線３２が接続され、ソ
ースには第１の電源電位である接地電位が接続される。
【０１０５】次に、サブデコーダ５２の各トランジスタ
のゲート制御信号について示す。各サブデコーダ５２に
は、各々一本のメインワード線３０が配置されており、
サブデコーダＳｎに対してメインワード線３０をＭＷＬ
ｎとした時、列方向に配置される各々のサブデコーダ５
２に対応するメインワード線３０は、各々ＭＷＬｎ＋
１、ＭＷＬｎ＋２、ＭＷＬｎ＋３となる。
のゲート制御信号について示す。各サブデコーダ５２に
は、各々一本のメインワード線３０が配置されており、
サブデコーダＳｎに対してメインワード線３０をＭＷＬ
ｎとした時、列方向に配置される各々のサブデコーダ５
２に対応するメインワード線３０は、各々ＭＷＬｎ＋
１、ＭＷＬｎ＋２、ＭＷＬｎ＋３となる。
【０１０６】このメインワード線３０の電位は、メイン
ワード線３０（ＭＷＬｎ＋１）とメインワード線３０
（ＭＷｎ＋２）とは、正半の関係にある。同様に、メイ
ンワード線３０（ＭＷＬｎ−１）と（ＭＷＬｎ）、（Ｍ
ＷＬｎ＋３）と（ＭＷＬｎ＋４）も同様の関係となる。
ワード線３０（ＭＷＬｎ＋１）とメインワード線３０
（ＭＷｎ＋２）とは、正半の関係にある。同様に、メイ
ンワード線３０（ＭＷＬｎ−１）と（ＭＷＬｎ）、（Ｍ
ＷＬｎ＋３）と（ＭＷＬｎ＋４）も同様の関係となる。
【０１０７】また、メインワード線３０（ＭＷＬｎ）に
対して（ｎ：偶数）が負荷されるメインワード線群は、
２５６本中一本のみが活性化され、サブデコーダ５２を
構成するＮｃｈトランジスタ５７のゲートを制御する。
対して（ｎ：偶数）が負荷されるメインワード線群は、
２５６本中一本のみが活性化され、サブデコーダ５２を
構成するＮｃｈトランジスタ５７のゲートを制御する。
【０１０８】メインワード線３０（ＭＷＬｎ）に対して
（ｎ：奇数）が負荷されるメインワード線群は、２５６
本中一本のみが非活性化され、サブデコーダ５２を構成
するＰｃｈトランジスタ５８とＮｃｈトランジスタ５５
のゲートを制御する構成を取る。
（ｎ：奇数）が負荷されるメインワード線群は、２５６
本中一本のみが非活性化され、サブデコーダ５２を構成
するＰｃｈトランジスタ５８とＮｃｈトランジスタ５５
のゲートを制御する構成を取る。
【０１０９】サブデコーダ５２（Ｓｎ）とサブデコーダ
５２（Ｓｎ＋１）は、サブ行アドレス信号線３４を入力
し、サブデコーダ５２（Ｓｎ＋２）とサブデコーダ５２
（Ｓｎ＋３）は、サブ行アドレス信号線３４を入力す
る。各サブ行アドレス信号線３４の電位は４本中一本の
みが活性化される。
５２（Ｓｎ＋１）は、サブ行アドレス信号線３４を入力
し、サブデコーダ５２（Ｓｎ＋２）とサブデコーダ５２
（Ｓｎ＋３）は、サブ行アドレス信号線３４を入力す
る。各サブ行アドレス信号線３４の電位は４本中一本の
みが活性化される。
【０１１０】サブ行アドレス信号の電位をサブワード線
３２へ転送するトランスミッションゲート５６の各々の
ゲート制御は、Ｐｃｈトランジスタ５８のゲートに、上
述の負の関係にある電位がメインワード線３０（／ＭＷ
Ｌ）から供給された場合、Ｎｃｈトランジスタ５７のゲ
ートには、隣接する他のメインワード線（ＭＷＬ）から
正の電位が供給される。この結果、各サブ行アドレス信
号線３４を共有するサブデコーダ３２は、（Ｓｎ）と
（Ｓｎ＋１）、（Ｓｎ＋２）と（Ｓｎ＋３）の関係とな
る。同様に、メインワード線３０（ＭＷＬ）（／ＭＷ
Ｌ）を共有するサブデコーダ５２は、（Ｓｎ−１）と
（Ｓｎ）、（Ｓｎ＋１）と（Ｓｎ＋２）の関係となる。
隣接するメモリセルアレイ１２（ＭＣ）を選択する一対
のサブデコーダ５２の他方の場合、メインワード線３０
（ＭＷＬ）（／ＭＷＬ）は共通となり、サブ行アドレス
信号線３４ｃと３４ｄを入力する構成となる。
３２へ転送するトランスミッションゲート５６の各々の
ゲート制御は、Ｐｃｈトランジスタ５８のゲートに、上
述の負の関係にある電位がメインワード線３０（／ＭＷ
Ｌ）から供給された場合、Ｎｃｈトランジスタ５７のゲ
ートには、隣接する他のメインワード線（ＭＷＬ）から
正の電位が供給される。この結果、各サブ行アドレス信
号線３４を共有するサブデコーダ３２は、（Ｓｎ）と
（Ｓｎ＋１）、（Ｓｎ＋２）と（Ｓｎ＋３）の関係とな
る。同様に、メインワード線３０（ＭＷＬ）（／ＭＷ
Ｌ）を共有するサブデコーダ５２は、（Ｓｎ−１）と
（Ｓｎ）、（Ｓｎ＋１）と（Ｓｎ＋２）の関係となる。
隣接するメモリセルアレイ１２（ＭＣ）を選択する一対
のサブデコーダ５２の他方の場合、メインワード線３０
（ＭＷＬ）（／ＭＷＬ）は共通となり、サブ行アドレス
信号線３４ｃと３４ｄを入力する構成となる。
【０１１１】（動作）ここで、サブデコーダ５２（Ｓｎ
＋１）に接続されるサブワード線３２を活性化させる場
合の各信号線の電位状態を示す。
＋１）に接続されるサブワード線３２を活性化させる場
合の各信号線の電位状態を示す。
【０１１２】メインワード線３０（ＭＷＬｎ＋１）が”
Ｌ”となり、正半の関係にあるメインワード線３０（Ｍ
ＷＬｎ＋２）は”Ｈ”となる。この結果、メインワード
線３０の電位関係から（ＭＷＬｎ−１）と（ＭＷＬｎ＋
３）は”Ｈ”となり、（ＭＷＬｎ）及び（ＭＷＬｎ＋
４）は”Ｌ”となる。
Ｌ”となり、正半の関係にあるメインワード線３０（Ｍ
ＷＬｎ＋２）は”Ｈ”となる。この結果、メインワード
線３０の電位関係から（ＭＷＬｎ−１）と（ＭＷＬｎ＋
３）は”Ｈ”となり、（ＭＷＬｎ）及び（ＭＷＬｎ＋
４）は”Ｌ”となる。
【０１１３】ここで、サブワード線３２のトランスミッ
ションゲート５６が導通するサブデコーダ５２は、（Ｓ
ｎ＋１）と（Ｓｎ＋２）となる。
ションゲート５６が導通するサブデコーダ５２は、（Ｓ
ｎ＋１）と（Ｓｎ＋２）となる。
【０１１４】サブ行アドレス信号は、上述のように４本
中1本のみ活性化されるため、サブ行アドレス信号線３
４を活性化することでサブデコーダ５２（Ｓｎ＋１）に
接続されるサブワード線３２（ＳＷＬ）を活性化させる
ことができる。
中1本のみ活性化されるため、サブ行アドレス信号線３
４を活性化することでサブデコーダ５２（Ｓｎ＋１）に
接続されるサブワード線３２（ＳＷＬ）を活性化させる
ことができる。
【０１１５】従って、次に、上述した構成を有するメモ
リの動作について図５を用いて説明する。
リの動作について図５を用いて説明する。
【０１１６】メインワード線３０（ＭＷＬｎ）が非選択
時で「Ｌ」、メインワード線３０（／ＭＷＬｎ−１）が
非選択時で「Ｈ」になると、トランスミッションゲート
５６がオフ、Ｎｃｈトランジスタ５５がオンするので、
Ｎｃｈトランジスタ５５によりサブワード線３２は
「Ｌ」レベルに引き下げされ、非選択状態となる。
時で「Ｌ」、メインワード線３０（／ＭＷＬｎ−１）が
非選択時で「Ｈ」になると、トランスミッションゲート
５６がオフ、Ｎｃｈトランジスタ５５がオンするので、
Ｎｃｈトランジスタ５５によりサブワード線３２は
「Ｌ」レベルに引き下げされ、非選択状態となる。
【０１１７】メインワード線３０（ＭＷＬｎ）が選択時
で「Ｈ」、メインワード線３０（／ＭＷＬｎ−１）が選
択時で「Ｌ」になると、トランスミッションゲート５６
はオンになり、サブワード線３２にサブ行アドレス信号
線３４のアドレス信号が伝達され、Ｎｃｈトランジスタ
５５は、オフする。この時、サブワード線３２は、Ｎｃ
ｈトランジスタ５５がオフになるので、接地電位になら
ず、サブ行アドレス信号線３４の信号がサブワード線３
２の信号となる。したがって、サブ行アドレス信号線３
４の信号が「Ｈ」であればサブワード線３２も「Ｈ」に
なり、「Ｌ」では非選択状態「Ｌ」になる。
で「Ｈ」、メインワード線３０（／ＭＷＬｎ−１）が選
択時で「Ｌ」になると、トランスミッションゲート５６
はオンになり、サブワード線３２にサブ行アドレス信号
線３４のアドレス信号が伝達され、Ｎｃｈトランジスタ
５５は、オフする。この時、サブワード線３２は、Ｎｃ
ｈトランジスタ５５がオフになるので、接地電位になら
ず、サブ行アドレス信号線３４の信号がサブワード線３
２の信号となる。したがって、サブ行アドレス信号線３
４の信号が「Ｈ」であればサブワード線３２も「Ｈ」に
なり、「Ｌ」では非選択状態「Ｌ」になる。
【０１１８】そして、ビット線ＢＬ・／ＢＬはプリチャ
ージ回路１８によって「Ｈ」にチャージされ、メモリセ
ル１２が選択される。
ージ回路１８によって「Ｈ」にチャージされ、メモリセ
ル１２が選択される。
【０１１９】（レイアウト）次に、サブデコーダのレイ
アウト配置を図３に示す。図３では、信号配線の接続を
明確にするためにメインワード線の一部を省略してい
る。以下、サブデコーダのレイアウト構成を示すために
Ｓｎを用いて詳細を説明する。
アウト配置を図３に示す。図３では、信号配線の接続を
明確にするためにメインワード線の一部を省略してい
る。以下、サブデコーダのレイアウト構成を示すために
Ｓｎを用いて詳細を説明する。
【０１２０】Ｐｃｈトランジスタ５８は、ブロック選択
信号を接続するソースを形成するフィールド領域１２０
と、サブワード線３２が接続されるドレインを形成する
フィールド領域１２４と、ポリシリコンで構成されるゲ
ート１２２からなる。
信号を接続するソースを形成するフィールド領域１２０
と、サブワード線３２が接続されるドレインを形成する
フィールド領域１２４と、ポリシリコンで構成されるゲ
ート１２２からなる。
【０１２１】Ｎｃｈトランジスタ５７は、ブロック選択
信号を接続するソースを形成するフィールド領域１３０
と、サブワード線が接続されるドレインを形成するフィ
ールド領域１３４と、ポリシリコンで構成されるゲート
１３２からなる。
信号を接続するソースを形成するフィールド領域１３０
と、サブワード線が接続されるドレインを形成するフィ
ールド領域１３４と、ポリシリコンで構成されるゲート
１３２からなる。
【０１２２】Ｎｃｈトランジスタ５５は、サブワード線
３２を接続するソースを形成するフィールド領域１３４
と、接地電位が供給されるドレインを形成するフィール
ド領域１３８と、ポリシリコンで構成されるゲート１３
６からなる。
３２を接続するソースを形成するフィールド領域１３４
と、接地電位が供給されるドレインを形成するフィール
ド領域１３８と、ポリシリコンで構成されるゲート１３
６からなる。
【０１２３】サブワード線３２は、トランスミッション
ゲート５６のドレインのフィールド領域１２４から第三
の金属配線（以下、ＡＬＡ配線）１１６と接続され、ポ
リシリコンで構成されるサブワード線３２に接続され
る。
ゲート５６のドレインのフィールド領域１２４から第三
の金属配線（以下、ＡＬＡ配線）１１６と接続され、ポ
リシリコンで構成されるサブワード線３２に接続され
る。
【０１２４】次に、サブデコーダＳｎとＳｎ＋１を用い
て各制御信号の接続とフィールド領域の共有について示
す。
て各制御信号の接続とフィールド領域の共有について示
す。
【０１２５】ここで、サブデコーダＳｎとＳｎ＋１のＰ
ｃｈトランジスタは、ソースのフィールド領域１２０を
共有する構成が取られ、Ｎｃｈトランジスタ５５も同様
に、ソースのフィールド領域１３４を共有する構成を取
る。
ｃｈトランジスタは、ソースのフィールド領域１２０を
共有する構成が取られ、Ｎｃｈトランジスタ５５も同様
に、ソースのフィールド領域１３４を共有する構成を取
る。
【０１２６】ソースへのブロック選択信号電位の供給
は、列方向に配置される第１の金属配線（以下、ＡＬＣ
配線）３８ａ、３８ｂから、ＡＬＡ配線１１６を介して
行われる。Ｎｃｈトランジスタ５５とＮｃｈトランジス
タ５７は、サブワード線３２と接続されるドレインのフ
ィールド領域１３４を共有する構成が取られる。
は、列方向に配置される第１の金属配線（以下、ＡＬＣ
配線）３８ａ、３８ｂから、ＡＬＡ配線１１６を介して
行われる。Ｎｃｈトランジスタ５５とＮｃｈトランジス
タ５７は、サブワード線３２と接続されるドレインのフ
ィールド領域１３４を共有する構成が取られる。
【０１２７】Ｎｃｈトランジスタ５７のソースへの接地
電位の供給は、列方向に配置されるＡＬＣ配線１１８に
より行われる。サブデコーダＳｎを構成するＰｃｈトラ
ンジスタ５８のゲート１２２と第２のＮｃｈトランジス
タ５５のゲート１３６は、行方向に配置され、第２の金
属配線（以下、ＡＬＢ配線）３８ｂで構成されるＭＷＬ
ｎ−１と接続される。
電位の供給は、列方向に配置されるＡＬＣ配線１１８に
より行われる。サブデコーダＳｎを構成するＰｃｈトラ
ンジスタ５８のゲート１２２と第２のＮｃｈトランジス
タ５５のゲート１３６は、行方向に配置され、第２の金
属配線（以下、ＡＬＢ配線）３８ｂで構成されるＭＷＬ
ｎ−１と接続される。
【０１２８】また、第１のＮｃｈトランジスタ５７のゲ
ート１３２は、行方向に配置され、ＡＬＢ配線で構成さ
れるＭＷＬｎと接続される。隣接するサブデコーダＳｎ
＋１は、サブデコーダＳｎと同様の配置が行われるが、
サブデコーダＳｎ＋１を構成するＰｃｈトランジスタ５
８ｎ＋１のゲート１４０と第２のＮｃｈトランジスタ５
５ｎ＋１のゲート１６０は、ＡＬＢ配線で構成されるＭ
ＷＬｎ＋１と接続され、第１のＮｃｈトランジスタ５７
ｎ＋１のゲート１５０は、ＡＬＢ配線で構成されるＭＷ
Ｌｎ＋２と接続される。サブデコーダＳｎ＋１における
接地電位のソースのフィールド領域１６２は、隣接する
サブデコーダＳｎ＋２の接地電位のソースのフィールド
領域と共有される。
ート１３２は、行方向に配置され、ＡＬＢ配線で構成さ
れるＭＷＬｎと接続される。隣接するサブデコーダＳｎ
＋１は、サブデコーダＳｎと同様の配置が行われるが、
サブデコーダＳｎ＋１を構成するＰｃｈトランジスタ５
８ｎ＋１のゲート１４０と第２のＮｃｈトランジスタ５
５ｎ＋１のゲート１６０は、ＡＬＢ配線で構成されるＭ
ＷＬｎ＋１と接続され、第１のＮｃｈトランジスタ５７
ｎ＋１のゲート１５０は、ＡＬＢ配線で構成されるＭＷ
Ｌｎ＋２と接続される。サブデコーダＳｎ＋１における
接地電位のソースのフィールド領域１６２は、隣接する
サブデコーダＳｎ＋２の接地電位のソースのフィールド
領域と共有される。
【０１２９】以上のように本実施の形態によれば、以下
の効果を有する。
の効果を有する。
【０１３０】（１）隣接するサブデコーダのサブ行アド
レス信号を接続するフィールド領域を共有させることが
できる。Ｎｃｈトランジスタのフィールド領域面積を２
平方ミクロンとし、Ｐｃｈトランジスタのフィールド領
域面積を４平方ミクロンとし、単位面積当たりの拡散容
量を０．６６ｆＦとしたとき、本発明で用いたブロック
選択信号をサブデコーダに対して２本用いる方式では２
５３．４４ｆＦとなる。これは、従来のサブ行アドレス
信号をサブデコーダに対して４本用いた場合と同値であ
る。この結果、従来のものとサブ行アドレス信号線の拡
散容量を同じくして、さらにサブ行アドレス信号線の本
数を減少させることができる。この結果、サブデコーダ
の面積を低減させることができるほか、ブロック選択デ
コーダの占有する面積を低減でき、チップレベルの低面
積化が実現できる。ＳＲＡＭの大容量化に伴ないサブデ
コーダ数が増加すれば、これに伴なうブロック選択信号
デコーダと共に低面積化の効果が顕著になることは言う
までもない。
レス信号を接続するフィールド領域を共有させることが
できる。Ｎｃｈトランジスタのフィールド領域面積を２
平方ミクロンとし、Ｐｃｈトランジスタのフィールド領
域面積を４平方ミクロンとし、単位面積当たりの拡散容
量を０．６６ｆＦとしたとき、本発明で用いたブロック
選択信号をサブデコーダに対して２本用いる方式では２
５３．４４ｆＦとなる。これは、従来のサブ行アドレス
信号をサブデコーダに対して４本用いた場合と同値であ
る。この結果、従来のものとサブ行アドレス信号線の拡
散容量を同じくして、さらにサブ行アドレス信号線の本
数を減少させることができる。この結果、サブデコーダ
の面積を低減させることができるほか、ブロック選択デ
コーダの占有する面積を低減でき、チップレベルの低面
積化が実現できる。ＳＲＡＭの大容量化に伴ないサブデ
コーダ数が増加すれば、これに伴なうブロック選択信号
デコーダと共に低面積化の効果が顕著になることは言う
までもない。
【０１３１】（２）隣接するサブデコーダの接地電位を
接続するフィールド領域を共有させることができる。こ
の場合、各サブデコーダに独立した接地電位を接続する
フィールド領域を有する場合に対して、拡散容量を２分
の１にすることができる。本発明の構成ではメモリセル
アレイブロック毎に選択されるサブワード線は１本のみ
であり、接地電位と接続されるフィールド領域を共有化
しても電荷が集中することはない。
接続するフィールド領域を共有させることができる。こ
の場合、各サブデコーダに独立した接地電位を接続する
フィールド領域を有する場合に対して、拡散容量を２分
の１にすることができる。本発明の構成ではメモリセル
アレイブロック毎に選択されるサブワード線は１本のみ
であり、接地電位と接続されるフィールド領域を共有化
しても電荷が集中することはない。
【０１３２】（３）本例で示すサブワード線選択方式及
びレイアウト配置を用いることで、Ｎｃｈトランジスタ
はフィールド領域間に絶縁領域を設けることなく、列方
向に連続して配置することが可能となる。本例で示すサ
ブデコーダの素子構成は、一つのサブデコーダに１つの
Ｐｃｈトランジスタと２つのＮｃｈトランジスタを有す
るものであるため、Ｎｃｈ側のトランジスタ領域の低面
積化がチップレベルの低面積化に大きく貢献することは
明らかである。
びレイアウト配置を用いることで、Ｎｃｈトランジスタ
はフィールド領域間に絶縁領域を設けることなく、列方
向に連続して配置することが可能となる。本例で示すサ
ブデコーダの素子構成は、一つのサブデコーダに１つの
Ｐｃｈトランジスタと２つのＮｃｈトランジスタを有す
るものであるため、Ｎｃｈ側のトランジスタ領域の低面
積化がチップレベルの低面積化に大きく貢献することは
明らかである。
【０１３３】［第２の実施の形態］次に、本発明に係る
第２の実施の形態について、図７に基づいて説明する。
尚、前記第１の実施の形態と実質的に同様の構成要素に
関しては説明を省略し、異なる部分について述べる。図
７は、半導体記憶装置のサブデコーダのレイアウト配置
を示す平面図である。
第２の実施の形態について、図７に基づいて説明する。
尚、前記第１の実施の形態と実質的に同様の構成要素に
関しては説明を省略し、異なる部分について述べる。図
７は、半導体記憶装置のサブデコーダのレイアウト配置
を示す平面図である。
【０１３４】図６に示すサブデコーダのレイアウトは、
メモリセルの列方向の高さが狭い場合に有効なレイアウ
トと言える。しかし、近年のＳＲＡＭは低電圧動作が求
められるため、従来の高抵抗負荷素子と４つのトランジ
スタを用いたメモリセルに比して、低電圧における動作
領域の広い６つのトランジスタを用いたメモリセルが使
用されることがある。
メモリセルの列方向の高さが狭い場合に有効なレイアウ
トと言える。しかし、近年のＳＲＡＭは低電圧動作が求
められるため、従来の高抵抗負荷素子と４つのトランジ
スタを用いたメモリセルに比して、低電圧における動作
領域の広い６つのトランジスタを用いたメモリセルが使
用されることがある。
【０１３５】この場合、メモリセルの列方向の高さは、
図６に示すものより広くなる。このため、図６で示すＮ
ｃｈトランジスタのフィールド領域を広げる必要性が生
じ、結果として拡散容量が増加し、動作速度の遅延や、
負荷の大きいブロック選択信号を駆動する回路面積の増
大が懸念される。この問題を解決するためのサブデコー
ダのレイアウトを図７に示す。なお、図６と共通する構
成の説明は割愛した。
図６に示すものより広くなる。このため、図６で示すＮ
ｃｈトランジスタのフィールド領域を広げる必要性が生
じ、結果として拡散容量が増加し、動作速度の遅延や、
負荷の大きいブロック選択信号を駆動する回路面積の増
大が懸念される。この問題を解決するためのサブデコー
ダのレイアウトを図７に示す。なお、図６と共通する構
成の説明は割愛した。
【０１３６】以下、サブデコーダＳｎ、Ｓｎ＋１、Ｓｎ
＋２、Ｓｎ＋３、・・・の関係を示す。Ｐｃｈトランジ
スタ５８は、各サブデコーダ毎に絶縁領域５０により電
気的に分離されている。
＋２、Ｓｎ＋３、・・・の関係を示す。Ｐｃｈトランジ
スタ５８は、各サブデコーダ毎に絶縁領域５０により電
気的に分離されている。
【０１３７】各々のＰｃｈトランジスタ５８を形成する
フィールド領域は、ブロック選択信号が接続されるソー
スのフィールド領域１８０に対して、サブワード線３２
と接続されるドレインのフィールド領域１８４がゲート
１８２を鋏んで並列に形成される。二つのフィールド領
域１８０、１８４は、ＡＬＡ配線１７６で接続され、Ａ
ＬＡ配線１７８を介してサブワード線３２に接続され
る。
フィールド領域は、ブロック選択信号が接続されるソー
スのフィールド領域１８０に対して、サブワード線３２
と接続されるドレインのフィールド領域１８４がゲート
１８２を鋏んで並列に形成される。二つのフィールド領
域１８０、１８４は、ＡＬＡ配線１７６で接続され、Ａ
ＬＡ配線１７８を介してサブワード線３２に接続され
る。
【０１３８】また、Ｐｃｈトランジスタ５８のゲート１
８２は、ソースのフィールド領域１８０の上下に行方向
に各々配置され、かつ、同電位が供給される。第２のＮ
ｃｈトランジスタ５５と第１のＮｃｈトランジスタ５７
は、サブワード線３２と電気的に接続されるドレインの
フィールド領域１９０を共有し、さらにサブデコーダＳ
ｎに対して隣接するサブデコーダＳｎ＋１の第１のＮｃ
ｈトランジスタ５７のソースのフィールド領域１９２を
共有する構成を取る。これに対し、サブデコーダＳｎ＋
１とサブデコーダＳｎ＋２では、Ｎｃｈトランジスタ間
をウエルに電位を供給する第２導電型であるＰ型のフィ
ールド領域１７０をはさみ、分離させている。
８２は、ソースのフィールド領域１８０の上下に行方向
に各々配置され、かつ、同電位が供給される。第２のＮ
ｃｈトランジスタ５５と第１のＮｃｈトランジスタ５７
は、サブワード線３２と電気的に接続されるドレインの
フィールド領域１９０を共有し、さらにサブデコーダＳ
ｎに対して隣接するサブデコーダＳｎ＋１の第１のＮｃ
ｈトランジスタ５７のソースのフィールド領域１９２を
共有する構成を取る。これに対し、サブデコーダＳｎ＋
１とサブデコーダＳｎ＋２では、Ｎｃｈトランジスタ間
をウエルに電位を供給する第２導電型であるＰ型のフィ
ールド領域１７０をはさみ、分離させている。
【０１３９】Ｐ型のフィールド領域１７０は、連続する
サブデコーダＳｎとＳｎ＋１の全てのＮｃｈトランジス
タと、図示しない右方向に線対称に配置されるサブデコ
ーダ対の他方のＮｃｈトランジスタを含み、環状に配置
される（図８参照）。これにより、Ｐ型のフィールド領
域１７０がストッパーとして機能する。尚、Ｐ型フィー
ルド領域１７０は、上下に位置するサブデコーダともそ
の領域を共有し、連続的に配置される。
サブデコーダＳｎとＳｎ＋１の全てのＮｃｈトランジス
タと、図示しない右方向に線対称に配置されるサブデコ
ーダ対の他方のＮｃｈトランジスタを含み、環状に配置
される（図８参照）。これにより、Ｐ型のフィールド領
域１７０がストッパーとして機能する。尚、Ｐ型フィー
ルド領域１７０は、上下に位置するサブデコーダともそ
の領域を共有し、連続的に配置される。
【０１４０】第２のＮｃｈトランジスタ５５に接続され
る接地電位は、各サブデコーダ毎にフィールド領域が独
立して設けられており、行方向に配置されるＡＬＢ配線
で構成される接地電位配線１７４から供給される。
る接地電位は、各サブデコーダ毎にフィールド領域が独
立して設けられており、行方向に配置されるＡＬＢ配線
で構成される接地電位配線１７４から供給される。
【０１４１】メモリセル１２（ＭＣ）を形成するウエル
に対しては、サブデコーダとメモリセルに隣接する領域
に電位を供給するフィールド領域を設けている。メモリ
セルを構成するＮｃｈのトランジスタ領域に対して接地
電位を供給するフィールド領域は、サブデコーダＳｎ＋
１とＳｎ＋２の間に第２導電型であるＮ型のフィールド
領域１７２である。
に対しては、サブデコーダとメモリセルに隣接する領域
に電位を供給するフィールド領域を設けている。メモリ
セルを構成するＮｃｈのトランジスタ領域に対して接地
電位を供給するフィールド領域は、サブデコーダＳｎ＋
１とＳｎ＋２の間に第２導電型であるＮ型のフィールド
領域１７２である。
【０１４２】メモリセル１２を構成するＰｃｈのトラン
ジスタ領域に対して第２の電源電位である主電源電位を
供給するフィールド領域は、サブデコーダＳｎとＳｎ＋
１の間に第１導電型であるＰ型のフィールド領域１７０
である。また、メモリセルとサブデコーダ間には、製造
上パターンの疎密から生じるポリシリコンの細りを緩和
するためのダミーポリシリコン１７３が各サブデコーダ
毎に設けられる。
ジスタ領域に対して第２の電源電位である主電源電位を
供給するフィールド領域は、サブデコーダＳｎとＳｎ＋
１の間に第１導電型であるＰ型のフィールド領域１７０
である。また、メモリセルとサブデコーダ間には、製造
上パターンの疎密から生じるポリシリコンの細りを緩和
するためのダミーポリシリコン１７３が各サブデコーダ
毎に設けられる。
【０１４３】このように、隣接する２つのサブデコーダ
に対して２つのメインワード線と、一つのサブ行アドレ
ス信号線を設けることで、隣接するサブデコーダのサブ
行アドレス信号を接続するフィールド領域を共有させる
ことができる。この結果、サブ行アドレス信号線の拡散
容量を減らすことなくサブ行アドレス信号線の本数を低
減することができるため、低面積化を実現できる。ま
た、サブデコーダを構成する２つのＮｃｈトランジスタ
を構成するフィールド領域の一部を共有化し、さらに上
下に隣接するサブデコーダと分離領域を設けずに連続し
て配置することができるため、低面積化を実現できる。
に対して２つのメインワード線と、一つのサブ行アドレ
ス信号線を設けることで、隣接するサブデコーダのサブ
行アドレス信号を接続するフィールド領域を共有させる
ことができる。この結果、サブ行アドレス信号線の拡散
容量を減らすことなくサブ行アドレス信号線の本数を低
減することができるため、低面積化を実現できる。ま
た、サブデコーダを構成する２つのＮｃｈトランジスタ
を構成するフィールド領域の一部を共有化し、さらに上
下に隣接するサブデコーダと分離領域を設けずに連続し
て配置することができるため、低面積化を実現できる。
【０１４４】また、サブデコーダを構成するＰｃｈトラ
ンジスタを並列に配置することで、サブデコーダの横方
向の面積を縮小することができる。
ンジスタを並列に配置することで、サブデコーダの横方
向の面積を縮小することができる。
【０１４５】［第３の実施の形態］次に、本発明に係る
第３の実施の形態について、図９に基づいて説明する。
尚、前記第１の実施の形態と実質的に同様の構成要素に
関しては説明を省略し、異なる部分について述べる。図
９は、半導体記憶装置の第３の実施の形態の概略を示す
ブロック図である。
第３の実施の形態について、図９に基づいて説明する。
尚、前記第１の実施の形態と実質的に同様の構成要素に
関しては説明を省略し、異なる部分について述べる。図
９は、半導体記憶装置の第３の実施の形態の概略を示す
ブロック図である。
【０１４６】次に、第２の実施の形態で用いたレイアウ
ト構成におけるＡＬＢ配線位置について図９に示す。図
９においてはＡＬＢ配線とＡＬＣ配線の接続位置を明確
に示すため、一部の下層配線及びコンタクト、フィール
ド領域を割愛した。
ト構成におけるＡＬＢ配線位置について図９に示す。図
９においてはＡＬＢ配線とＡＬＣ配線の接続位置を明確
に示すため、一部の下層配線及びコンタクト、フィール
ド領域を割愛した。
【０１４７】メモリセルＭＣｎ＋１を構成するＡＬＢ配
線は、行方向に配置されるメインワード線ＭＷＬｎ＋１
と、ＭＷＬｎ＋１に平行して配置され第３の接地電位配
線２１０ａと、ＭＷＬｎ＋１に対して第３の接地電位配
線２１０ａと逆方向に平行に配置される第２の主電源電
位配線２１２ａからなる。
線は、行方向に配置されるメインワード線ＭＷＬｎ＋１
と、ＭＷＬｎ＋１に平行して配置され第３の接地電位配
線２１０ａと、ＭＷＬｎ＋１に対して第３の接地電位配
線２１０ａと逆方向に平行に配置される第２の主電源電
位配線２１２ａからなる。
【０１４８】隣接するメモリセルＭＣｎ＋２に配置され
るＡＬＢ配線は、同様に、第３の接地電位配線２１０ｂ
とメインワード線ＭＷＬｎ＋２と第１の主電源配線 ａ
であるが、２つのメモリセルは隣接するメモリセルに対
して線対称になる構成が取られる。この結果、メモリセ
ルＭＣｎ＋１の第２の主電源電位配線２１２ａと、ＭＣ
ｎ＋２の第２の主電源電位配線２１２ａは、共有する構
成を取ることができる。
るＡＬＢ配線は、同様に、第３の接地電位配線２１０ｂ
とメインワード線ＭＷＬｎ＋２と第１の主電源配線 ａ
であるが、２つのメモリセルは隣接するメモリセルに対
して線対称になる構成が取られる。この結果、メモリセ
ルＭＣｎ＋１の第２の主電源電位配線２１２ａと、ＭＣ
ｎ＋２の第２の主電源電位配線２１２ａは、共有する構
成を取ることができる。
【０１４９】また、メモリセルＭＣｎ＋１に対してＭＣ
ｎは、第３の接地電位配線２１０ａが隣接する構成とな
る。サブデコーダ領域におけるＡＬＣ配線の配置は全て
列方向に平行に配置され、最もメモリセルに近い位置に
配置される第１の接地電位配線２１２ｃと、これに隣接
する第１の主電源電位配線２１２ｂと、これに隣接する
サブ行アドレス信号線ａと、これに隣接する第２の接地
電位配線２１２ｄと、これに隣接するサブ行アドレス信
号線ｂからなる。
ｎは、第３の接地電位配線２１０ａが隣接する構成とな
る。サブデコーダ領域におけるＡＬＣ配線の配置は全て
列方向に平行に配置され、最もメモリセルに近い位置に
配置される第１の接地電位配線２１２ｃと、これに隣接
する第１の主電源電位配線２１２ｂと、これに隣接する
サブ行アドレス信号線ａと、これに隣接する第２の接地
電位配線２１２ｄと、これに隣接するサブ行アドレス信
号線ｂからなる。
【０１５０】メモリセルＭＣｎ＋１における第３の接地
電位配線２１０ａは隣接するＭＣｎの第３の接地電位配
線２１０ａとサブデコーダ領域で接続され、第１の接地
電位配線２１０ｃへ複数のコンタクト２１６を介して接
続される。
電位配線２１０ａは隣接するＭＣｎの第３の接地電位配
線２１０ａとサブデコーダ領域で接続され、第１の接地
電位配線２１０ｃへ複数のコンタクト２１６を介して接
続される。
【０１５１】また、ＡＬＢ配線で構成される第３の接地
電位配線２１０ａは行方向に延長され、かつサブデコー
ダＳｎとＳｎ＋１と共有する形で配線される接地電位配
線２１０ａとして配置される。また、接地電位配線２１
０ａは、第２の接地電位配線２１０ｄとの交点において
コンタクト２１６を介して接続される。
電位配線２１０ａは行方向に延長され、かつサブデコー
ダＳｎとＳｎ＋１と共有する形で配線される接地電位配
線２１０ａとして配置される。また、接地電位配線２１
０ａは、第２の接地電位配線２１０ｄとの交点において
コンタクト２１６を介して接続される。
【０１５２】メモリセルＭＣｎ＋１とＭＣｎ＋２におい
て共有される第２の主電源電位配線２１２ａは、サブデ
コーダ領域において行方向に延長されて配置され、第１
の主電源電位配線２１２ｂと接続される。
て共有される第２の主電源電位配線２１２ａは、サブデ
コーダ領域において行方向に延長されて配置され、第１
の主電源電位配線２１２ｂと接続される。
【０１５３】また、メモリセルＭＣｎ＋２における第３
の接地電位配線２１０ｂは、隣接するＭＣｎ＋３に配置
される第３の接地電位配線２１０ｂとサブデコーダ領域
で接続され、複数のコンタクト２１６を介して、第１の
接地電位配線２１０ｃと接続される。第３の接地電位配
線２１０ｂは、第３の接地電位配線２１０ａと同様に、
サブデコーダＳｎ＋２とＳｎ＋３に共有される形で行方
向に延長されて配置されるが、第２の接地電位配線２１
０ｄのみと接続される接地電位配線２１０ｂとして配置
される。
の接地電位配線２１０ｂは、隣接するＭＣｎ＋３に配置
される第３の接地電位配線２１０ｂとサブデコーダ領域
で接続され、複数のコンタクト２１６を介して、第１の
接地電位配線２１０ｃと接続される。第３の接地電位配
線２１０ｂは、第３の接地電位配線２１０ａと同様に、
サブデコーダＳｎ＋２とＳｎ＋３に共有される形で行方
向に延長されて配置されるが、第２の接地電位配線２１
０ｄのみと接続される接地電位配線２１０ｂとして配置
される。
【０１５４】メインワード線ＭＷＬｎ＋１は、サブデコ
ーダＳｎ＋１とＳｎ＋２のＰｃｈトランジスタのゲート
電位であり、図示していないがＡＬＡ配線を介してゲー
ト３１に接続される。また、メインワード線ＭＷＬｎ＋
１は、第２のＮｃｈトランジスタ５５のゲート電位とし
て、ＡＬＡ配線を介して同ゲートに接続される。
ーダＳｎ＋１とＳｎ＋２のＰｃｈトランジスタのゲート
電位であり、図示していないがＡＬＡ配線を介してゲー
ト３１に接続される。また、メインワード線ＭＷＬｎ＋
１は、第２のＮｃｈトランジスタ５５のゲート電位とし
て、ＡＬＡ配線を介して同ゲートに接続される。
【０１５５】メインワード線ＭＷＬｎ＋２は、サブデコ
ーダＳｎ＋１とＳｎ＋２における第１のＮｃｈトランジ
スタ５７のゲート電位であり、ＡＬＡ配線を介して同ゲ
ートに接続される。サブ行アドレス信号線ａ及び３８ｂ
は、各々のトランジスタのフィールド領域へ電位を供給
するためにＡＬＢで構成される中間接続パターン２１
４、２１８を介する構成を取る。
ーダＳｎ＋１とＳｎ＋２における第１のＮｃｈトランジ
スタ５７のゲート電位であり、ＡＬＡ配線を介して同ゲ
ートに接続される。サブ行アドレス信号線ａ及び３８ｂ
は、各々のトランジスタのフィールド領域へ電位を供給
するためにＡＬＢで構成される中間接続パターン２１
４、２１８を介する構成を取る。
【０１５６】図９から明らかなように、ＡＬＢ配線は、
ＡＬＢ配線で構成される中間接続パターン２１４を回避
するために、微妙な屈曲パターンにより形成されてい
る。また、接地電位配線２１０ｂは、ＡＬＣ配線で構成
される第２の接地電位配線２１０ｄのみと接続される構
成となっている。これは、サブ行アドレス信号線ｂをト
ランジスタのフィールド領域上に接続させるためのＡＬ
Ｂ配線で構成される中間接続パターン２１８を回避する
ためである。
ＡＬＢ配線で構成される中間接続パターン２１４を回避
するために、微妙な屈曲パターンにより形成されてい
る。また、接地電位配線２１０ｂは、ＡＬＣ配線で構成
される第２の接地電位配線２１０ｄのみと接続される構
成となっている。これは、サブ行アドレス信号線ｂをト
ランジスタのフィールド領域上に接続させるためのＡＬ
Ｂ配線で構成される中間接続パターン２１８を回避する
ためである。
【０１５７】Ｎｃｈのトランジスタ領域には、ＡＬＢ配
線で構成された第１のＮｃｈトランジスタに接地電位を
供給するための接地電位配線２１０が配置されているた
め、Ｐｃｈのトランジスタ領域上で用いた、中間接続パ
ターンを回避するための屈曲パターンを形成することが
困難となる。このため、サブデコーダ上に延長された接
地電位配線２１０ｂは第２の接地電位配線２１０ｄとの
交点で、その配線を終了させる構成が取られている。
線で構成された第１のＮｃｈトランジスタに接地電位を
供給するための接地電位配線２１０が配置されているた
め、Ｐｃｈのトランジスタ領域上で用いた、中間接続パ
ターンを回避するための屈曲パターンを形成することが
困難となる。このため、サブデコーダ上に延長された接
地電位配線２１０ｂは第２の接地電位配線２１０ｄとの
交点で、その配線を終了させる構成が取られている。
【０１５８】次に、各接地電位配線の太さについて示
す。ここでは便宜上ＡＬＢ配線及びＡＬＣ配線の高さを
１．０ミクロンとし、各々の単位面積当たりの電流密度
を１ミリアンペアとする。ＡＬＢ配線で構成される第３
の接地電位配線２１０ａ及び２１０ｂの配線幅Ａを１．
０ミクロンとしたとき、ＡＬＣ配線で構成され第１の接
地電位配線２１０ｃの配線幅Ｃを０．５ミクロン、ＡＬ
Ｂ配線で構成されサブデコーダ領域上に延長して配置さ
れた接地電位配線２１０ａの配線幅Ｂを０．５ミクロン
とすることが可能となる。
す。ここでは便宜上ＡＬＢ配線及びＡＬＣ配線の高さを
１．０ミクロンとし、各々の単位面積当たりの電流密度
を１ミリアンペアとする。ＡＬＢ配線で構成される第３
の接地電位配線２１０ａ及び２１０ｂの配線幅Ａを１．
０ミクロンとしたとき、ＡＬＣ配線で構成され第１の接
地電位配線２１０ｃの配線幅Ｃを０．５ミクロン、ＡＬ
Ｂ配線で構成されサブデコーダ領域上に延長して配置さ
れた接地電位配線２１０ａの配線幅Ｂを０．５ミクロン
とすることが可能となる。
【０１５９】このように、メモリセルに隣接する第３の
接地電位配線２１０ｃの配線幅Ｃを狭くすることで、サ
ブ行アドレス信号線ａの配置位置の自由度を上げること
ができる。これは、ブロック選択信号線とフィールド領
域を接続するための中間接続パターン２１４の配置位置
に余裕ができるため、複数のコンタクトを設けることが
できる。この結果、サブワード線の電位に関する抵抗成
分を減らすことが容易にでき、サブワード線の電位をす
ばやく立ち上げること、また立ち下げることが可能とな
り、半導体記憶装置の高速化が行える。
接地電位配線２１０ｃの配線幅Ｃを狭くすることで、サ
ブ行アドレス信号線ａの配置位置の自由度を上げること
ができる。これは、ブロック選択信号線とフィールド領
域を接続するための中間接続パターン２１４の配置位置
に余裕ができるため、複数のコンタクトを設けることが
できる。この結果、サブワード線の電位に関する抵抗成
分を減らすことが容易にでき、サブワード線の電位をす
ばやく立ち上げること、また立ち下げることが可能とな
り、半導体記憶装置の高速化が行える。
【０１６０】次に、接地電位配線２１０ｄの配線幅Ｄで
あるが、これはサブワード線を活性化させることで生じ
る接地電位配線２１０ａ又は２１０ｂに流れる電流量
か、サブワード線の電位を接地電位に接続した場合に生
じる電流量かのいずれか大きい方にあわせた配線幅を設
定すればよい。
あるが、これはサブワード線を活性化させることで生じ
る接地電位配線２１０ａ又は２１０ｂに流れる電流量
か、サブワード線の電位を接地電位に接続した場合に生
じる電流量かのいずれか大きい方にあわせた配線幅を設
定すればよい。
【０１６１】これは、上述のように、ワード線の立ち上
がりと立ち下がりのそれぞれに生じるため、動作タイミ
ングが異なるため、双方の電流量を加算した電源配線幅
を設定する必要が無いからである。
がりと立ち下がりのそれぞれに生じるため、動作タイミ
ングが異なるため、双方の電流量を加算した電源配線幅
を設定する必要が無いからである。
【０１６２】以上のように本実施の形態によれば、サブ
デコーダ領域を行方向に横切るＡＬＢ配線の本数を電流
密度を低減させることなく減らすことができ、低面積化
を実現することができる。特に本発明の構成のように各
メモリセル毎にメインワード線を有する非常に行方向に
ＡＬＢ配線が密になるレイアウト配置を行った場合に、
サブデコーダ毎にブロック選択信号線を２本しか設けな
い構成にすることで、上層のＡＬＣ配線とフィールド領
域を接続することが困難な状況を低面積のサブデコーダ
領域で実現することができる。
デコーダ領域を行方向に横切るＡＬＢ配線の本数を電流
密度を低減させることなく減らすことができ、低面積化
を実現することができる。特に本発明の構成のように各
メモリセル毎にメインワード線を有する非常に行方向に
ＡＬＢ配線が密になるレイアウト配置を行った場合に、
サブデコーダ毎にブロック選択信号線を２本しか設けな
い構成にすることで、上層のＡＬＣ配線とフィールド領
域を接続することが困難な状況を低面積のサブデコーダ
領域で実現することができる。
【０１６３】また、ブロック選択信号線とトランジスタ
のフィールド領域を接続するための中間接続パターンの
配置が容易になり、かつ大きく取れるため、中間接続パ
ターンに複数のコンタクトを設けることができ、コンタ
クト抵抗を低減することができる。この結果、ブロック
選択信号線の電位がトランジスタのフィールド領域へ伝
達される時の抵抗成分が低減されるため、動作速度が向
上する。
のフィールド領域を接続するための中間接続パターンの
配置が容易になり、かつ大きく取れるため、中間接続パ
ターンに複数のコンタクトを設けることができ、コンタ
クト抵抗を低減することができる。この結果、ブロック
選択信号線の電位がトランジスタのフィールド領域へ伝
達される時の抵抗成分が低減されるため、動作速度が向
上する。
【０１６４】さらに、メモリセル毎に設けられた第２の
金属配線の接地電位配線をサブデコーダ領域上で接続
し、さらに第１の金属配線の第１の接地電位配線と接続
することで、サブデコーダ領域における第２の金属配線
の本数を低減させる。この結果、サブ行アドレス信号線
とサブデコーダのフィールド領域との接続を容易に行う
ことができるほか、中間配線パターンにおけるコンタク
トを複数設けることが可能となり、動作速度が向上され
る。また、配線密度が低減されることで、低面積化が実
現できる。
金属配線の接地電位配線をサブデコーダ領域上で接続
し、さらに第１の金属配線の第１の接地電位配線と接続
することで、サブデコーダ領域における第２の金属配線
の本数を低減させる。この結果、サブ行アドレス信号線
とサブデコーダのフィールド領域との接続を容易に行う
ことができるほか、中間配線パターンにおけるコンタク
トを複数設けることが可能となり、動作速度が向上され
る。また、配線密度が低減されることで、低面積化が実
現できる。
【０１６５】また、サブデコーダ領域に複数の第３の金
属線で構成される接地電位配線を設けることで、電流密
度を低減させることなく第１の接地電位配線の配線幅を
低減することができ、容易なレイアウトが可能となる。
属線で構成される接地電位配線を設けることで、電流密
度を低減させることなく第１の接地電位配線の配線幅を
低減することができ、容易なレイアウトが可能となる。
【０１６６】［第４の実施の形態］次に、本発明に係る
第４の実施の形態について、図１０〜図１３に基づいて
説明する。尚、前記第１の実施の形態と実質的に同様の
構成要素に関しては説明を省略し、異なる部分について
述べる。図１０は、半導体記憶装置の第４の実施の形態
の概略を示す概略図である。
第４の実施の形態について、図１０〜図１３に基づいて
説明する。尚、前記第１の実施の形態と実質的に同様の
構成要素に関しては説明を省略し、異なる部分について
述べる。図１０は、半導体記憶装置の第４の実施の形態
の概略を示す概略図である。
【０１６７】本例の半導体記憶装置２２０は、図１０に
示すように、メモリセル部２２２、ダミーセル部２２
４、ラッチ部２２６、プリチャージ部２３０を有する。
即ち、第１の実施の形態における図３のメモリセルアレ
イブロック１００の下部領域と同様の構成部分を示して
いる。つまり、この領域のレイアウトを示している。
示すように、メモリセル部２２２、ダミーセル部２２
４、ラッチ部２２６、プリチャージ部２３０を有する。
即ち、第１の実施の形態における図３のメモリセルアレ
イブロック１００の下部領域と同様の構成部分を示して
いる。つまり、この領域のレイアウトを示している。
【０１６８】ラッチ２２６部は、複数のスリット状の電
流供給経路Ｆを形成するための経路形成部２２７が設け
られている。
流供給経路Ｆを形成するための経路形成部２２７が設け
られている。
【０１６９】ダミーセル部２２４には、Ｖｄｄ配線パタ
ーン（ＡＬＢ）２２５がＶｄｄ源より延在形成されてい
る。
ーン（ＡＬＢ）２２５がＶｄｄ源より延在形成されてい
る。
【０１７０】プリチャージ部２３０には、図１０に示す
ように、複数の凹部２３２ａ〜２３２ｄが交互に格子状
（千鳥状）に配置されている。より詳細には、この凹部
２３２ａは、平面略コ字状に形成されて、例えば隣接す
る凹部２３２ａと凹部２３２ｂとの対向する対向領域
は、特定の間隔をおいてテーパ面が形成される。このテ
ーパ面の幅Ｌは、プリチャージ部２３０において、電流
が流れる最もアルミの幅が短い所となるが、凹部２３２
が交互に配置され、かつテーパ面により限られたチップ
面積の中で最大幅となるように列方向に経路Ｙを形成で
きる。これによって、プリチャージ部２３０におけるＶ
ｄｄの配線幅を十分に確保して、電流経路Ｙを形成でき
る。
ように、複数の凹部２３２ａ〜２３２ｄが交互に格子状
（千鳥状）に配置されている。より詳細には、この凹部
２３２ａは、平面略コ字状に形成されて、例えば隣接す
る凹部２３２ａと凹部２３２ｂとの対向する対向領域
は、特定の間隔をおいてテーパ面が形成される。このテ
ーパ面の幅Ｌは、プリチャージ部２３０において、電流
が流れる最もアルミの幅が短い所となるが、凹部２３２
が交互に配置され、かつテーパ面により限られたチップ
面積の中で最大幅となるように列方向に経路Ｙを形成で
きる。これによって、プリチャージ部２３０におけるＶ
ｄｄの配線幅を十分に確保して、電流経路Ｙを形成でき
る。
【０１７１】ここで、凹部２３２とビット線ＢＬとの関
係について説明する前に、この領域での半導体記憶装置
の断面構造（多層金属配線構造）について、その基本的
な原理を示した図１３に示す概略図を用いて説明する。
係について説明する前に、この領域での半導体記憶装置
の断面構造（多層金属配線構造）について、その基本的
な原理を示した図１３に示す概略図を用いて説明する。
【０１７２】図１３に示すように、半導体基板（トラン
ジスタ）の上層には、絶縁層を介して第１の金属配線層
（ＡＬＡ）２５０が設けられ、この第１の金属配線層
（ＡＬＡ）２５０の上層には、絶縁層を介して第２の金
属配線層（ＡＬＢ）２５２が設けられ、この第２の金属
配線層（ＡＬＢ）２５２の上層には、絶縁層を介して第
３の金属配線層（ＡＬＣ）２５４が設けられる。これら
の各金属は例えばアルミ等を用いることが好ましい。そ
して、本例では、例えば第２の金属配線層（ＡＬＢ）２
５２は、Ｖｄｄ電源配線パターンに使用され、第３の金
属配線層（ＡＬＣ）２５４は、ビット線ＢＬに使用され
る。
ジスタ）の上層には、絶縁層を介して第１の金属配線層
（ＡＬＡ）２５０が設けられ、この第１の金属配線層
（ＡＬＡ）２５０の上層には、絶縁層を介して第２の金
属配線層（ＡＬＢ）２５２が設けられ、この第２の金属
配線層（ＡＬＢ）２５２の上層には、絶縁層を介して第
３の金属配線層（ＡＬＣ）２５４が設けられる。これら
の各金属は例えばアルミ等を用いることが好ましい。そ
して、本例では、例えば第２の金属配線層（ＡＬＢ）２
５２は、Ｖｄｄ電源配線パターンに使用され、第３の金
属配線層（ＡＬＣ）２５４は、ビット線ＢＬに使用され
る。
【０１７３】このような多層金属配線構造において、各
層を電気的に接続してコンタクトを得るための各層の繋
ぎ方のパターンには、図１３に示すように、例えばＯ領
域（第３の金属配線層（ＡＬＣ）２５４と第２の金属配
線層（ＡＬＢ）２５２との接続）、Ｐ領域（第３の金属
配線層（ＡＬＣ）２５４とトランジスタのフィールド領
域との接続）、Ｑ領域（第３の金属配線層（ＡＬＣ）２
５４と第１の金属配線層（ＡＬＡ）２５０との接続）、
Ｒ領域（第２の金属配線層（ＡＬＢ）２５２とトランジ
スタのフィールド領域との接続）等のパターンを挙げる
ことができる。
層を電気的に接続してコンタクトを得るための各層の繋
ぎ方のパターンには、図１３に示すように、例えばＯ領
域（第３の金属配線層（ＡＬＣ）２５４と第２の金属配
線層（ＡＬＢ）２５２との接続）、Ｐ領域（第３の金属
配線層（ＡＬＣ）２５４とトランジスタのフィールド領
域との接続）、Ｑ領域（第３の金属配線層（ＡＬＣ）２
５４と第１の金属配線層（ＡＬＡ）２５０との接続）、
Ｒ領域（第２の金属配線層（ＡＬＢ）２５２とトランジ
スタのフィールド領域との接続）等のパターンを挙げる
ことができる。
【０１７４】このうち、Ｑ領域では、第２の金属配線層
（ＡＬＢ）２５２との接触によるショートを回避するた
めに第２の金属配線層（ＡＬＢ）２５２に空隙（中間接
続パターン）が設けられる。Ｒ領域では、第１の金属配
線層（ＡＬＡ）２５０との接触によるショートを回避す
るために第１の金属配線層（ＡＬＡ）２５０に空隙が設
けられる。Ｐ領域では、第２の金属配線層（ＡＬＢ）２
５２との接触によるショートを回避するために第２の金
属配線層（ＡＬＢ）２５２に空隙が設けられ、かつ、第
１の金属配線層（ＡＬＡ）２５０との接触によるショー
トを回避するために第１の金属配線層（ＡＬＡ）２５０
にも空隙が設けられる。
（ＡＬＢ）２５２との接触によるショートを回避するた
めに第２の金属配線層（ＡＬＢ）２５２に空隙（中間接
続パターン）が設けられる。Ｒ領域では、第１の金属配
線層（ＡＬＡ）２５０との接触によるショートを回避す
るために第１の金属配線層（ＡＬＡ）２５０に空隙が設
けられる。Ｐ領域では、第２の金属配線層（ＡＬＢ）２
５２との接触によるショートを回避するために第２の金
属配線層（ＡＬＢ）２５２に空隙が設けられ、かつ、第
１の金属配線層（ＡＬＡ）２５０との接触によるショー
トを回避するために第１の金属配線層（ＡＬＡ）２５０
にも空隙が設けられる。
【０１７５】上記のような断面構造を踏まえた上で、以
下に、プリチャージ部２３０の特徴的な構成の詳細及び
凹部２３２とビット線ＢＬとの関係について、図１１及
び図１２を用いて説明する図１１において、プリチャー
ジ部２３０は、ラッチ部２２６の下方に形成される。即
ち、通常、プリチャージ部はメモリセルアレイの上部領
域に配設されるが、メモリマクロと称される１チップの
中にメモリ回路を含む多数の各種回路を混載することで
１チップに多機能を持たせた回路を形成しようとする場
合に、外部インターフェース回路とのデータ及び信号経
路を確保するために、プリチャージ部２３０をメモリセ
ルアレイの下部領域に配置している。
下に、プリチャージ部２３０の特徴的な構成の詳細及び
凹部２３２とビット線ＢＬとの関係について、図１１及
び図１２を用いて説明する図１１において、プリチャー
ジ部２３０は、ラッチ部２２６の下方に形成される。即
ち、通常、プリチャージ部はメモリセルアレイの上部領
域に配設されるが、メモリマクロと称される１チップの
中にメモリ回路を含む多数の各種回路を混載することで
１チップに多機能を持たせた回路を形成しようとする場
合に、外部インターフェース回路とのデータ及び信号経
路を確保するために、プリチャージ部２３０をメモリセ
ルアレイの下部領域に配置している。
【０１７６】ここで、プリチャージ部２３０には、かな
りの大電流が流れるため、下層の配線層の電気的な影響
を回避するために、下層の各領域を跨ぐ必要がある。
りの大電流が流れるため、下層の配線層の電気的な影響
を回避するために、下層の各領域を跨ぐ必要がある。
【０１７７】このように、プリチャージ部２３０をこの
領域に配置することによって、外部インターフェース回
路との接続が可能となり、メモリマクロと称する１チッ
プの中に組込むことができる。
領域に配置することによって、外部インターフェース回
路との接続が可能となり、メモリマクロと称する１チッ
プの中に組込むことができる。
【０１７８】図１２において、プリチャージ部２３０
は、第１の金属配線層（ＡＬＡ）２５０は、横型、即
ち、ビット線ＢＬと交差する方向に延在形成されるよう
な配置構造を採っている。このように、プリチャージ部
２３０を横型に形成することで、従来のような縦方向に
延びて間隔が広がるようなことはなく、占有領域を小さ
くて、チップの小型化、高集積化に寄与できる。また、
縦配置に比して金属配線層を多数形成することができ
る。
は、第１の金属配線層（ＡＬＡ）２５０は、横型、即
ち、ビット線ＢＬと交差する方向に延在形成されるよう
な配置構造を採っている。このように、プリチャージ部
２３０を横型に形成することで、従来のような縦方向に
延びて間隔が広がるようなことはなく、占有領域を小さ
くて、チップの小型化、高集積化に寄与できる。また、
縦配置に比して金属配線層を多数形成することができ
る。
【０１７９】また、図１１及び図１２に示すように、ビ
ット線ＢＬを構成する第３の金属配線層（ＡＬＣ）２５
４と第１の金属配線層（ＡＬＡ）２５０とを接続、ある
いは第３の金属配線層（ＡＬＣ）２５４とトランジスタ
２４０のフィールド領域２４２とを接続するには、その
交差部にてホールを形成してコンタクト２３４を構成す
る。この時、上述のように、第２の金属配線層（ＡＬ
Ｂ）２５２等との接触によるショートを回避する必要が
あるが、本例では、この複数のコンタクト２３４位置に
凹部２３２を設けているので、この凹部２３２による空
隙によって、不適切な接触を回避できる。
ット線ＢＬを構成する第３の金属配線層（ＡＬＣ）２５
４と第１の金属配線層（ＡＬＡ）２５０とを接続、ある
いは第３の金属配線層（ＡＬＣ）２５４とトランジスタ
２４０のフィールド領域２４２とを接続するには、その
交差部にてホールを形成してコンタクト２３４を構成す
る。この時、上述のように、第２の金属配線層（ＡＬ
Ｂ）２５２等との接触によるショートを回避する必要が
あるが、本例では、この複数のコンタクト２３４位置に
凹部２３２を設けているので、この凹部２３２による空
隙によって、不適切な接触を回避できる。
【０１８０】さらに、ダミーセル部２３４上に延長され
たＶｄｄ配線２２５を設けたことに加えて、上述のラッ
チ部２２６のダミーセル部２３４からの電流供給経路Ｆ
と、上述の凹部２３２の交互の配置位置による効果によ
って、ダミーセル部２３４上のＶｄｄ配線２２５から大
量の電流経路がないラッチ部２２６を通り、大電流を必
要とするプリチャージ部２３０に向けて充分な電流経路
を確保しながらも、他方、プリチャージ部２３０のＶｄ
ｄの配線幅Ｌを最大幅にして、充分なＶdd配線幅を確保
できる。
たＶｄｄ配線２２５を設けたことに加えて、上述のラッ
チ部２２６のダミーセル部２３４からの電流供給経路Ｆ
と、上述の凹部２３２の交互の配置位置による効果によ
って、ダミーセル部２３４上のＶｄｄ配線２２５から大
量の電流経路がないラッチ部２２６を通り、大電流を必
要とするプリチャージ部２３０に向けて充分な電流経路
を確保しながらも、他方、プリチャージ部２３０のＶｄ
ｄの配線幅Ｌを最大幅にして、充分なＶdd配線幅を確保
できる。
【０１８１】また、ビット線ＢＬとプリチャージ部２３
０のフィールド領域２４２とのコンタクトの形態によっ
て、幅Ｌが一義的に決まるが、幅Ｌが最大となるような
コンタクトの形態を採用している。
０のフィールド領域２４２とのコンタクトの形態によっ
て、幅Ｌが一義的に決まるが、幅Ｌが最大となるような
コンタクトの形態を採用している。
【０１８２】さらに、凹部２３２を凹状の形状として、
千鳥状に配置することによって、第２の金属配線層（Ａ
ＬＢ）２５２の空領域が斜めの形状になる。そして、物
理的にＩＣチップに歪みが加わると、太い金属配線層は
割れやすくなるが、本例では、凹部２３２を設けること
で、歪みが押さえられ、物理的な圧力を緩和することが
できる。その結果、太い金属配線層（アルミ層、幅）を
つくることができ、電流駆動能力の高い素子に十分対応
できる配線を形成できる。
千鳥状に配置することによって、第２の金属配線層（Ａ
ＬＢ）２５２の空領域が斜めの形状になる。そして、物
理的にＩＣチップに歪みが加わると、太い金属配線層は
割れやすくなるが、本例では、凹部２３２を設けること
で、歪みが押さえられ、物理的な圧力を緩和することが
できる。その結果、太い金属配線層（アルミ層、幅）を
つくることができ、電流駆動能力の高い素子に十分対応
できる配線を形成できる。
【０１８３】ここで、例えば凹部を平面格子状に配置す
ることが考えられるが、このような場合には、物理的な
ストレスを解消させるもののプリチャージ回路を構成す
るアルミ配線層を多数配置することができない。また、
充分な電流を確保するための電流経路も確保できない。
さらに、単に格子状に形成すると、抵抗等の計算が大変
になる。
ることが考えられるが、このような場合には、物理的な
ストレスを解消させるもののプリチャージ回路を構成す
るアルミ配線層を多数配置することができない。また、
充分な電流を確保するための電流経路も確保できない。
さらに、単に格子状に形成すると、抵抗等の計算が大変
になる。
【０１８４】これに対し、本例のプリチャージ回路に形
成されるアルミ配線層の凹部は、上述のような形状的特
徴を備えているので、物理的な圧力を緩和しながらも、
他の金属層とのショートを回避し、かつ、充分な電流経
路を確保できる点で優れている。
成されるアルミ配線層の凹部は、上述のような形状的特
徴を備えているので、物理的な圧力を緩和しながらも、
他の金属層とのショートを回避し、かつ、充分な電流経
路を確保できる点で優れている。
【０１８５】［第５の実施の形態］次に、本発明に係る
第５の実施の形態について、図１４〜図１５に基づいて
説明する。尚、前記第１の実施の形態と実質的に同様の
構成要素に関しては説明を省略し、異なる部分について
述べる。図１４は、半導体記憶装置の第５の実施の形態
の概略を示す概略図である。
第５の実施の形態について、図１４〜図１５に基づいて
説明する。尚、前記第１の実施の形態と実質的に同様の
構成要素に関しては説明を省略し、異なる部分について
述べる。図１４は、半導体記憶装置の第５の実施の形態
の概略を示す概略図である。
【０１８６】本例の半導体記憶装置２６０は、図１４
（Ａ）に示すように、メモリセル部２６２ａ・２６２ｂ
と、このメモリセル部２６２ａとメモリセル部２６２ｂ
との間に配設されたメインワード線部２６４と、を含み
構成される。即ち、この図１４に示すレイアウトは、上
記第１の実施の形態における図２のBLOCK ７、８間のメ
イン行選択デコーダ４０の領域の平面図を拡大したもの
に相当する。
（Ａ）に示すように、メモリセル部２６２ａ・２６２ｂ
と、このメモリセル部２６２ａとメモリセル部２６２ｂ
との間に配設されたメインワード線部２６４と、を含み
構成される。即ち、この図１４に示すレイアウトは、上
記第１の実施の形態における図２のBLOCK ７、８間のメ
イン行選択デコーダ４０の領域の平面図を拡大したもの
に相当する。
【０１８７】従って、メモリセル部２６２ａ・２６２ｂ
には、各々ｍ×ｎ行のメモリセル２６３が複数整列配置
され、このメインワード線部２６４には、メインワード
線を活性化させる駆動素子であるドライバ等が内蔵され
ることとなる。このドライバは、一般には一対のインバ
ータ、ＮＡＮＤゲート等で形成されることが多い。
には、各々ｍ×ｎ行のメモリセル２６３が複数整列配置
され、このメインワード線部２６４には、メインワード
線を活性化させる駆動素子であるドライバ等が内蔵され
ることとなる。このドライバは、一般には一対のインバ
ータ、ＮＡＮＤゲート等で形成されることが多い。
【０１８８】このため、このような論理素子を構成する
Ｎｃｈトランジスタ、Ｐｃｈトランジスタが、メインワ
ード線部２６４に多数配置することになるが、この配置
構成は、図１４のようになる。即ち、一方のメモリセル
部２６２ａ側には、Ｐｃｈ領域２６６ａを形成し、順に
Ｎｃｈ領域２６８ａ、Ｐｃｈ領域２６６ｂ、Ｎｃｈ領域
２６８ｂを形成している。このようにして、Ｎｃｈ領域
２６８ａ、２６８ｂをメモリセル部２６２ａ・２６２ｂ
のメモリセル２６３のＮｃｈ領域２６３（Ｎ）から分離
した構成とし、Ｐｃｈ領域２６６ａ、２６６ｂは、メモ
リセル部２６２ａ・２６２ｂのメモリセル２６３のＰｃ
ｈ領域２６３（Ｐ）と接続された構成としている。
Ｎｃｈトランジスタ、Ｐｃｈトランジスタが、メインワ
ード線部２６４に多数配置することになるが、この配置
構成は、図１４のようになる。即ち、一方のメモリセル
部２６２ａ側には、Ｐｃｈ領域２６６ａを形成し、順に
Ｎｃｈ領域２６８ａ、Ｐｃｈ領域２６６ｂ、Ｎｃｈ領域
２６８ｂを形成している。このようにして、Ｎｃｈ領域
２６８ａ、２６８ｂをメモリセル部２６２ａ・２６２ｂ
のメモリセル２６３のＮｃｈ領域２６３（Ｎ）から分離
した構成とし、Ｐｃｈ領域２６６ａ、２６６ｂは、メモ
リセル部２６２ａ・２６２ｂのメモリセル２６３のＰｃ
ｈ領域２６３（Ｐ）と接続された構成としている。
【０１８９】ここで、Ｐ型の基板電流とＮ型の基板電流
を比較すると、Ｎｃｈの方が約１桁大きいので、Ｐｃｈ
の方を繋いだとしても、さほどの影響はなく、むしろＮ
ｃｈ同士を分離したことによって、メモリセル部２６２
とメインワード線部２６４との間の電流の流れを大幅に
遮断できることの効果の方が大きい。これによって、Ｇ
ＮＤを含むＮｃｈ領域は確実に分散する。
を比較すると、Ｎｃｈの方が約１桁大きいので、Ｐｃｈ
の方を繋いだとしても、さほどの影響はなく、むしろＮ
ｃｈ同士を分離したことによって、メモリセル部２６２
とメインワード線部２６４との間の電流の流れを大幅に
遮断できることの効果の方が大きい。これによって、Ｇ
ＮＤを含むＮｃｈ領域は確実に分散する。
【０１９０】従来は、メインワード線は、大きいドライ
バー部分のウエルとメモリセルのウエルとが共通するの
で、電位の変動に従い、大電流を必要とするドライバー
を駆動する時に、必ずウエルを伝わって、メモリセルの
電位を押し上げたり、引き下げたりしてしまい、誤動作
が起きやすかった。これに対し本例では、大きな電流経
路を有するメインワード線部２６４とメモリセル部２６
２の電位と完全に遮断してしまうので、誤動作が生じる
可能性を低減できる。
バー部分のウエルとメモリセルのウエルとが共通するの
で、電位の変動に従い、大電流を必要とするドライバー
を駆動する時に、必ずウエルを伝わって、メモリセルの
電位を押し上げたり、引き下げたりしてしまい、誤動作
が起きやすかった。これに対し本例では、大きな電流経
路を有するメインワード線部２６４とメモリセル部２６
２の電位と完全に遮断してしまうので、誤動作が生じる
可能性を低減できる。
【０１９１】また、図１４（Ｂ）及び図１５に示すよう
に、ストッパー（細いウエル領域）を付けて、メインワ
ード線部２６４の基板のＮｃｈ領域を分離しているの
で、ストッパーで電位を落とすことによって、そこで電
位変化を起こさないようにできる。さらに、面積を増大
させることなしに、この部分のＮｔａｐ（図１４
（Ｂ））を大きくとれる。
に、ストッパー（細いウエル領域）を付けて、メインワ
ード線部２６４の基板のＮｃｈ領域を分離しているの
で、ストッパーで電位を落とすことによって、そこで電
位変化を起こさないようにできる。さらに、面積を増大
させることなしに、この部分のＮｔａｐ（図１４
（Ｂ））を大きくとれる。
【０１９２】また、図１５に示すように、Ｐｃｈ領域２
６６とＮｃｈ領域２６８を図示のように分けることによ
って、中央部に寄せた小さい論理素子２６９は、中央部
で繋ぎ、大きい論理素子２６７は、端部側で繋ぐこと
で、配線密度を横に延ばすことができる。さらに、完全
に分離させてチップ面積が増大するような事態を回避で
きる。
６６とＮｃｈ領域２６８を図示のように分けることによ
って、中央部に寄せた小さい論理素子２６９は、中央部
で繋ぎ、大きい論理素子２６７は、端部側で繋ぐこと
で、配線密度を横に延ばすことができる。さらに、完全
に分離させてチップ面積が増大するような事態を回避で
きる。
【０１９３】［第６の実施の形態］次に、本発明に係る
第６の実施の形態、第１〜第５の実施の形態のいずれか
の半導体記憶装置を含んで構成される半導体装置につい
て、図１６を参照して説明する。
第６の実施の形態、第１〜第５の実施の形態のいずれか
の半導体記憶装置を含んで構成される半導体装置につい
て、図１６を参照して説明する。
【０１９４】図１６に示す半導体装置３００は、プログ
ラムメモリとして機能する第１の半導体記憶装置３１０
と、データメモリとして機能する第２の半導体記憶装置
３１２とを含んでいる。これら第１，第２の半導体記憶
装置３１０，３１２は共に、第１〜第６の実施の形態の
いずれかと同じであり、ＳＲＡＭとして構成されてい
る。なお、第１，第２の半導体記憶装置３１０，３１２
の具体的な組合せとしては、この他、ＤＲＡＭ回路、フ
ラッシュメモリー回路とを組合せてもよい。
ラムメモリとして機能する第１の半導体記憶装置３１０
と、データメモリとして機能する第２の半導体記憶装置
３１２とを含んでいる。これら第１，第２の半導体記憶
装置３１０，３１２は共に、第１〜第６の実施の形態の
いずれかと同じであり、ＳＲＡＭとして構成されてい
る。なお、第１，第２の半導体記憶装置３１０，３１２
の具体的な組合せとしては、この他、ＤＲＡＭ回路、フ
ラッシュメモリー回路とを組合せてもよい。
【０１９５】この半導体装置３００にはさらに、その制
御を司るＣＰＵ３１４が設けられ、このＣＰＵ３１４の
バスラインには、第１，第２の半導体記憶装置３１０，
３１２の他、下記の各種回路が接続されている。ＲＡＭ
はデータを一時的に蓄えるであり、発振器３１４は基
準クロック等を出力する。入出力回路３１６はデータ、
制御信号を入出力するものであり、電源回路３１８は各
部に必要な電力を供給するものである。
御を司るＣＰＵ３１４が設けられ、このＣＰＵ３１４の
バスラインには、第１，第２の半導体記憶装置３１０，
３１２の他、下記の各種回路が接続されている。ＲＡＭ
はデータを一時的に蓄えるであり、発振器３１４は基
準クロック等を出力する。入出力回路３１６はデータ、
制御信号を入出力するものであり、電源回路３１８は各
部に必要な電力を供給するものである。
【０１９６】本例の半導体装置３００にあっては、第
１，第２の半導体記憶装置３１０，３１２にて低面積
化、誤動作の低減が可能な半導体装置を提供できる。特
に第１，第２の半導体記憶装置３１０，３１２を図５〜
図１５のいずれかに示す構成とすれば、半導体装置全体
としての低面積化に寄与できるなどの利点がある。
１，第２の半導体記憶装置３１０，３１２にて低面積
化、誤動作の低減が可能な半導体装置を提供できる。特
に第１，第２の半導体記憶装置３１０，３１２を図５〜
図１５のいずれかに示す構成とすれば、半導体装置全体
としての低面積化に寄与できるなどの利点がある。
【０１９７】このような半導体装置としては例えばメモ
リー混載ロジックＬＳＩ、各種の信号処理ＬＳＩ等が挙
げられる。この場合、その他の回路３２として、ＤＳＰ
回路、割込コントロール回路、エミュレータインターフ
ェース回路、シリアルコミュニケーションインターフェ
ース回路、誤り訂正回路、タイマー回路、ホスト転送回
路、復調回路等を形成すればよい。
リー混載ロジックＬＳＩ、各種の信号処理ＬＳＩ等が挙
げられる。この場合、その他の回路３２として、ＤＳＰ
回路、割込コントロール回路、エミュレータインターフ
ェース回路、シリアルコミュニケーションインターフェ
ース回路、誤り訂正回路、タイマー回路、ホスト転送回
路、復調回路等を形成すればよい。
【０１９８】このような構成の半導体記憶装置を含む電
子機器として、例えば、マルチメディア対応のパーソナ
ルコンピュータ（ＰＣ）及びエンジニアリング・ワーク
ステーション（ＥＷＳ）、携帯電話、ワードプロセッ
サ、電子手帳、電子卓上計算機、カーナビゲーション装
置、腕時計、時計、各種計測機器などを挙げることがで
きる。
子機器として、例えば、マルチメディア対応のパーソナ
ルコンピュータ（ＰＣ）及びエンジニアリング・ワーク
ステーション（ＥＷＳ）、携帯電話、ワードプロセッ
サ、電子手帳、電子卓上計算機、カーナビゲーション装
置、腕時計、時計、各種計測機器などを挙げることがで
きる。
【０１９９】尚、本発明に係る装置と方法は、そのいく
つかの特定の実施の形態に従って説明してきたが、当業
者は本発明の主旨及び範囲から逸脱することなく本発明
の本文に記述した実施の形態に対して種々の変形が可能
である。例えば、上述した各実施の形態においては、行
冗長メモリセル、列冗長メモリセルを各々メモリセルア
レイブロックの列方向及び行方向に沿って形成したが、
これに限らず、メモリセルアレイブロックの正規メモリ
セルと対応して形成してあれば、列方向のみもしくは行
方向のみに形成しても良い。また、冗長メモリセルは正
規メモリセルの近傍に限らず、他の箇所に形成しても良
い。
つかの特定の実施の形態に従って説明してきたが、当業
者は本発明の主旨及び範囲から逸脱することなく本発明
の本文に記述した実施の形態に対して種々の変形が可能
である。例えば、上述した各実施の形態においては、行
冗長メモリセル、列冗長メモリセルを各々メモリセルア
レイブロックの列方向及び行方向に沿って形成したが、
これに限らず、メモリセルアレイブロックの正規メモリ
セルと対応して形成してあれば、列方向のみもしくは行
方向のみに形成しても良い。また、冗長メモリセルは正
規メモリセルの近傍に限らず、他の箇所に形成しても良
い。
【０２００】上記実施の形態１においては、メモリセル
アレイを１６個のブロックに分割しているが、この分割
数は設計的なパラメータによって決定されるもので１６
分割に限られるものではなく、例えば４、８、２４、３
２、６４等でも良い。
アレイを１６個のブロックに分割しているが、この分割
数は設計的なパラメータによって決定されるもので１６
分割に限られるものではなく、例えば４、８、２４、３
２、６４等でも良い。
【０２０１】メモリセルの接地線とワード線は、低抵抗
の物質であれば高融点金属例えばＭｏ、Ｃｏ、Ｎｉ、Ｔ
ａ等のポリサイドでもよいし、これらのシリサイドでも
よい。
の物質であれば高融点金属例えばＭｏ、Ｃｏ、Ｎｉ、Ｔ
ａ等のポリサイドでもよいし、これらのシリサイドでも
よい。
【０２０２】以上の説明ではＳＲＡＭを用いて説明した
が、本発明はこれに限定されるものではなく、デバイデ
ットワード線方式を用いればＤＲＡＭ、ＥＥＰＲＯＭ等
でも応用可能である。また、プリチャージ回路として
は、ディスチャージ回路を設けて、待機時にはビット線
対ＢＬ・／ＢＬをＬレベルに固定し、選択時の直前にプ
リチャージするような構成であっても良い。
が、本発明はこれに限定されるものではなく、デバイデ
ットワード線方式を用いればＤＲＡＭ、ＥＥＰＲＯＭ等
でも応用可能である。また、プリチャージ回路として
は、ディスチャージ回路を設けて、待機時にはビット線
対ＢＬ・／ＢＬをＬレベルに固定し、選択時の直前にプ
リチャージするような構成であっても良い。
【図１】本発明に係る半導体記憶装置の実施の形態の一
例を示す概略図である。
例を示す概略図である。
【図２】本発明に係る半導体記憶装置の全体構成、ブロ
ック分割を説明するための概略説明図である。
ック分割を説明するための概略説明図である。
【図３】図１に示す半導体記憶装置の詳細を示し、図２
に示す１６個のブロックのうちの２つのブロックを拡大
して示す概略説明図である。
に示す１６個のブロックのうちの２つのブロックを拡大
して示す概略説明図である。
【図４】図３の回路図のサブ行選択デコーダの詳細を示
すブロック図である。
すブロック図である。
【図５】図４のブロック図の詳細を示す回路図である。
【図６】本発明の第１の実施の形態に係る半導体記憶装
置のレイアウトの一例を示す概略図である。
置のレイアウトの一例を示す概略図である。
【図７】本発明の第２の実施の形態に係る半導体記憶装
置のレイアウトの一例を示す概略図である。
置のレイアウトの一例を示す概略図である。
【図８】図７の概略図の一部を拡大した平面図である。
【図９】本発明の第３の実施の形態に係る半導体記憶装
置のレイアウトの一例を示す概略図である。
置のレイアウトの一例を示す概略図である。
【図１０】本発明の第４の実施の形態に係る半導体記憶
装置のレイアウトの一例を示す概略図である。
装置のレイアウトの一例を示す概略図である。
【図１１】図１０の概略図の一部を拡大した平面図であ
る。
る。
【図１２】図１０の概略図の詳細を示す平面図である。
【図１３】図１０の半導体記憶装置の一部の断面構造の
詳細を示す断面図である。
詳細を示す断面図である。
【図１４】同図（Ａ）は、本発明の第５の実施の形態に
係る半導体記憶装置のレイアウトの一例を示す概略図で
あり、同図（Ｂ）はその概略断面図である。
係る半導体記憶装置のレイアウトの一例を示す概略図で
あり、同図（Ｂ）はその概略断面図である。
【図１５】図１４（Ａ）の半導体記憶装置のレイアウト
の詳細を示す平面図である。
の詳細を示す平面図である。
【図１６】本発明の半導体記憶装置が用いられる半導体
装置のブロック図である。
装置のブロック図である。
【図１７】従来の半導体記憶装置を示す回路図である。
【図１８】従来の半導体記憶装置のレイアウト例を示す
概略説明図である。
概略説明図である。
１ 半導体記憶装置 １０ メモリセルアレイブロック １２ メモリセル（Ｍｎ，Ｍｎ＋１，Ｍｎ＋２，Ｍｎ＋
３） １６ カラムゲート １７ ラッチ回路 １８ プリチャージ回路 ３０ メインワード線（ＭＷＬｎ−１，ＭＷＬｎ，ＭＷ
Ｌｎ＋１，ＭＷＬｎ＋２，ＭＷＬｎ＋３，ＭＷＬｎ＋
４） ３２ サブワード線 ３４ サブ行アドレス信号線 ３８ ブロック選択信号線 ４０ メイン行選択デコーダ ５０ サブ行選択デコーダ群（Ｓｎ，Ｓｎ＋１，Ｓｎ＋
２，Ｓｎ＋３） ５２ サブデコーダ ５５ Ｎｃｈトランジスタ ５６ トランスミッションゲート ５７ Ｎｃｈトランジスタ ５８ Ｐｃｈトランジスタ ６０ ブロック選択デコーダ ７０ カラム選択デコーダ １００ メイン行アドレスデコーダ １１４ 第３の金属配線 １１６ ＡＬＡ配線 １１８ ＡＬＣ配線 １２０ フィールド領域 Ａ、Ｂ、Ｃ、Ｄ 配線層
３） １６ カラムゲート １７ ラッチ回路 １８ プリチャージ回路 ３０ メインワード線（ＭＷＬｎ−１，ＭＷＬｎ，ＭＷ
Ｌｎ＋１，ＭＷＬｎ＋２，ＭＷＬｎ＋３，ＭＷＬｎ＋
４） ３２ サブワード線 ３４ サブ行アドレス信号線 ３８ ブロック選択信号線 ４０ メイン行選択デコーダ ５０ サブ行選択デコーダ群（Ｓｎ，Ｓｎ＋１，Ｓｎ＋
２，Ｓｎ＋３） ５２ サブデコーダ ５５ Ｎｃｈトランジスタ ５６ トランスミッションゲート ５７ Ｎｃｈトランジスタ ５８ Ｐｃｈトランジスタ ６０ ブロック選択デコーダ ７０ カラム選択デコーダ １００ メイン行アドレスデコーダ １１４ 第３の金属配線 １１６ ＡＬＡ配線 １１８ ＡＬＣ配線 １２０ フィールド領域 Ａ、Ｂ、Ｃ、Ｄ 配線層
Claims (23)
- 【請求項１】 少なくとも複数行に配設されたメモリセ
ルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、 前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各
々接続されて、当該メモリセルを選択するためのサブワ
ード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3を選択するサブ行アドレス信号により活性化さ
れるサブ行アドレス信号線ＡＬn、ＡＬn+1と、 前記サブ行アドレス信号に基づいて、前記サブワード線
（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の
中から１本のサブワード線を選択して、サブワード線を
活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓ
n+3と、 を有し、 前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、 前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、 前記メインワード線ＭＷＬn-1が活性、前記メインワー
ド線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接
地電位に引き下げて非活性化とし、ゲート電極がメイン
ワード線ＭＷＬn-1に接続され、ドレイン電極がサブワ
ード線ＳＷＬnに接続され、ソース電極が接地線に接続
された第１導電型の第１トランジスタと、 を有し、 前記トランスミッションゲートは、 ゲート電極がメインワード線ＭＷＬnに接続され、ソー
ス電極がサブ行アドレス信号線ＡＬnに接続され、ドレ
イン電極がサブワード線ＳＷＬnに接続された第１導電
型の第２トランジスタと、 ゲート電極がメインワード線ＭＷＬn-1に接続され、ソ
ース電極がサブ行アドレス信号線ＡＬnに接続され、ド
レイン電極がサブワード線ＳＷＬnに接続された第２導
電型の第１トランジスタと、 を有し、 前記サブ行選択手段Ｓnの前記第２導電型の第１のトラ
ンジスタの前記サブ行アドレス信号線ＡＬnに接続され
るフィールド領域は、前記サブ行選択手段Ｓn+1の前記
第２導電型の第１トランジスタの前記サブ行アドレス信
号線ＡＬnに接続されるフィールド領域と共有されるこ
とを特徴とする半導体記憶装置。 - 【請求項２】 少なくとも複数行に配設されたメモリセ
ルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、 前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各
々接続されて、当該メモリセルを選択するためのサブワ
ード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3を選択するサブ行アドレス信号により活性化さ
れるサブ行アドレス信号線ＡＬn、ＡＬn+1と、 前記サブ行アドレス信号に基づいて、前記サブワード線
（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の
中から１本のサブワード線を選択して、サブワード線を
活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓ
n+3と、 を有し、 前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、 前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、 前記メインワード線ＭＷＬn-1が活性、前記メインワー
ド線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接
地電位に引き下げて非活性化とし、ゲート電極がメイン
ワード線ＭＷＬn-1に接続され、ドレイン電極がサブワ
ード線ＳＷＬnに接続され、ソース電極が接地線に接続
された第１導電型の第１トランジスタと、 を有し、 前記サブ行選択手段Ｓnの前記第２導電型の第２のトラ
ンジスタの前記サブワード線ＳＷＬnに接続されるフィ
ールド領域は、前記サブ行選択手段Ｓn+1の前記第２導
電型の第２トランジスタのフィールド領域と共有される
ことを特徴とする半導体記憶装置。 - 【請求項３】 少なくとも複数行に配設されたメモリセ
ルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、 前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各
々接続されて、当該メモリセルを選択するためのサブワ
ード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3を選択するサブ行アドレス信号により活性化さ
れるサブ行アドレス信号線ＡＬn、ＡＬn+1と、 前記サブ行アドレス信号に基づいて、前記サブワード線
（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の
中から１本のサブワード線を選択して、サブワード線を
活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓ
n+3と、 を有し、 前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、 前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、 前記メインワード線ＭＷＬn-1が活性、前記メインワー
ド線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接
地電位に引き下げて非活性化とし、ゲート電極がメイン
ワード線ＭＷＬn-1に接続され、ドレイン電極がサブワ
ード線ＳＷＬnに接続され、ソース電極が接地線に接続
された第１導電型の第１トランジスタと、 を有し、 前記サブ行選択手段Ｓnの前記第１導電型の第１のトラ
ンジスタの前記サブワード線ＳＷＬnに接続されるフィ
ールド領域は、前記サブ行選択手段Ｓnの前記第１導電
型の第２トランジスタのフィールド領域と共有されるこ
とを特徴とする半導体記憶装置。 - 【請求項４】 少なくとも複数行に配設されたメモリセ
ルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、 前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各
々接続されて、当該メモリセルを選択するためのサブワ
ード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3が各々従属された一組のメインワード線（ＭＷ
Ｌn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷ
Ｌn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、 前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、Ｓ
ＷＬn+3を選択するサブ行アドレス信号により活性化さ
れるサブ行アドレス信号線ＡＬn、ＡＬn+1と、 前記サブ行アドレス信号に基づいて、前記サブワード線
（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の
中から１本のサブワード線を選択して、サブワード線を
活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓ
n+3と、 を有し、 前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、 前記メインワード線ＭＷＬn-1が非活性、前記メインワ
ード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活
性化し、前記サブワード線Ｓnと少なくとも１本のサブ
行アドレス信号線ＡＬnとの間に設けられたトランスミ
ッションゲートと、 前記メインワード線ＭＷＬn-1が活性、前記メインワー
ド線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接
地電位に引き下げて非活性化とし、ゲート電極がメイン
ワード線ＭＷＬn-1に接続され、ドレイン電極がサブワ
ード線ＳＷＬnに接続され、ソース電極が接地線に接続
された第１導電型の第１トランジスタと、 を有し、 前記サブ行選択手段Ｓnの前記第２導電型の第１のトラ
ンジスタの前記サブワード線ＳＷＬnに接続されるフィ
ールド領域は、前記サブ行選択手段Ｓn+1の前記第２導
電型の第２トランジスタのフィールド領域と共有される
ことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１において、 前記第２導電型の第１のトランジスタは、 前記サブ行選択信号線と接続するソースのフィールド領
域と、 前記サブワード線と接続するドレインのフィールド領域
と、 ２つの前記フィールド領域を電気的に分離するゲート
と、 を有し、 前記サブ行選択手段Ｓｎと前記サブ行選択手段Ｓｎ＋１
の各々の第２導電型の第１トランジスタの前記サブ行選
択信号線と接続するソースのフィールド領域を共有し、 前記サブ行選択手段Ｓｎ＋１の第２導電型の第１トラン
ジスタは、前記サブ行選択手段Ｓｎ＋２の第２導電型の
第１トランジスタと絶縁領域を挟み分離されることを特
徴とする半導体記憶装置。 - 【請求項６】 請求項１において、 前記第２導電型の第１のトランジスタは、 前記サブ行選択信号線と接続するソースのフィールド領
域と、 前記ソースのフィールド領域と並列に配置される前記サ
ブワード線と接続するドレインのフィールド領域と、 ２つのドレインの前記フィールド領域とソースのフィー
ルド領域を電気的に分離するゲートと、 を有し、 前記サブ行選択手段毎に前記第２導電型の第１トランジ
スタは絶縁領域を挟み分離されることを特徴とする半導
体記憶装置。 - 【請求項７】 請求項１、請求項５、請求項６のいずれ
かにおいて、 前記サブ行選択手段Ｓnの前記第２導電型の第２のトラ
ンジスタの前記サブワード線ＳＷＬnに接続されるフィ
ールド領域は、前記サブ行選択手段Ｓn+1の前記第２導
電型の第２トランジスタのフィールド領域と共有される
ことを特徴とする半導体記憶装置。 - 【請求項８】 請求項１、請求項５〜請求項７のいずれ
かにおいて、 前記サブ行選択手段Ｓnの前記第１導電型の第１のトラ
ンジスタの前記サブワード線ＳＷＬnに接続されるフィ
ールド領域は、前記サブ行選択手段Ｓnの前記第１導電
型の第２トランジスタのフィールド領域と共有されるこ
とを特徴とする半導体記憶装置。 - 【請求項９】 請求項１、請求項５〜請求項８のいずれ
かにおいて、 前記サブ行選択手段Ｓnの前記第２導電型の第１のトラ
ンジスタの前記サブワード線ＳＷＬnに接続されるフィ
ールド領域は、前記サブ行選択手段Ｓn+1の前記第２導
電型の第２トランジスタのフィールド領域と共有される
ことを特徴とする半導体記憶装置。 - 【請求項１０】 請求項２において、 前記サブ行選択手段Ｓn+1の第２導電型の第２トランジ
スタのフィールド領域は、前記サブ行選択手段Ｓn+2の
前記第２導電型の第２トランジスタのフィールド領域と
前記メモリセルＭＣn+1と前記メモリセルＭＣn+2との境
界領域にて分離され、 前記サブ行選択手段の各前記第２導電型の第２トランジ
スタのフィールド領域は、第１導電型の接地電位のフィ
ールド領域にて包囲して形成されることを特徴とする半
導体記憶装置。 - 【請求項１１】 半導体基板上に配設された第１の金属
配線層と、前記第１の金属配線層の上層に絶縁層を介し
て配設される第２の金属配線層と、前記第２の金属配線
層の上層に絶縁層を介して配設される第３の金属配線層
と、を含む半導体記憶装置であって、 メモリセル領域に形成される前記第２の金属配線層は、
列方向に形成された前記メモリセルＭＣn、ＭＣn+1、Ｍ
Ｃn+2、ＭＣn+3に対して、前記メモリセルＭＣ n+1、Ｍ
Ｃn+2との境界領域に位置して双方のメモリセルからの
共有となる主電源電位配線層を含むことを特徴とする半
導体記憶装置。 - 【請求項１２】 請求項１１において、 前記第２の金属配線層は、前記メモリセルＭＣnの配置
領域に形成された第１の接地電位配線層と、前記メモリ
セルＭＣn+1の配置領域に形成された第２の接地電位配
線層と、を有し、 前記第３の金属配線層は、前記メモリセルＭＣn、ＭＣ
n+1、ＭＣn+2、ＭＣn+3の行方向に沿って延在形成され
る第３の接地電位配線層を有し、 前記第１、第２の接地電位配線層は、前記第３の接地電
位配線層との交差部でコンタクトされることを特徴とす
る半導体記憶装置。 - 【請求項１３】 請求項１２において、 前記第２の金属配線層は、前記第１及び第２の接地電位
配線層と接続されて、前記サブ行選択手段Ｓnの配置領
域に向けて、前記第３の接地電位配線層と交差する方向
に延在形成された第４の接地電位配線層と、を有し、 前記第４の接地電位配線層の幅は、前記第１又は第２の
接地電位配線層の幅より小さいことを特徴とする半導体
記憶装置。 - 【請求項１４】 請求項１３において、 前記第３の金属配線層は、前記メモリセルＭＣn、ＭＣ
n+1、ＭＣn+2、ＭＣn+3の行方向に沿って延在形成され
る第５の接地電位配線層を有し、 前記第５の接地電位配線層は、前記第４の接地電位配線
層との交差部でコンタクトされることを特徴とする半導
体記憶装置。 - 【請求項１５】 複数列の一対のビット線と、複数のサ
ブワード線と、前記複数列の一対のビット線と前記複数
のサブワード線との各交差部に配設された複数の各メモ
リセルと、を含み、前記サブワード線を行方向で複数に
ブロック分割してなる複数のメモリセルアレイブロック
と、 前記メモリセルアレイブロック内の下方領域に形成され
たラッチ回路と、 前記ラッチ回路の下方に設けられ、前記複数列の一対の
ビット線をプリチャージするプリチャージ手段と、 を有し、 前記プリチャージ手段は、 半導体基板上に配設された第１の金属配線層と、 前記第１の金属配線層の上層に絶縁層を介して配設され
る第２の金属配線層と、 前記第２の金属配線層の上層に絶縁層を介して配設され
る第３の金属配線層と、 を含み、 前記第３の金属配線層は、前記ビット線が延びる方向と
交差する方向に延在形成することを特徴とする半導体記
憶装置。 - 【請求項１６】 請求項１５において、 前記プリチャージ手段は、前記第３の金属配線層の前記
ビット線を形成する前記第１の金属配線層との交差部と
対面する領域に、前記第１の金属配線層と前記第３の金
属配線層とのコンタクト位置を有することを特徴とする
半導体記憶装置。 - 【請求項１７】 請求項１６において、 前記第２の金属配線層は、複数の前記コンタクト位置の
一群を囲む領域に亘って、厚さ方向に貫通し、平面略凹
状の複数の凹部を設けたことを特徴とする半導体記憶装
置。 - 【請求項１８】 請求項１７において、 前記凹部は、プリチャージ手段の形成領域に交互に配置
されることを特徴とする半導体記憶装置。 - 【請求項１９】 請求項１８において、 前記凹部は、相隣接する一方の前記凹部の一方の対向面
と、他方の前記凹部の他方の対向面とが互いに対向する
凹部対向側壁を有することを特徴とする半導体記憶装
置。 - 【請求項２０】 請求項１５〜請求項１９のいずれかに
おいて、 各々の前記メモリセルアレイブロックは、該メモリセル
部分の周囲に配置されるダミーメモリセルをさらに有
し、 前記ダミーメモリセルの形成領域に電源配線層が延在形
成されることを特徴とする半導体記憶装置。 - 【請求項２１】 複数列の一対のビット線と、複数のサ
ブワード線と、前記複数列の一対のビット線と前記複数
のサブワード線との各交差部に配設された複数のメモリ
セルと、を含み、前記サブワード線を行方向で複数にブ
ロック分割してなる複数のメモリセルアレイブロック
と、 複数の前記メモリセルアレイブロックに亘って複数設け
られたメインワード線であって、いずれかの前記メイン
ワード線を活性とすることで、該メインワード線に従属
する複数の前記サブワード線を選択可能とする複数のメ
インワード線と、 複数の前記メモリセルアレイブロックに共用され、メイ
ン行アドレス信号に基づいて、前記メインワード線を選
択するメイン行選択手段と、 を有し、 前記メモリセルは、 基板電流が小さい第１導電型の第１のトランジスタと、 前記第１導電型と異なる第２導電型の第２のトランジス
タと、 を有し、 前記メイン行選択手段は、 前記第１導電型の第１のトランジスタに接続された第１
導電型の第１領域と、 前記第２導電型の第２のトランジスタと分離された第２
導電型の第２領域と、 を有することを特徴とする半導体記憶装置。 - 【請求項２２】 請求項１乃至２１のいずれかに記載の
半導体記憶装置と、 中央演算処理装置と、 前記半導体記憶装置及び前記中央演算装置に電力を供給
する電源回路と、 前記半導体記憶装置及び前記中央演算装置に対するデー
タを入出力するに入出力回路と、 を有することを特徴とする半導体装置。 - 【請求項２３】 請求項１〜請求項２１のいずれかに記
載の半導体記憶装置を含む電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10475199A JP3972509B2 (ja) | 1998-04-13 | 1999-04-13 | 半導体記憶装置及びそれを用いた半導体装置並びに電子機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-101524 | 1998-04-13 | ||
| JP10152498 | 1998-04-13 | ||
| JP10475199A JP3972509B2 (ja) | 1998-04-13 | 1999-04-13 | 半導体記憶装置及びそれを用いた半導体装置並びに電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000003967A true JP2000003967A (ja) | 2000-01-07 |
| JP2000003967A5 JP2000003967A5 (ja) | 2004-10-14 |
| JP3972509B2 JP3972509B2 (ja) | 2007-09-05 |
Family
ID=26442387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10475199A Expired - Fee Related JP3972509B2 (ja) | 1998-04-13 | 1999-04-13 | 半導体記憶装置及びそれを用いた半導体装置並びに電子機器 |
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| Country | Link |
|---|---|
| JP (1) | JP3972509B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598619B1 (ko) * | 2005-06-02 | 2006-07-07 | 주식회사 현대오토넷 | 차량용 모니터의 팝업장치 |
| JP2008066744A (ja) * | 2007-11-05 | 2008-03-21 | Fujitsu Ltd | 半導体記憶装置 |
-
1999
- 1999-04-13 JP JP10475199A patent/JP3972509B2/ja not_active Expired - Fee Related
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| JP2008066744A (ja) * | 2007-11-05 | 2008-03-21 | Fujitsu Ltd | 半導体記憶装置 |
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| JP3972509B2 (ja) | 2007-09-05 |
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