JPH0945879A - ダイナミックram - Google Patents
ダイナミックramInfo
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- JPH0945879A JPH0945879A JP7197206A JP19720695A JPH0945879A JP H0945879 A JPH0945879 A JP H0945879A JP 7197206 A JP7197206 A JP 7197206A JP 19720695 A JP19720695 A JP 19720695A JP H0945879 A JPH0945879 A JP H0945879A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- cell array
- bit lines
- array region
- Prior art date
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- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
回路の制御の簡略化とを図る。 【解決手段】各ブロックの左側のセルアレイ領域と右側
のセルアレイ領域との間に、シェアード型のセンスアン
プを二列、リラックスト・センスアンプ方式で配列する
と共に、ビット線トランスファ回路を各セルアレイ領域
の片側の端部の外側に配列し、ビット線トランスファ信
号線を各セルアレイ領域の片側の端部の外側に配線す
る。
Description
うち、情報の記憶にダイナミック型のメモリセルを用い
るダイナミックRAM(Dynamic Random Access Me
mory.以下、DRAMという)に関する。
ト、1Gビットと大容量化が進み、より微細な素子形成
技術が要求されているが、他方において、微細な素子形
成を緩和する手法として、階層化ワード線方式や、リラ
ックスト・センスアンプ方式や、シェアード・センスア
ンプ方式などが提案されている。
れる領域の配列例を示す概略的平面図であり、図5中、
1はチップ本体、2A〜2P、3A〜3Pはブロックと
称される領域である。
ク2A〜2P、3A〜3Pを配列してなる従来のDRA
Mの一例の要部を示す概略的平面図であり、ブロック2
A、2Bの一部分を示している。
スアンプをリラックスト・センスアンプ方式で配列して
なるものであり、図6中、4−0Lはブロック2A内の
左側のセルアレイ領域、4−0Rはブロック2A内の右
側のセルアレイ領域、4−1Lはブロック2B内の左側
のセルアレイ領域である。
レイ領域4−0Lに配列されているビット線の一部、B
L00R〜/BL03Rはセルアレイ領域4−0Rに配
列されているビット線の一部、BL10L〜/BL13
Lはセルアレイ領域4−1Lに配列されているビット線
の一部である。
R〜5−03R、5−10L〜5−13Lは、ビット線
をビット線リセット電圧VRにリセットするビット線リ
セット回路である。
2L、5−03Lはそれぞれビット線BL00L、/B
L00L用、ビット線BL01L、/BL01L用、ビ
ット線BL02L、/BL02L用、ビット線BL03
L、/BL03L用のビット線リセット回路である。
R、5−03Rはそれぞれビット線BL00R、/BL
00R用、ビット線BL01R、/BL01R用、ビッ
ト線BL02R、/BL02R用、ビット線BL03
R、/BL03R用のビット線リセット回路である。
L、5−13Lはそれぞれビット線BL10L、/BL
10L用、ビット線BL11L、/BL11L様、ビッ
ト線BL12L、/BL12L用、ビット線BL13
L、/BL13L用のビット線リセット回路である。
L、6−03Lはそれぞれビット線BL00L、/BL
00L用、ビット線BL01L、/BL01L用、ビッ
ト線BL02L、/BL02L用、ビット線BL03
L、/BL03L用のセンスアンプである。
R、6−03Rはそれぞれビット線BL00R、/BL
00R用、ビット線BL01R、/BL01R用、ビッ
ト線BL02R、/BL02R用、ビット線BL03
R、/BL03R用のセンスアンプである。
L、6−13Lはそれぞれビット線BL10L、/BL
10L用、ビット線BL11L、/BL11L用、ビッ
ト線BL12L、/BL12L用、ビット線BL13
L、/BL13L用のセンスアンプである。
−00Lを代表的に示しており、他のビット線リセット
回路も同様に構成されている。
供給するビット線リセット電圧線、9はビット線リセッ
ト信号φR00Lを伝送するビット線リセット信号線、
10〜12はビット線リセット信号φR00Lによりオ
ン(導通)、オフ(非導通)を制御されるnMOSトラ
ンジスタである。
ト・センスアンプ方式を採用し、ノン・シェアード型の
センスアンプをビット線対2組(ビット線4本)ごとに
配置することにより、センスアンプの設計最小寸法を緩
和するというものであるが、センスアンプ列の数が多く
なってしまうという問題点を有していた。
すようなDRAMが提案されている。即ち、図8は、図
5に示すようにブロック2A〜2P、3A〜3Pを配列
してなる従来のDRAMの他の例の要部を示す概略的平
面図であり、ブロック2A、2Bの一部分を示してい
る。なお、図8において、図6に対応する部分には同一
符号を付し、その重複説明は省略する。
域及びブロック3A〜3Pの領域の最端部のセンスアン
プをノン・シェアード型のセンスアンプで構成し、ブロ
ック2A〜2Pの領域及びブロック3A〜3Pの領域の
最端部以外のセンスアンプをシェアード型のセンスアン
プで構成し、これらセンスアンプをリラックスト・セン
スアンプ方式で配列してなるものである。
れビット線BL01L、/BL01L、BL01R、/
BL01R用、ビット線BL03L、/BL03L、B
L03R、/BL03R用のシェアード型のセンスアン
プである。
ビット線BL00R、/BL00R、BL10L、/B
L10L用、ビット線BL02R、/BL02R、BL
12L、/BL12L用のシェアード型のセンスアンプ
である。
ビット線BL11L、/BL11L、BL11R、/B
L11R用、ビット線BL13L、/BL13L、BL
13R、/BL13R用のシェアード型のセンスアンプ
である。
−00R〜14−03R、14−10L〜14−13
L、14−11R、14−13Rはビット線とセンスア
ンプとの接続を図るビット線トランスファ回路である。
4−02L、14−03Lはそれぞれビット線BL00
L、/BL00L用、ビット線BL01L、/BL01
L用、ビット線BL02L、/BL02L用、ビット線
BL03L、/BL03L用のビット線トランスファ回
路である。
−02R、14−03Rはそれぞれビット線BL00
R、/BL00R用、ビット線BL01R、/BL01
R用、ビット線BL02R、/BL02R用、ビット線
BL03R、/BL03R用のビット線トランスファ回
路である。
−12L、14−13Lはそれぞれビット線BL10
L、/BL10L用、ビット線BL11L、/BL11
L用、ビット線BL12L、/BL12L用、ビット線
BL13L、/BL13L用のビット線トランスファ回
路である。
ぞれビット線BL11R、/BL11R用、ビット線B
L13R、/BL13R用のビット線トランスファ回路
である。
ト線トランスファ信号BLT0Lを伝送するビット線ト
ランスファ信号線、15−00R、15−01Rはビッ
ト線トランスファ信号BLT0Rを伝送するビット線ト
ランスファ信号線である。
ト線トランスファ信号BLT1Lを伝送するビット線ト
ランスファ信号線、15−10Rはビット線トランスフ
ァ信号BLT1Rを伝送するビット線トランスファ信号
線である。
路14−00Lを代表的に示しており、他のビット線ト
ランスファ回路も同様に構成されている。
ァ信号BLT0Lによりオン、オフを制御されるnMO
Sトランジスタである。
ト・センスアンプ方式と、シェアード・センスアンプ方
式とを組み合わせることにより、センスアンプの設計最
小寸法を緩和すると共に、センスアンプ列の数を図6に
示すDRAMの場合の約半数に減らすというものであ
る。
においては、ブロック2A、3Aの左端のセンスアンプ
及びブロック2P、3Pの右端のセンスアンプは、ノン
シェアード型のセンスアンプを使用することになり、そ
の分、面積増になってしまう問題点があった。
レイ領域の両端にビット線トランスファ回路を形成しな
ければならず、このため、各セルアレイ領域の両端にビ
ット線トランスファ信号線を配線しなければならず、ビ
ット線トランスファ回路の制御が複雑になってしまうと
いう問題点があった。
低減化と、ビット線トランスファ回路の制御の簡略化と
を図ることができるようにしたDRAMを提供すること
を目的とする。
は、第1、第2のセルアレイ領域の間に、第1、第2の
セルアレイ領域の奇数列又は偶数列のビット線を対象と
する第1のセンスアンプ列と、第1、第2のセルアレイ
領域の第1のセンスアンプ列が対象としない列のビット
線を対象とする第2のセンスアンプ列とを、第1のセン
スアンプ列が第1のセルアレイ領域側に配置され、第2
のセンスアンプ列が前記第2のセルアレイ領域側に配置
されるように配置すると共に、第1のセンスアンプ列と
第1のセルアレイ領域との間に、第1のセルアレイ領域
のビット線を第1、第2のセンスアンプ列のセンスアン
プに接続する第1のビット線トランスファ回路列を配置
し、第2のセンスアンプ列と第2のセルアレイ領域との
間に、第2のセルアレイ領域のビット線を第1、第2の
センスアンプ列のセンスアンプに接続する第2のビット
線トランスファ回路列を配置してなる複数の領域をビッ
ト線の延在方向に配列している部分を設けるというもの
である。
プ列のセンスアンプは、シェアード型のセンスアンプと
され、かつ、第1、第2のセンスアンプ列のセンスアン
プはリラックスト・センスアンプ方式で配列されている
ので、チップ面積の低減化を図ることができる。
の片側の端部外側にビット線トランスファ回路を配置す
るように構成されているので、ビット線トランスファ信
号線も、各セルアレイ領域の片側の端部外側に配線すれ
ば足り、ビット線トランスファ回路の制御の簡略化を図
ることができる。
発明の実施の第1、第2、第3の形態について説明す
る。
面図であり、本発明をホールデット・ビット線方式を採
用するDRAMに適用した場合の一例の要部を示してい
る。なお、図1において、図6、図8に対応する部分に
は同一符号を付し、その重複説明は省略する。
/BL00L、BL00R、/BL00Rに対応して設
けられたシェアード型のセンスアンプ、6−01はビッ
ト線BL01L、/BL01L、BL01R、/BL0
1Rに対応して設けられたシェアード型のセンスアンプ
である。
BL02L、BL02R、/BL02Rに対応して設け
られたシェアード型のセンスアンプ、6−03はビット
線BL03L、/BL03L、BL03R、/BL03
Rに対応して設けられたシェアード型のセンスアンプで
ある。
BL10L、BL10R、/BL10Rに対応して設け
られたシェアード型のセンスアンプ、6−11はビット
線BL11L、/BL11L、BL11R、/BL11
Rに対応して設けられたシェアード型のセンスアンプで
ある。
BL12L、BL12R、/BL12Rに対応して設け
られたシェアード型のセンスアンプ、6−13はビット
線BL13L、/BL13L、BL13R、/BL13
Rに対応して設けられたシェアード型のセンスアンプで
ある。
は、各ブロックの左側のセルアレイ領域と右側のセルア
レイ領域との間の左側には、左側及び右側のセルアレイ
領域の奇数列のビット線対を対象とするセンスアンプ列
が配置され、各ブロックの左側のセルアレイ領域と右側
のセルアレイ領域との間の右側には、左側及び右側のセ
ルアレイ領域の偶数列のビット線対を対象とするセンス
アンプ列が配置されている。
ビット線BL00L、/BL00Lの左端部に接続さ
れ、ビット線リセット回路5−01Lはビット線BL0
1L、/BL01Lの左端部に接続され、ビット線リセ
ット回路5−02Lはビット線BL02L、/BL02
Lの左端部に接続され、ビット線リセット回路5−03
Lはビット線BL03L、/BL03Lの左端部に接続
されている。
ビット線BL00R、/BL00Rの右端部に接続さ
れ、ビット線リセット回路5−01Rはビット線BL0
1R、/BL01Rの右端部に接続され、ビット線リセ
ット回路5−02Rはビット線BL02R、/BL02
Rの右端部に接続され、ビット線リセット回路5−03
Rはビット線BL03R、/BL03Rの右端部に接続
されている。
ビット線BL10L、/BL10Lの左端部に接続さ
れ、ビット線リセット回路5−11Lはビット線BL1
1L、/BL11Lの左端部に接続され、ビット線リセ
ット回路5−12Lはビット線BL12L、/BL12
Lの左端部に接続され、ビット線リセット回路5−13
Lはビット線BL13L、/BL13Lの左端部に接続
されている。
は、各ブロックの左側のセルアレイ領域のビット線につ
いては、左端部にビット線リセット回路が接続され、各
ブロックの右側のセルアレイ領域のビット線について
は、右端部にビット線リセット回路が接続されている。
0Lはビット線BL00L、/BL00Lの右端部に形
成され、ビット線トランスファ回路14−01Lはビッ
ト線BL01L、/BL01Lの右端部に形成され、ビ
ット線トランスファ回路14−02Lはビット線BL0
2L、/BL02Lの右端部に形成され、ビット線トラ
ンスファ回路14−03Lはビット線BL03L、/B
L03Lの右端部に形成されている。
0Rはビット線BL00R、/BL00Rの左端部に形
成され、ビット線トランスファ回路14−01Rはビッ
ト線BL01R、/BL01Rの左端部に形成され、ビ
ット線トランスファ回路14−02Rはビット線BL0
2R、/BL02Rの左端部に形成され、ビット線トラ
ンスファ回路14−03Rはビット線BL03R、/B
L03Rの左端部に形成されている。
0Lはビット線BL10L、/BL10Lの右端部に形
成され、ビット線トランスファ回路14−11Lはビッ
ト線BL11L、/BL11Lの右端部に形成され、ビ
ット線トランスファ回路14−12Lはビット線BL1
2L、/BL12Lの右端部に形成され、ビット線トラ
ンスファ回路14−13Lはビット線BL13L、/B
L13Lの右端部に形成されている。
0Rはビット線BL10R、/BL10Rの左端部に形
成され、ビット線トランスファ回路14−11Rはビッ
ト線BL11R、/BL11Rの左端部に形成され、ビ
ット線トランスファ回路14−12Rはビット線BL1
2R、/BL12Rの左端部に形成され、ビット線トラ
ンスファ回路14−13Rはビット線BL13R、/B
L13Rの左端部に形成されている。
は、ビット線トランスファ回路は、各ブロックの左側の
セルアレイ領域においては、ビット線対の右端部に接続
されており、各ブロックの右側のセルアレイ領域におい
ては、ビット線対の左端部に接続されている。
は、ビット線BL01L、/BL01Lは、センスアン
プ6−00とセンスアンプ6−02との間の領域を介し
てセンスアンプ6−01に接続され、ビット線BL03
L、/BL03Lは、センスアンプ6−02とセンスア
ンプ6−04(図示せず)との間の領域を介してセンス
アンプ6−03に接続されている。
は、センスアンプ6−01に隣接する領域を介してセン
スアンプ6−00に接続され、ビット線BL02R、/
BL02Rは、センスアンプ6−01とセンスアンプ6
−03との間の領域を介してセンスアンプ6−02に接
続されている。
は、センスアンプ6−10とセンスアンプ6−12との
間の領域を介してセンスアンプ6−01に接続され、ビ
ット線BL13L、/BL13Lは、センスアンプ6−
12とセンスアンプ6−14(図示せず)との間の領域
を介してセンスアンプ6−03に接続されている。
は、センスアンプ6−11に隣接する領域を介してセン
スアンプ6−10に接続され、ビット線BL12R、/
BL12Rは、センスアンプ6−11とセンスアンプ6
−13との間の領域を介してセンスアンプ6−12に接
続されている。
アンプ列のセンスアンプに接続される左側のセルアレイ
領域のビット線対は、最終列のビット線対を除き、左側
のセンスアンプ列のセンスアンプ間の領域を介して右側
のセンスアンプ列のセンスアンプに接続され、左側のセ
ンスアンプ列のセンスアンプに接続される右側のセルア
レイ領域のビット線は、第1列目のビット線対を除き、
右側のセンスアンプ列のセンスアンプ間の領域を介して
左側のセンスアンプ列のセンスアンプに接続されてい
る。
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
ホールデット・ビット線方式を採用するDRAMについ
て、センスアンプのレイアウトの緩和と、チップ面積の
低減化とを図ることができる。
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
面図であり、本発明をホールデット・ビット線方式を採
用するDRAMに適用した場合の他の例の要部を示して
いる。なお、図2において、図1、図6、図8に対応す
る部分には同一符号を付し、その重複説明は省略する。
ット線BL01L、/BL01Lは、センスアンプ6−
00の上層の金属配線を介してセンスアンプ6−01に
接続され、ビット線BL03L、/BL03Lは、セン
スアンプ6−02の上層の金属配線を介してセンスアン
プ6−03に接続されている。
は、センスアンプ6−01の上層の金属配線を介してセ
ンスアンプ6−00に接続され、ビット線BL02R、
/BL02Rは、センスアンプ6−03の上層の金属配
線を介してセンスアンプ6−02に接続されている。
は、センスアンプ6−10の上層の金属配線を介してセ
ンスアンプ6−11に接続され、ビット線BL13L、
/BL13Lは、センスアンプ6−12の上層の金属配
線を介してセンスアンプ6−13に接続されている。
は、センスアンプ6−11の上層の金属配線を介してセ
ンスアンプ6−10に接続され、ビット線BL12R、
/BL12Rは、センスアンプ6−13の上層の金属配
線を介してセンスアンプ6−12に接続されている。
をより詳しく示す図であり、図3中、20−0はビット
線BL00Lを構成する金属配線からなる主ビット線、
21−0はビット線BL00Lを構成するポリサイド配
線からなる副ビット線である。
を構成する金属配線からなる主ビット線、/21−0は
ビット線/BL00Lを構成するポリサイド配線からな
る副ビット線である。
成する金属配線からなる主ビット線、21−1はビット
線BL01Lを構成するポリサイド配線からなる副ビッ
ト線である。
を構成する金属配線からなる主ビット線、/21−1は
ビット線/BL01Lを構成するポリサイド配線からな
る副ビット線である。
+1、C10、C11、C1m、C1・m+1はメモリ
セル、WL0、WL1、WLm、WLm+1はワード
線、22−0は副ビット線選択信号φS0を伝送する副
ビット線選択信号線、22−nは副ビット線選択信号φ
Snを伝送する副ビット線選択信号線である。
6−0は副ビット線選択信号φS0によりオン、オフが
制御されるnMOSトランジスタ、23−n、24−
n、25−n、26−nは副ビット線選択信号φSnに
よりオン、オフが制御されるnMOSトランジスタであ
る。
サイド配線からなる副ビット線の上層に金属配線からな
る主ビット線を形成し、選択されたワード線の位置に応
じた副ビット線選択信号を活性レベルにし、副ビット線
と主ビット線とを接続する階層化ビット線方式を採用す
るものである。
ット電圧VRを供給するビット線リセット電圧線、28
−0Lはビット線リセット信号φR0Lを伝送するビッ
ト線リセット信号線、28−0Rはビット線リセット信
号φR0Rを伝送するビット線リセット信号線、28−
1Lはビット線リセット信号φR1Lを伝送するビット
線リセット信号線である。
5−01Lにおいて、29〜34はビット線リセット信
号φR0Lによりオン、オフが制御されるnMOSトラ
ンジスタである。
5−01Rにおいて、35〜40はビット線リセット信
号φR0Rによりオン、オフが制御されるnMOSトラ
ンジスタである。
5−11Lにおいて、41〜46はビット線リセット信
号φR1Lによりオン、オフが制御されるnMOSトラ
ンジスタである。
信号BLT0Lを伝送するビット線トランスファ信号
線、47−0Rはビット線トランスファ信号BLT0R
を伝送するビット線トランスファ信号線である。
0L、14−01Lにおいて、48〜51はビット線ト
ランスファ信号BLT0Lによりオン、オフが制御され
るnMOSトランジスタである。
0R、14−01Rにおいて、52〜55はビット線ト
ランスファ信号BLT0Rによりオン、オフが制御され
るnMOSトランジスタである。
動信号φPDRを伝送するPチャネル・センスアンプ駆
動信号線、57、58はNチャネル・センスアンプ駆動
信号φNDRを伝送するNチャネル・センスアンプ駆動
信号線である。
おいて、59〜62はpMOSトランジスタ、63〜6
6はnMOSトランジスタである。
6−01の上層の金属配線であり、nMOSトランジス
タ48を介してビット線BL00Lを構成する主ビット
線20−0に接続され、nMOSトランジスタ52を介
してビット線BL00Rを構成する主ビット線に接続さ
れる。
0、6−01の上層の金属配線であり、nMOSトラン
ジスタ49を介してビット線/BL00Lを構成する主
ビット線/20−0に接続され、nMOSトランジスタ
53を介してビット線/BL00Rを構成する主ビット
線に接続される。
6−01の上層の金属配線であり、nMOSトランジス
タ50を介してビット線BL01Lを構成する主ビット
線20−1に接続され、nMOSトランジスタ54を介
してビット線BL01Rを構成する主ビット線に接続さ
れる。
0、6−01の上層の金属配線であり、nMOSトラン
ジスタ51を介してビット線/BL01Lを構成する主
ビット線/20−1に接続され、nMOSトランジスタ
55を介してビット線/BL01Rを構成する主ビット
線に接続される。
67−0、/67−0に接続され、センスアンプ6−0
1は金属配線67−1、/67−1に接続されている。
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
ホールデット・ビット線方式を採用するDRAMについ
て、センスアンプのレイアウトの緩和と、チップ面積の
低減化とを図ることができる。
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
成する金属配線からなる主ビット線をセンスアンプの上
層の金属配線を介してセンスアンプに接続することがで
きるように構成しているので、センスアンプの領域を拡
大することができ、センスアンプのレイアウトの緩和を
本発明の実施の第1の形態の場合よりも緩和することが
できると共に、ビット線の全体の低容量化、低抵抗化を
実現することができ、低消費電力化、高速化を図ること
ができる。
間にシールド層、たとえば、外部から供給される電源電
圧VCCの1/2の電圧又は外部から供給される電源電
圧VCCを降圧してなる電源電圧VIIの1/2の電圧
が印加されるセル対向電極を配置する場合には、センス
アンプと上層の金属配線とをシールドし、センスアンプ
と上層の金属配線との相互干渉による誤動作を防止する
ことができる。
あり、本発明をシングル・ビット線方式を採用するDR
AMに適用した例を示している。なお、図4において、
図1〜図3、図6、図8に対応する部分には同一符号を
付し、その重複説明は省略する。
Lを構成する金属配線からなる主ビット線、71−00
L、72−00Lはビット線BL00Lを構成するポリ
サイド配線からなる副ビット線である。
を構成する金属配線からなる主ビット線、71−01
L、72−01Lはビット線BL01Lを構成するポリ
サイド配線からなる副ビット線である。
を構成する金属配線からなる主ビット線、70−01R
はビット線BL01Rを構成する金属配線からなる主ビ
ット線である。
を構成する金属配線からなる主ビット線、70−11L
はビット線BL11Lを構成する金属配線からなる主ビ
ット線である。
サイド配線からなる副ビット線の上層に金属配線からな
る主ビット線を形成し、選択されたワード線の位置に応
じた副ビット線選択信号を活性レベルにし、副ビット線
と主ビット線とを接続する階層化ビット線方式を採用す
るものである。
に対応して設けられているビット線リセット回路をなす
nMOSトランジスタ、73−01Lはビット線BL0
1Lに対応して設けられているビット線リセット回路を
なすnMOSトランジスタである。
に対応して設けられているビット線リセット回路をなす
nMOSトランジスタ、73−01Rはビット線BL0
1Rに対応して設けられているビット線リセット回路を
なすnMOSトランジスタである。
に対応して設けられているビット線リセット回路をなす
nMOSトランジスタ、73−11Lはビット線BL1
1Lに対応して設けられているビット線リセット回路を
なすnMOSトランジスタである。
ト線トランスファ信号BLT0Lによりオン、オフが制
御されるビット線トランスファ回路を構成するnMOS
トランジスタである。
ト線トランスファ信号BLT0Rによりオン、オフが制
御されるビット線トランスファ回路を構成するnMOS
トランジスタである。
BL00Rに対応して設けられているカレントミラー差
動増幅回路からなるセンスアンプ、75−01はビット
線BL01L、BL01Rに対応して設けられているカ
レントミラー差動増幅回路からなるセンスアンプであ
り、76〜83はpMOSトランジスタ、84〜95は
nMOSトランジスタである。
ンプ活性化信号、φ2は再書込みイネーブル信号、96
は再書込みイネーブル信号を反転するインバータであ
る。
ャージアップするための再書込みドライブ信号、φND
Rはビット線を低レベルにディスチャージするための再
書込みドライブ信号である。
電源電圧VCC又は内部降圧電圧としても良く、再書込
みドライブ信号φNDRは、接地電圧VSSとしても良
い。
0、75−01の上層の金属配線であり、nMOSトラ
ンジスタ74−00Lを介してビット線BL00Lを構
成する主ビット線70−00Lに接続され、nMOSト
ランジスタ74−00Rを介してビット線BL00Rを
構成する主ビット線70−00Rに接続される。
0、75−01の上層の金属配線であり、nMOSトラ
ンジスタ74−01Lを介してビット線BL01Lを構
成する主ビット線70−01Lに接続され、nMOSト
ランジスタ74−01Rを介してビット線BL01Rを
構成する主ビット線70−01Rに接続される。
よれば、各ブロックの左側のセルアレイ領域と右側のセ
ルアレイ領域との間にシェアード型のセンスアンプを二
列、リラックスト・センスアンプ方式で配列させ、ノン
・シェアード型のセンスアンプを使用していないので、
シングル・ビット線方式を採用するDRAMについて、
センスアンプのレイアウトの緩和と、チップ面積の低減
化とを図ることができる。
ルアレイ領域の片側の端部の外側に形成するとしている
ので、ビット線トランスファ信号線も、各セルアレイ領
域の片側の端部の外側に配線すれば足り、ビット線トラ
ンスファ回路の制御の簡略化を図ることができる。
成する金属配線からなる主ビット線をセンスアンプの上
層に配線するように構成しているので、ビット線を階層
化しない場合よりも、センスアンプの領域を拡大するこ
とができると共に、ビット線の全体の低容量化、低抵抗
化を実現することができ、低消費電力化、高速化を図る
ことができる。
ー差動増幅回路を使用しているので、フリップフロップ
回路からなるセンスアンプを使用する場合よりも高速化
を図ることができる。
間にシールド層、たとえば、外部から供給される電源電
圧VCCの1/2の電圧又は外部から供給される電源電
圧VCCを降圧してなる電源電圧VIIの1/2の電圧
が印加されるセル対向電極を配置する場合には、センス
アンプと上層の金属配線とをシールドし、センスアンプ
と上層の金属配線との相互干渉による誤動作を防止する
ことができる。
ックの左側のセルアレイ領域と右側のセルアレイ領域と
の間にシェアード型のセンスアンプを2列、リラックス
ト・センスアンプ方式で配列させ、ノン・シェアード型
のセンスアンプを使用していないので、レイアウトの緩
和と、チップ面積の低減化とを図ることができると共
に、ビット線トランスファ回路は、各セルアレイ領域の
片側の端部の外側に形成するとしているので、ビット線
トランスファ信号線も、各セルアレイ領域の片側の端部
の外側に配線すれば足り、ビット線トランスファ回路の
制御の簡略化を図ることができる。
平面図である。
平面図である。
一部分をより詳しく示す図である。
である。
・メモリ)におけるブロックと称される領域の配列例を
示す概略的平面図である。
のDRAMの一例の要部を示す概略的平面図である。
セット回路の構成を示す回路図である。
のDRAMの他の例の要部を示す概略的平面図である。
ランスファ回路の構成を示す回路図である。
領域
Claims (4)
- 【請求項1】第1、第2のセルアレイ領域の間に、前記
第1、第2のセルアレイ領域の奇数列又は偶数列のビッ
ト線を対象とする第1のセンスアンプ列と、前記第1、
第2のセルアレイ領域の前記第1のセンスアンプ列が対
象としない列のビット線を対象とする第2のセンスアン
プ列とを、前記第1のセンスアンプ列が前記第1のセル
アレイ領域側に配置され、前記第2のセンスアンプ列が
前記第2のセルアレイ領域側に配置されるように配置す
ると共に、前記第1のセンスアンプ列と前記第1のセル
アレイ領域との間に、前記第1のセルアレイ領域のビッ
ト線を前記第1、第2のセンスアンプ列のセンスアンプ
に接続する第1のビット線トランスファ回路列を配置
し、前記第2のセンスアンプ列と前記第2のセルアレイ
領域との間に、前記第2のセルアレイ領域のビット線を
前記第1、第2のセンスアンプ列のセンスアンプに接続
する第2のビット線トランスファ回路列を配置してなる
複数の領域をビット線の延在方向に配列している部分を
有していることを特徴とするダイナミックRAM。 - 【請求項2】前記第1のセンスアンプ列のセンスアンプ
に接続される前記第2のセルアレイ領域のビット線は、
前記第2のセンスアンプ列のセンスアンプの上層の金属
配線を介して前記第1のセンスアンプ列のセンスアンプ
に接続され、前記第2のセンスアンプ列のセンスアンプ
に接続される前記第1のセルアレイ領域のビット線は、
前記第1のセンスアンプ列のセンスアンプの上層の金属
配線を介して前記第2のセンスアンプ列のセンスアンプ
に接続されるように構成されていることを特徴とする請
求項1記載のダイナミックRAM。 - 【請求項3】前記第1のセンスアンプ列のセンスアンプ
と、前記第1のセンスアンプ列のセンスアンプの上層の
金属配線との間、及び、前記第2のセンスアンプ列のセ
ンスアンプと、前記第2のセンスアンプ列のセンスアン
プの上層の金属配線との間には、シールド層が設けられ
ていることを特徴とする請求項2記載のダイナミックR
AM。 - 【請求項4】前記シールド層は、メモリセルを構成する
キャパシタの対向電極で構成されていることを特徴とす
る請求項3記載のダイナミックRAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19720695A JP3610637B2 (ja) | 1995-08-02 | 1995-08-02 | ダイナミックram |
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Application Number | Priority Date | Filing Date | Title |
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JP19720695A JP3610637B2 (ja) | 1995-08-02 | 1995-08-02 | ダイナミックram |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0945879A true JPH0945879A (ja) | 1997-02-14 |
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JP19720695A Expired - Lifetime JP3610637B2 (ja) | 1995-08-02 | 1995-08-02 | ダイナミックram |
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