JP2003196985A

JP2003196985A - 半導体メモリ及び半導体メモリのビットライト又はバイトライト方法

Info

Publication number: JP2003196985A
Application number: JP2001391559A
Authority: JP
Inventors: Kazuyuki Yamada; 和志山田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-12-25
Filing date: 2001-12-25
Publication date: 2003-07-11
Also published as: US20030117878A1

Abstract

(57)【要約】【課題】素子形成面積の増加を抑制し、ビットライト
ディセーブル時の消費電力を低減し、メモリ設計時間を
短縮できる半導体メモリを提供する。【解決手段】１ビット分の回路ブロックは、メモリセ
ルアレイＡ００〜Ａｎｍ、カラムセレクタＣ００〜Ｃｎ
ｍ、センスアンプ及び書き込みドライバ部Ｒ００〜Ｒｎ
ｍを含むバンクを複数個備え、各ビットについてデータ
の入出力部ＩＯ０〜ＩＯｎが設けられている。この入出
力部は、ビットライトモード又はバイトライトモードに
おいて、ワード線とカラムセレクタの双方が選択されて
いるにも拘わらずデータ書き込みを行わないメモリセル
に電気的に接続されるビット線を、ワード線選択時にプ
リチャージ時と同様の電位で駆動することによって、ラ
イトディセーブルを実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビットライト機能
又はバイトライト機能を有する半導体メモリ及び半導体
メモリにおけるビットライト方式又はバイトライト方式
による書き込み方法に関する。

【０００２】

【従来の技術】図１は、ビットライト機能を有するＳＲ
ＡＭ(スタティック・ランダム・アクセス・メモリ)の一
例を示すブロック図である。ビットライト機能を備えな
いＳＲＡＭは、図１でビットライト制御信号ＷＥＢ０、
…、ＷＥＢｎが存在しないだけで他の構成要素は同様で
ある。

【０００３】Ｉ／Ｏ（入出力）部ＩＯ０と、メモリセル
アレイＡ００、Ａ０１、…、Ａ０ｍと、センスアンプ/
書き込みドライバ部Ｒ００、Ｒ０１、…、Ｒ０ｍと、カ
ラムセレクタＣ００、Ｃ０１、…、Ｃ０ｍとの全ての構
成要素を一組として、１ビット分の回路ブロック(この
場合、第０ビット分)が構成される。同様に、第１ビッ
ト分、第２ビット分、…、第ｎビット分の回路ブロック
が構成される。ここで、ある１つのメモリセルアレイ
(例えば、Ａ００)と、それに付随するセンスアンプ/書
き込みドライバ部(ここではＲ００)と、カラムセレクタ
(ここではＣ００)とをまとめて、「バンク」という単位
で呼ぶことにする。

【０００４】図１では、１ビット分につき第０バンクか
ら第ｍバンクまであるので、ＳＲＡＭ全体では、（ｍ＋
１）×（ｎ＋１）個のバンクが存在することになる。

【０００５】制御部ＣＮＴに入力されるアドレス信号
は、バンクアドレスと列アドレスと行アドレスに分けら
れる。バンクアドレスによって、各ビット内の(ｍ+１)
個のバンクのいずれかが選択される。また、各メモリセ
ルアレイ内にはメモリセル(図示しない)がマトリックス
状に配置されており、列アドレスによって１つのワード
線(列線)が選択され、行アドレスによって１組のビット
線対(行線)が選択されることにより、交差地点のメモリ
セルが選択される。

【０００６】ワードドライバはワード線を駆動するもの
で、各ビット間で共有されており、図１では左側にまと
めて配置されている。逆に、カラムセレクタは行線を選
択するもので、各バンク毎に設置されている。センスア
ンプ/書き込みドライバ部も、バンク毎に設置されてい
る。

【０００７】制御部ＣＮＴにはアドレス信号の他に、外
部クロックＣＬＫ及び外部読み出し/書き込みモード切
り替え信号ＣＷＥＢ等が入力される。一方、Ｉ／Ｏ部Ｉ
Ｏ０、ＩＯ１、…、ＩＯｎにはデータ入力信号ＤＩ０、
ＤＩ１、…、ＤＩｎと、データ出力信号ＤＯ０、ＤＯ
１、…、ＤＯｎと、ビットライト制御信号ＷＥＢ０、Ｗ
ＥＢ１、…、ＷＥＢｎとが夫々接続されている。前述の
如く、ビットライト機能を備えないＳＲＡＭには、ビッ
トライト制御信号ＷＥＢ０、ＷＥＢ１、…、ＷＥＢｎが
存在しない。

【０００８】図５はビットライト機能を備えない従来の
ＳＲＡＭ回路のうち、第ｋビットを抜き出してその回路
構成を示すブロック図である。データ入力信号ＤＩｋ
は、入力データラッチ１５と共通データ線ドライバ１４
を介して、書き込み時に共通データ線ＲＴ、ＲＢをその
入力データで駆動する。逆に、共通データ線ＲＴ、ＲＢ
から伝達してきた読み出しデータは、出力データラッチ
１２と出力ドライバ１３を介してデータ出力信号ＤＯｋ
として外部へ出力される。

【０００９】図１の制御部ＣＮＴで生成された内部クロ
ック信号ＣＬと書き込みイネーブル信号ＷＥは、図５に
示すＩ／Ｏ部ＩＯｋへと入力される。内部クロック信号
ＣＬは、外部クロック信号ＣＬＫと同相で、Ｉ／Ｏ部Ｉ
Ｏｋ内の入力データラッチ１５と共通データ線プリチャ
ージ回路１１に接続される。書き込みイネーブル信号Ｗ
Ｅはインバータ１８と共通データ線ドライバ１４に接続
され、共通データ線ドライバ１４を制御する。

【００１０】共通データ線ＲＴ、ＲＢは、グローバルビ
ット線ともいわれ、１ビット分すべてのバンクを縦断す
るよう敷設され、各センスアンプ/書き込みドライバ部
Ｒｋ０、Ｒｋ１、…、Ｒｋｍに接続されている。図５は
第ｍバンクが選択された場合を示しており、共通データ
線ＲＴ、ＲＢは、読み出しドライバ対９の出力端子と、
書き込みデータ受信インバータ対７の入力端子に接続さ
れる。書き込み時に、共通データ線ＲＴ、ＲＢから伝え
られた書き込みデータは、書き込みデータ受信インバー
タ７を介した後、書き込みドライバ４によって共通ビッ
ト線ＤＴｍ、ＤＢｍに出力される。逆に、共通ビット線
ＤＴｍ、ＤＢｍから伝達してきた読み出しデータは、セ
ンスアンプ６によって増幅され、インバータ対８を介し
て読み出しドライバ対９へと伝播する。

【００１１】センスアンプイネーブル信号ＳＥｍと反転
書き込みイネーブル信号ＷＢｍは、各ビット間で共有さ
れており、選択されたバンクに対してのみ、内部クロッ
ク信号ＣＬと同期した信号が伝達される。センスアンプ
イネーブル信号ＳＥｍは、センスアンプ６が増幅を開始
するタイミングを与える。反転書き込みイネーブル信号
ＷＢｍは、インバータ５を用いて書き込みドライバ４を
活性化するタイミングを与える。

【００１２】共通ビット線ＤＴｍ、ＤＢｍは、メモリセ
ルアレイＡｋｍ内のビット線対２(グローバルビット線
対との対比で、ローカルビット線対ともいう)をカラム
セレクタＣｋｍによって一意に選択したものである。図
５では、８組のビット線対のうちの１組をカラム選択信
号Ｓ[０:７]で選択する構成となっている。なお、ＷＬ
０、ＷＬ１、…、ＷＬｘはワード線を示している。

【００１３】次に、図５及び図６を参照して、ビットラ
イト機能を有しない従来のＳＲＡＭの動作について説明
する。図６は、内部クロック信号ＣＬの約２周期分の動
作を示すタイミングチャートであり、前半の１周期が書
き込み動作、後半の１周期が読み出し動作に対応してい
る。書き込みイネーブル信号ＷＥと反転書き込みイネー
ブル信号ＷＢｍは、内部クロック信号ＣＬと外部読み出
し/書き込みモード切り替え信号ＣＷＥＢとの論理で生
成される。但し、反転書き込みイネーブル信号ＷＢｍ
は、さらにバンクアドレス信号との論理がとられるの
で、やや切り替わりのタイミングが遅れる。同様に、ワ
ード線ＷＬは、バンクアドレス信号とロウアドレス信号
に応じて選択されたいずれか１本が、内部クロック信号
ＣＬの立ち上がりに同期して立ち上がる。図６では、一
例として、前半のクロックでＷＬ０が選択されてメモリ
セルに"０"が書き込まれ、後半のクロックでＷＬ１が選
択されてメモリセルから"１"が読み出されたものとす
る。

【００１４】共通データ線ＲＴ、ＲＢは、図６の前半の
クロックではデータ入力信号ＤＩｋを受けて、相補形式
の書き込みデータを書き込みドライバ４へ向けて伝達
し、後半のクロックではセンスアンプ６の出力を受け
て、相補読み出し信号をデータ出力ＤＯｋへと伝達する
役割を担う。どちらも内部クロック信号ＣＬの立ち上が
りと同期しているが、書き込み時に比べて読み出し時の
方が共通データ線ＲＴ、ＲＢへ信号が到着するタイミン
グが遅い。

【００１５】共通ビット線ＤＴｍ、ＤＢｍは、図６の前
半のクロックでは書き込みドライバ４の出力を伝達す
る。後半のクロックでは、カラムセレクタＣｋｍを介し
て、選択されたメモリセルからの相補読み出し信号をセ
ンスアンプ６へと伝達する。個々のメモリセルは面積優
先で設計されているため駆動能力が弱く、図６のＤＢｍ
に示すようにゆっくりと電位が変化する。共通ビット線
ＤＴｍ、ＤＢｍの電位差が読み出し動作に充分な値に達
するまで待った後、センスアンプイネーブル信号ＳＥｍ
が立ち上がり、センスアンプ６によって、増幅された読
み出し信号が共通データ線ＲＴ、ＲＢを経由してデータ
出力ＤＯｋへと伝達される。

【００１６】各制御信号は内部クロック信号ＣＬと同期
しているものの、信号の伝播には相応の時間が必要なた
め、ある程度の時間遅れが生じる。例えば、書き込みイ
ネーブル信号ＷＥは、図１に示す制御部ＣＮＴからＩ／
Ｏ部ＩＯ０、ＩＯ１、…、ＩＯｎを横断するよう敷設さ
れているため、図６に示すように内部クロックの立ち上
がりから若干遅れて遷移する。一方、反転書き込みイネ
ーブル信号ＷＢｍは、すべてのセンスアンプ/書き込み
ドライバ部Ｒ００、Ｒ０１、…、Ｒ０ｍ、Ｒ１０、Ｒ１
１、…、Ｒ１ｍ、……、Ｒｎ０、Ｒｎ１、…、Ｒｎｍへ
と配信しなければならないので、ＳＲＡＭ横断に必要な
遅延時間に加えて、ＳＲＡＭを縦断する遅延時間も上乗
せされて信号遷移が起こる。ワード線に至っては、各メ
モリセルアレイに含まれるＷＬ０、ＷＬ１、…、ＷＬｘ
のいずれかから１本を選択するというロウデコード動作
が必要なため、さらに大きな遅延時間が加わる。このよ
うに、同期動作といえども、信号が配信される対象の多
さと、その対象までの距離の違いによって、実際に信号
が遷移するタイミングに遅れが生じ、所謂スキューが発
生する。これらのスキューは、製造バラツキ、動作電源
電圧及び温度によって変動するので、センスアンプイネ
ーブル信号ＳＥｍの立ち上がりのように、スキュー起因
で誤動作が起こりやすいタイミングの設計には、充分な
注意が払われる。

【００１７】図７はビットライト機能を有する従来のＳ
ＲＡＭ回路のうち、第ｋビットを抜き出してその回路構
成を示すブロック図である。図７において、図５と相違
する点は、ＩＯ部ＩＯｋにビットライト制御信号ＷＥＢ
ｋが入力されることと、それが入力されるビットライト
制御信号ラッチ１９が新たに付加されたことと、センス
アンプ/書き込みドライバ部Ｒｋｍ内にＮＡＮＤゲート
２１及び遅延素子２３が設けられたことにある。また、
ビットライト制御信号ラッチ反転出力ＢＷＥは、１ビッ
ト分の全てのバンクを縦断するよう敷設され、各センス
アンプ/書き込みドライバ部Ｒｋ０、Ｒｋ１、…、Ｒｋ
ｍに接続される。

【００１８】図７の場合は第ｍバンクが選択された場合
を示しており、より具体的には、ビットライト制御信号
ラッチ反転出力ＢＷＥはセンスアンプ/書き込みドライ
バ部Ｒｋｍ内のＮＡＮＤゲート２１の入力端子に接続さ
れる。ＮＡＮＤゲート２１のもう一方の入力端子には、
遅延素子２３を介して反転書き込みイネーブル信号ＷＢ
ｍが入力される。

【００１９】続いて、図７と図８を使用して、ビットラ
イト機能を有する従来のＳＲＡＭの動作について説明す
る。図８は、内部クロック信号ＣＬの約２周期分の動作
を示したタイミングチャートであり、前半の１周期が"
０"を書き込む動作、後半の１周期がＳＲＡＭ全体では
書き込み動作で"０"が記憶されているメモリセルにアク
セスしているにも拘わらず、書き込み動作を行わない場
合、即ちビットライトディセーブルモード（＝書き込み
動作回避）に対応している。ワード線ＷＬとデータ入力
信号ＤＩｋは、図６と全く同様に動作するので、説明を
省略する。書き込みイネーブル信号ＷＥと反転書き込み
イネーブル信号ＷＢｍは、ビットライトディセーブル時
もビットライト書き込み時と同じ値をとる。

【００２０】ビットライト制御信号ＷＥＢｋは、図８の
前半の内部クロック信号ＣＬの立ち上がり時に"loｗ"な
ので、第ｋビットは書き込み動作を行う。ビットライト
制御信号ＷＥＢｋは、一旦ビットライト制御信号ラッチ
１９に取り込まれた後、その反転信号であるビットライ
トイネーブル信号ＢＷＥとして、センスアンプ/書き込
みドライバ部Ｒｋｍ内のＮＡＮＤゲート２１の入力へ伝
達される。ＮＡＮＤゲート２１のもう一方の入力は反転
書き込みイネーブル信号ＷＢｍから伝えられるので、Ｎ
ＡＮＤゲート２１の出力、ひいては書き込みドライバ４
の動作制御は、ＷＢｍとＢＷＥの両信号が共にＮＡＮＤ
ゲート２１に到達して初めて一意に定まる。ところが、
書き込みドライバ４は共通ビット線ＤＴｍ、ＤＢｍを駆
動してメモリセル記憶データを書き換える能力を有する
ために、最終的に書き込みドライバ４を動作させない場
合であっても、反転書き込みイネーブル信号ＷＢｍとビ
ットライトイネーブル信号ＢＷＥ間のスキューが原因で
過渡的に書き込みドライバ４が活性化すれば、誤書き込
みが起こり得る。

【００２１】この誤動作はタイミング競合(所謂レーシ
ング)によって起こるので、精緻なタイミング設計を実
施すれば防ぐことができる。例えば、図７に示す回路で
は、遅延回路２３を設置することで解決しており、図８
によれば前半の内部クロック信号ＣＬの立ち上がりに対
し、反転書き込みイネーブル信号ＷＢｍの立ち下がりタ
イミングとビットライトイネーブル信号ＢＷＥの立ち上
がりタイミングが一部重なっているが、誤書き込みは起
こらない。なお、図７の構成はあくまで一例であり、他
のタイミング調整で解決を図ってもよい。

【００２２】さて、図８の後半のクロックでは、ビット
ライト制御信号ＷＥＢｋが立ち上がり、それに伴いビッ
トライトイネーブル信号ＢＷＥが立ち下がり、ビットラ
イトディセーブルモードへと切り替わる。共通データ線
ＲＴ、ＲＢは、書き込みイネーブル信号ＷＥが"high"で
ありさえすれば、ビットライト書き込みを行うか否かに
拘わらず、データ入力信号ＤＩｋの値をセンスアンプ/
書き込みドライバ部Ｒｋｍへ伝達する。このため、図８
において、共通データ線ＲＴ、ＲＢ信号が遷移するタイ
ミングは前後半のクロックとも、図６の前半のクロック
におけるＲＴ、ＲＢ信号の遷移タイミングと同じであ
る。また、出力データラッチ１２には常に共通データ線
ＲＴ、ＲＢ上のデータが入力されているので、書き込み
時は、データ出力信号ＤＯｋにデータ入力信号ＤＩｋと
同一のデータが内部クロック信号ＣＬよりやや遅れて出
力される。センスアンプイネーブル信号ＳＥｍは、書き
込み時には立ち上がらない。

【００２３】共通ビット線ＤＴｍ、ＤＢｍは、図６の前
半のクロックにおいても、図８の前半のクロックにおい
ても、選択メモリセルへ向けて書き込みデータを送るた
め、動作としては同じである。しかし、図７におけるＮ
ＡＮＤゲート２１でのレーシング回避のため、図８(ビ
ットライト機能を備えたＳＲＡＭ)の場合は、書き込み
ドライバ４の動作開始が遅れるため、共通ビット線ＤＴ
ｍ、ＤＢｍの立ち下がりが図６に比べてやや遅くなって
いる。一方、図８の後半のクロックは、ビットライトデ
ィセーブルモードなので、書き込みドライバが動作しな
い。しかし、ワード線は、全てのビットを横断するよう
に敷設されているため、選択されたメモリセルは、ビッ
ト線対２に電気的に接続され、結局、共通ビット線ＤＴ
ｍ、ＤＢｍは読み出し動作と同様に振る舞う。

【００２４】図９は、ビットライト機能を有する従来の
他のＳＲＡＭ回路を示す。ビットライトディセーブルと
なるビットは、読み出し動作を行うことが特徴である。
図９において、図７との相違点は、ＩＯ部ＩＯｋ内にＮ
ＡＮＤゲート１７を設け、ビットライトイネーブル信号
ＢＷＥが、センスアンプ/書き込みドライバ部Ｒｋｍ内
のＮＡＮＤゲート２１だけではなく、ＩＯ部ＩＯｋ内の
ＮＡＮＤゲート１７にも接続されている点である。ＮＡ
ＮＤゲート１７がインバータ１８と共に共通データ線ド
ライバ１４を制御することにより、ビットライト制御信
号ＷＥＢｋに"high"が入力されたとき、共通データ線ド
ライバ１４は非活性化される。

【００２５】図１０は、図９に示したＳＲＡＭの動作を
示すタイミングチャートである。図１０は、図８と同様
に、内部クロック信号ＣＬの約２周期分の動作を示して
いる。前半の１周期が"０"を書き込む動作、後半の１周
期がビットライトディセーブルモードに対応している点
も図８と同じである。図１０において、図８と比較した
ときの波形の相違は、後半のクロックでセンスアンプイ
ネーブル信号ＳＥｍが立ち上がり、センスアンプ６及び
読み出しドライバ対９の作用で、読み出しデータが共通
データ線ＲＴ、ＲＢに読み出され、出力データラッチ１
２を経て出力データＤＯｋに伝達される点である。共通
データ線ドライバ１４は、ビットライト制御信号ＷＥＢ
ｋに"high"が入力されているので、ハイインピーダンス
出力である。なお、内部クロック信号ＣＬが"loｗ"のと
きは、共通データ線プリチャージ回路１１によって共通
データ線ＲＴ、ＲＢが共に"high"に保たれる。

【００２６】図１１は、バイトライト機能を有する従来
のＳＲＡＭ回路を示す図である。センスアンプ及びデー
タ出力信号等の読み出し動作に関与する素子は、図５、
図７及び図９と同じなので説明を省略する。図１１の左
側の部分は、図９と同一構成及び同一動作である。即
ち、書き込みイネーブル信号ＷＥが"high"の場合、バイ
トライト制御信号ＢＷＢｋに"loｗ"が入力されたとき
は、第ｋビットの選択メモリセルに対して、データ入力
信号ＤＩｋの値が書き込まれる。ＢＷＢｋに"high”が
入力された場合は、ビットライトディセーブルと同様の
動作となり、書き込みが実行されない。

【００２７】これに対して、図１１の右側の部分の第ｋ
+１ビットは、自身のビット内で共通データ線ドライバ
制御信号２５及び書き込みドライバ制御信号２７を生成
しておらず、単に第ｋビットのＩＯ部ＩＯｋで生成され
た両制御信号をそのまま受信して、夫々共通データ線ド
ライバ２４と書き込みドライバ２６を制御している。こ
のように、バイトライト制御信号ＢＷＢｋは全てのＩＯ
部に入力されるのではなく、８ビット又は９ビット単位
につき１つだけ入力される。残りの７又は８ビットは、
図１１のように、バイトライト制御信号ＢＷＢｋが入力
されたビット内で生成された制御信号によって、書き込
みドライバなどが制御される。図１１に示すＳＲＡＭの
タイミングチャートは、図１０と同様なので説明を省略
する。

【００２８】図１２は、特許第２５９８４２４公報の第
１図であり、個々のメモリセルＭＣ１１、ＭＣ１２、
…、ＭＣｍ３、ＭＣｍ４の入力端子にトランスファゲー
トＴＧ１１、ＴＧ１２、…、ＴＧｍ３、ＴＧｍ４を追加
することでビットライト機能を実現したものである。図
５、図７、図９、図１１に記載されたＳＲＡＭが専用設
計したオンチップＳＲＡＭを想定しているのに対して、
この公報に示されたＳＲＡＭはゲートアレイ等の基本セ
ルを用いて形成されるものである。従って、メモリセル
ＭＣ１１、ＭＣ１２、…、ＭＣｍ３、ＭＣｍ４は、通常
広く知られている６つのトランジスタによって構成され
るメモリセルではなく、むしろ通常用いられているラッ
チと同様の構成である。

【００２９】通常のメモリセル動作は、１本のワード線
の選択によって１対(２本)のビット線対を介してデータ
の読み書きを行う。これに対し、この公報のメモリセル
は読み出しワード線Ｗr１１、Ｗr１２(及びＷrｍ１、Ｗ
rｍ２)を選択することで、読み出しデータ線Ｄr１、Ｄr
２、…を介して読み出しを行う。同様に、書き込み動作
は、書き込みワード線Ｗｗ１１、Ｗｗ１２(及びＷｗ２
１、Ｗｗ２２及びＷｗｍ１、Ｗｗｍ２)を選択すること
で、書き込みデータ線Ｄｗ１、Ｄｗ２、Ｄｗ３、Ｄｗ
４、…を介して書き込みを行う。

【００３０】ビットライトディセーブル時に誤書き込み
を防ぐために、図７、図９、図１１のＳＲＡＭは、前述
のように、書き込みドライバが動作しないよう制御する
という方法を採用している。しかし、この公報のＳＲＡ
Ｍは、書き込みワード線Ｗｗ１１、Ｗｗ１２、…、Ｗｗ
ｍ１、Ｗｗｍ２も書き込みデータ線Ｄｗ１、Ｄｗ２、Ｄ
ｗ３、Ｄｗ４も動作させた上で、メモリセルのデータ入
力部分のトランスファゲートＴＧ１１、ＴＧ１２、…、
ＴＧｍ３、ＴＧｍ４、…を遮断することによって誤書き
込みを防いでいる。

【００３１】また、書き込み制御系の簡素化を図った従
来技術として、特開平６−４４７８０号公報及び特開平
８−２４９８８４号公報に記載されたものがある。前者
は、配線領域に必要な面積を縮小し、高集積化を図るこ
とを目的として、第１の制御信号と入力バッファからの
出力とを入力とし、第１のデータ線を出力としている第
１の書き込み回路と、第２の制御信号と前記第１のデー
タ線とを入力とし、第２のデータ線を出力としている第
２の書き込み回路とを備え、前記第１の書き込み回路が
前記第１のデータ線を確定状態にし、前記第２の書き込
み回路が前記確定状態を受けて前記第２の制御信号を無
視した出力状態をとるＤＲＡＭが開示されている。ま
た、後者は、ライトパービット・データバスをデータバ
スと共通化することにより、パターン面積を縮小化する
ことを目的として、スイッチ回路手段が１対のデータバ
スの論理状態に基づいてオンオフすることにより、入力
データがメモリセルに書き込まれるか否かが選択される
ようにした半導体メモリのライトパービット回路が開示
されている。

【００３２】

【発明が解決しようとする課題】しかしながら、従来の
ビットライト又はバイトライト機能を有するＳＲＡＭに
おいては、ビットライト又はバイトライト機能を有しな
いＳＲＡＭと比較して、次のような問題点があった。

【００３３】先ず、図７、図９、図１１に示した従来の
ＳＲＡＭでは、ビットライト機能を実現するために、単
にＳＲＡＭ内にｎ+１個含まれるＩＯ部に素子を追加す
るだけではなく、ＳＲＡＭ内に(ｎ+１)×(ｍ+１)個も含
まれるセンスアンプ/書き込みドライバ部にも素子が追
加される。このため、チップ面積が大きくなり、コスト
が増大するという問題点がある。また、ビットライトイ
ネーブル信号の配線が同一ビットに属するｍ+１個の全
てのバンクを貫くように敷設する必要があるので、その
領域を確保する必要があるという問題点もある。

【００３４】また、図１２に示した従来のＳＲＡＭで
は、メモリセル１個１個にトランスファゲートを追加す
ることで、ビットライト機能を実現している。ＳＲＡＭ
中にメモリセルは、当然バンク数よりも遥かに多く存在
するので、ＳＲＡＭ全体の面積に及ぼす影響は極めて大
きい。特許第２５９８４２４公報には、その効果とし
て、回路占有面積を増大させないと記載されているが、
専用設計したオンチップＳＲＡＭの場合は、ゲートアレ
イと異なり、このような面積増加は許容できない。

【００３５】また、図７、図９、図１１に示した従来の
ＳＲＡＭでは、ビットライトイネーブル信号ＢＷＥの配
線を充放電する電力が大きいため、消費電力の増加が大
きいという問題点がある。即ち、ビットライトイネーブ
ル信号ＢＷＥは同一ビットに属する全てのバンクを貫く
ように敷設されているため、極めて寄生容量が大きい。
加えて、図７、図９、図１１のように、遅延回路２３を
付加することでタイミング競合(レーシング)を防いでい
る場合は、遅延回路自身の消費電力が無視できない。な
ぜなら、高精度でバラツキの小さなタイミング設計をす
るには、ゲート長が大きな論理ゲートを多段接続する必
要がある。その結果、遅延回路は消費電力を、ある程度
無視して設計せざるを得ないからである。

【００３６】また、図１２に示した従来例では、ビット
ライトを行うか否かを変更する都度、メモリセルにつな
がるトランスファゲートのオン/オフを１行分(図１２で
は、例えば、ＴＧ１１、ＴＧ２１、ＴＧ３１、…、ＴＧ
ｍ１)切り替えなければならない。よって、書き込み制
御線ＷＥ１１、ＷＥ１２、ＷＥ２１、ＷＥ２２、ＷＥ３
１、ＷＥ３２、ＷＥ４１、ＷＥ４２は、夫々接続される
トランスファゲート数が多く、極めて寄生容量が大きく
なるため、やはり消費電力が大きくなる。

【００３７】また、図７、図９、図１１に示した従来の
ＳＲＡＭでは、タイミング設計が複雑化するため、設計
期間が大幅に増加するという問題点がある。２方向から
ＩＯ部に届く信号のタイミング競合(レーシング)は、Ｉ
／Ｏ部が１方向(ワード線に平行方向)に並んで配置され
ているだけなので比較的回避しやすい。これに対して、
センスアンプ/書き込みドライバ部内のレーシングは、
２次元方向(ワード線に平行方向とビット線対に平行方
向の両方)の広がりをもって配置されているため、２方
向から届く信号の到着時間差はもちろん、到着順序の差
も場所によって変動し、極めてタイミング設計が難しく
なる。このため、タイミング設計が複雑化する。

【００３８】また、特開平６−４４７８０号公報に記載
された従来技術においては、ライトゲートに対する入力
データと、制御信号／ＷＧＴを使用してライトゲート内
で論理をとって出力を高インピーダンス化させ、ライト
ゲートを非活性化している。このため、特開平６−４４
７８０号公報においては、その図３に示されているよう
に、ライトゲートは１６個のトランジスタで構成されて
おり、回路が極めて複雑である。よって、素子形成面積
の縮小及び消費電力の双方において、不利である。

【００３９】更に、特開平８−２４９８８４号公報にお
いても、特開平６−４４７８０号公報と同様に、データ
バス上の信号と書き込み制御信号を入力とし、ライト増
幅回路近辺で論理をとることによって、ビット線への書
き込みを制御しているので、回路が複雑化するという問
題点がある。

【００４０】本発明はかかる問題点に鑑みてなされたも
のであって、素子形成面積の増加を抑制し、ビットライ
トディセーブル(ビットライトを行わない)時の消費電力
を低減し、ビットライト機能又はバイトライト機能を付
加する際のメモリ設計時間を短縮できるビットライト機
能又はバイトライト機能を有する半導体メモリ及び半導
体メモリのビットライト又はバイトライト方法を提供す
ることを目的とする。

【００４１】

【課題を解決するための手段】本発明に係る半導体メモ
リは、メモリセルが行列状に配置されたメモリセルアレ
イ、このメモリセルアレイの行線を選択するカラムセレ
クタ並びにセンスアンプ及び書き込みドライバ部を含む
１ビット分の回路ブロックが複数ビット分設けられ、各
ビットについてデータの入出力部が設けられていると共
に、列アドレスによって１つのワード線が選択され、行
アドレスによって１組のビット線対が選択される半導体
メモリにおいて、前記入出力部は、ビットライトモード
又はバイトライトモードにおいて、ワード線とカラムセ
レクタの双方が選択されているにも拘わらずデータ書き
込みを行わないメモリセルに電気的に接続されるビット
線を、ワード線選択時にプリチャージ時と同様の電位で
駆動することによって、ライトディセーブルを実現する
ことを特徴とする。

【００４２】本発明に係る他の半導体メモリは、メモリ
セルが行列状に配置されたメモリセルアレイ、このメモ
リセルアレイ内のメモリセルのカラムを選択するカラム
セレクタ並びにセンスアンプ及び書き込みドライバ部を
含むバンクを複数個備えた１ビット分の回路ブロックが
複数ビット分設けられ、各ビットについてデータの入出
力部が設けられていると共に、バンクアドレスにより各
ビット内のバンクのいずれかが選択され、列アドレスに
よって１つのワード線が選択され、行アドレスによって
１組のビット線対が選択される半導体メモリにおいて、
前記入出力部は、ビットライトモード又はバイトライト
モードにおいて、ワード線とカラムセレクタの双方が選
択されているにも拘わらずデータ書き込みを行わないメ
モリセルに電気的に接続されるビット線を、ワード線選
択時にプリチャージ時と同様の電位で駆動することによ
って、ライトディセーブルを実現することを特徴とす
る。

【００４３】これらの半導体メモリにおいて、例えば、
前記書き込みドライバ部が、書き込み時に選択ビット線
対に"０"、"１"又は"１"、"０"に該当する所定電位を出
力することによって書き込み動作を実施し、ビットライ
トディセーブル又はバイトライトディセーブル時には、
前記書き込みドライバ部が選択ビット線対に同一電位を
出力する。

【００４４】本発明に係る他の半導体メモリは、メモリ
セルが行列状に配置されたメモリセルアレイ、このメモ
リセルアレイの行線を選択するカラムセレクタ並びにセ
ンスアンプ及び書き込みドライバ部を含む１ビット分の
回路ブロックが複数ビット分設けられ、各ビットについ
てデータの入出力部が設けられていると共に、列アドレ
スによって１つのワード線が選択され、行アドレスによ
って１組のビット線対が選択される半導体メモリにおい
て、前記入出力部は、前記入出力部と前記各センスアン
プ及び書き込みドライバ部とは、１対の共通データ線に
より接続されており、前記入出力部は、入力データをラ
ッチする入力データラッチと、前記共通データ線に入力
データを送出する共通データ線ドライバと、前記共通デ
ータ線からの出力データを出力端子に出力する出力デー
タラッチと、前記共通データ線をプリチャージするプリ
チャージ回路と、ビットライト又はバイトライト制御信
号が入力される制御信号ラッチと、前記制御信号のオン
によるビットライト又はバイトライトのディセーブル時
に前記共通データ線プリチャージ回路及び前記共通デー
タ線ドライバを動作させるディセーブル制御回路とを有
することを特徴とする。

【００４５】本発明に係る更に他の半導体メモリは、メ
モリセルが行列状に配置されたメモリセルアレイ、この
メモリセルアレイ内のメモリセルのカラムを選択するカ
ラムセレクタ並びにセンスアンプ及び書き込みドライバ
部を含むバンクを複数個備えた１ビット分の回路ブロッ
クが複数ビット分設けられ、各ビットについてデータの
入出力部が設けられていると共に、バンクアドレスによ
り各ビット内のバンクのいずれかが選択され、列アドレ
スによって１つのワード線が選択され、行アドレスによ
って１組のビット線対が選択される半導体メモリにおい
て、前記入出力部と前記各センスアンプ及び書き込みド
ライバ部とは、１対の共通データ線により接続されてお
り、前記入出力部は、入力データをラッチする入力デー
タラッチと、前記共通データ線に入力データを送出する
共通データ線ドライバと、前記共通データ線からの出力
データを出力端子に出力する出力データラッチと、前記
共通データ線をプリチャージするプリチャージ回路と、
ビットライト又はバイトライト制御信号が入力される制
御信号ラッチと、前記制御信号のオンによるビットライ
ト又はバイトライトのディセーブル時に前記共通データ
線プリチャージ回路及び前記共通データ線ドライバを動
作させるディセーブル制御回路とを有することを特徴と
する。

【００４６】これらの半導体メモリにおいて、例えば、
前記センスアンプ及び書き込みドライバ部は、ビットラ
イト又はバイトライト機能を有しないメモリの場合と同
一の回路構成を有する。

【００４７】本発明に係る半導体メモリのビットライト
又はバイトライト方法は、入力データの書き込みドライ
バ部が、書き込み時にメモリセルアレイの選択ビット線
対に"０"、"１"又は"１"、"０"に該当する所定電位を出
力することによって書き込み動作を実施する半導体メモ
リにおいて、ビットライトディセーブル時又はバイトラ
イトディセーブル時には、前記書き込みドライバが前記
選択ビット線対に同一電位を出力することを特徴とす
る。

【００４８】本発明は、ビットライト動作(半導体メモ
リの１ビット毎に、書き込み動作を行うか否かを制御す
る動作)を実現するものであり、特に、多バンク構成の
ＳＲＡＭに好適である。書き込みモード時に書き込みを
行うビットについては、従来のメモリの書き込み動作と
同じである。これに対して、ビットライトを行わないビ
ットは、従来のように、書き込みドライバが通常の書き
込み動作を行わないように制御する等により、書き込み
をしないようにしなければ、メモリセルに記憶されたデ
ータが破壊されてしまう。このビットライトを行わない
動作は「ビットライトディセーブル」といわれる。

【００４９】ところが、従来のビットライト機能を有す
る半導体メモリは、ビットライトディセーブル時に書
き込みドライバが動作しないような制御回路を設け、タ
イミングを再調整する必要があり、Ｉ／Ｏ部に入力さ
れたビットライト制御信号を書き込みドライバへ伝達す
る必要があるというものであり、これが、素子形成面
積、メモリ設計期間、及び消費電力のいずれにとっても
欠点となる。

【００５０】本発明においては、書き込みドライバの
制御回路はビットライト機能を有しない半導体メモリと
同様であり、ビットライトディセーブル動作を行うビ
ットも、書き込みを行うビットと同様に、書き込みドラ
イバを動作させるが、このとき、書き込みドライバに
は、通常の書き込みデータではなく、メモリセルデータ
が破壊されないような電位を出力するような入力値を与
え、Ｉ／Ｏ部へ入力されたビットライト制御信号に応
じて、上記書き込みドライバへの入力値を生成するとい
うものである。

【００５１】これにより、素子形成面積が小さく、消費
電力が少なく、メモリ設計期間が短いビットライト方式
及びバイトライト方式を実現することができる。

【００５２】

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。本発明の実施例
に係るＳＲＡＭ(スタティック・ランダム・アクセス・
メモリ)の全体構成は、従来のビットライト機能を備え
たＳＲＡＭと同一であり、例えば、前述の図１に示すも
のと同一である。各ブロックの配置、役割、入出力信号
の構成も同一なので、ここでは説明を省略する。

【００５３】図２は本発明の実施例に係るＳＲＡＭ回路
のうち、第ｋビットを抜き出してその回路構成を示すブ
ロック図である。本実施例のＳＲＡＭ回路は、ＩＯ部Ｉ
Ｏｋの回路構成を除いて、図５に示したビットライト機
能を有しない従来のＳＲＡＭ回路と同一の構成を有す
る。このため、この部分については、重複説明を回避す
るため、説明を省略する。

【００５４】また、ＩＯ部ＩＯｋを構成する素子のう
ち、出力データラッチ１２、出力ドライバ１３、データ
出力信号ＤＯｋ、データ入力信号ＤＩｋ、入力データラ
ッチ１５、共通データ線ドライバ１４、共通データ線Ｒ
Ｔ及びＲＢ、内部クロック信号ＣＬ、書き込みイネーブ
ル信号ＷＥ、ビットライト制御信号ＷＥＢｋ、並びにビ
ットライト制御信号ラッチ１９は、図７に示したビット
ライト機能を有する従来のＳＲＡＭ回路と同一構成であ
る。

【００５５】更に、ＮＡＮＤゲート１７の入出力の接続
は、図９に示したビットライト機能を有する従来の他の
ＳＲＡＭ回路と同一なので、共通データ線ドライバ１４
は、図９に示した従来例と同じように制御される。

【００５６】本実施例のＳＲＡＭにおいては、ＩＯ部Ｉ
Ｏｋの回路構成が、図５に示したビットライト機能を有
しない従来のＳＲＡＭと異なる。本実施例においては、
図７に示すビットライト機能を有する従来のＳＲＡＭと
同様に、ＩＯ部ＩＯｋにビットライト制御信号ＷＥＢｋ
が入力されると共に、それが入力されるビットライト制
御信号ラッチ１９がＩＯ部ＩＯｋに設けられる。しか
し、ビットライト制御信号ラッチ１９の反転出力は、Ｎ
ＡＮＤゲート１７の一方の入力端に接続されている。Ｎ
ＡＮＤゲート１７の他方の入力端には書き込みイネーブ
ル信号ＷＥが入力される。

【００５７】また、書き込みイネーブル信号ＷＥはＮＡ
ＮＤゲート２４の一方の入力端にも入力される。ＮＡＮ
Ｄゲート２４の他方の入力端には、ビットライト制御信
号ラッチ１９の非反転出力(入力であるＷＥＢｋと同相
の出力)信号が入力される。

【００５８】一方、共通データ線プリチャージ回路１１
は、ＡＮＤゲート２５とＮＡＮＤゲート２４によって制
御される。ＡＮＤゲート２５の一方の入力端には、ＮＡ
ＮＤゲート２４の出力信号が入力され、ＡＮＤゲート２
５の他方の入力端には内部クロック信号ＣＬが入力さ
れ、ＡＮＤゲート２５の出力端は共通データ線プリチャ
ージ回路１１を構成する２つのＰチャンネルトランジス
タのゲート端子に接続されている。

【００５９】次に、図２に示す本実施例のＳＲＡＭにつ
いて、図３を使用してその動作を説明する。図３は、内
部クロック信号ＣＬの約２周期分の動作を示すタイミン
グチャートであり、前半の１周期は書き込み動作、後半
の１周期がビットライトディセーブルに対応している。
書き込み動作は、図６に示したビットライト機能を有し
ないＳＲＡＭの書き込み動作と同様なので、ここでは説
明を省略する。

【００６０】ビットライトディセーブル動作も、図１０
に示したビットライト機能を有する従来の他のＳＲＡＭ
回路の動作と次の３点を除いて同様である。相違点の１
つ目は、センスアンプイネーブル信号ＳＥｍが立ち上が
らないこと、つまりセンスアンプが動作しないというこ
とである。但し、図８に示したビットライト機能を有す
る従来のＳＲＡＭ回路の動作でも、センスアンプは動作
しないため、必ずしもこの点が本発明のＳＲＡＭ固有の
特徴という訳ではない。

【００６１】２つ目の相違点は、書き込みイネーブル信
号ＷＥとビットライト制御信号ＷＥＢｋが共に”high”
のときは、内部クロック信号ＣＬが”high”、”loｗ”
に拘わらず、共通データ線プリチャージ回路１１が動作
するという点である。従来のＳＲＡＭでは、単に、内部
クロック信号ＣＬが立ち上がると、共通データ線プリチ
ャージ回路１１が非活性化し、内部クロック信号ＣＬが
立ち下がると、共通データ線プリチャージ回路１１が活
性化していたため、外部クロック信号ＣＬＫ(図１)が”
loｗ”の場合をプリチャージモードと呼んでいた。しか
し、本発明のＳＲＡＭは、ビットライトディセーブル時
(書き込みイネーブル信号ＷＥとビットライト制御信号
ＷＥＢｋが共に”high”)には、内部クロック信号ＣＬ
が立ち上がっても、共通データ線プリチャージ回路１１
と共通データ線ドライバ１４の双方ともプリチャージモ
ード時の動作をそのまま継続する。

【００６２】３つ目の相違点は、書き込みドライバ４が
通常の書き込み時と同様に動作するということである。
共通データ線ＲＴ、ＲＢが共に”high”レベルなので、
書き込みドライバ４は共通ビット線ＤＴｍ、ＤＢｍへ共
に”high”レベルを出力する。一方、選択されたメモリ
セルは読み出し時と同じ動作をするため、例えば、図３
の場合は、共通ビット線のＤＢｍ側を”loｗ”方向へ駆
動しようとする。これによって、書き込みドライバ４、
共通ビット線ＤＢｍ、カラムセレクタＣｋｍ、ビット線
２を経て、更に選択されたメモリセルの”loｗ”側記憶
端子からメモリセルのＧＮＤ(接地)端子に至る経路で、
貫通電流が流れる。よって、”loｗ”側共通ビット線Ｄ
Ｂｍの電位は”loｗ”近くまで下がることなく、上記貫
通電流経路の抵抗比で決まる電位まで下がり、飽和す
る。

【００６３】通常、貫通電流が流れる回路動作は消費電
力が増大するとして避けられることが多いが、この場合
は書き込みドライバ４が動作しているので、”loｗ”側
共通ビット線ＤＢｍが読み出し動作時よりも高い電位に
保たれる。その分、次のプリチャージ時にビット線対２
及び共通ビット線ＤＴｍ、ＤＢｍを充電する電力が少な
くて済むため、電力増加の一部が相殺される。

【００６４】更に重要なことに、本発明のＳＲＡＭで
は、ビットライトディセーブルモードにおいて、共通デ
ータ線ＲＴ、ＲＢの電位が一切変化しない。よって、Ｒ
Ｔ又はＲＢの充放電電力と、共通データ線プリチャージ
回路１１を構成するＰチャンネルトランジスタのゲート
の充放電電力と、出力データラッチ１２及び出力ドライ
バの消費電力と、各センスアンプ/書き込みドライバ部
Ｒｋ０、Ｒｋ１、…、Ｒｋｍ内の書き込みデータ受信イ
ンバータ７の消費電力が生じない。結局、ＳＲＡＭ全体
では、書き込み時及び読み出し時より、却って消費電力
が減少する。加えて、本実施例においては、従来のビッ
トライト機能を有するＳＲＡＭでは不可欠であるビット
ライト制御信号ＢＷＥを必要としないため、この配線の
充放電電力が発生しない。

【００６５】このため、ビットライトを行うか否かによ
って書き込みドライバ４を制御する必要がなく、その
分、制御回路が簡素になるから、面積増加を最小限に抑
制できる。また、ビットライトディセーブル(ビットラ
イトを行わない)時の消費電力が少ない。これは、ビッ
トライト制御信号ＷＥＢｋの情報を書き込みドライバ４
へ伝達しないことと、書き込みドライバ４へ入力するデ
ータがプリチャージ時と同一であることとの２点によ
り、配線容量等の充放電に要する電力を大幅に削減でき
るからである。更に、ビットライトを行うか否かによっ
て書き込みドライバを制御しないため、書き込みドライ
バの制御回路を再設計する必要がないから、書き込みデ
ータを出力するタイミングを再調整する必要がないた
め、ビットライト機能又はバイトライト機能を付加する
際の設計時間を短縮できる。

【００６６】本発明においては、特開平６−４４７８０
号公報及び特開平８−２４９８８４号公報に記載された
発明と異なり、マスクビットのライトゲートがメモリセ
ルデータを破壊しないようなデータを出力するように制
御する。この出力は、ライトゲートに対する入力データ
をプリチャージ時と同一電位とし、そのまま同電位を出
力させるという簡便な方法で実現している。即ち、本発
明においては、ライトゲートにとっての入力データと、
ライトゲート制御信号との間で論理をとる必要がない。
即ち、本発明においては、ライトゲートにとっての入力
データを無視するか又は無視しないかを切り替える論理
回路が存在せず、無視するという選択肢がない。従っ
て、素子数が本発明の方が著しく少なく、素子形成面積
及び消費電力の点で本発明の方が優れている。

【００６７】図４は、本発明の他の実施例を示す図であ
り、本発明のビットライト方式をバイトライト機能を有
するＳＲＡＭへ適用した場合のものである。センスアン
プ及びデータ出力信号等、読み出し動作に関与する素子
は、図２と同一であるので、説明を省略する。図４の左
側の部分、即ちＩＯ部ＩＯｋ、センスアンプ/書き込み
ドライバ部Ｒｋｍ、カラムセレクタＣｋｍ、メモリセル
アレイＡｋｍは、ビットライト制御信号ＷＥＢｋの代わ
りに、バイトライト制御信号ＢＷＢｋが入力されている
ことを除いて、図２と同一構成及び同一動作であるた
め、重複説明を省略する。

【００６８】これに対して、図４の右側の部分、即ちＩ
Ｏ部ＩＯｋ+１及びセンスアンプ/書き込みドライバ部Ｒ
ｋｍは、自身のビット内で、共通データ線ドライバ制御
信号２５、共通データ線プリチャージ回路制御信号２８
及び書き込みドライバ制御信号２７を生成しておらず、
単に第ｋビットのＩＯ部ＩＯｋで生成された各制御信号
をそのまま受信し、利用していることが特徴である。

【００６９】このように、８ビット又は９ビット単位に
つき、１箇所だけ入力されるバイトライト制御信号ＢＷ
Ｂを用いて、それらの８ビット又は９ビットをまとめて
制御するという方法により、本発明をバイトライト機能
を有するＳＲＡＭへ適用することができるようになる。
ここでは、８ビット又は９ビット単位に限定して説明し
たが、本発明の適用範囲はそれに限定されるものではな
い。

【００７０】

【発明の効果】以上詳述したように、本発明によれば、
ビットライト機能又はバイトライト機能を有するにも拘
わらず、素子形成面積の増加を防止することができる。
これは、本発明においては、ビットライトを行うか否か
によって書き込みドライバを制御する必要がなく、その
分、制御回路が簡素になるからである。また、本発明に
よれば、ビットライトディセーブル(ビットライトを行
わない)時の消費電力が少ない。これは、ビットライト
制御信号ＷＥＢｋの情報を書き込みドライバへ伝達しな
いことと、書き込みドライバ４へ入力するデータがプリ
チャージ時と同一であることにより、配線容量等の充放
電に要する電力を大幅に削減できるからである。更に、
ビットライト機能又はバイトライト機能を付加する際の
メモリ設計時間を短縮できる。これは、ビットライトを
行うか否かによって書き込みドライバを制御しないた
め、書き込みドライバの制御回路を再設計する必要がな
いからである。特に、書き込みデータを出力するタイミ
ングを再調整する必要がないことが、メモリ設計時間の
短縮に効果的である。

【図面の簡単な説明】

【図１】本発明のビットライト機能を有するＳＲＡＭの
全体構成を示すブロック図である。

【図２】本発明の第１実施例に係るＳＲＡＭのうち、第
ｋビットを抜き出してその回路構成を示すブロック図で
ある。

【図３】図２に示すＳＲＡＭの動作を示すタイミングチ
ャート図である。

【図４】本発明の第２実施例に係るＳＲＡＭのうち、第
ｋビットを抜き出してその回路構成を示すブロック図で
ある。

【図５】従来のビットライト機能を有しないＳＲＡＭの
うち、第ｋビットを抜き出してその回路構成を示すブロ
ック図である。

【図６】図５に示すＳＲＡＭの動作を示すタイミングチ
ャート図である。

【図７】従来のビットライト機能を有するＳＲＡＭのう
ち、第ｋビットを抜き出してその回路構成を示すブロッ
ク図である。

【図８】図７に示すＳＲＡＭの動作を示すタイミングチ
ャート図である。

【図９】従来のビットライト機能を有する他のＳＲＡＭ
のうち、第ｋビットを抜き出してその回路構成を示すブ
ロック図である。

【図１０】図９に示すＳＲＡＭの動作を示すタイミング
チャート図である。

【図１１】従来のバイトライト機能を有するＳＲＡＭを
示す回路図である。

【図１２】特許第２５９８４２４公報の第１図である。

【符号の説明】

ＤＩ０〜ＤＩｎ：データ入力信号ＤＯ０〜ＤＯｎ：データ出力信号ＷＥＢｋ：ビットライト制御信号ＲＴ，ＲＢ：共通データ線ＤＴｍ、ＤＢｍ：共通ビット線ＣＬ：内部クロック信号ＣＬＫ：外部クロック信号ＷＬ０〜ＷＬｘ：ワード線ＩＯｋ：Ｉ／Ｏ部Ｒｋｍ：センスアンプ／書き込みドライバ部Ｃｋｍ：カラムセレクタＡｋｍ：メモリセルアレイ１４：共通データ線ドライバ

Claims

【特許請求の範囲】

【請求項１】メモリセルが行列状に配置されたメモリ
セルアレイ、このメモリセルアレイの行線を選択するカ
ラムセレクタ並びにセンスアンプ及び書き込みドライバ
部を含む１ビット分の回路ブロックが複数ビット分設け
られ、各ビットについてデータの入出力部が設けられて
いると共に、列アドレスによって１つのワード線が選択
され、行アドレスによって１組のビット線対が選択され
る半導体メモリにおいて、前記入出力部は、ビットライ
トモード又はバイトライトモードにおいて、ワード線と
カラムセレクタの双方が選択されているにも拘わらずデ
ータ書き込みを行わないメモリセルに電気的に接続され
るビット線を、ワード線選択時にプリチャージ時と同様
の電位で駆動することによって、ライトディセーブルを
実現することを特徴とする半導体メモリ。
【請求項２】メモリセルが行列状に配置されたメモリ
セルアレイ、このメモリセルアレイ内のメモリセルのカ
ラムを選択するカラムセレクタ並びにセンスアンプ及び
書き込みドライバ部を含むバンクを複数個備えた１ビッ
ト分の回路ブロックが複数ビット分設けられ、各ビット
についてデータの入出力部が設けられていると共に、バ
ンクアドレスにより各ビット内のバンクのいずれかが選
択され、列アドレスによって１つのワード線が選択さ
れ、行アドレスによって１組のビット線対が選択される
半導体メモリにおいて、前記入出力部は、ビットライト
モード又はバイトライトモードにおいて、ワード線とカ
ラムセレクタの双方が選択されているにも拘わらずデー
タ書き込みを行わないメモリセルに電気的に接続される
ビット線を、ワード線選択時にプリチャージ時と同様の
電位で駆動することによって、ライトディセーブルを実
現することを特徴とする半導体メモリ。
【請求項３】前記書き込みドライバ部が、書き込み時
に選択ビット線対に"０"、"１"又は"１"、"０"に該当す
る所定電位を出力することによって書き込み動作を実施
し、ビットライトディセーブル又はバイトライトディセ
ーブル時には、前記書き込みドライバ部が選択ビット線
対に同一電位を出力することを特徴とする請求項１又は
２に記載の半導体メモリ。
【請求項４】メモリセルが行列状に配置されたメモリ
セルアレイ、このメモリセルアレイの行線を選択するカ
ラムセレクタ並びにセンスアンプ及び書き込みドライバ
部を含む１ビット分の回路ブロックが複数ビット分設け
られ、各ビットについてデータの入出力部が設けられて
いると共に、列アドレスによって１つのワード線が選択
され、行アドレスによって１組のビット線対が選択され
る半導体メモリにおいて、前記入出力部は、前記入出力
部と前記各センスアンプ及び書き込みドライバ部とは、
１対の共通データ線により接続されており、前記入出力
部は、入力データをラッチする入力データラッチと、前
記共通データ線に入力データを送出する共通データ線ド
ライバと、前記共通データ線からの出力データを出力端
子に出力する出力データラッチと、前記共通データ線を
プリチャージするプリチャージ回路と、ビットライト又
はバイトライト制御信号が入力される制御信号ラッチ
と、前記制御信号のオンによるビットライト又はバイト
ライトのディセーブル時に前記共通データ線プリチャー
ジ回路及び前記共通データ線ドライバを動作させるディ
セーブル制御回路とを有することを特徴とする半導体メ
モリ。
【請求項５】メモリセルが行列状に配置されたメモリ
セルアレイ、このメモリセルアレイ内のメモリセルのカ
ラムを選択するカラムセレクタ並びにセンスアンプ及び
書き込みドライバ部を含むバンクを複数個備えた１ビッ
ト分の回路ブロックが複数ビット分設けられ、各ビット
についてデータの入出力部が設けられていると共に、バ
ンクアドレスにより各ビット内のバンクのいずれかが選
択され、列アドレスによって１つのワード線が選択さ
れ、行アドレスによって１組のビット線対が選択される
半導体メモリにおいて、前記入出力部と前記各センスア
ンプ及び書き込みドライバ部とは、１対の共通データ線
により接続されており、前記入出力部は、入力データを
ラッチする入力データラッチと、前記共通データ線に入
力データを送出する共通データ線ドライバと、前記共通
データ線からの出力データを出力端子に出力する出力デ
ータラッチと、前記共通データ線をプリチャージするプ
リチャージ回路と、ビットライト又はバイトライト制御
信号が入力される制御信号ラッチと、前記制御信号のオ
ンによるビットライト又はバイトライトのディセーブル
時に前記共通データ線プリチャージ回路及び前記共通デ
ータ線ドライバを動作させるディセーブル制御回路とを
有することを特徴とする半導体メモリ。
【請求項６】前記センスアンプ及び書き込みドライバ
部は、ビットライト又はバイトライト機能を有しないメ
モリの場合と同一の回路構成を有することを特徴とする
請求項１乃至５のいずれか１項に記載の半導体メモリ。
【請求項７】入力データの書き込みドライバ部が、書
き込み時にメモリセルアレイの選択ビット線対に"
０"、"１"又は"１"、"０"に該当する所定電位を出力す
ることによって書き込み動作を実施する半導体メモリに
おいて、ビットライトディセーブル時又はバイトライト
ディセーブル時には、前記書き込みドライバが前記選択
ビット線対に同一電位を出力することを特徴とする半導
体メモリのビットライト又はバイトライト方法。