JP2007259114A - 差動増幅器とデジタル・アナログ変換器、並びに表示装置 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 230000003321 amplification Effects 0.000 claims description 31
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 31
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 claims description 25
- 238000007599 discharging Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 26
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 238000000034 method Methods 0.000 description 18
- 238000004088 simulation Methods 0.000 description 16
- 238000012937 correction Methods 0.000 description 15
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000014509 gene expression Effects 0.000 description 9
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 8
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 8
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 8
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 8
- 239000002131 composite material Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000001629 suppression Effects 0.000 description 5
- 101100480474 Rattus norvegicus Taar7b gene Proteins 0.000 description 4
- 230000009471 action Effects 0.000 description 4
- 101100263704 Arabidopsis thaliana VIN3 gene Proteins 0.000 description 3
- 239000003086 colorant Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- IYZMXHQDXZKNCY-UHFFFAOYSA-N 1-n,1-n-diphenyl-4-n,4-n-bis[4-(n-phenylanilino)phenyl]benzene-1,4-diamine Chemical compound C1=CC=CC=C1N(C=1C=CC(=CC=1)N(C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C1=CC=CC=C1 IYZMXHQDXZKNCY-UHFFFAOYSA-N 0.000 description 2
- -1 VIN2 Proteins 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45748—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
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- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45212—Indexing scheme relating to differential amplifiers the differential amplifier being designed to have a reduced offset
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45536—Indexing scheme relating to differential amplifiers the FBC comprising a switch and being coupled between the LC and the IC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45588—Indexing scheme relating to differential amplifiers the IC comprising offset compensating means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45616—Indexing scheme relating to differential amplifiers the IC comprising more than one switch, which are not cross coupled
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- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45681—Indexing scheme relating to differential amplifiers the LC comprising offset compensating means
-
- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45726—Indexing scheme relating to differential amplifiers the LC comprising more than one switch, which are not cross coupled
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Abstract
【解決手段】データ出力期間が第1の期間と第2の期間を含み、第1の期間ではSa1、2、3、SC1、2、4をオンとし、第1乃至第3の差動対(Ma1,Mb1)、(Ma2,Mb2)、(Ma3,Mb3)の各入力対の第1の入力を非反転入力とし第2の入力を反転入力として各第1入力が第1乃至第3の入力端子のそれぞれ接続され、且つ、第1乃至第3の差動対の各第2入力が、前記容量素子の一端に共通接続されるとともに、前記出力端子に共通接続され、第2の期間ではSb1、2、3、Sc3、5をオンとし、第1乃至第3の差動対の各入力対の第1入力を反転入力とし第2入力を非反転入力とし、各入力対の第1入力が出力端子に共通接続され、第2入力が容量素子(C1)の一端に共通接続される。
【選択図】図20
Description
が蓄積される。
と等しい電圧が出力される、ように切替制御する。
が蓄積される。
と等しい電圧が出力される。
本発明の第1の実施形態では、2つの入力電圧を入力する場合の多値出力化について、添付図面を参照して説明する。以下、本発明の第1の実施の形態の回路構成について説明する。図9は、本発明の第1の実施形態の差動増幅器の構成を示す図である。図9を参照すると、本実施形態にかかる差動増幅器は、電流源I1で駆動される第1の差動対(Ma1、Mb1)と、電流源I2で駆動される第2の差動対(Ma2、Mb2)と、差動対の出力対が共通接続されるカレントミラー負荷回路(M11、M12)と、差動出力信号を受ける出力段増幅回路703と、を備えている。
βn=μ・Cox・W/L
で定義される。
図16に、本実施形態の変形例を示す。本変形例においても、(1:2)内分電圧を高精度に生成・出力することができる。以下では、図16と図9(第1の実施形態の構成)の同一部分の説明は省略し、相違点についてのみ説明する。図16に示す変形例では、差動対(Ma1、Mb1)を2つに分割し、並列に接続している。すなわち、図16における、電流源I11で駆動される差動対(Ma11、Mb11)と、電流源I12で駆動される差動対(Ma12、Mb12)が、図9の電流源I1で駆動される差動対(Ma1、Mb1)に対応する。
Vin11とVin12を同一の電圧で5.0V、
Vin2を5.3V
とした。
本実施形態の他の変形例について説明する。本変形例においても、(1:2)内分電圧を高精度に生成・出力できる。第2の変形例では、図9(第1の実施形態の回路構成)と同一の回路構成を用い、図9の2つの差動対のトランジスタMa1、Mb1、Ma2、Mb2のそれぞれの素子サイズ(チャネル幅)Wa1、Wb1、Wa2、Wb2と、電流源の電流値I1、I2を、以下のように設定する。
・Vin1を5.0V、
・Vin2を5.3Vとした。
本実施形態の他の変形例について説明する。本変形例においては、内分比(1:2)以外の任意の内分比で内分電圧を高精度に生成・出力できる。第3の変形例では、図9(第1の実施形態の回路構成)と同一の回路構成を用い、各トランジスタサイズと電流源の電流値を以下のように設定する。2つの差動対を構成するトランジスタMa1、Mb1、Ma2、Mb2のゲートWa1、Wb1、Wa2、Wb2幅の比と、電流源I1と電流源I2の電流比を、以下のように設定する。また、スイッチの制御は、図10に示したものと同様とする。
本発明の第2の実施形態では、3つの入力電圧を入力する場合の多値出力化について、添付図面を参照して説明する。
・Vin1を6.07V、
・Vin2を6.28V、
・Vin3を6.00Vとした。
以下、本発明の第3の実施の形態について回路構成を説明する。図23は、本発明の第3の実施形態の差動増幅器の構成を示す図である。図23の差動増幅器303は、たとえば、本発明の第1の実施形態で示される差動増幅器(図9)が用いるが、第3の実施形態では、更に、出力スイッチSWoutを備えることである。
以下、本発明の第4の実施の形態について回路構成を説明する。図24は、本発明の第4の実施形態の差動増幅器の構成を示す図である。以下では、図24と、図9(第1の実施形態の構成)の同一部分の説明は省略し、相違点についてのみ説明する。本実施形態では、スイッチSc1と、容量C1の一端(Mb1及びMb2の共通接続点)との間に、入力端と出力端が短絡したスイッチSc1Bで構成されるスイッチノイズ補償回路704が付加されている。Sc1Bで構成されるスイッチノイズ補償回路704によって、Sc1がオフする際に生じる、スイッチノイズを低減することができる。ここで、スイッチSc1とSc1Bの制御信号のタイミングは、逆相の関係(片方がオンのとき、他方がオフの関係)に設定しなければならない。図24のスイッチ制御のタイミングチャートを図25に示す。
次に、本発明の第5の実施の形態について説明する。図27は、本発明の第5の実施形態の差動増幅器の構成を示す図である。図27と図9(第1の実施形態の構成)のの同一部分の説明は省略し、相違点についてのみ説明する。本実施形態では、出力段増幅回路に、差動増幅段705を用いる点が異なる。トランジスタM11のドレインと差動増幅段の一方の入力端の間にスイッチSc6を備え、トランジスタM11のドレインと差動増幅段の他方の入力端の間にスイッチSc7を備え、トランジスタM12のドレインと差動増幅段の前記他方の入力端の間にスイッチSc8を備え、トランジスタM12のドレインと差動増幅段の前記一方の入力端の間にSc9を備える。
次に、本発明の第6の実施の形態について説明する。図29は、本発明の第6の実施形態の表示装置におけるデータドライバの構成を示す図である。図30は、図29の制御タイミングチャートを示す図である。
2 出力端子
5 容量素子
10、11、12、13、14 スイッチ
101 差動入力部
102 能動負荷
103 駆動段及び出力段
111、112 NMOSトランジスタ
121 定電流源
201 増幅器
202 出力回路
203 デコーダ
205 階調電圧発生回路
206 レベルシフタ
207 データラッチ
208 データレジスタ
209 シフトレジスタ
210 データドライバ出力端子群
301 抵抗素子
302 スイッチ群
303 差動増幅器
601 正極性出力差動増幅器
602 負極性出力差動増幅器
603 出力回路
604 出力スイッチ回路
605 デコーダ
703 出力段増幅回路
704 スイッチノイズ補償回路
705 差動増幅段
901 差動段回路
903 出力段増幅回路
CTL1、CTL2 出力スイッチ制御信号
I1、I2 電流源
M1〜M12 トランジスタ
M31、M32 PMOSトランジスタ
M41、M42 NMOSトランジスタ
Ma1〜Ma3、Mb1〜Mb3 トランジスタ
NA1〜NA4、NB1〜NB4 スイッチ用トランジスタ
PA1〜PA4、PB1〜PB4 スイッチ用トランジスタ
NM61、NM62、NM63、NM64、NM65 NMOSトランジスタ
PM51、PM52、PM53、PM54、PM56 PMOSトランジスタ
OUT1〜OUTn 出力端子
PA 差動段出力
PB 出力段増幅回路出力
PC 容量端ノード
Sa1、Sa2 スイッチ
Sa11、Sa12 スイッチ
Sb1、Sb2 スイッチ
Sb11、Sb12 スイッチ
Sc1、Sc2、Sc3、Sc4、Sc5、Sc1B スイッチ
Sc6、Sc7、Sc8、Sc9 スイッチ
Spa、Spb、Sna、Snb 出力スイッチ
SWout 出力スイッチ
VIN 入力端子
VIN1、VIN2 入力端子
VIN11、VIN12 入力端子
VOUT 出力端子
VDD 電源供給端子
VBIAS バイアス電圧供給端子
VSS グランド端子
φa、φb スイッチ制御クロック
Claims (29)
- 第1乃至第m(ただし、mは2以上の整数)の入力端子と、
1つの出力端子と、
第1乃至第mの差動対と、
前記第1乃至第mの差動対のそれぞれに電流を供給する電流源回路と、
前記第1乃至第mの差動対の各出力対の第1の出力同士が共通に接続される第1のノードと、
前記第1乃至第mの差動対の各出力対の第2の出力同士が共通に接続される第2のノードと、
前記第1及び第2のノードに接続される負荷回路と、
前記第1及び第2のノードの少なくとも1つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段と、
容量素子と、
を備えた差動増幅器であって、
入力される制御信号によって、
前記第1乃至第mの差動対の各入力対の第1の入力を非反転入力とし、前記第1乃至第mの差動対の各入力対の第2の入力を反転入力として、前記第1乃至第mの差動対の入力対の第1の入力が前記第1乃至第mの入力端子にそれぞれ接続され、前記第1乃至第mの差動対の入力対の第2の入力が前記容量素子の一端に共通接続されるとともに前記出力端子に共通接続される第1の接続状態と、
前記第1乃至第mの差動対の各入力対の第1の入力を反転入力とし、前記第1乃至第mの差動対の各入力対の第2の入力を非反転入力とし、前記第1乃至第mの差動対の入力対の第1の入力が前記出力端子に共通接続され、前記第1乃至第mの差動対の入力対の第2の入力が前記容量素子の一端に共通接続される第2の接続状態と、
を切替制御する切替回路を備え、
前記第1の接続状態をとる第1の期間と、前記第1の期間につづいて前記第2の接続状態をとる第2の期間とが、データ出力期間を構成してなる、ことを特徴とする差動増幅器。 - 前記制御信号によって、
前記第1の期間には、前記第1乃至第mの差動対の入力対の第1の入力に第1乃至第mの入力電圧(Vin1、Vin2、…、Vinm)が入力され、前記容量素子の一端には、前記第1乃至第mの入力電圧に対し所定の比(a1、a2、…、am)により重み付け平均した電圧と、前記第1乃至第mの差動対によるオフセット電圧が加算された電圧値
が与えられ、
前記第2の期間には、前記第1乃至第mの差動対の入力対の第2の入力に、前記容量素子に蓄積された電圧を入力し、前記オフセット電圧が補正され、前記第1乃至第mの入力電圧(Vin1、Vin2、…、Vinm)を前記所定の比により重み付け平均した電圧
と等しい電圧が出力される、ことを特徴とする請求項1記載の差動増幅器。 - 前記電流源回路が、前記第1乃至第mの差動対のそれぞれ電流を供給する第1乃至第mの電流源を備えている、ことを特徴とする請求項1又は2記載の差動増幅器。
- 前記第1乃至第mの差動対をそれぞれ構成するトランジスタのチャネル幅の比をa12:a22:…:am2とし、前記第1乃至第mの電流源の電流値の比を1:1:…:1とする、ことを特徴とする請求項3記載の差動増幅器。
- 前記電流源回路が、前記第1乃至第mの差動対の全てに電流を供給する1個の電流源から構成される、ことを特徴とする請求項1又は2に記載の差動増幅器。
- 前記第1乃至第mの差動対をそれぞれ構成するトランジスタのチャネル幅の比をa12:a22:…:am2とする、ことを特徴とする請求項5記載の差動増幅器。
- 前記切替回路が、前記第1乃至第mの差動対の入力対の第1の入力と前記第1乃至第mの入力端子との間の接続をそれぞれオン・オフ制御する第1乃至第mの入力スイッチと、
前記出力端子と、前記第1乃至第mの差動対の入力対の第1の入力のそれぞれとの間の接続をオン・オフ制御する第1乃至第mの負帰還接続スイッチと、
前記容量素子の一端と前記出力端子との間の接続をオン・オフ制御する第1のスイッチと、
を備えている、ことを特徴とする請求項1乃至6のいずれか一に記載の差動増幅器。 - 前記制御信号によって、
前記第1の期間には、
前記第1乃至第mの入力スイッチがオン状態とされ、前記第1乃至第mの負帰還接続スイッチがオフ状態とされ、前記第1のスイッチがオン状態とされ、前記出力端子は、前記第1のスイッチを介して前記容量素子の一端に接続され、
前記第2の期間には、
前記第1乃至第mの入力スイッチがオフ状態とされ、前記第1乃至第mの負帰還接続スイッチがオン状態とされ、前記第1のスイッチがオフ状態とされ、前記第1乃至第mの差動対の入力対の第2の入力は前記容量素子の一端に共通接続され、前記出力端子は、前記第1乃至第mの負帰還接続スイッチを介して前記第1乃至第mの差動対の入力対の第1の入力に接続される、ことを特徴とする請求項7に記載の差動増幅器。 - 第1及び第2の入力端子と、1つの出力端子と、第1及び第2の差動対と、
前記第1及び第2の差動対のそれぞれに電流を供給する電流源回路と、
前記第1及び第2の差動対の各出力対の第1の出力同士が共通に接続される第1のノードと、
前記第1及び第2の差動対の各出力対の第2の出力同士が共通に接続される第2のノードと、
前記第1及び第2のノードに接続される負荷回路と、
前記第1及び第2のノードの少なくとも1つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段と、
容量素子と、
を備えた差動増幅器であって、
入力される制御信号によって、
前記第1及び第2の差動対の各入力対の第1の入力を非反転入力とし、前記第1及び第2の差動対の各入力対の第2の入力を反転入力として、前記第1の差動対の入力対の第1の入力が前記第1の入力端子に接続され、前記第2の差動対の入力対の第1の入力が前記第2の入力端子に接続され、前記第1及び第2の入力対の第2の入力が、前記容量素子の一端に共通接続されるとともに、前記出力端子に共通接続される第1の接続状態と、
前記第1及び第2の差動対の各入力対の第1の入力を反転入力とし、前記第1及び第2の差動対の入力対の第2の入力を非反転入力として、前記第1及び第2の差動対の入力対の第1の入力が前記出力端子に共通接続され、前記第1及び第2の差動対の入力対の第2の入力が前記容量素子の一端に共通接続される第2の接続状態と、
を切替制御する切替回路を備え、
前記第1の接続状態をとる第1の期間と、前記第1の期間につづいて前記第2の接続状態をとる第2の期間とがデータ出力期間を構成してなる、ことを特徴とする差動増幅器。 - 前記制御信号によって、
前記第1の期間には、前記第1及び第2の差動対の入力対の第1の入力のそれぞれに、第1及び第2の入力電圧(Vin1、Vin2)が入力され、前記容量素子の一端に、第1及び第2の入力電圧を、所定の比(a2:a1)で内分した電圧と、前記第1及び第2の差動対によるオフセット電圧が加算された電圧値
が蓄積され、
前記第2の期間には、前記第1及び第2の差動対の入力対の他方の入力全てに、前記容量素子に蓄積された電圧を共通入力し、前記オフセット電圧が補正され、2つの入力電圧を所定の比(a2:a1)で内分した電圧
と等しい電圧が出力される、ように切替制御することを特徴とする請求項9記載の差動増幅器。 - 前記電流源回路が、前記第1の差動対に電流を供給する第1の電流源と、前記第2の差動対に電流を供給する第2の電流源とを備えている、ことを特徴とする請求項9又は10記載の差動増幅器。
- 前記第1の差動対を構成するトランジスタのチャネル幅と前記第2の差動対を構成するトランジスタのチャネル幅の比をa12:a22とし、前記第1及び第2の電流源の電流値の比を1:1とする、ことを特徴とする請求項11記載の差動増幅器。
- 前記切替回路が、前記第1の差動対の入力対の第1の入力と前記第1の入力端子との間の接続をオン・オフ制御する第1の入力スイッチと、
前記第2の差動対の入力対の第1の入力と前記第2の入力端子との間の接続をオン・オフ制御する第2の入力スイッチと、
前記出力端子と前記第1の差動対の入力対の第1の入力との間の接続をオン・オフ制御する第1の負帰還接続スイッチと、
前記出力端子と前記第2の差動対の入力対の第1の入力との間の接続をオン・オフ制御する第2の負帰還接続スイッチと、
前記容量素子の一端と前記出力端子との間の接続をオン・オフ制御する第1のスイッチと、
を備えている、ことを特徴とする請求項9乃至12のいずれか一に記載の差動増幅器。 - 前記制御信号によって、
前記第1の期間には、
前記第1及び第2の入力スイッチがオン状態とされ、前記第1及び第2の負帰還接続スイッチがオフ状態とされ、前記第1のスイッチがオン状態とされ、前記出力端子は、前記第1のスイッチを介して前記容量素子の一端に接続され、
前記第2の期間には、
前記第1及び第2の入力スイッチがオフ状態とされ、前記第1及び第2の負帰還接続スイッチがオン状態とされ、前記第1のスイッチがオフ状態とされ、前記第1及び第2の差動対の入力対の第2の入力は、前記容量素子の一端に共通接続され、前記出力端子は前記第1及び第2の負帰還接続スイッチを介して前記第1及び第2の差動対の入力対の第1の入力に接続される、ことを特徴とする請求項13に記載の差動増幅器。 - 前記内分比が、1:2又は2:1とされ、
前記第1及び第2の入力電圧の一方の2倍の電圧と、前記第1及び第2の入力電圧の他方の電圧と、を加算した電圧値が、前記第2期間における、前記出力電圧の3倍とされる、ことを特徴とする請求項6乃至12のいずれか一に記載の差動増幅器。 - 前記第1の差動対を構成するトランジスタのチャネル幅と、前記第2の差動対を構成するトランジスタのチャネル幅の比を4:1又は1:4とし、前記2つの電流源の電流値の比を1:1とする、ことを特徴とする請求項15記載の差動増幅器。
- 第1及び第2の入力端子と、
1つの出力端子と、
第1乃至第3の差動対と、
前記第1乃至第3の差動対のそれぞれ個別に電流を供給する第1乃至第3の電流源と、
1つの容量素子を備え、
前記第1乃至第3の差動対の各出力対の第1の出力同士の共通接続ノードである第1ノードと、
前記第1乃至第3の差動対の各出力対の第2の出力同士の共通接続ノードである第2ノードと、
前記第1及び第2ノードに接続される負荷回路と、
前記第1及び第2ノードの少なくとも1つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段と、
1つの容量素子、
を備え、
前記第1及び第2の入力端子には相異なる電圧値である第1及び第2の入力電圧が供給され、
前記第1乃至第3の差動対の素子サイズを全て同一とし、
前記第1乃至第3の電流源の電流量を全て同一とし、
前記第1及び第2の差動対の入力対の第1の入力同士が接続され、前記第1及び第2の差動対の入力対の第2の入力同士が接続されており、
前記制御信号によって、
前記第1乃至第3の差動対の各入力対の第1の入力を非反転入力とし、前記第1乃至第3の差動対の各入力対の第2の入力を反転入力として、前記第1及び第2の差動対の入力対の第1の入力に前記第1の入力電圧が入力され、前記第3の差動対の入力対の第1の入力に前記第2の入力電圧が入力され、前記第1乃至第3の差動対の入力対の第2の入力が、前記容量素子の一端に共通接続されるとともに、前記出力端子に共通接続される第1の接続状態と、
前記第1乃至第3の差動対の入力対の第1の入力を反転入力とし、前記第1乃至第3の差動対の入力対の第2の入力を非反転入力とし、前記第1乃至第3の差動対の入力対の第1の入力が前記出力端子に共通接続され、前記第1乃至第3の差動対の入力対の第2の入力が前記容量素子の一端に共通接続され、前記第1及び第2の入力電圧を1:2に内分した電圧を増幅出力する第2の接続状態と、
を切替制御する切替回路を備え、
前記第1の接続状態をとる第1の期間と、前記第1の期間につづいて前記第2の接続状態をとる第2の期間とがデータ出力期間を構成してなる、ことを特徴とする差動増幅器。 - 前記切替回路は、
前記第1のノードと前記増幅段の入力端との間の接続をオン・オフ制御する第4のスイッチと、
前記第2のノードと前記増幅段の入力端との間の接続をオン・オフ制御する第5のスイッチと、
を備えている、ことを特徴とする請求項1乃至17のいずれか一記載の差動増幅器。 - 前記制御信号によって、
前記第1の期間には、
前記第5のスイッチがオフとされ、前記第1のノードが、オン状態の前記第4のスイッチを介して前記増幅段の入力端に接続され、
前記第2の期間には、
前記第4のスイッチがオフとされ、前記第2のノードが、オン状態の前記第5のスイッチを介して前記増幅段の入力端に接続される、ことを特徴とする請求項18に記載の差動増幅器。 - 前記増幅段が、差動増幅段を備え、
前記第1のノードと前記差動増幅段の入力対の第1の入力との間の接続をオン・オフ制御する第6のスイッチと、
前記第1のノードと前記差動増幅段の入力対の第2の入力との間の接続をオン・オフ制御する第7のスイッチと、
前記第2のノードと前記差動増幅段の入力対の前記第2の入力との間の接続をオン・オフ制御する第8のスイッチと、
前記第2のノードと前記差動増幅段の入力対の前記第1の入力との間の接続をオン・オフ制御する第9のスイッチと、
を備えている、ことを特徴とする請求項1乃至17のいずれか一に記載の差動増幅器。 - 前記制御信号によって、
前記第1の期間には、
前記第7のスイッチと前記第9のスイッチがオフとされ、前記第1のノードが、オン状態の前記第6のスイッチを介して前記差動増幅段の入力対の前記一方の入力に接続され、前記第2のノードが、オン状態の前記第8のスイッチを介して前記差動増幅段の入力対の前記他方の入力に接続され、
前記第2の期間には、
前記第6のスイッチと前記第8のスイッチがオフとされ、前記第2のノードが、オン状態の前記第9のスイッチを介して前記差動増幅段の入力対の前記一方の入力に接続され、前記第1のノードが、オン状態の前記第7のスイッチを介して前記差動増幅段の入力対の前記他方の入力に接続される、ことを特徴とする請求項20に記載の差動増幅器。 - 前記負荷回路が、カレントミラー回路を備え、
前記制御信号によって、
前記第1の期間には、
前記第1のノードがカレントミラー回路の出力に接続され、前記第2のノードがカレントミラー回路の入力に接続され、
前記第2の期間には、
前記第1のノードがカレントミラー回路の入力に接続され、前記第2のノードがカレントミラー回路の出力に接続されるように切替制御される、ことを特徴とする請求項1乃至21のいずれか一に記載の差動増幅器。 - 前記負荷回路が、ソースが電源に接続されゲートが共通接続され、カレントミラー回路を構成する第1、第2のトランジスタを備え、さらに、
前記第1のトランジスタのゲートとドレインとの間の接続をオン・オフ制御する第3のスイッチと、
前記第2のトランジスタのゲートとドレインとの間の接続をオン・オフ制御する第2のスイッチと、
を備え、
前記第1及び第2のトランジスタのドレインは、前記第1及び第2のノードにそれぞれ接続され、
前記制御信号によって、
前記第1の期間には、
前記第3のスイッチがオフとされ、前記第2のスイッチがオンとされることにより前記第2のトランジスタがダイオード接続となり、前記第2及び第1のノードが、それぞれカレントミラー回路の入力と出力とされ、
前記第2の期間には、
前記第2のスイッチがオフとされ、前記第3のスイッチがオンとされることにより前記第1のトランジスタがダイオード接続となり、前記第1及び第2のノードがそれぞれカレントミラー回路の入力と出力とされる、ことを特徴とする請求項1乃至20のいずれか一に記載の差動増幅器。 - 前記出力端子と外部負荷との接続をオン・オフ制御する出力スイッチを備え、
前記制御信号によって、前記第1の期間において、前記出力スイッチをオフとすることを特徴とする請求項1乃至23のいずれか一に記載の差動増幅器。 - 前記容量素子の一端と前記出力端子との間の接続をオン・オフ制御する前記第1のスイッチは、第3のトランジスタを備え、
前記第3のトランジスタのドレイン又はソースと、前記容量素子の一端との間に、ドレインとソースが短絡された第4のトランジスタを備え、
第1の制御信号が前記第3のトランジスタのゲートに入力され、
第2の制御信号が前記第4のトランジスタのゲートに入力され、
前記第2の制御信号は、前記第1の制御信号の反転信号である、ことを特徴とする請求項7又は13記載の差動増幅器。 - 請求項1乃至25のいずれか一記載の差動増幅器を備え、
高位側の第1の電位と低位側の第2の電位との間に直列に接続される抵抗群と、
前記抵抗群のタップから電位を入力し、選択信号に基づき、前記複数の入力端子に供給すべき入力電圧を選択する選択回路と、
を備えたことを特徴とするデジタルアナログ変換器。 - 階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、前記増幅回路として、請求項1乃至25のいずれか一記載の前記差動増幅器を備える、ことを特徴とする表示装置。
- 請求項1乃至25のいずれか一記載の前記差動増幅器を備え、
複数の前記データ線が、第1のデータ線と、前記第1のデータ線の相隣る第2のデータ線を含み、
複数の前記差動増幅器が、充電用の第1の差動増幅器と、放電用の第2の差動増幅器を含み、
前記第1の差動増幅器と、前記第1及び第2のデータ線との間に第1、第2の出力スイッチを備え、
前記第2の差動増幅器と、前記第1及び第2のデータ線との間に第3、第4の出力スイッチを備え、
所定のデータ出力期間に、前記第2及び第3の出力スイッチはオフ状態とされ、前記第1及び第4の出力スイッチはオン状態とされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第1及び第4の出力スイッチはオフ状態とされ、前記第2及び第3の出力スイッチがオン状態とされる、ことを特徴とする表示装置。 - 請求項1乃至25のいずれか一記載の前記差動増幅器を備え、
複数の前記データ線が、第1のデータ線と、前記第1のデータ線の相隣る第2のデータ線を含み、
複数の前記差動増幅器が、充電用の第1の差動増幅器と、放電用の第2の差動増幅器を含み、
前記第1の差動増幅器と、前記第1及び第2のデータ線との間に第1、第2の出力スイッチを備え、
前記第2の差動増幅器と、前記第1及び第2のデータ線との間に第3、第4の出力スイッチを備え、
所定のデータ出力期間に、前記第2及び第3の出力スイッチはオフ状態とされ、前記第1及び第4の出力スイッチが前記データ出力期間の開始から所定の期間オフ状態とされた後にオン状態とされる制御がなされ、
前記所定のデータ出力期間が次のデータ出力期間では、前記第1及び第4の出力スイッチはオフ状態とされ、前記第2及び第3の出力スイッチが前記データ出力期間の開始から所定の期間オフ状態とされた後にオン状態とされる制御がなされる、ことを特徴とする表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006081344A JP4797734B2 (ja) | 2006-03-23 | 2006-03-23 | 差動増幅器とデジタル・アナログ変換器、並びに表示装置 |
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CN2007100900560A CN101043207B (zh) | 2006-03-23 | 2007-03-23 | 差动放大器、数模转换器以及显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006081344A JP4797734B2 (ja) | 2006-03-23 | 2006-03-23 | 差動増幅器とデジタル・アナログ変換器、並びに表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007259114A true JP2007259114A (ja) | 2007-10-04 |
JP4797734B2 JP4797734B2 (ja) | 2011-10-19 |
Family
ID=38574610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006081344A Expired - Fee Related JP4797734B2 (ja) | 2006-03-23 | 2006-03-23 | 差動増幅器とデジタル・アナログ変換器、並びに表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7443234B2 (ja) |
JP (1) | JP4797734B2 (ja) |
CN (1) | CN101043207B (ja) |
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Publication number | Publication date |
---|---|
JP4797734B2 (ja) | 2011-10-19 |
CN101043207B (zh) | 2011-11-30 |
US20070236289A1 (en) | 2007-10-11 |
US7443234B2 (en) | 2008-10-28 |
CN101043207A (zh) | 2007-09-26 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090212 |
|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |