JP4068040B2

JP4068040B2 - オペアンプ、ラインドライバおよび液晶表示装置

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Publication number: JP4068040B2
Application number: JP2003352203A
Authority: JP
Inventors: 稔彦笠井; 真也鵜戸; 政利國分; 貴洋木崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-10-10
Filing date: 2003-10-10
Publication date: 2008-03-26
Anticipated expiration: 2023-10-10
Also published as: TW200514008A; US20060226899A1; US7336124B2; TWI234758B; KR20050035064A; US20050077957A1; KR100674457B1; US7880537B2; JP2005117547A; US7081792B2; US20080252369A1

Description

本発明は、オフセットキャンセル機能を有するオペアンプに関する。またオフセットキャンセル機能を有する液晶表示装置のラインドライバおよび液晶表示装置に関するものである。

オペアンプでは、構成トランジスタの電流電圧特性のバラツキによりオフセット電圧が発生する場合がある。このようなオフセット電圧の発生は、オペアンプの特性上好ましくない。例えば、複数のオペアンプが複数のデータ線を駆動する液晶表示装置のソースドライブ回路において、同じ入力電圧に対してもオペアンプの出力電圧が異なる場合があり、表示画像の色むらの原因になる。従って、オペアンプのオフセットを抑制することが必要である。

特許文献１には、図１０に示すようなオフセットキャンセル機能を有するオペアンプ回路１００および図１１に示すようなオペアンプ回路１００の動作を示すタイムチャートが開示されている。図１１の時点ｔ１からｔ２までのオフセットキャンセル準備期間では、図１０においてスイッチＳＷ１０１及びＳＷ１０３がオンにされ、スイッチＳＷ１０２がオフにされる。これにより、出力電圧ＶＯＪがＮＭＯＳトランジスタＭ１０１のゲートにフィードバックされずにＮＭＯＳトランジスタＭ１０１とＭ１０２のゲート電圧が入力電圧ＶＩＪになるので、差動対入力回路１１５はカレントミラー回路１１４に対する電流源として動作する。これに対し、ＮＭＯＳトランジスタＭ１０８のゲートに出力電圧ＶＯＪがフィードバックされるので、カレントミラー回路１１４と差動対入力回路１１６からなる差動増幅回路と出力バッファ回路１１２とによりボルテージホロワ回路が構成され、出力電圧ＶＯＪが参照電圧Ｖｒｅｆに近づくようにフィードバック制御される。このとき、ＭＯＳトランジスタのゲート酸化膜厚のばらつきなどにより電圧Ｖ１０１とＶ１０２とが互いに等しくならず、出力電圧ＶＯＪが入力電圧ＶＩＪからずれるというオフセットが生ずる。このオフセットを含んだ出力電圧ＶＯＪによりキャパシタＣ１０１が充電又は放電されて、そのスイッチＳＷ１０３側の電極の電圧が出力電圧ＶＯＪに等しくなる。すなわちキャパシタＣ１０１にその安定状態での出力電圧ＶＯＪが記憶される。

時点ｔ２でスイッチＳＷ１０１及びＳＷ１０３がオフにされ、スイッチＳＷ１０２がオンにされると、差動対入力回路１１５と１１６の動作が逆になり、差動増幅回路１１１と出力バッファ回路１１２とでボルテージホロワが構成されて、出力電圧ＶＯＪが入力電圧ＶＩＪに近づくようにフィードバック制御される。このとき、ＮＭＯＳトランジスタＭ１０８のゲート電圧は時点ｔ２での出力電圧ＶＯＪに等しい。差動対入力回路１１５と１１６の動作が逆になっても、差動対入力回路１１５と１１６とがカレントミラー回路１１４に並列に接続されており、また、ＮＭＯＳトランジスタＭ１０２、Ｍ１０８及びＭ１０９のゲート電圧が時点ｔ２のスイッチ切換直前における安定状態の電圧に等しいので、ＮＭＯＳトランジスタＭ１０１のゲート電圧は該スイッチ切換直前の電圧である入力電圧ＶＩＪに一致した状態でフィードバック制御が安定する。すなわちオフセット電圧がキャンセルされ、入力電圧ＶＩＪと等しい出力電圧ＶＯＪが出力される。

また特許文献１には、オフセットキャンセル機能を備えたオペアンプ回路をデータドライバ（ラインドライバ）に用いた液晶表示装置の概略構成が図１２に示すように開示されている。液晶表示パネル１２０には、垂直方向に延びた複数のデータ線１２１と水平方向に延びた複数の走査線１２２とが互いにクロスオーバして形成され、各クロスオーバ点に対応して画素が形成されている。データ線１２１及び走査線１２２の一端はそれぞれデー
タドライバ（ラインドライバ）１３０及び走査ドライバ１４０に接続されている。制御回路１５０は、外部から供給されるビデオ信号、ピクセルクロック信号、水平同期信号及び垂直同期信号に基づいて、データドライバ（ラインドライバ）１３０に表示データ信号及びクロック信号を供給すると共に、走査ドライバデータドライバ（ラインドライバ）１３０に走査制御信号を供給する。データドライバ（ラインドライバ）１３０は、１水平走査期間毎（及び１ピクセル毎）に、表示データをグランド電圧ＧＮＤに対し正極性及び負極性の電圧に変換して出力する。データドライバ（ラインドライバ）１３０では、その出力段に正極性のオフセットキャンセル付ボルテージホロワ１３１、負極性のオフセットキャンセル付ボルテージホロワ１３２が形成され、これらの隣り合う一対の正及び負極性のオフセットキャンセル付ボルテージホロワ毎にその出力が切換回路１３３で平行接続又はクロスオーバ接続されるように、液晶表示パネル１２０のデータ線１２１に接続されている。正極性のオフセットキャンセル付ボルテージホロワ１３１はオペアンプ回路１００と同一構成であり、負極性のオフセットキャンセル付ボルテージホロワ１３２は、オペアンプ回路１００においてＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えた構成である。
特開２００３−１６８９３６号公報（段落００１９−００３５、図１および図２）

しかしながら前記特許文献１では、オペアンプのオフセットをキャンセルするための参照電圧として一定値である参照電圧Ｖｒｅｆを用いていたため、出力電圧ＶＯＪと参照電圧Ｖｒｅｆとの電圧差が大きい場合には、オフセット電圧を含んだ出力電圧ＶＯＪまでフィードバック制御が行われるのに時間が掛かるため、その事態を想定してオフセットキャンセル準備期間を長くとる必要がある。よってオフセットキャンセル準備期間の短縮化の妨げとなるために問題である。

また液晶表示装置では、液晶表示装置の高精細化のために表示ライン数が多くなる場合には一水平期間を短くしなければならない。しかし前記特許文献１における液晶表示装置では、一水平期間内にオフセットキャンセル準備期間が存在するため、一水平期間全体の短縮化が困難であり問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、より短時間でオフセットキャンセルが可能なオペアンプ、並びに一水平期間を短くすることが可能なラインドライバおよび液晶表示装置を提供することを目的とする。

前記目的を達成するために、請求項１に係るオペアンプは、カレントミラー回路を備えた差動増幅回路を備えるオペアンプであって、差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、オペアンプの出力端子と反転入力端子との間に接続され、第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、第１トランジスタのゲートとオペアンプの出力端子との間に接続され、第１スイッチの導通時には導通状態とされ、第１スイッチの非導通時には非導通状態とされる第３スイッチと、第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、第２トランジスタのゲートとオペアンプの出力端子との間に接続され、第２スイッチの導通状態期間中において所定期間導通状態とされる第４スイッチと、第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする。

また請求項４に係るオペアンプは、カレントミラー回路を備えた差動増幅回路を備えるオペアンプであって、差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、オペアンプの出力端子と反転入力端子との間に接続され、第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、第１トランジスタのゲートとオペアンプの出力端子との間に接続され、第１スイッチの導通時には導通状態とされ、第１スイッチの非導通時には非導通状態とされる第３スイッチと、第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、第２トランジスタのゲートと非反転入力端子との間に接続され、第２スイッチの導通状態期間中において所定期間導通状態とされる第５スイッチと、第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする。

請求項１および４に係るオペアンプでは、第２スイッチが導通状態にされ、第１および第３スイッチが非導通状態にされるときは出力期間である。所定電圧とは例えば接地電圧が用いられる。請求項１に係るオペアンプでは第２スイッチの導通状態期間中において第４スイッチが所定期間導通状態とされ、オペアンプの出力端子の電圧値が第２キャパシタに記憶される。請求項４に係るオペアンプでは第２スイッチの導通状態期間中において第５スイッチが所定期間導通状態とされ、非反転入力端子の電圧値が第２キャパシタに記憶される。第４または第５スイッチが導通状態とされる所定期間の長さおよび期間の開始時は、第２スイッチの導通状態期間中であればよい。そしてオペアンプの出力端子の電圧値または非反転入力端子の電圧値が第２スイッチの導通状態期間内で最も変化する場合においても、変化後の電圧値が安定するために十分な時間が経過した時を第４または第５スイッチの導通状態とする期間開始時とし、その変化後の電圧値が第２キャパシタに記憶されるために十分な期間長さであればよい。なお出力期間では、出力端子の電圧値と非反転入力端子の電圧値とは略等しくなっている。次に第２スイッチおよび第４または第５スイッチが非導通状態に状態遷移されると共に、第１および第３スイッチが導通状態に状態遷移されると、オフセットキャンセル準備期間となる。第３スイッチの導通により第１トランジスタのゲートにオペアンプの出力端子の電圧値がフィードバックされる。また第２トランジスタのゲートには、状態遷移前のオペアンプの出力端子の電圧値または非反転入力端子の電圧値が、第２キャパシタに記憶され印加される。

これによりオフセットキャンセル準備期間では、第３スイッチの導通により第１トランジスタのゲートにオペアンプの出力端子の電圧値がフィードバックされ、オペアンプの出力端子の電圧値が、状態遷移前の出力端子の電圧値である第２キャパシタの電圧値に略等しくなるように制御される。このときオペアンプはボルテージホロワの動作を行うためである。ただしこの期間には、第１スイッチが導通しており、差動増幅回路のオフセット電圧が加算されて制御される。このためオペアンプの出力端子の電圧値が第２キャパシタの電圧値に対してオフセット電圧だけずれた電圧にフィードバック制御される。従来技術では、オペアンプのオフセットをキャンセルするための参照電圧として固定値の電圧を用いていたため、オペアンプの出力端子と固定値の電圧との電圧差が大きい場合には、フィードバック制御が終了するのに時間が掛かるため、その事態を想定してオフセットキャンセル準備期間を長くとる必要があり、オフセットキャンセル準備期間の短縮化の妨げとなっていた。ところが請求項１および４に係るオペアンプでは、第２キャパシタの電圧値とフィードバック制御が開始される時点でのオペアンプの出力端子の電圧値とが略等しいため、フィードバック制御が終了するまでの時間が短くできる。よってオフセットキャンセル準備期間の短縮化が可能となる。

また請求項２に係るラインドライバは、繰り返し現れる出力期間ごとに、少なくとも１つの入力信号を該入力信号ごとに増幅するラインドライバであって、カレントミラー回路
を備えた差動増幅回路を備え、入力信号を増幅するオペアンプを入力信号ごとに備え、オペアンプは、差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、オペアンプの出力端子と反転入力端子との間に接続され、第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、第１トランジスタのゲートとオペアンプの出力端子との間に接続され、第１スイッチの導通時には導通状態とされ、第１スイッチの非導通時には非導通状態とされる第３スイッチと、第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、第２トランジスタのゲートとオペアンプの出力端子との間に接続され、第２スイッチの導通状態期間中において所定期間導通状態とされる第４スイッチと、第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする。

また請求項５に係るラインドライバは、繰り返し現れる出力期間ごとに、少なくとも１つの入力信号を該入力信号ごとに増幅するラインドライバであって、カレントミラー回路を備えた差動増幅回路を備え、入力信号を増幅するオペアンプを入力信号ごとに備え、オペアンプは、差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、オペアンプの出力端子と反転入力端子との間に接続され、第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、第１トランジスタのゲートとオペアンプの出力端子との間に接続され、第１スイッチの導通時には導通状態とされ、第１スイッチの非導通時には非導通状態とされる第３スイッチと、第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、第２トランジスタのゲートと非反転入力端子との間に接続され、第２スイッチの導通状態期間中において所定期間導通状態とされる第５スイッチと、第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする。

これによりオフセットキャンセル準備期間の短縮化がされたラインドライバを構成することができる。よってラインドライバの高速化を図ることができる。

また請求項３に係る液晶表示装置は、繰り返し現れる一水平期間ごとに、複数のデータ線を介して画像データ電圧信号を印加する液晶表示装置であって、カレントミラー回路を備えた差動増幅回路を備え、画像データ電圧信号を増幅するオペアンプを画像データ電圧信号ごとに備え、オペアンプは、差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、オペアンプの出力端子と反転入力端子との間に接続され、第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、第１トランジスタのゲートとオペアンプの出力端子との間に接続され、第１スイッチの導通時には導通状態とされ、第１スイッチの非導通時には非導通状態とされる第３スイッチと、第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、第２トランジスタのゲートとオペアンプの出力端子との間に接続され、第２スイッチの導通状態期間中において所定期間導通状態とされる第４スイッチと、第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする。

また請求項６に係る液晶表示装置は、繰り返し現れる一水平期間ごとに、複数のデータ線を介して画像データ電圧信号を印加する液晶表示装置であって、カレントミラー回路を備えた差動増幅回路を備え、画像データ電圧信号を増幅するオペアンプを画像データ電圧信号ごとに備え、オペアンプは、差動増幅回路の反転入力端子と非反転入力端子との間に
接続された第１スイッチと、オペアンプの出力端子と反転入力端子との間に接続され、第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、第１トランジスタのゲートとオペアンプの出力端子との間に接続され、第１スイッチの導通時には導通状態とされ、第１スイッチの非導通時には非導通状態とされる第３スイッチと、第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、第２トランジスタのゲートと非反転入力端子との間に接続され、第２スイッチの導通状態期間中において所定期間導通状態とされる第５スイッチと、第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする。

これによりオフセットキャンセル準備期間の短縮化がされたオペアンプを搭載した液晶表示装置を構成することができる。よって液晶表示装置の高精細化を図ることができる。

また本発明に係るラインドライバは、繰り返し現れる出力期間ごとに、少なくとも１つの入力信号を該入力信号ごとに増幅するラインドライバであって、入力信号の増幅用として入力信号に対して少なくとも１つ多いオペアンプと、オペアンプのうち、入力信号が入力されて増幅動作を行うオペアンプを出力期間ごとに切り替えて選択する切替スイッチ部とを備え、出力期間に、非選択となるオペアンプに対してオフセットキャンセルが行われることを特徴とする。

入力信号が入力される選択されたオペアンプは、入力信号を該入力信号ごとに増幅して出力する。また選択されたオペアンプが信号を出力している間に、入力信号が入力されない非選択のオペアンプに対してオフセットキャンセルが行われる。そして選択されたオペアンプを切替スイッチ部によって出力期間ごとに切り替えて選択するため、非選択となるオペアンプも出力期間ごとに切り替えられる。全てのオペアンプが一定の順番で非選択とされるように切替スイッチ部が切り替えられ、全てのオペアンプのオフセットキャンセルが行われる。これにより、各出力期間に先立ち別途オフセットキャンセル準備期間を設ける必要がなくなる。よってオフセットキャンセル準備期間を出力期間に埋め込ませる必要がなくなる。

また本発明に係るラインドライバは、ラインドライバは、入力信号の増幅用として入力信号に対して１つ多いオペアンプと、隣接する２つのオペアンプごとに備えられ、何れか一方のオペアンプを選択する切替スイッチ部とを備え、入力信号が入力されない非選択のオペアンプに対してオフセットキャンセルが行われ、隣接する切替スイッチ部が出力期間ごとに順次切り替えられることを特徴とする。

入力信号の信号数に対して１つ多い数のオペアンプが備えられる。また入力信号が入力されて増幅動作を行うオペアンプを出力期間ごとに切り替えて選択する切替スイッチ部が備えられる。例えば隣接する２つのオペアンプごとに切替スイッチ部が備えられ、切替スイッチ部が出力期間ごとに順次切り替えられる。そして出力期間に非選択となるオペアンプに対してオフセットキャンセルが行われる。

これにより、入力信号が入力されないオペアンプが出力期間ごとに順次遷移し、入力信号が入力されない間にオフセットキャンセル動作が行われる。そして一度オフセットキャンセル動作が行われれば、得られたオフセット値は次のオフセットキャンセル動作が行われるまで保持される。よって各出力期間に先立ち別途オフセットキャンセル準備期間を設ける必要がなく、オフセットキャンセル準備期間を出力期間に埋め込ませる必要がなくなる。

また本発明に係る液晶表示装置は、繰り返し現れる一水平期間ごとに、複数のデータ線を介して画像データを印加する液晶表示装置であって、入力信号の増幅用として入力信号に対して少なくとも１つ多いオペアンプと、オペアンプのうち、入力信号が入力されて増幅動作を行うオペアンプを出力期間ごとに切り替えて選択する切替スイッチ部とを備え、出力期間に、非選択となるオペアンプに対してオフセットキャンセルが行われることを特徴とするラインドライバを備えることを特徴とする。

これにより、各出力期間に先立ってオフセットキャンセル準備期間を設ける必要がなくなるため、一水平期間を短くすることができ、表示ライン数を多くして液晶表示装置の高精細化を図ることができる。

また請求項７に係るオフセットキャンセル回路は、オペアンプのオフセット値を基準電圧との差分電圧として取り込むオフセット電圧取り込み作業と、差分電圧を出力電圧からキャンセルするオフセット電圧キャンセル作業とを交互に繰り返し行うオフセットキャンセル回路において、オフセット電圧取り込み作業時で使用される基準電圧として、それ以前の入力電圧またはそれ以前のオフセット電圧キャンセル作業後の出力電圧を使用することを特徴とする。

オフセット電圧キャンセル作業では差分電圧が出力電圧からキャンセルされ、オフセット電圧キャンセル作業後においては、入力電圧に対応しオフセット値がキャンセルされた出力電圧が得られる。オフセット電圧取り込み作業では、オペアンプのオフセット値が基準電圧との差分電圧として取り込まれる。オフセット電圧取り込み作業は、例えばオペアンプの出力電圧が、基準電圧に対してオペアンプのオフセット値を差分電圧として含むようにフィードバック制御されることで行われる。基準電圧としては、オフセット電圧取り込み作業以前の入力電圧、またはオフセット電圧取り込み作業以前であってオフセット電圧キャンセル作業後に得られる出力電圧が用いられる。ここでオフセット電圧キャンセル作業後に得られる出力電圧は、オフセット値がキャンセルされた出力電圧である。そして入力電圧またはオフセット値がキャンセルされた出力電圧が、例えばキャパシタ等の電圧を保持する機構によって保持されることで、オフセット電圧取り込み作業時には当該保持された電圧を基準電圧として用いることができる。

これにより、基準電圧とオフセット電圧取り込み作業が開始される時点でのオペアンプの出力端子の電圧値とが略等しいため、オフセット電圧取り込み作業の時間が短くできる。よってオフセット電圧取り込み作業期間の短縮化が可能となる。

本発明のオフセットキャンセル機能を有するオペアンプ、ラインドライバおよび液晶表示装置によれば、オフセットキャンセル時のフィードバック制御が終了するまでの時間が短くでき、オフセットキャンセル準備期間の短縮化が可能となる。また、入力信号が入力されないオペアンプが出力期間ごとに順次遷移し、入力信号が入力されない非選択のオペアンプがその非選択の間にオフセットキャンセルされる。よって各出力期間のに先立ってオフセットキャンセル準備期間を設ける必要がなくなる。

以下、本発明のオフセットキャンセル機能を有するオペアンプ、ラインドライバおよび液晶表示装置について具体化した実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。本発明の第１実施形態における第１実施例を図１および図２を用いて説明する。図１に第１実施形態のオフセットキャンセル回路を備えたオペアンプ１０の回路図を示す。オペアンプ回路１はカレントミラー回路２、第１差動対入力回路３、出力バッファ
回路６を備え、オフセットキャンセル回路５は第２差動対入力回路４を備える。カレントミラー回路２および第１差動対入力回路３によって差動増幅回路７が構成される。第１差動対入力回路３と第２差動対入力回路４とは、第１電流端子Ｎ１および第２電流端子Ｎ２でカレントミラー回路２に対して並列に接続されている。カレントミラー回路２では、ＰＭＯＳトランジスタＭ４とＭ５のソースが電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタＭ４とＭ５のゲートがＰＭＯＳトランジスタＭ４のドレインに接続されている。差動対入力回路３では、ＮＭＯＳトランジスタＭ１とＭ２のソースがＮＭＯＳトランジスタＭ３のドレインに接続され、トランジスタＭ３のソースがグランド電圧ＧＮＤに接続されている。ＮＭＯＳトランジスタＭ３は、そのゲートにバイアス電圧ＶＢＢが印加されて定電流源として機能する。出力バッファ回路６は、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に直列接続されたＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７とからなり、ＮＭＯＳトランジスタＭ７は、そのゲートにバイアス電圧ＶＢＢが印加されて定電流源として機能する。トランジスタＭ６のドレインが出力端子ＶＯＵＴに接続される。

またスイッチＳＷ１は反転入力端子Ｎ５と非反転入力端子Ｎ６との間に、スイッチＳＷ２はオペアンプの出力端子ＶＯＵＴと反転入力端子Ｎ５との間にそれぞれ接続されている。オフセットキャンセル回路５は、第１差動対入力回路３と同一構成の第２差動対入力回路４、第１キャパシタＣ１および第２キャパシタＣ２、スイッチＳＷ３およびＳＷ４を備える。第１キャパシタＣ１の一端はＮＭＯＳトランジスタＭ８のゲートとノードＮ３で接続され、他端はグランド電圧ＧＮＤへと接続される。第２キャパシタＣ２の一端はＮＭＯＳトランジスタＭ９のゲートとノードＮ４で接続され、他端はグランド電圧ＧＮＤへと接続される。またスイッチＳＷ３はノードＮ３と出力端子ＶＯＵＴとの間に、スイッチＳＷ４はノードＮ４と出力端子ＶＯＵＴとの間にそれぞれ接続されている。

次に動作を説明する。図２はタイミングチャートである。本発明のオフセットキャンセル機能を備えたオペアンプ１０は、一水平期間Ｈ１の中にオフセットキャンセル準備期間ＨＣ１と出力期間ＨＴ１とをそなえ、一水平期間をＨ１、Ｈ２…と繰り返す動作を行う。また一水平期間Ｈｎにおける出力電圧を出力電圧ＶＯ（ｎ）、入力電圧を入力電圧ＶＩ（ｎ）とする。また本発明のオペアンプ１０におけるノードＮ３、Ｎ４の電圧をＶＣ１、ＶＣ２とし、従来のオペアンプ１００におけるノードＮ１０３、Ｎ１０４の電圧をＶＣ１０１、ＶＣ１０２とする。図２の出力期間ＨＴ１の時間ｔ１では、スイッチＳＷ２がオンにされ、スイッチＳＷ１、ＳＷ３がオフにされる。またスイッチＳＷ４はオフ状態である。このとき後述する原理によってオフセットがキャンセルされるため、出力電圧ＶＯ（１）の電圧値は入力電圧ＶＩ（１）の電圧値ＶＶ０と等しい値となる（図２、矢印Ｋ１）。

次に時間ｔ２からｔ３において、出力期間ＨＴ１における出力電圧ＶＯ（１）の電圧値ＶＶ０を第２キャパシタＣ２に記憶させる動作が行われる。すなわち時間ｔ２においてスイッチＳＷ４がオンにされ、第２キャパシタＣ２と出力端子ＶＯＵＴとが導通状態とされる。第２キャパシタＣ２には出力電圧ＶＯ（１）の電圧値ＶＶ０が蓄えられるため、ノードＮ４の電圧ＶＣ２も電圧値ＶＶ０となる。そして所定時間経過した時間ｔ３においてスイッチＳＷ４がオフにされ、第２キャパシタＣ２と出力端子ＶＯＵＴとが非導通状態とされる。これにより出力期間ＨＴ１における出力電圧ＶＯ（１）の電圧値ＶＶ０が第２キャパシタＣ２に記憶される（図２、矢印Ｋ２）。

なお時間ｔ２からｔ３までの所定時間には、第２キャパシタＣ２に記憶される電圧値の変化量が最も大きい時においても充放電が完了できる十分な長さの時間が必要であり、第２キャパシタＣ２の容量、出力電圧ＶＯの電圧値の振れ幅、配線容量等によって定まる値である。そしてスイッチＳＷ４がオン、オフとされるタイミングは出力期間ＨＴ内であればよく、オペアンプの出力端子の電圧値が出力期間ＨＴ内で最も変化する場合においても、変化後の電圧値が安定するために十分な時間が経過した時をスイッチＳＷ４のオン状態
とする期間開始時とし、その変化後の電圧値が第２キャパシタＣ２に記憶されるために十分な期間をスイッチＳＷ４をオン状態にする期間長さとすればよい。

そして時間ｔ４において、次の一水平期間Ｈ２のオフセットキャンセル準備期間ＨＣ２へ移行する。一水平期間Ｈ２では、入力端子ＶＩＮには一水平期間Ｈ２の入力電圧ＶＩ（２）（電圧値ＶＶ１）が印加される。そして図１においてスイッチＳＷ１、ＳＷ３がオンにされ、スイッチＳＷ２がオフにされる。スイッチＳＷ４はオフの状態である。オフセットキャンセル準備期間ＨＣ２では、図１において、スイッチＳＷ１の導通によりトランジスタＭ１、Ｍ２の両ゲートに等しい入力電圧ＶＩ（２）が印加され、スイッチＳＷ３の導通によりトランジスタＭ８のゲートにトランジスタＭ６のドレインがフィードバックされる。またトランジスタＭ９のゲートには、第２キャパシタＣ２に記憶されている、出力期間ＨＴ１における出力電圧ＶＯ（１）の電圧値ＶＶ０が印加される。

トランジスタＭ１、Ｍ２のゲートソース間電圧・ドレイン電流特性にバラツキがある場合、両トランジスタのゲートに等しい入力電圧ＶＩ（２）（電圧値ＶＶ１）が印加されても、それに伴うドレイン電流は異なる。例えば、トランジスタＭ２の電流駆動能力が高くなるようにばらついているとすると、トランジスタＭ２のドレイン電流のほうが、トランジスタＭ１のドレイン電流より大きくなる。ここでカレントミラー回路２の第１電流端子Ｎ１と第２電流端子Ｎ２とに流れる電流値は等しいとする。トランジスタＭ１、Ｍ２の特性バラツキに起因する異なるドレイン電流を吸収するようなドレイン電流が、トランジスタＭ８、Ｍ９に流れるように（トランジスタＭ１、Ｍ８のドレイン電流の合計値と、トランジスタＭ２、Ｍ９のドレイン電流の合計値とが等しくなるように）、トランジスタＭ８のゲート電圧値であるノードＮ３の電圧ＶＣ１がフィードバック制御される。

そして時間ｔ５の安定状態では、ノードＮ３の電圧ＶＣ１がノードＮ４の電圧ＶＣ２（記憶されている出力電圧ＶＯ（１）（電圧値ＶＶ０））を基準として、オフセット電圧Ｖｏｆｆだけずれた電圧（ノードＮ４の電圧ＶＣ２（電圧値ＶＶ０）＋オフセット電圧Ｖｏｆｆ）に設定されることで（図２、点Ｐ１）、第１電流端子Ｎ１および第２電流端子Ｎ２に同じ電流が流れる状態で安定になる。そしてこのときのノードＮ３のオフセット電圧を含んだ電圧ＶＣ１が第１キャパシタＣ１に記憶される。すなわち、トランジスタＭ１、Ｍ２のゲートに同じ入力電圧ＶＩ（２）（電圧値ＶＶ１）が印加された状態におけるオフセットドレイン電流が、オフセットキャンセル回路５に記憶される。

ここで図２のタイミングチャートにおいて、本発明のオペアンプ１０におけるノードＮ３の電圧ＶＣ１の安定化時間ＴＴ１と、従来のオペアンプ１００におけるノードＮ１０３の電圧ＶＣ１０１の安定化時間ＴＴ１０１とを比較して説明する。時間ｔ４においてスイッチＳＷ３がオンとされると、ノードＮ３と出力端子ＶＯＵＴとが導通状態とされる。そして出力端子ＶＯＵＴの方が各種回路と接続されており負荷が大きいため、時間ｔ４においてノードＮ３の電圧ＶＣ１は、出力端子ＶＯＵＴの出力電圧ＶＯ（１）（電圧値ＶＶ０）とされる（図２、矢印Ｋ３）。次に出力電圧ＶＯ（２）が、電圧値ＶＶ０を出発点として、「ノードＮ４の電圧ＶＣ２を参照電圧としてオフセット電圧Ｖｏｆｆだけずれた電圧」にフィードバック制御されることで、第１電流端子Ｎ１および第２電流端子Ｎ２に同じ電流が流れる状態で安定になる。ここで出力端子ＶＯＵＴの先には各種の負荷が接続されているため、出力電圧ＶＯ（２）の電圧値を大きく変化させる場合には電圧値が安定するまでの安定化時間が長く必要であり、安定化時間が長いとオフセットキャンセル準備期間ＨＣ２を短縮化できず問題である。すなわちオフセットキャンセル準備期間ＨＣ２における出力電圧ＶＯ（２）の電圧値を大きく変化させない手法をとるのが重要となる。

ここで本発明のオペアンプ１０では、参照電圧（時間ｔ４におけるノードＮ４の電圧ＶＣ２）は第２キャパシタＣ２に記憶されている出力電圧ＶＯ（１）（電圧値ＶＶ０）であ
る（図２、点Ｐ２）。またオフセットキャンセル準備期間ＨＣ２開始点での出力電圧ＶＯ（２）の電圧値もＶＶ０である（図２、点Ｐ３）。よって両者は等しいため、出力電圧ＶＯ（２）を、電圧値ＶＶ０を出発点として、「オフセット電圧Ｖｏｆｆ分ずれた電圧」だけフィードバック制御すればよいため、安定化に必要な時間（安定化時間ＴＴ１）は短くて済み、時間ｔ５で安定化が終了する。

一方、従来のオペアンプ１００では、参照電圧（時間ｔ４におけるノードＮ１０４の電圧ＶＣ１０２）は一定電圧である参照電圧Ｖｒｅｆである（図２、点Ｂ１）。またオフセットキャンセル開始点での出力電圧ＶＯＪ（２）は電圧値ＶＶ０である（図２、点Ｂ２）。よって電圧値ＶＶ０と電圧値Ｖｒｅｆの値が離れている場合には、電圧値ＶＶ０を出発点として、出力電圧ＶＯＪ（２）を「参照電圧Ｖｒｅｆを参照電圧としてオフセット電圧Ｖｏｆｆだけずれた電圧（Ｖｒｅｆ＋Ｖｏｆｆ）」（図２、点Ｂ３）までフィードバック制御する必要がある。このような場合、安定化に必要な時間（安定化時間ＴＴ１０１）は、本発明での安定化時間ＴＴ１と比較すると長くなり、時間ｔ５ａでようやく安定化が終了する。

すなわち本発明では、オフセットキャンセル準備期間ＨＣ２における参照電圧（ノードＮ４の電圧ＶＣ２、点Ｐ２）を、一水平期間前の一水平期間Ｈ１における出力電圧ＶＯ（図２、点Ｐ４）にすることにより、出力電圧ＶＯ（２）はオフセット電圧Ｖｏｆｆ分だけフィードバック制御により変化させればよい構成とすることで、フィードバック制御にかかる時間を従来より短縮化している。一方、従来のオペアンプでは参照電圧は一定（電圧値Ｖｒｅｆ）であるため、オフセットキャンセル準備期間開始時における出力電圧ＶＯＪ（２）の電圧（図２、点Ｂ２）と参照電圧（図２、点Ｂ１）とが離れている場合には、出力電圧ＶＯ（２）を参照電圧値Ｖｒｅｆ近傍まで変化させなければならず、その分のフィードバック制御にかかる時間が長くなる。

例えば出力電圧のフィードバック制御のスルーレート（単位時間当たりの電圧変化量）＝１．８（Ｖ／μｓ）、オフセット電圧Ｖｏｆｆの電圧値＝０．４（Ｖ）、参照電圧Ｖｒｅｆ＝７．６（Ｖ）、電圧値ＶＶ０＝５．７（Ｖ）、電圧値ＶＶ１＝９．９（Ｖ）である時を考える。従来のオペアンプ１００では、電圧値ＶＶ０（５．７Ｖ）を出発点として、参照電圧値Ｖｒｅｆ（７．６（Ｖ））＋オフセット電圧値Ｖｏｆｆ（０．４（Ｖ））まで、出力電圧ＶＯＪを２．３（Ｖ）変化させる必要があり、スルーレートから計算すると安定化時間ＴＴ１０１は１．２８（μｓ）必要である。一方、本発明のオペアンプ１０では、電圧値ＶＶ０を出発点として、オフセット電圧値Ｖｏｆｆ（０．４（Ｖ）分だけ電圧ＶＣ１を変化させればよいため、安定化時間ＴＴ１は０．２２（μｓ）へと約１／６まで短縮されることが分かる。

そして安定化時間終了後、時間ｔ６へ移行すると出力期間ＨＴ２となり、図１においてスイッチＳＷ２がオンにされ、スイッチＳＷ１、ＳＷ３がオフにされる。スイッチＳＷ４はオフ状態である。このときトランジスタＭ８およびＭ９のゲートには、トランジスタＭ１とＭ２の電流駆動能力の差を反映した、オフセットキャンセル準備期間ＨＣ２と同じ電圧が第１キャパシタＣ１および第２キャパシタＣ２によって維持されている。よってトランジスタＭ８、Ｍ９に流れるドレイン電流が、トランジスタＭ１、Ｍ２に流れるドレイン電流の差を吸収するように流れる。すなわちカレントミラー回路２の第１電流端子Ｎ１と第２電流端子Ｎ２とに流れる電流値は等しいとすると、トランジスタＭ１、Ｍ８のドレイン電流の合計値と、トランジスタＭ２、Ｍ９のドレイン電流の合計値とが等しくなるように流れる。この状態は反転入力端子Ｎ５と非反転入力端子Ｎ６との電圧が等しい時の状態のため、出力端子ＶＯＵＴの出力電圧ＶＯ（２）は、入力端子ＶＩＮの入力電圧ＶＩ（２）と等しい電圧値ＶＶ１で安定する（図２、点Ｐ５）。すなわちオフセットキャンセルが行われる。

また本発明の第２実施例のオフセットキャンセル回路を備えたオペアンプ２０を図３を用いて説明する。オペアンプ２０は、ノードＮ４と第２キャパシタＣ２との間に位置するノードＮ７、スイッチＳＷ１と入力端子ＶＩＮとの間に位置するノードＮ８を有し、両ノード間を接続するスイッチＳＷ５を備える。その他の構成は第１実施例におけるオペアンプ１０と同じであるためここでは説明を省略する。またスイッチＳＷ５の動作は、第１実施例のオペアンプ１０におけるスイッチＳＷ４と同じ動作が行われる。

これにより、参照電圧（ノードＮ４の電圧ＶＣ２）が、一水平期間前の出力電圧ＶＯである第１実施例のオペアンプ１０に代えて、一水平期間前の入力電圧ＶＩにすることが可能となる。よってオペアンプ２０においても、出力電圧ＶＯはオフセット電圧Ｖｏｆｆ分だけフィードバック制御により変化させればよい構成となり、オフセットキャンセル準備期間におけるフィードバック制御時間を従来より短縮化できる。

なお、第２差動対入力回路４は差動対入力回路、トランジスタＭ８は第１トランジスタ、トランジスタＭ９は第２トランジスタ、グランド電圧ＧＮＤは所定電圧、のそれぞれ一例である。

また本発明のオペアンプでは、オフセットキャンセル時間を従来のオペアンプと同等に維持する場合には、同じ時間内にフィードバック制御により変化させる電圧量は本発明のオペアンプの方が小さいため消費電流の低減を図ることが可能である。たとえば第１実施形態で説明したように、安定化時間ＴＴ１０１（１．２８（μｓ））内に、従来のオペアンプでは参照電圧値Ｖｒｅｆ＋オフセット電圧Ｖｏｆｆ（１．２８（Ｖ））分、本発明のオペアンプではオフセット電圧Ｖｏｆｆ（０．４（Ｖ））分、それぞれフィードバック制御により変動させる場合には、オペアンプで消費される電流は従来のオペアンプでは１７（μＡ）、本発明のオペアンプでは１１．５（μＡ）となり、消費電流が３０％削減される。

よって以上により本発明の第１実施形態のオペアンプでは、オフセットキャンセル準備期間ＨＣでは、スイッチＳＷ３の導通によりトランジスタＭ８のゲートに出力端子ＶＯＵＴの電圧値ＶＯがフィードバックされ、状態遷移前の出力端子の電圧値が保持されている第２キャパシタＣ２の電圧値に略等しくなるように制御される。この期間には、スイッチＳＷ１が導通しており、差動増幅回路７のオフセット電圧が加算されて制御される。このため出力端子ＶＯＵＴの電圧値ＶＯが第２キャパシタＣ２の電圧値に対してオフセット電圧だけずれた電圧にフィードバック制御される。そのため第２キャパシタＣ２の電圧値とフィードバック制御が開始される時点での出力端子ＶＯＵＴの電圧値とが略等しいため、フィードバック制御が終了するまでの時間が短くできる。よってオフセットキャンセル準備期間ＨＣの短縮化が可能となる。

本発明のオペアンプを用いた液晶表示装置駆動回路および液晶表示装置に関する第２実施形態を説明する。図１２に示すような液晶表示装置におけるラインドライバ１３０において、オフセットキャンセル付ボルテージホロワ１３１の構成方法につき、従来の構成方法を抜き出した概略図を図１３に示す。ラインドライバ１３０内では、複数の入出力端子を一つのブロックとして、画素数に応じた数のブロックを配置することによりラインドライバ１３０が構成される。図１３では例として６入力６出力の場合のブロック１３５を示す。ブロック１３５にはデータ入力端子ＤＩＪ１乃至ＤＩＪ６およびデータ出力端子ＤＯＪ１乃至ＤＯＪ６が備えられる。データ入力端子ＤＩＪ１乃至ＤＩＪ６には制御回路１５０（図１２）から表示データＤ１乃至Ｄ６が入力され、データ出力端子ＤＯＪ１乃至ＤＩＪ６から各々対応するデータ線１２１へ出力される。またデータ入力端子ＤＩＪ１乃至ＤＩＪ６とデータ出力端子ＤＯＪ１乃至ＤＯＪ６との間には、入出力端子ごとにボルテージ
ホロワとして動作するオペアンプＡＪ１乃至ＡＪ６が備えられる。データ入力端子ＤＩＪ１から入力されるデータは、オペアンプＡＪ１の非反転入力に入力され、オペアンプＡＪ１の出力から出力されたデータは、データ出力端子ＤＯＪ１を介してデータ線１２１（図１２）へ出力される。またオフセットキャンセル制御信号入力端子ＯＳＴを介して、オフセットキャンセル制御信号ＯＳがオペアンプＡＪ１乃至ＡＪ６に入力される。

図１４に従来のラインドライバ１３０の動作を説明するタイミングチャートを示す。一水平期間Ｈ１の中にオフセットキャンセル準備期間ＨＣ１と出力期間ＨＴ１とをそなえ、一水平期間をＨ１、Ｈ２…と繰り返す動作が行われる。そして例えばＳ−ＸＧＡ液晶パネル（画素数１０２４×７６８）の場合には、一水平期間７６８Ｈで１フレーム期間が構成される。またオペアンプＡＪ１乃至ＡＪ６として、例えば図１０に示すようなオフセットキャンセル機能を有するオペアンプ回路１００により構成されている。図示しない信号発生器からブロック１３５へ入力されるオフセットキャンセル制御信号ＯＳがハイレベルにされることに応じてオフセットキャンセル準備期間ＨＣ１が開始され、オペアンプ回路１００（図１０）のスイッチＳＷ１０１およびＳＷ１０３が導通状態にされ、スイッチＳＷ１０２が非導通状態とされ、オペアンプＡＪ１乃至ＡＪ６のオフセットがキャンセルされる。そしてオフセットキャンセル制御信号ＯＳがローレベルとされることに応じてオフセットキャンセル準備期間ＨＣ１が終了し、スイッチＳＷ１０１およびＳＷ１０３が非導通状態にされ、スイッチＳＷ１０２が導通状態とされる。よってオペアンプＡＪ１乃至ＡＪ６はボルテージホロワとして動作し、データ入力端子ＤＩＪ１乃至ＤＩＪ６に入力される入力電圧が、データ出力端子ＤＯＪ１乃至ＤＯＪ６に出力される。このように従来技術においては、オフセットキャンセル準備期間ＨＣと出力期間ＨＴとが必要である。そしてＸＧＡ表示の場合には一水平期間Ｈは２０（μｓ）以下が要求され、一水平期間Ｈの内訳として例えばオフセットキャンセル準備期間ＨＣは２（μｓ）、出力期間ＨＴは１８（μｓ）の値をとる場合がある。そして液晶の高精細化を進めるためには一水平期間Ｈのより一層の短縮化が必須であり、オフセットキャンセル準備期間ＨＣの存在が問題となる。

本発明における６入力６出力の場合のブロック３５の概略図を図４に示す。ブロック３５にはデータ入力端子ＤＩ１乃至ＤＩ６およびデータ出力端子ＤＯ１乃至ＤＯ６が備えられる。データ入力端子ＤＩ１乃至ＤＩ６には制御回路１５０（図１２）から表示データＤ１乃至Ｄ６が入力され、データ出力端子ＤＯ１乃至ＤＯ６からは表示データＤ１乃至Ｄ６が各々対応するデータ線１２１（図１２）へ出力される。またデータ入力端子ＤＩとデータ出力端子ＤＯとの間にはボルテージホロワとして動作するオペアンプＡ１乃至Ａ７が、６組の入出力端子に対して１つ多い７つ備えられる。データ入力端子ＤＩ１は、スイッチＳＩ１によってオペアンプＡ１またはＡ２のどちらか一方の非反転入力端子に選択可能に接続される。またデータ出力端子ＤＯ１は、スイッチＳＯ１によってオペアンプＡ１またはＡ２のどちらか一方の出力端子に選択可能に接続される。そして以下同様にして、データ入力端子ＤＩ２乃至ＤＩ６およびデータ出力端子ＤＯ２乃至ＤＯ６も、スイッチＳＩ２乃至ＳＩ６およびＳＯ２乃至ＳＯ６を備える。

またオペアンプＡ１乃至Ａ７に対応するようにＤフリップフロップＦＦ１乃至ＦＦ７が備えられ、それらはシリアル接続されてシフトレジスタを構成する。各Ｄフリップフロップのクロック入力端子ＣＫには、一水平期間の周期を有するクロック信号ＣＬＫが入力される。またＤフリップフロップＦＦ１乃至ＦＦ６のリセット信号入力端子Ｒには、最終段のＤフリップフロップＦＦ７の出力信号Ｑ７がリセット信号として入力される。またＤフリップフロップＦＦ１乃至ＦＦ７の出力Ｑ１乃至Ｑ７は、スイッチＳＩ１乃至ＳＩ７、およびスイッチＳＯ１乃至ＳＯ７にそれぞれ入力される。スイッチＳＩ１およびＳＯ１は、ローレベルの出力Ｑ１が入力されるときは共にオペアンプＡ２に接続され、ハイレベルの出力Ｑ１が入力されるときは共にオペアンプＡ１に接続される構成を有する。そしてスイッチＳＩ２乃至ＳＩ７およびＳＯ２乃至ＳＯ７も同様の作用を奏する。

またＤフリップフロップＦＦ１の相補出力ＱＢ１がオフセットキャンセル信号ＯＣ１としてオペアンプＡ１へ入力される。またＤフリップフロップＦＦ１の出力Ｑ１とＤフリップフロップＦＦ２の相補出力ＱＢ２がアンドゲートＡＤ２へ入力され、アンドゲートＡＤ２の出力がオフセットキャンセル信号ＯＣ２としてオペアンプＡ２へ入力される。以下同様にして、アンドゲートＡＤ３乃至ＡＤ７から出力されるオフセットキャンセル信号ＯＣ３乃至ＯＣ７が、オペアンプＡ３乃至Ａ７に入力される。ＤフリップフロップＦＦ１の入力端子Ｄには入力信号ＤＤ１が入力されている。オペアンプＡ１乃至Ａ６はオフセットキャンセル機能を備え、入力されるオフセットキャンセル信号ＯＣＸ（Ｘ＝１〜６）がハイレベルの間はオフセットキャンセル動作が行われ、ローレベルの間は通常のボルテージホロワ動作が行われる。

作用を説明する。図５にタイミングチャートを示す。図５で一水平期間Ｈ１の期間中にはＤフリップフロップＦＦ１乃至ＦＦ７の出力Ｑ１乃至Ｑ７はすべてローレベルである。よってスイッチＳＩ１およびＳＯ１は共にオペアンプＡ２に接続されるため、オペアンプＡ１はデータ入力端子ＤＩ１およびデータ出力端子ＤＯ１とは切り離され、非選択のオペアンプとされる。またオペアンプＡ２はデータ入力端子ＤＩ１およびデータ出力端子ＤＯ１と接続される。そしてオペアンプＡ３はデータ入力端子ＤＩ２およびデータ出力端子ＤＯ２と接続、オペアンプＡ４はデータ入力端子ＤＩ３およびデータ出力端子ＤＯ３と接続され、以下同様にしてオペアンプＡ７はデータ入力端子ＤＩ６およびデータ出力端子ＤＯ６と接続される。また一水平期間Ｈ１においてはハイレベルのオフセットキャンセル信号ＯＣ１（すなわちＤフリップフロップＦＦ１の相補出力ＱＢ１がオペアンプＡ１に入力されるため、一水平期間Ｈ１中はオペアンプＡ１はオフセットキャンセル動作が行われる。またオフセットキャンセル信号ＯＣ２乃至ＯＣ７はローレベルのためオペアンプＡ２乃至Ａ７はボルテージホロワ動作が行われ、データ入力端子ＤＩ１乃至ＤＩ６に入力される表示データＤ１乃至Ｄ６がデータ出力端子ＤＯ１乃至ＤＯ６から出力される。

次に一水平期間Ｈ２へ移行すると、不図示の信号発生回路によりハイレベルとされた入力信号ＤＤ１が、ＤフリップフロップＦＦ１に入力される。ここで入力信号ＤＤ１はクロック信号ＣＬＫの最初の１周期においてローレベル、続く６周期においてハイレベルを繰り返す信号である。そしてＤフリップフロップＦＦ１の出力Ｑ１がハイレベルとされる（矢印Ｙ１）ことに応じてスイッチＳＩ１およびＳＯ１のみが切り替わることで、データ入力端子ＤＩ１およびデータ出力端子ＤＯ１はオペアンプＡ２からオペアンプＡ１へと接続先が切り替えられる。このとき他のスイッチは切り替え動作が行われないために、オペアンプＡ３乃至Ａ７はデータ入力端子ＤＩ２乃至ＤＩ６、データ出力端子ＤＯ２乃至ＤＯ６と接続状態が維持されるため、オペアンプＡ２のみがデータ入出力端子から完全に切り離される。すなわち非選択のオペアンプがオペアンプＡ１からＡ２に切り替えられる。またハイレベルのＤフリップフロップＦＦ１の出力Ｑ１およびＤフリップフロップＦＦ２の相補出力ＱＢ２がアンドゲートＡＤ２に入力されるため、ハイレベルのオフセットキャンセル信号ＯＣ２がオペアンプＡ２に入力され（矢印Ｙ２）、一水平期間Ｈ２中はオペアンプＡ２はオフセットキャンセル動作が行われる。またオフセットキャンセル信号ＯＣ１およびＯＣ３乃至ＯＣ７はローレベルのためオペアンプＡ１およびＡ３乃至Ａ７ではボルテージホロワ動作が行われ、データ入力端子ＤＩ１乃至ＤＩ６に入力される画像データをデータ出力端子ＤＯ１乃至ＤＯ６に出力する。

そして同様の動作が一水平期間Ｈ３乃至Ｈ７においても行われる。すなわち図６のオペアンプの切り替え動作表に示すように、一水平期間がＨ１からＨ７まで経過する場合には、オペアンプＡ１からＡ７までが順番に入出力端子と非接続状態とされた上でオフセットキャンセルが行われる。

そして図５において一水平期間Ｈ７が経過し一水平期間Ｈ８へ移行すると、クロック信号ＣＬＫの立ち上がりエッジ信号によりＤフリップフロップＦＦ７の出力Ｑ７がハイレベルとされる（矢印Ｙ３）。ＤフリップフロップＦＦ７の出力Ｑ７は、リセット信号としてＤフリップフロップＦＦ１乃至ＦＦ６のリセット信号入力端子Ｒに入力されるため、ＤフリップフロップＦＦ１乃至ＦＦ６の出力Ｑ１乃至Ｑ６はすべてローレベルへとリセットされ（矢印Ｙ４）、スイッチＳＩ１乃至ＳＩ６およびスイッチＳＯ１乃至ＳＯ６はすべて切り替えられる。すなわち図６において、一水平期間Ｈ８では一水平期間Ｈ１と同じ接続状態へ戻され、オペアンプＡ１ではデータ入出力端子とは切り離されオフセットキャンセル動作が行われると共に、オペアンプＡ２乃至Ａ７からは表示データＤ１乃至Ｄ６が出力される。

次にオペアンプＡ１におけるオフセットキャンセル動作を説明する。オペアンプＡ１は図７に示すようなオフセットキャンセル機能を有するオペアンプ回路１０ａにより構成されている。オペアンプ回路１０ａは、従来のオペアンプ１００の回路図（図１０）に対して、ノードＮ１０とノードＮ１１とをスイッチＳＷ６で接続する構成を有している。これはオペアンプＡ１がオフセットキャンセル動作が行われるときは、入力端子ＶＩＮおよび出力端子ＶＯＵＴはデータ入力端子ＤＩ１およびデータ出力端子ＤＯ１とは接続されておらず、スイッチＳＷ１がオン、スイッチＳＷ２がオフとされるため、トランジスタＭ１とＭ２のゲートがフローティング状態になることを防止するために、ＳＷ６を介して参照電圧ＶｒｅｆをトランジスタＭ１とＭ２のゲートに供給するものである。その他の構成は従来のオペアンプ１００と同じであるため説明を省略する。

図８にオペアンプ回路１０ａのタイミングチャートを示す。一水平期間Ｈ１の期間中においてはハイレベルのオフセットキャンセル信号ＯＣ１（すなわちＤフリップフロップＦＦ１の相補出力ＱＢ１）がオペアンプＡ１に入力され、オフセットキャンセル信号ＯＣ１のハイレベルに応じてオペアンプ回路１０ａ内のスイッチＳＷ１、ＳＷ３、ＳＷ６がオン状態、スイッチＳＷ２がオフ状態とされる（矢印Ｙ６）。また一水平期間Ｈ１において、入力端子ＶＩＮおよび出力端子ＶＯＵＴは、データ入力端子ＤＩ１およびデータ出力端子ＤＯ１（図４参照）とは接続されていないため、ＳＷ６を介して参照電圧ＶｒｅｆがＮＭＯＳトランジスタＭ１とＭ２のゲートに供給される。その他の動作は従来のオペアンプ１００と同様であり、オペアンプＡ１のオフセットがキャンセルされる。一水平期間Ｈ２乃至Ｈ７では、オペアンプＡ１の入力端子ＶＩＮおよび出力端子ＶＯＵＴは、データ入力端子ＤＩ１およびデータ出力端子ＤＯ１と接続され、入力される表示データＤ１をボルテージホロワとして出力する。一水平期間Ｈ８では一水平期間Ｈ１と同様にオペアンプＡ１オフセットキャンセルが行われる。以下同様の動作が繰り返される。なお、オペアンプＡ２乃至Ａ７においても同様の構成である。

またラインドライバは、複数の入出力端子を一つのブロックとして、このブロックを複数配置することにより構成されるが、この１ブロック当たりの入出力端子数は例えば３８４端子などの値が用いられる。この端子数における第２実施形態のオフセットキャンセル準備期間の間隔の妥当性を考えると、一水平期間が２０（μｓ）の場合は、図６のオペアンプの切り替え動作表に従って一水平期間が３８４周期に１回（すなわち７．７（ｍｓ）に１回）オフセットキャンセルが行われる。また図７に示すオペアンプ回路１０ａにおいて第１キャパシタＣ１の許容される容量誤差を１（ｍｖ）、容量を５００（ｆＦ）、リーク電流を２０（ｆＡ）とすると、１（ｍｖ）低下するのにかかる時間は２５（ｍｓ）である。すなわち１回オフセットキャンセルが完了すると２５（ｍｓ）はオフセットが有効に記憶される。よって３８４周期に１回のオフセットキャンセル実行で十分であることが分かる。

よって以上により本発明の液晶表示装置駆動回路および液晶表示装置では、表示データ
Ｄ１乃至Ｄ６の出力に用いられないオペアンプが一水平期間ごとに順次遷移し、出力に用いられない間にオフセットキャンセル動作が行われる。そして一度オフセットキャンセル動作が行われれば、得られたオフセット値は次のオフセットキャンセル動作が行われるまで保持される。よって一水平期間ごとに、各出力期間に先立ち別途オフセットキャンセル準備期間を設ける必要がなく、オフセットキャンセル準備期間を出力期間に埋め込ませる必要がなくなるため、一水平期間のより一層の短縮化が可能となる。そのため表示ライン数を多くして液晶表示装置の高精細化を図ることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態のオペアンプ１０（図１）において第１キャパシタＣ１および第２キャパシタＣ２を備えるとしたが、両キャパシタに保持された電荷がリークする速度がほぼ等しいときには、両キャパシタの容量を小さくすることができる。これは両キャパシタの電圧値の差が問題となるためであって、電荷リーク速度がほぼ等しい場合には、リークが発生しても両キャパシタの電圧差が保持されるためである。一方、従来のオペアンプ１０ではキャパシタＣ１０１は固定値である参照電圧Ｖｒｅｆとの電圧差を保持しなければならないため電荷がリークすることは避けなければならず、そのためキャパシタＣ１０１の容量を大きくする必要があった。またキャパシタを半導体集積回路上に作成する場合には、トランジスタ等の他の素子に比して大きな面積を必要とすることを考えると、本発明でキャパシタの容量を小さくすることにより、半導体装置の面積の縮小化、低価格化が図れる。

また第１キャパシタＣ１または第２キャパシタＣ２に高比誘電率材料を用いたキャパシタを用いれば、容量を確保しながらキャパシタ面積を減少させることが可能となり半導体装置の面積の縮小化、低価格化が図れる。また面積を一定に保ったまま容量を大きくすることが可能となり、オフセットキャンセルの精度を上げることができる。

またオペアンプ１０（図１）において、ノードＮ３と電源電圧ＶＤＤとを、およびノードＮ３とグランド電圧ＧＮＤとをそれぞれ抵抗を介して接続し、少なくとも一方の抵抗を抵抗可変型の記憶素子とする構成を用いることが可能である。これによりオフセット値をキャパシタを用いる方法に比して長い時間記憶させることが可能であり、オフセットキャンセルを行う頻度を少なくすることが可能となる。

また第２実施形態においてオペアンプＡ１は図７に示すようなオフセットキャンセル機能を有するオペアンプ回路１０ａにより構成されているとしたが、第１実施形態における本発明に係るオペアンプ１０（図１）により構成されるとしてもよい。なおこの場合、オペアンプＡ１がオフセットキャンセル動作が行われるときは、トランジスタＭ１とＭ２のゲートがフローティング状態になることを防止するために、図示しないスイッチを介して所定電圧をトランジスタＭ１とＭ２のゲートに供給することが好ましい。

また第２実施形態においてデータ入力端子ＤＩとデータ出力端子ＤＯとの間にはボルテージホロワとして動作するオペアンプＡ１乃至Ａ７が、６組の入出力端子に対して１つ多い７つ備えられるとしたが、本発明はこれらの構成に限られない。例えば、１組の入出力端子ＤＩ１およびＤＯ１に対して３つのオペアンプＡ１乃至Ａ３が備えられ、スイッチによってオペアンプＡ１乃至Ａ３が順次選択される構成とし、この構成が各入出力端子について備えられるとしてもよい。これにより、３回のスイッチ切り替えにつき１回オペアンプが選択されるため、オペアンプが選択される周期が長くなりオフセットキャンセルを行うための時間を十分に確保することができる。

またオフセットキャンセル順番は図６のオペアンプの切り替え動作表に示すように、一水平期間がＨ１からＨ７まではオペアンプＡ１からＡ７までが順番に入出力端子と非接続
状態とされた上でオフセットキャンセルが行われ一水平期間Ｈ８では一水平期間Ｈ１と同じ接続状態へ戻されるとしたが、これに限られない。例えば図９に示すように一水平期間Ｈ１からＨ７まではオペアンプＡ１からＡ７が昇順にオフセットキャンセルされ、一水平期間Ｈ８からＨ１３まではオペアンプＡ６からＡ１が降順にオフセットキャンセルされ、という順番を繰り返す形態をとってもよい。

本発明の第１実施形態の第１実施例におけるオペアンプの回路図本発明の第１実施形態の第１実施例におけるオペアンプのタイミングチャート本発明の第１実施形態の第２実施例におけるオペアンプの回路図本発明の第２実施形態におけるブロックの概略図本発明の第２実施形態におけるブロックのタイミングチャート本発明の第２実施形態におけるオペアンプの切り替え動作表（その１）本発明の第２実施形態におけるオペアンプの回路図本発明の第２実施形態におけるオペアンプのタイミングチャート本発明の第２実施形態におけるオペアンプの切り替え動作表（その２）従来のオフセットキャンセル機能を有するオペアンプの回路図従来のオフセットキャンセル機能を有するオペアンプのタイムチャート液晶表示装置の概略構成従来のラインドライバの構成を示す図従来のラインドライバの動作を説明するタイミングチャート

符号の説明

１オペアンプ回路
２カレントミラー回路
３第１差動対入力回路
４第２差動対入力回路
５オフセットキャンセル回路
６出力バッファ回路
７差動増幅回路
１０オペアンプ
Ｃ１、Ｃ２キャパシタ
Ｈ一水平期間
ＨＣオフセットキャンセル準備期間
ＨＴ出力期間
ＶＩ入力電圧
ＶＯ出力電圧
Ｖｏｆｆオフセット電圧
Ｖｒｅｆ参照電圧
ＴＴ１、ＴＴ１０１安定化時間
Ａ１乃至Ａ７オペアンプ
ＦＦ１乃至ＦＦ７Ｄフリップフロップ
ＳＩ１乃至ＳＩ７、ＳＯ１乃至ＳＯ７スイッチ
ＤＩ１乃至ＤＩ６データ入力端子
ＤＯ１乃至ＤＯ６データ出力端子

Claims

カレントミラー回路を備えた差動増幅回路を備えるオペアンプであって、
前記差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、
前記オペアンプの出力端子と前記反転入力端子との間に接続され、前記第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、
前記カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、
前記第１トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第１スイッチの導通時には導通状態とされ、前記第１スイッチの非導通時には非導通状態とされる第３スイッチと、
前記第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、
前記第２トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第２スイッチの導通状態期間中において所定期間導通状態とされる第４スイッチと、
前記第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とするオペアンプ。
繰り返し現れる出力期間ごとに、少なくとも１つの入力信号を該入力信号ごとに増幅するラインドライバであって、
カレントミラー回路を備えた差動増幅回路を備え、前記入力信号を増幅するオペアンプを前記入力信号ごとに備え、
前記オペアンプは、
前記差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、
前記オペアンプの出力端子と前記反転入力端子との間に接続され、前記第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、
前記カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、
前記第１トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第１スイッチの導通時には導通状態とされ、前記第１スイッチの非導通時には非導通状態とされる第３スイッチと、
前記第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、
前記第２トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第２スイッチの導通状態期間中において所定期間導通状態とされる第４スイッチと、
前記第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とするラインドライバ。
繰り返し現れる一水平期間ごとに、複数のデータ線を介して画像データ電圧信号を印加する液晶表示装置であって、
カレントミラー回路を備えた差動増幅回路を備え、前記画像データ電圧信号を増幅するオペアンプを前記画像データ電圧信号ごとに備え、
前記オペアンプは、
前記差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、
前記オペアンプの出力端子と前記反転入力端子との間に接続され、前記第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、
前記カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、
前記第１トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第
１スイッチの導通時には導通状態とされ、前記第１スイッチの非導通時には非導通状態とされる第３スイッチと、
前記第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、
前記第２トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第２スイッチの導通状態期間中において所定期間導通状態とされる第４スイッチと、
前記第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする液晶表示装置。
カレントミラー回路を備えた差動増幅回路を備えるオペアンプであって、
前記差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、
前記オペアンプの出力端子と前記反転入力端子との間に接続され、前記第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、
前記カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、
前記第１トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第１スイッチの導通時には導通状態とされ、前記第１スイッチの非導通時には非導通状態とされる第３スイッチと、
前記第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、
前記第２トランジスタのゲートと前記非反転入力端子との間に接続され、前記第２スイッチの導通状態期間中において所定期間導通状態とされる第５スイッチと、
前記第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とするオペアンプ。
繰り返し現れる出力期間ごとに、少なくとも１つの入力信号を該入力信号ごとに増幅するラインドライバであって、
カレントミラー回路を備えた差動増幅回路を備え、前記入力信号を増幅するオペアンプを前記入力信号ごとに備え、
前記オペアンプは、
前記差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと、
前記オペアンプの出力端子と前記反転入力端子との間に接続され、前記第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、
前記カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、
前記第１トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第１スイッチの導通時には導通状態とされ、前記第１スイッチの非導通時には非導通状態とされる第３スイッチと、
前記第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、
前記第２トランジスタのゲートと前記非反転入力端子との間に接続され、前記第２スイッチの導通状態期間中において所定期間導通状態とされる第５スイッチと、
前記第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とするラインドライバ。
繰り返し現れる一水平期間ごとに、複数のデータ線を介して画像データ電圧信号を印加する液晶表示装置であって、
カレントミラー回路を備えた差動増幅回路を備え、前記画像データ電圧信号を増幅するオペアンプを前記画像データ電圧信号ごとに備え、
前記オペアンプは、
前記差動増幅回路の反転入力端子と非反転入力端子との間に接続された第１スイッチと
、
前記オペアンプの出力端子と前記反転入力端子との間に接続され、前記第１スイッチに対して導通および非導通状態が逆に制御される第２スイッチと、
前記カレントミラー回路の第１及び第２電流端子にそれぞれ第１及び第２トランジスタの電流路一端が接続される差動対入力回路と、
前記第１トランジスタのゲートと前記オペアンプの出力端子との間に接続され、前記第１スイッチの導通時には導通状態とされ、前記第１スイッチの非導通時には非導通状態とされる第３スイッチと、
前記第１トランジスタのゲートと所定電圧との間に接続された第１キャパシタと、
前記第２トランジスタのゲートと前記非反転入力端子との間に接続され、前記第２スイッチの導通状態期間中において所定期間導通状態とされる第５スイッチと、
前記第２のトランジスタのゲートと所定電圧との間に接続された第２キャパシタとを備え、オフセットキャンセル機能を有することを特徴とする液晶表示装置。
オペアンプのオフセット値を基準電圧との差分電圧として取り込むオフセット電圧取り込み作業と、差分電圧を出力電圧からキャンセルするオフセット電圧キャンセル作業とを交互に繰り返し行うオフセットキャンセル回路において、
前記オフセット電圧取り込み作業時で使用される基準電圧として、それ以前の入力電圧またはそれ以前のオフセット電圧キャンセル作業後の出力電圧を使用することを特徴とするオフセットキャンセル回路。
１周期前の前記オフセット電圧キャンセル作業を行う期間において、前記オペアンプの前記入力電圧または前記出力電圧を前記基準電圧として取得し、
その後の前記オフセット電圧取り込み作業を行う期間において、前記基準電圧に対する前記オフセット値を取得し、
その後の前記オフセット電圧キャンセル作業を行う期間において、前記オフセット値に応じて前記オペアンプのオフセットキャンセルを行うことを特徴とする請求項７に記載のオフセットキャンセル回路。