JP4556824B2 - 差動増幅器とデジタル・アナログ変換器、並びに表示装置 - Google Patents
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Description
Vout−Vin=(Vin+Voff)−Vin
=Voff
となり、容量Coffにオフセット電圧Voffに相当する電荷が充電される(オフセット検出期間)。
Vout=(Vin+Voff)―Voff
=Vin
となるため、オフセット電圧が相殺され、高精度な電圧を出力することができる(オフセット補正出力期間)。
Vout=Vin
となる。これらのオフセット電圧の定量的な解析については、特許文献2の段落[0039]乃至[0043]等の記載が参照される。
第1及び第2の入力端子と、出力端子と、
前記第1及び第2の入力端子に入力対が接続され、前記第1及び第2の入力端子の電圧を電圧電流変換し第1及び第2のノードに差動電流を出力する差動対(トランジスタM3、M4)と、
前記差動対に電流を供給する第1の電流源(トランジスタM9)と、
前記第1のノードに接続され、前記第1のノードの電流を第3のノードの電圧に電流電圧変換する第1の負荷回路(トランジスタM1)と、
前記第2のノードに接続され、前記第2のノードの電流と第4のノードの電圧の相互の変換を可逆的に行うとともに、第5のノードに電圧信号を出力する第2の負荷回路(トランジスタM2)と、
前記第3及び第4のノードの間に接続される容量素子(Coff)と、
前記第5のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路(903)と、
を備え、
制御信号(スイッチS1、S2、S3、S4、S5の制御信号)によって、
前記第1の入力端子に第1の信号(Vin2)を入力し、前記第2の入力端子に第2の信号(Vin1)を入力し、前記第1及び第2の負荷回路(M1及びM2)によって前記第3及び第4のノードにそれぞれ出力された電圧の電位差を前記容量素子(Coff)に蓄積する第1の状態と、
前記第2の入力端子に第3の信号(Vin3)を入力し、前記第1の入力端子に前記出力端子の信号(Vout)を帰還入力し、前記第1の状態に蓄積される前記容量素子(Coff)の電位差を保持するとともに、該電位差に基づいて前記第5のノードへ電圧信号を出力する第2の状態と、に制御される。
第1の期間(T01)には、
前記差動対の第1の入力端子に、オン状態の第4のスイッチ(S4)を介して第1の信号(Vin2)が入力され、
前記差動対の第2の入力端子に、オン状態の第2のスイッチ(S2)を介して第2の信号(Vin1)が入力され、
前記第2及び第4のノードを、オン状態の第1のスイッチ(S1)により短絡し、
前記第3及び第4のノード間の電圧を前記容量素子(Coff)で保持し、
第2の期間(T02)には、
前記第1、第2、第4のスイッチ(S1、S2、S4)はいずれもオフ状態とされ、
前記差動対の第1の入力端子に、オン状態の第5のスイッチ(S5)を介して出力端子(VOUT)が負帰還接続され、
前記差動対の第2の入力端子に、オン状態の第3のスイッチ(S3)を介して第3の信号(Vin3)が入力される。
第1及び第2の入力端子と、出力端子と、
前記第1及び第2の入力端子に入力対が接続され、前記第1及び第2の入力端子の電圧を電圧電流変換し第1及び第2のノードに差動電流を出力する差動対(M3、M4)と、
前記差動対に電流を供給する第1の電流源(M9)と、
前記第1のノードに接続され、前記第1のノードの電流を第3のノードの電圧に電流電圧変換する第1の負荷回路(M1)と、
前記第2のノードに接続され、前記第2のノードの電流と第4のノードの電圧の相互の変換を可逆的に行うとともに、第5のノードに電圧信号を出力する第2の負荷回路(M2)と、
前記第3及び第4のノードの間に接続される容量素子(Coff)と、
前記第5のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路(903)と、
を備え、
制御信号(スイッチS1、S2、S3、S4、S5の制御信号)によって、
前記第1の入力端子に第1の信号(Vin2)を入力し、前記第2の入力端子に第2の信号(Vin1)を入力し、前記第1及び第2の負荷回路によって前記第3及び第4のノードにそれぞれ出力された電圧の電位差を前記容量素子に蓄積する第1の状態と、
前記第2の入力端子に第1の信号(Vin2)を入力し、前記第1の入力端子に前記出力端子の信号(Vout)を帰還入力し、前記第1の状態に蓄積される前記容量素子の電位差を保持するとともに、該電位差に基づいて前記第5のノードへ電圧信号を出力する第2の状態と、に制御される。
第1の期間(T01)には、
前記差動対の第1の入力端子に、オン状態の第4のスイッチ(S4)を介して第1の信号(Vin2)が入力され、
前記差動対の第2の入力端子に、オン状態の第2のスイッチ(S2)を介して第2の信号(Vin1)が入力され、
前記第2及び第4のノードを、オン状態の第1のスイッチ(S1)により短絡し、
前記第3及び第4のノード間の電圧を前記容量素子(Coff)で保持し、
第2の期間(T02)には、
前記第1、第2、第4のスイッチ(S1、S2、S4)はいずれもオフ状態とされ、
前記差動対の第1の入力端子に、オン状態の第5のスイッチ(S5)を介して出力端子(VOUT)が負帰還接続され、
前記差動対の第2の入力端子に、オン状態の第3のスイッチ(S3)を介して第1の信号(Vin2)が入力される。
前記第1のノードに前記第1のトランジスタ(M1)のドレインが接続され、
前記第3のノードに前記第1のトランジスタ(M1)のゲートが接続され、
前記第2及び第5のノードに前記第2のトランジスタ(M2)のドレインが接続され、
前記第4のノードに前記第2のトランジスタ(M2)のゲートが接続され、
前記第1のトランジスタ(M1)のゲートとドレインが短絡され、前記第1のトランジスタ(M1)のソースが固定電位に接続され、
前記第2のトランジスタ(M2)のゲートとドレインが、第1のスイッチ(S1)により接続又は遮断され、前記第2のトランジスタ(M2)のソースが固定電位に接続され、
前記第1及び第2のトランジスタ(M1、M2)によってカレントミラー負荷回路が構成される形態をとることができる。
前記第1の負荷回路が第1及び第5のトランジスタ(M1、M11)を備え、前記第2の負荷回路が第2及び第6のトランジスタ(M2、M12)を備え、
前記第1のノードに前記第5のトランジスタ(M11)のドレインが接続され、
前記第3のノードに前記第1のトランジスタ(M1)のゲートが接続され、
前記第2のノードに前記第6のトランジスタ(M12)のドレインが接続され、
前記第4のノードに前記第2のトランジスタ(M2)のゲートが接続され、
前記第5のノードに前記第2のトランジスタ(M2)のドレイン及び前記第6のトランジスタ(M12)のソースが接続され、
前記第1のトランジスタ(M1)のゲートと前記第5のトランジスタ(M11)のドレインが短絡され、
前記第1のトランジスタのドレイン(M1)と前記第5のトランジスタ(M11)のソースが短絡され、
前記第2のトランジスタ(M2)のゲートと前記第6(M12)のトランジスタのドレインが、前記制御信号により接続又は遮断とされ、
前記第1、第2、第5、第6(M1、M2、M11、M12)のトランジスタによってカスコード型カレントミラー負荷回路を形成する構成としてもよい。
高位側の第1の電位(VA)と低位側の第2の電位(VB)との間に直列に接続される抵抗群(301)と、
前記抵抗群(301)のタップから電位を入力し、選択信号に基づき、前記第1、第2、第3の信号に供給すべき電圧を選択する選択回路(302)と、を備える。
複数の差動増幅器が、充電用の第1の差動増幅器と、放電用の第2の差動増幅器を含み、
前記第1の差動増幅器と、前記第1及び第2のデータ線との間に第1、第2の出力スイッチを備え、
前記第2の差動増幅器と、前記第1及び第2のデータ線との間に第3、第4の出力スイッチを備え、
所定のデータ出力期間に、前記第2及び第3の出力スイッチはオフとされ、前記第1及び第4の出力スイッチはオンとされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第1及び第4の出力スイッチはオフとされ、前記第2及び第3の出力スイッチがオンされる構成としてもよい。
以下、本発明の第1の実施の形態について回路構成を説明する。図1は、本発明の第1の実施形態の差動増幅器の構成を示す図である。図1を参照すると、本実施形態にかかる差動増幅器は、電流源904(バイアス電圧が供給されているトランジスタM9)で駆動される差動対(トランジスタM3、M4)と、差動対が接続される負荷回路と、差動出力信号を受ける出力段増幅回路903を備えている。負荷回路は、トランジスタM1及びM2からなり、それぞれのドレインがM3及びM4のドレインに接続される。また、トランジスタM1のゲートとトランジスタM2のゲートとの間に容量素子Coffが接続される。また、トランジスタM1はゲートとドレインが短絡されたダイオード接続となっており、トランジスタM2のゲートとドレインとの間にはスイッチS1が備えられており、スイッチS1の制御により、トランジスタM2をダイオード接続とするか否かを切り替える。
I1=I3、
I2=I4
となる。このとき、それぞれの関係式から、Vg1とVg2を導出すると、以下の式(5)、(6)が導かれる。
I1b=I3b、
I2b=I4b
となる。
Vo1={A+(A−B)}={A−(B−A)}
となる。
すなわち、電圧Vo1は、電圧Aから、電位差(B−A)だけ、低電位側へレベルシフトされた電圧となる。
Vo2={A+(A−A)}=A
となる。すなわち、電圧Vo2は、電圧Aとなる。
Vo3={B+(B−B)}=B
となる。すなわち、電圧Vo3は、電圧Bとなる。
Vo4={B+(B−A)}
となる。すなわち、電圧Vo4は、電圧Bから、電位差(B−A)だけ、高電位側へレベルシフトされた電圧となる。
次に、本発明の第2の実施の形態について説明する。図8は、本発明の第2の実施形態の差動増幅器の構成を示す図である。図8を参照すると、本実施形態にかかる差動増幅器は、電流源904(バイアス電圧が供給されているトランジスタM9)で駆動される差動対(M3、M4)と、差動対が接続される負荷回路と、差動出力信号を受ける出力段増幅回路903を備えている。上記の負荷回路は、トランジスタM1及びM2からなり、それぞれのドレインがトランジスタM3及びM4のドレインに接続される。また、トランジスタM1のゲートとM2のゲートとの間に容量素子Coffが接続される。また、トランジスタM1はダイオード接続となっており、トランジスタM2は、ゲートとドレイン間にスイッチS1が備えられており、スイッチS1のオンオフ制御により、トランジスタM2をダイオード接続とするか否かを切り替える。
次に、本発明の第3の実施の形態について説明する。図11は、本発明の第3の実施形態の差動増幅器の構成を示す図である。図11と図1(第1の実施形態の構成)の差異のみを説明する。図11では、トランジスタM11、M12が追加され、各々のゲートにはVBIAS2により所定の電位が印加されている。また、トランジスタM11のドレインは、トランジスタM3のドレインとM1のゲートとCoffの一端とに接続され、トランジスタM11のソースはM1のドレインに接続される。M12のドレインは、M4のドレインとM2のゲートと、スイッチS1を介してCoffの他端に接続され、トランジスタM12のソースはM2のドレインに接続される。スイッチS1がオフのとき、M1、M2、M11、M12の4つのトランジスタによりカスコード型カレントミラー回路を形成している。
次に、本発明の第4の実施の形態について説明する。図12は、本発明の第4の実施形態の差動増幅器の構成を示す図である。以下では、図12と図1(第1の実施形態の構成)の相違点について説明する(同一箇所の説明は適宜省略する)。本実施形態では、スイッチS1とノードPCの間に、入力端と出力端が短絡したスイッチS6が付加されている。スイッチS1及びS6で形成されるスイッチ回路910によって、スイッチS1がオフする際に生じる、スイッチノイズを低減することができる。ここで、スイッチS1とS6の制御信号のタイミングは、逆相の関係(片方がオンのとき、他方がオフの関係)に設定しなければならない。また、それ以外のS1〜S5を制御するタイミングは、図3のタイミングチャート図と同一である。
本発明の第5の実施の形態について説明する。図14は、本発明の第5の実施形態の差動増幅器の構成を示す図である。図14と図1(第1の実施形態の構成)の差異のみを説明する。本実施形態では、グランド端子VSSと、差動対トランジスタM3・M4の共通ソース端子との間に、スイッチS7を介してトランジスタM59が付加されている。スイッチS1〜S5を制御するタイミングは、図3のタイミングチャート図と同一である。また、ここで、スイッチS1とS7の制御信号のタイミングは、同相の関係である(オン・オフが同一)。
本発明の第6の実施の形態について説明する。図23は、本発明の第6の実施形態の表示装置におけるデータドライバの構成を示す図である。図24は、図23の制御タイミングチャートを示す図である。
・出力回路(603)として、本発明の第1の実施形態で示されるような、多値出力型の差動増幅器を備え、
それに付随する2値のアナログ値を出力回路へ出力するデコーダ605を備え、
・さらに、出力回路603とデータドライバ出力端子間に接続される出力スイッチ回路604を備えている点である。
202 出力回路
203 デコーダ
205 階調電圧発生回路
206 レベルシフタ
207 データラッチ
208 データレジスタ
209 シフトレジスタ
210 データドライバ出力端子群
301 抵抗素子
302 スイッチ素子
303 差動増幅器
601 正極性出力差動増幅器
602 負極性出力差動増幅器
603 出力回路
604 出力スイッチ回路
605 デコーダ
801、802、803 スイッチ
810 オペアンプ
811 オフセットキャンセル回路
901 差動段回路
902 オフセットキャンセル回路
903 出力段増幅回路
904 電流源
910 スイッチ回路
S1、S2、S3、S4、S5、S6、S7 スイッチ
φa、φb スイッチ制御クロック
VIN、VIN1、VIN2、VIN3 入力端子
VOUT 出力端子
VDD 電源供給端子
VSS グランド端子
VBIAS、VBIAS2 バイアス電圧供給端子
C1、Coff 容量素子
M1〜M12、M21〜M29、
M31、M32、M41、M42、M59 トランジスタ
PA 差動段出力
PB 出力段増幅回路出力
PC 容量Coff端ノード
Spa、Spb、Sna、Snb;出力スイッチ
OUT1〜OUTn;出力端子
CTL1、CTL2;出力スイッチ制御信号
Claims (20)
- 第1及び第2の入力端子と、出力端子と、
前記第1及び第2の入力端子に入力対が接続され、前記第1及び第2の入力端子の電圧を電圧電流変換し第1及び第2のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第1の電流源と、
前記第1のノードに接続され、前記第1のノードの電流を第3のノードの電圧に電流電圧変換する第1の負荷回路と、
前記第2のノードに接続され、前記第2のノードの電流と第4のノードの電圧の相互の変換を可逆的に行うとともに、第5のノードに電圧信号を出力する第2の負荷回路と、
前記第3及び第4のノードの間に接続される容量素子と、
前記第5のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
制御信号によって、
前記第1の入力端子に第1の信号を入力し、前記第2の入力端子に第2の信号を入力し、前記第1及び第2の負荷回路によって前記第3及び第4のノードにそれぞれ出力された電圧の電位差を前記容量素子に蓄積する第1の状態と、
前記第2の入力端子に第3の信号を入力し、前記第1の入力端子に前記出力端子の信号を帰還入力し、前記第1の状態に蓄積される前記容量素子の電位差を保持するとともに、該電位差に基づいて前記第5のノードへ電圧信号を出力する第2の状態と、
に切替制御される、ことを特徴とする差動増幅器。 - 第1及び第2の入力端子と、出力端子と、
前記第1及び第2の入力端子に入力対が接続され、前記第1及び第2の入力端子の電圧を電圧電流変換し第1及び第2のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第1の電流源と、
前記第1のノードに接続され、前記第1のノードの電流を第3のノードの電圧に電流電圧変換する第1の負荷回路と、
前記第2のノードに接続され、前記第2のノードの電流と第4のノードの電圧の相互の変換を可逆的に行うとともに、第5のノードに電圧信号を出力する第2の負荷回路と、
前記第3及び第4のノードの間に接続される容量素子と、
前記第5のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
データ出力期間が第1及び第2の期間を含み、制御信号によって前記第1及び第2の期間を切替制御し、
前記第1の期間には、
前記差動対の第1の入力端子に、オン状態の第4のスイッチを介して第1の信号が入力され、
前記差動対の第2の入力端子に、オン状態の第2のスイッチを介して第2の信号が入力され、
前記第2及び第4のノードを、オン状態の第1のスイッチにより短絡し、
前記第3及び第4のノード間の電圧差を前記容量素子に蓄積し、
前記第2の期間には、
前記第1、第2、第4のスイッチはいずれもオフ状態とされ、
前記差動対の第1の入力端子に、オン状態の第5のスイッチを介して出力端子が負帰還接続され、
前記差動対の第2の入力端子に、オン状態の第3のスイッチを介して第3の信号が入力される、
ことを特徴とする差動増幅器。 - 第1及び第2の入力端子と、出力端子と、
前記第1及び第2の入力端子に入力対が接続され、前記第1及び第2の入力端子の電圧を電圧電流変換し第1及び第2のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第1の電流源と、
前記第1のノードに接続され、前記第1のノードの電流を第3のノードの電圧に電流電圧変換する第1の負荷回路と、
前記第2のノードに接続され、前記第2のノードの電流と第4のノードの電圧の相互の変換を可逆的に行うとともに、第5のノードに電圧信号を出力する第2の負荷回路と、
前記第3及び第4のノードの間に接続される容量素子と、
前記第5のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
制御信号によって、
前記第1の入力端子に第1の信号を入力し、前記第2の入力端子に第2の信号を入力し、前記第1及び第2の負荷回路によって前記第3及び第4のノードにそれぞれ出力された電圧の電位差を前記容量素子に蓄積する第1の状態と、
前記第2の入力端子に第1の信号を入力し、前記第1の入力端子に前記出力端子の信号を帰還入力し、前記第1の状態に蓄積される前記容量素子の電位差を保持するとともに、該電位差に基づいて前記第5のノードへ電圧信号を出力する第2の状態と、
に切替制御される、ことを特徴とする差動増幅器。 - 第1及び第2の入力端子と、出力端子と、
前記第1及び第2の入力端子に入力対が接続され、前記第1及び第2の入力端子の電圧を電圧電流変換し第1及び第2のノードに差動電流を出力する差動対と、
前記差動対に電流を供給する第1の電流源と、
前記第1のノードに接続され、前記第1のノードの電流を第3のノードの電圧に電流電圧変換する第1の負荷回路と、
前記第2のノードに接続され、前記第2のノードの電流と第4のノードの電圧の相互の変換を可逆的に行うとともに、第5のノードに電圧信号を出力する第2の負荷回路と、
前記第3及び第4のノードの間に接続される容量素子と、
前記第5のノードの電圧信号に基づき前記出力端子を充電または放電する増幅回路と、
を備え、
データ出力期間が第1及び第2の期間を含み、制御信号によって前記第1及び第2の期間を切替制御し、
前記第1の期間には、
前記差動対の第1の入力端子に、オン状態の第4のスイッチを介して第1の信号が入力され、
前記差動対の第2の入力端子に、オン状態の第2のスイッチを介して第2の信号が入力され、
前記第2及び第4のノードを、オン状態の第1のスイッチにより短絡し、
前記第3及び第4のノード間の電圧を前記容量素子で保持し、
前記第2の期間には、
前記第1、第2、第4のスイッチはいずれもオフ状態とされ、
前記差動対の第1の入力端子に、オン状態の第5のスイッチを介して出力端子が負帰還接続され、
前記差動対の第2の入力端子に、オン状態の第3のスイッチを介して第1の信号が入力される、
ことを特徴とする差動増幅器。 - 前記第1及び第2の負荷回路は、それぞれ第1及び第2のトランジスタを備え、
前記第1のノードに前記第1のトランジスタのドレインが接続され、
前記第3のノードに前記第1のトランジスタのゲートが接続され、
前記第2及び第5のノードに前記第2のトランジスタのドレインが接続され、
前記第4のノードに前記第2のトランジスタのゲートが接続され、
前記第1のトランジスタのゲートとドレインが短絡され、
前記第2のトランジスタのゲートとドレインが、前記制御信号により接続又は遮断とされ、
前記第1及び第2のトランジスタによってカレントミラー負荷回路を構成し、前記第5のノードの電圧信号に基づき増幅出力を行う、ことを特徴とする請求項1乃至4のいずれか一に記載の差動増幅器。 - 前記第1の負荷回路が第1及び第5のトランジスタを備え、前記第2の負荷回路が第2及び第6のトランジスタを備え、
前記第1のノードに前記第5のトランジスタのドレインが接続され、
前記第3のノードに前記第1のトランジスタのゲートが接続され、
前記第2のノードに前記第6のトランジスタのドレインが接続され、
前記第4のノードに前記第2のトランジスタのゲートが接続され、
前記第5のノードに前記第2のトランジスタのドレイン及び前記第6のトランジスタのソースが接続され、
前記第1のトランジスタのゲートと前記第5のトランジスタのドレインが短絡され、
前記第1のトランジスタのドレインと前記第5のトランジスタのソースが短絡され、
前記第2のトランジスタのゲートと前記第6のトランジスタのドレインが、前記制御信号により接続又は遮断とされ、
前記第1、第2、第5、第6のトランジスタによってカスコード型カレントミラー負荷回路を構成し、前記第5のノードの電圧信号に基づき増幅出力を行う、ことを特徴とする請求項1乃至4のいずれか一に記載の差動増幅器。 - 前記第1のスイッチは第3のトランジスタで構成され、前記第3のトランジスタと前記第4のノード間に、ドレインとソースが短絡された第4のトランジスタを備え、
第1の制御信号が第3のトランジスタのゲートに入力され、第2の制御信号が第4のトランジスタのゲートに入力され、第2の制御信号が第1の制御信号の反転信号である、
ことを特徴とする請求項1乃至4のいずれか一に記載の差動増幅器。 - 前記第1の電流源と並列形態に接続された、第2の電流源と第6のスイッチを備える、 ことを特徴とする請求項1乃至4のいずれか一に記載の差動増幅器。
- 前記第6のスイッチは、前記第1の期間内においてオンとされ、前記第2の期間においてオフとされる、ことを特徴とする請求項8記載の差動増幅器。
- 前記差動増幅器の出力端子と、外部負荷との間に、出力スイッチを備える、ことを特徴とする請求項1乃至4のいずれか一に記載の差動増幅器。
- 前記第1の期間において前記出力スイッチがオフ状態とされ、
前記第2の期間において前記出力スイッチがオン状態とされる、
ことを特徴とする、請求項10記載の差動増幅器。 - 請求項1乃至11のいずれか一に記載の差動増幅器を備え、
高位側の第1の電位と低位側の第2の電位との間に直列に接続される抵抗群と、
前記抵抗群のタップから電位を入力し、選択信号に基づき、前記第1、第2、第3の信号に供給すべき電圧を選択する選択回路と、
を備えたことを特徴とするデジタルアナログ変換回路。 - 階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、
前記増幅回路として、請求項1乃至11のいずれか一に記載の差動増幅器を有する、ことを特徴とする表示装置。 - 複数の前記データ線が、第1のデータ線と、前記第1のデータ線の相隣る第2のデータ線を含み、
複数の前記差動増幅器が、充電用の第1の差動増幅器と、放電用の第2の差動増幅器を含み、
前記第1の差動増幅器と、前記第1及び第2のデータ線との間に第1、第2の出力スイッチを備え、
前記第2の差動増幅器と、前記第1及び第2のデータ線との間に第3、第4の出力スイッチを備え、
所定のデータ出力期間に、前記第2及び第3の出力スイッチはオフとされ、前記第1及び第4の出力スイッチはオンとされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第1及び第4の出力スイッチはオフとされ、前記第2及び第3の出力スイッチがオンされる、ことを特徴とする請求項13記載の表示装置。 - 複数の前記データ線が、第1のデータ線と、前記第1のデータ線の相隣る第2のデータ線を含み、
複数の前記差動増幅器が、充電用の第1の差動増幅器と、放電用の第2の差動増幅器を含み、
前記第1の差動増幅器と、前記第1及び第2のデータ線との間に第1、第2の出力スイッチを備え、
前記第2の差動増幅器と、前記第1及び第2のデータ線との間に第3、第4の出力スイッチを備え、
所定のデータ出力期間に、前記第2及び第3の出力スイッチはオフとされ、前記第1及び第4の出力スイッチが前記データ出力期間の開始から所定の期間オフとされた後にオンとされる制御がなされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第1及び第4の出力スイッチはオフとされ、前記第2及び第3の出力スイッチが前記データ出力期間の開始から所定の期間オフとされた後にオンとされる制御がなされる、ことを特徴とする請求項13記載の表示装置。 - 第1乃至第3の入力端子と1つの出力端子を備え、
第1の電源に一端が接続された第1のトランジスタと、前記第1の電源に一端が接続され制御端子が容量を介して前記第1のトランジスタの制御端子と接続された第2のトランジスタを備えた負荷回路と、
一端が共通接続され、他端が前記第1及び第2のトランジスタの他端にそれぞれ接続され差動対をなす第3及び第4のトランジスタと、
第2の電源と前記差動対の共通接続された一端との間に接続され、前記差動対に電流を供給する電流源と、
を備え、
前記第1のトランジスタの制御端子は前記第3のトランジスタの他端に接続され、
前記第2のトランジスタの制御端子と前記第4のトランジスタの他端との間に接続された第1のスイッチと、
前記第2のトランジスタの他端に入力が接続され出力が前記出力端子に接続された増幅器と、
前記第4のトランジスタの制御端子と前記第1及び第3の入力端子との間にそれぞれ接続された第2及び第3のスイッチと、
前記第3のトランジスタの制御端子と前記第2の入力端子との間に接続された第4のスイッチと、
前記第3のトランジスタの制御端子と前記出力端子の間に接続された第5のスイッチと、
を備え、
前記第1乃至第5のスイッチは、前記第1、第2、第4のスイッチをオン、且つ、前記第3、第5のスイッチをオフとする第1の状態と、
前記第1、第2、第4のスイッチをオフ、且つ、前記第3、第5のスイッチをオンとする第2の状態と、
に切替制御される、ことを特徴とする差動増幅器。 - 前記第2及び第3の入力端子が同一の入力端子よりなる、ことを特徴とする請求項16記載の差動増幅器。
- 前記負荷回路は、前記第1及び第2のトランジスタとそれぞれ縦積みされた第5及び第6のトランジスタを含み、前記第5及び第6のトランジスタが、前記第3及び第4のトランジスタの他端に接続されている、ことを特徴とする請求項16記載の差動増幅器。
- 前記第2のトランジスタの制御端子と、前記第4のトランジスタの他端との間に、制御端子によりオン・オフ制御され一端と他端が短絡された第6のスイッチが、前記第1のスイッチと直列形態に接続されている、ことを特徴とする請求項16記載の差動増幅器。
- 前記第2の電源と、前記差動対の共通接続された一端との間に、前記電流源と並列に、第2の電流源とスイッチの直列回路を備えている、ことを特徴とする請求項16記載の差動増幅器。
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