JP2007226936A - 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム - Google Patents
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Abstract
【解決手段】本発明の不揮発性半導体記憶装置1は、ROMヒューズ11と、ワード線毎に調整された初期書き込み電圧のパラメータを求める調整回路とを有している。この調整回路は、制御回路17の一部で構成されている。ROMヒューズ11は、前記ワード線毎の前記調整された初期書き込み電圧のパラメータを記憶する領域を有して入る。制御回路17は、ROMヒューズ11及びデータレジスタ22に記憶されている情報に基づいてメモリセルアレイ24にデータを書き込む。
【選択図】図2
Description
NAND型フラッシュメモリ装置では、通常、“0”データの書き込み後の閾値は、約0Vから約4Vの間に制御しなければならない。このため、書き込みベリファイが行われ、“0”書き込み不足のメモリセルMTrのみを検出し、“0”データ書き込み不足のメモリセルMTrに対してのみ再書き込みが行われるよう再書き込みデータを設定する(ビット毎ベリファイ)。“0”データ書き込み不足のメモリセルMTrは、選択された制御データを、例えば、0.5V(ベリファイ電圧)にして読み出すこと(ベリファイ読み出し)で検出される。すなわち、メモリセルMTrの閾値が0Vに対してマージンを持って、0.5V以上になっていないと、選択メモリセルで電流が流れ、“0”データ書き込み不足と検出される。
図1は、本発明の実施形態1に係る不揮発性メモリシステムの一例を示すブロック図である。図示のとおり、この不揮発性メモリシステムは、不揮発性半導体記憶装置であるNAND型フラッシュメモリ装置1及びメモリ装置コントローラであるフラッシュコントローラ2を有する。
次に、本発明の実施形態2について、図面を参照して詳細に説明する。
次に、本発明の実施形態3について、図面を参照して詳細に説明する。
次に、本発明の実施形態4について、図面を参照して詳細に説明する。
2 フラッシュコントローラ
3 システム
11 ROMヒューズ
12 ロジック制御
13 I/O制御回路
14 ステータスレジスタ
15 アドレスレジスタ
16 コマンドレジスタ
17 制御回路
18 高電圧発生回路
19 ロウデコーダ
20 カラムバッファ
21 カラムデコーダ
22 データレジスタ
23 センスアンプ
24 メモリセルアレイ
25 n型シリコン基板(n型ウェル)
26 p型ウェル
27 ソース、ドレイン拡散層
28 浮遊ゲート
29 制御ゲート
30 層間絶縁膜
31 共通ソース線(SOURCE)
32 ビット線(BL)
101 Vpgmインクリメントコマンドレジスタ
102 トリミング用シフトレジスタ
103 インクリメント回数累積レジスタ
104 累積値平均化用シフトレジスタ
105 加算器
106〜10m 初期Vpgmパラメータレジスタ
120 レジスタデータ転送コマンドレジスタ
201、202、…、20m 調整部(WL0〜m用回路)
300、301、302、…、30m オフセット値WL−Vpgmのパラメータレジスタ(PR0〜PRm)
400、401、…、40m WL0用〜WLm用偶数ページ及び奇数ページのオフセット値WL−Vpgmのパラメータレジスタ(PR0〜PRm)
Claims (5)
- 互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、
前記ワード線毎に初期書き込み電圧のパラメータを求める調整回路と、
前記調整回路からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、
前記初期書き込み電圧パラメータ記憶部に記憶された前記初期書き込み電圧のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、
を具備する不揮発性半導体記憶装置。 - 互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、
前記ワード線毎に初期書き込み電圧のパラメータを求める前記ワード線の数と同数の調整部と、
前記複数の調整部からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、
前記初期書き込み電圧パラメータ記憶部に記憶された前記初期書き込み電圧のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、
を具備する不揮発性半導体記憶装置。 - 互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、
前記ワード線毎に初期書き込み電圧からのオフセット値のパラメータを求める調整回路と、
前記調整回路からの前記オフセット値のパラメータを受けて記憶するオフセット値パラメータ記憶部と、
前記オフセット値パラメータ記憶部に記憶された前記オフセット値のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、
を具備する不揮発性半導体記憶装置。 - 互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、
前記ワード線毎に偶数ページ及び奇数ページにおける初期書き込み電圧からのオフセット値のパラメータを求める調整回路と、
前記調整回路からの前記オフセット値のパラメータを受けて記憶するオフセット値パラメータ記憶部と、
前記オフセット値パラメータ記憶部に記憶された前記オフセット値のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、
を具備する不揮発性半導体記憶装置。 - 不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御するメモリ装置コントローラとを含む不揮発性メモリシステムであって、前記不揮発性半導体記憶装置が、請求項1から4のいずれか一に記載の不揮発性半導体記憶装置である不揮発性メモリシステム。
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