JP5090712B2 - フラッシュメモリ素子のプログラム方法 - Google Patents

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Description

本発明は、フラッシュメモリ素子のプログラム方法に関するものであり、特に最後のワードラインと連結されたセルのしきい値電圧分布を狭く調節することができるフラッシュメモリ素子のプログラム方法に関するものである。
最近、電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータを再作成するリフレッシュ(refresh)機能が必要でない半導体メモリ素子の需要が増加している。そして、多くのデータ(data)を格納することができる大容量メモリ素子の開発のためにメモリセル(memorycell)の高集積化技術が開発されている。メモリセルの高集積化のために複数のセルが直列に連結されて一つのストリング(string)を構成するNAND型フラッシュメモリ(NAND type flash memory)素子が開発された。
NAND型フラッシュメモリ素子は、多数のセルブロック及びセルを動作させるための多数の回路で構成され、セルブロックは多数のセルストリングを含んで構成されるが、図１は、セルストリングを含む一部の構成を説明するための回路図である。
セルストリング101、102は、データを格納するための多数のセルが直列連結されて構成され、セルストリング101、102とドレイン及びセルストリング101、102とソースの間にそれぞれドレイン選択トランジスタ110及びソース選択トランジスタ120が構成される。また、セルはワードライン(WL0〜WL31)と連結され、ドレイン選択トランジスタ110及びソース選択トランジスタ120は、それぞれドレイン選択ライン(DSL)及びソース選択ライン(SSL)と連結される。ここで、セルストリング101、102はビットライン(BL)の数だけ構成され、これによりドレイン選択トランジスタ110及びソース選択トランジスタ120もその分だけ構成される。一方、セルは半導体基板の上部の所定領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートが形成され、ゲートの両側に接合領域が形成されて構成される。
上記のように構成されるNAND型フラッシュメモリ素子は、F-Nトンネリング(tunneling)方式を用いてフローティングゲート(floatinggate)に電子を注入したり放出しながらメモリセルのしきい値電圧を制御することによりプログラム及び消去を実施する。一例として選択されたセルをプログラムするために選択されたワードライン(Selected WL)にプログラム電圧をISPP方式で印加し、選択されていないワードライン(Pass WL)に約10Vのパス電圧を印加し、選択されたビットライン(Selected BL)には接地電圧(Vss)を印加し、選択されていないビットライン(Unselected BL)には電源電圧(Vcc)を印加する。この時、ドレイン選択ライン(DSL)には電源電圧(Vcc)を印加し、ソース選択ライン(SSL)には接地電圧(Vss)を印加し、共通ソースライン(CSL)には電源電圧(Vcc)を印加し、Pウェルには接地電圧(Vss)を印加する。
一方、消去動作はトリプルPウェルに約20Vの消去電圧を印加し、選択されたブロックのワードラインに全て0Vを印加してフローティングゲートに注入された電子を除去する。このようにすれば、プログラムされたセルはフローティングゲートに電子が注入されて陽(positive)のしきい値電圧を有し、これに反し、消去されたセルはフローティングゲートの電子が放出されて陰(negative)のしきい値電圧を有する。
ところが、NAND型フラッシュメモリ素子のプログラムセルのしきい値電圧分布は、オーバープログラム問題と読み出しマージン(readmargin)による素子性能を左右する要因である。プログラムセルのしきい値電圧分布は、ISPP方式でプログラム電圧を印加することにより制御される。このようなセルのしきい値電圧分布は、特に、マルチレベルセルでは非常に重要な要素である。ところが、ISPP方式でプログラムを実施する場合、セルのしきい値電圧分布を狭い幅に制御することができるが、セルストリング内のセルのしきい値電圧がセル別に差が発生する。これは、BPD(Back Pattern Dependency)効果とインターフェランス効果に起因するものであり、ストリングセル固有の特性と関係がない。特にソース選択ラインからWL0〜WL30と連結されたセルとドレイン選択ラインに隣接したWL31に連結されたセルは、しきい値電圧に若干違いが生じる。
図２は、1MbyteのNAND型フラッシュメモリ素子にISPP方式でプログラムを実施する場合、セルのしきい値電圧分布を示したグラフであり、“A”は1番目のワードライン(WL0)に連結されたセルのしきい値電圧分布、“B”は２番目のワードライン(WL1)に連結されたセルのしきい値電圧分布、“C”は最後のワードライン(WL31)に連結されたセルのしきい値電圧分布、“D”は1番目のワードライン(WL0)から最後のワードライン(WL31)に連結されたセルのしきい値電圧分布をそれぞれ示したものである。示されている通り、最後にプログラムされるWL31と連結されたセルは、隣接セルのしきい値電圧によるアクセスセルのしきい値電圧の歪曲現象、即ち、インターフェランス現象の影響を受けないで初期のセルのしきい値電圧を有するようになり、チップのセルのしきい値電圧分布の左側のセル分布を左右する。その分布差は、シングルレベルセルでは約0.3Vであり、マルチレベルセルでは約0.15Vの分布差を示すようになる。
このように広く分布したセルのしきい値電圧は、シングルレベルセルまたはマルチレベルセルのリードマージンを劣化させ、サイクリング特性及びリテンション特性等、素子の信頼性に悪影響を及ぼす。
本発明の目的は、最後のワードラインに連結されたセルのしきい値電圧分布を狭い幅に調節することにより、素子の信頼性を向上させることができるフラッシュメモリ素子のプログラム方法を提供することにある。
本発明の他の目的は、プログラム及びプログラム検証後、最後のワードラインに連結されたセルに対して再プログラムを実施し、セルのしきい値電圧分布を狭い幅に調節することにより素子の信頼性を向上させることができるフラッシュメモリ素子のプログラム方法を提供することにある。
本発明の一実施例によるフラッシュメモリ素子のプログラム方法は、選択されたメモリセルに対してプログラム及びプログラム検証を実施する段階及び上記プログラムされたセルが最後のワードラインに連結されたセルである場合、再プログラムを実施する段階を含む。
上記プログラムは、上記選択されたセルと連結されたワードラインに所定のプログラム電圧を印加し、選択されていないセルと連結されたワードラインに所定のパス電圧を印加して実施する。
上記プログラムは、上記選択されたセルと連結されたビットラインに接地電圧を印加し、上記選択されていないセルと連結されたビットラインに電源電圧を印加して実施する。
上記プログラム検証は、上記選択されたセルと連結されたワードラインに所定の検証電圧を印加し、上記選択されたセルと連結されていないワードラインに電源電圧を印加して実施する。
上記検証電圧は、上記電源電圧より低く印加し、望ましくは0〜1Vである。上記プログラム検証は、上記選択されたセルと連結されたビットラインに上記電源電圧より低い電圧を印加し、上記選択されていないセルと連結されたビットラインに接地電圧を印加して実施する。
上記再プログラムは、上記最後のワードラインを通じて所定の再プログラム電圧を印加し、上記最後のワードライン以外のワードラインを通じて電源電圧を印加して実施する。
上記再プログラム電圧は、上記プログラム検証時の電圧より同一または高い電圧であり、望ましくは1〜1.5Vである。
上記再プログラムは、上記選択されたセルと連結されたビットラインには所定の電圧を印加し、上記選択されたセルと連結されていないビットラインには接地電圧を印加して実施する。
上記選択されたセルと連結されたビットラインに印加される電圧は、上記電源電圧より高い電圧であり、望ましくは5Vである。
上記再プログラムは、150μｓ以下の時間実施する。
また、本発明の他の実施例によるフラッシュメモリ素子のプログラム方法は、選択されたセルのワードラインを通じて所定のプログラム電圧を印加してプログラムを実施する段階、上記プログラムを実施したセルのプログラム状態を検証する段階、上記検証結果、プログラムされていないセルに対して上記プログラム電圧を上昇させてプログラムを反復実施する段階、及び上記検証結果プログラムされたセルが最後のワードラインに連結されたセルの場合、所定の再プログラム電圧を上記最後のワードラインを通じて印加し、ビットラインを通じて所定の電圧を印加して再プログラムする段階を含む。
上述した通り、本発明によれば、NAND型フラッシュメモリ素子のプログラム時にプログラム及びプログラム検証を完了した後、最後のワードラインに連結されたセルに再プログラムを実施することにより、最後のワードラインに連結されたセルのしきい値電圧分布を他のセルと同様に狭い幅に調節することができ、チップの読み出しマージンを確保して歩留まりを高めることができる。このように狭い幅に調節されたしきい値電圧分布により耐久性及び信頼性を向上させることができる。
以下、添付された図面を参照して本発明の実施例を詳細に説明する。
図３は本発明の一実施例によるフラッシュメモリ素子のプログラム方法を説明するために示した順序図であり、図４〜図６は本発明の一実施例によるフラッシュメモリ素子のプログラム方法でメインプログラム、プログラム検証及び再プログラム時にバイアス条件をそれぞれ説明するためのセルストリングの概略図であり、これらを用いて本発明の一実施例によるフラッシュメモリ素子のプログラム方法を説明すれば、次の通りである。
図３に示されているように、選択されたセルに対してプログラムを実施する(S10)。選択されたセル(M201)をプログラムするためには、図４に示されている通り、選択されたワードライン(Selected WL)に所定のプログラム電圧(Vpgm)を印加し、選択されていないワードライン(Pass WL)に約10Vのパス電圧(Vpass)を印加し、選択されたビットライン(Selected BL)には接地電圧(Vss)を印加し、選択されていないビットライン(Unselected BL)には電源電圧(Vcc)を印加する。この時、ドレイン選択ライン(DSL)には電源電圧(Vcc)を印加し、ソース選択ライン(SSL)には接地電圧(Vss)を印加し、共通ソースライン(CSL)には電源電圧(Vcc)を印加し、Pウェルには接地電圧(Vss)を印加する。
選択されたセルにプログラムを実施した後、プログラム検証を実施する(S20)。選択されたセル(M301)のプログラム検証のためには図５に示されている通り、選択されたワードライン(Selected WL)に約0〜1Vの検証電圧を印加し、選択されていないワードライン(Unselected WL)に電源電圧(Vcc)を印加し、選択されたビットライン(Selected BL)には約1Vの電圧を印加し、選択されていないビットライン(Unselected BL)には接地電圧(Vss)を印加する。この時、ドレイン選択ライン(DSL)及びソース選択ライン(SSL)には電源電圧(Vcc)を印加し、共通ソースライン(CSL)及びPウェルには接地電圧(Vss)を印加する。
プログラム検証(S20)結果、プログラムが成功的になされない場合、プログラム電圧を増加させながらISPP方式を用いたプログラムを実施する(S10)。
プログラム検証(S20)結果、プログラムが成功的になされた場合、最後のワードラインに連結されたセルなのかを確認する(S30)。
確認結果、最後のワードラインに連結されたセルの場合、再プログラムを実施する(S40)。選択されたセル(M401)の再プログラムのためには、図６に示されている通り、選択されたワードライン(Selected WL)に検証時の電圧より同一または高い電圧、望ましくは約1〜1.5Vの再プログラム電圧(Vrepgm)を印加し、選択されていないワードライン(Unselected WL)に電源電圧(Vcc)を印加し、選択されたビットライン(Selected BL)には電源電圧(Vcc)より高い電圧、望ましくは約5Vの電圧を印加し、選択されていないビットライン(Unselected BL)には接地電圧(Vss)を印加する。この時、ドレイン選択ライン(DSL)及びソース選択ライン(SSL)には電源電圧(Vcc)を印加し、共通ソースライン(CSL)及びPウェルには接地電圧(Vss)を印加する。一方、再プログラムは約150μｓ以下の時間実施する。このようにすれば、チャネルのエッジ部分で発生したホットキャリア(hotcarrier)がフローティングゲートに注入され、フローティングゲートの足りない電子を補充する。これにより、しきい値電圧が上昇するようになり、他のセルのしきい値電圧分布と類似して調節される。
最後のワードラインに連結されたセルなのかを確認した結果(S30)、最後のワードラインに連結されたセルではない場合、プログラムを終了する。
図７は、従来の方法でプログラムした場合、最後のワードラインに連結されたセルのしきい値電圧分布(A)と本発明の一実施例によりプログラムした場合、最後のワードラインに連結されたセルのしきい値電圧分布(B及びC)を示したグラフである。グラフ“A”を通じて分かるように従来の方法でプログラムした場合、最後のワードラインに連結されたセルのしきい値電圧分布の幅が1.4Vであることが分かる。しかし、グラフ“B”を通じて分かるように本発明の一実施例により再プログラム時に1.2Vの電圧を印加する場合、最後のワードラインに連結されたセルのしきい値電圧分布の幅が1.2Vであることが分かり、グラフ“C”を通じて分かるように本発明の一実施例により再プログラム時に1.1Vの電圧を印加する場合、最後のワードラインに連結されたセルのしきい値電圧分布の幅が1.0Vであることが分かる。
一般的なNAND型フラッシュメモリ素子のセルストリングの概略図。 従来のプログラムによるワードライン別のセルのしきい値電圧の分布を示したグラフ。 本発明の一実施例によるフラッシュメモリ素子のプログラム方法を説明するために示した順序度を示す図。 本発明の一実施例によるフラッシュメモリ素子のプログラム方法においてメインプログラム時にバイアス条件を説明するためのセルストリングの概略図。 本発明の一実施例によるフラッシュメモリ素子のプログラム方法においてプログラム検証時にバイアス条件を説明するためのセルストリングの概略図。 本発明の一実施例によるフラッシュメモリ素子のプログラム方法において再プログラム時にバイアス条件を説明するためのセルストリングの概略図。 従来の方法と本発明の方法によるプログラムセルのしきい値電圧分布を比較するためのグラフ。
符号の説明
101…セルストリング
102…セルストリング
110…ドレイン選択トランジスタ
120…ソース選択トランジスタ
201…セルストリング
202…セルストリング
210…ドレイン選択トランジスタ
220…ソース選択トランジスタ
301…セルストリング
302…セルストリング
310…ドレイン選択トランジスタ
320…ソース選択トランジスタ
401…セルストリング
402…セルストリング
410…ドレイン選択トランジスタ
420…ソース選択トランジスタ

Claims (15)

  1. 選択されたメモリセルに対してプログラム及びプログラム検証を実施する段階及び
    前記プログラムされたセルが最後のワードラインに連結されたセルである場合、再プログラムを実施する段階を含むフラッシュメモリ素子のプログラム方法。
  2. 前記プログラムは、前記選択されたセルと連結されたワードラインに所定のプログラム電圧を印加し、選択されていないセルと連結されたワードラインに所定のパス電圧を印加して実施する請求項1に記載のフラッシュメモリ素子のプログラム方法。
  3. 前記プログラムは、前記選択されたセルと連結されたビットラインに接地電圧を印加し、前記選択されていないセルと連結されたビットラインに電源電圧を印加して実施する請求項1または2に記載のフラッシュメモリ素子のプログラム方法。
  4. 前記プログラム検証は、前記選択されたセルと連結されたワードラインに所定の検証電圧を印加し、前記選択されたセルと連結されていないワードラインに電源電圧を印加して実施する請求項1に記載のフラッシュメモリ素子のプログラム方法。
  5. 前記検証電圧は、前記電源電圧より低く印加する請求項4に記載のフラッシュメモリ素子のプログラム方法。
  6. 前記検証電圧は0〜1Vである請求項5に記載のフラッシュメモリ素子のプログラム方法。
  7. 前記プログラム検証は、前記選択されたセルと連結されたビットラインに前記電源電圧より低い電圧を印加し、前記選択されていないセルと連結されたビットラインに接地電圧を印加して実施する請求項1または4に記載のフラッシュメモリ素子のプログラム方法。
  8. 前記再プログラムは、前記最後のワードラインを通じて所定の再プログラム電圧を印加し、前記最後のワードライン以外のワードラインを通じて電源電圧を印加して実施する請求項1に記載のフラッシュメモリ素子のプログラム方法。
  9. 前記再プログラム電圧は、前記プログラム検証時の電圧より同一または高い電圧である請求項8に記載のフラッシュメモリ素子のプログラム方法。
  10. 前記再プログラム電圧は1〜1.5Vである請求項8に記載のフラッシュメモリ素子のプログラム方法。
  11. 前記再プログラムは、前記選択されたセルと連結されたビットラインには所定の電圧を印加し、前記選択されたセルと連結されていないビットラインには接地電圧を印加して実施する請求項1または8に記載のフラッシュメモリ素子のプログラム方法。
  12. 前記選択されたセルと連結されたビットラインに印加される電圧は前記電源電圧より高い電圧である請求項11に記載のフラッシュメモリ素子のプログラム方法。
  13. 前記選択されたセルと連結されたビットラインに印加される電圧は5Vである請求項11に記載のフラッシュメモリ素子のプログラム方法。
  14. 前記再プログラムは、150μｓ以下の時間実施する請求項1に記載のフラッシュメモリ素子のプログラム方法。
  15. 選択されたセルのワードラインを通じて所定のプログラム電圧を印加してプログラムを実施する段階、
    前記プログラムを実施したセルのプログラム状態を検証する段階、
    前記検証結果、プログラムされていないセルに対して前記プログラム電圧を上昇させてプログラムを反復実施する段階、及び
    前記検証結果、プログラムされたセルが最後のワードラインに連結されたセルの場合、所定の再プログラム電圧を前記最後のワードラインを通じて印加し、ビットラインを通じて所定の電圧を印加して再プログラムする段階を含むフラッシュメモリ素子のプログラム方法。
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