JP5565948B2 - 半導体メモリ - Google Patents
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110:入出力バッファ 120:アドレスレジスタ
130:コントローラ 140:ワード線駆動回路
150:センスアンプ回路 160:列制御回路
170:内部電圧発生回路 180:内部メモリ
Claims (18)
- 行列状に配列されたメモリセルを含み、複数のメモリセルが直列に接続されたセルユニットが多数形成されたメモリセルアレイと、
選択されたメモリセルに消去電圧を印加し、メモリセルに蓄積されたデータを消去する消去手段と、
選択されたメモリセルの消去状態を検証する検証手段と、
前記消去手段により印加される消去電圧を決定する消去電圧決定手段とを有し、
前記検証手段は、前記消去手段により消去電圧が印加される前に選択されたメモリセルの第1の消去状態を検証し、かつ前記消去手段により消去電圧を印加した後に選択されたメモリセルの第2の消去状態を検証し、
前記消去電圧決定手段は、前記第2の消去状態の検証が不合格であったとき、前記第1の消去状態の検証結果に応じて前回印加された消去電圧と異なる消去電圧を決定する、
半導体メモリ。 - 前記消去電圧決定手段は、前記第2の消去状態の検証が不合格であって、前記第1の消去状態の検証結果が不合格である場合には、前回印加された消去電圧よりも大きい第1の消去電圧を決定し、前記第1の消去状態の検証結果が合格である場合には、前回印加された消去電圧よりも大きい第2の消去電圧を決定し、前記第1の消去電圧は、前記第2の消去電圧と異なる、請求項1に記載の半導体メモリ。
- 前記第2の消去電圧は、前記第1の消去電圧よりも大きい、請求項2に記載の半導体メモリ。
- 前回印加された消去電圧がVersであるとき、前記第1の消去電圧は、Vers+ΔVersであり、前記第2の消去電圧は、Vers+ΔVers×N(Nは、1よりも大きい数)である、請求項3に記載の半導体メモリ。
- 前記検証手段は、第1の消去状態を検証するとき、選択されたメモリセルのしきい値を判定するために第1の検証電圧を用い、第2の消去状態を検証するとき、選択されたメモリセルのしきい値を判定するために第1の検証電圧と異なる第2の検証電圧を用いる、請求項1ないし4いずれか1つに記載の半導体メモリ。
- 前記第1、第2の検証電圧は、メモリセルのゲートに印加される電圧であって、第1の検証電圧は、第2の検証電圧よりも大きい、請求項5に記載の半導体メモリ。
- 選択されたメモリセルのすべての第2の消去状態が合格と検証されるまで、前記消去手段は、選択されたメモリセルにパルス状の消去電圧を繰り返し印加する、請求項1ないし6いずれか1つに記載の半導体メモリ。
- 前記消去手段は、選択されたメモリセルのすべての第2の消去状態が合格と判定された後、追加の消去パルスを選択されたメモリセルに印加する、請求項1ないし7いずれか1つに記載の半導体メモリ。
- 前記消去電圧決定手段は、第2の消去状態による検証が合格でありかつ第1の消去状態の検証が合格であるとき、前記追加の消去パルスの電位を第2の消去状態による検証が合格したときの最後の消去電圧とし、第2の消去状態による検証が合格でありかつ第1の消去状態の検証が不合格であったとき、前記追加の消去パルスの電位を前記最後の消去電圧よりも高い電圧とする、請求項8に記載の半導体メモリ。
- 半導体メモリはさらに、前記消去手段による消去シーケンスが実施される期間中に、選択されたメモリセルに書込み電圧を印加する書込み手段を有し、
前記書込み手段は、前記検証手段による第1の消去状態の検証が行われる前に、所定のメモリセルに書込み電圧を印加する、請求項1ないし9いずれか1つに記載の半導体メモリ。 - 前記所定のメモリセルは、選択されたブロック内のすべてのメモリセルである、請求項10に記載の半導体メモリ。
- 半導体メモリはさらに、前記消去手段による消去シーケンスが実施される期間中に、選択されたメモリセルに書込み電圧を印加する書込み手段を有し、
前記書込み手段は、前記検証手段による第2の消去状態の検証が行われた後に、所定のメモリセルに書込み電圧を印加する、請求項1ないし11いずれか1つに記載の半導体メモリ。 - 前記所定のメモリセルは、前記第2の消去状態の検証が合格とされたメモリセルである、請求項12に記載の半導体メモリ。
- 行列状に配列されたメモリセルを含み、各メモリセルがデータを蓄積または消去可能であり、複数のメモリセルが直列に接続されたセルユニットが多数形成されたフラッシュメモリのデータの消去方法であって、
消去電圧を印加する前に、選択されたメモリセルの第1の消去状態を検証する第1のステップと、
選択されたメモリセルにパルス状の消去電圧を印加する第2のステップと、
選択されたメモリセルの第2の消去状態を検証する第3のステップと、
第2の消去状態の検証が不合格であったとき、第1の消去状態の検証結果に応じて次に印加するパルス状の消去電圧を決定する第4のステップと、
選択されたメモリセルのすべての第2の消去状態の検証が合格となるまで、第1ないし第4のステップを繰返す第5のステップとを有する、消去方法。 - 前記第4のステップは、 第2の消去状態の検証が不合格であって前記第1の消去状態の検証が不合格である場合には、前回印加された消去電圧よりも大きい第1の消去電圧を決定し、前記第1の消去状態の検証が合格である場合には、前回印加された消去電圧よりも大きい第2の消去電圧を決定し、前記第2の消去電圧は、前記第1の消去電圧よりも大きい、請求項14に記載の消去方法。
- 消去方法はさらに、第1のステップによる検証を行う前に、所定のメモリセルに書込み電圧を印加するステップを含む、請求項14に記載の消去方法。
- 消去方法はさらに、第3のステップによる検証を行った後に、所定のメモリセルに書込み電圧を印加するステップを含む、請求項14に記載の消去方法。
- 消去方法はさらに、第3のステップにおいて選択されたメモリセルのすべてが合格と検証された場合に、選択されたメモリセルに追加の消去パルスを印加する、請求項14に記載の消去方法。
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