JP2009146474A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】最適動作条件の変動に対応可能とした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、動作制御に用いられる制御データを保持する第１のレジスタ群９−１と、前記メモリセルアレイ内に設定された、前記制御データを微調整するための調整データを記憶する調整データ記憶領域と、前記調整データ記憶領域から読み出された調整データを保持する第２のレジスタ群９−２と、を有する。
【選択図】図３

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

ＥＥＰＲＯＭの一つとしてＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリは、その製造時の特性ばらつきを考慮して、書込み、消去および読み出し等にかかる各種電圧設定値をウェハテストの結果に基づいてチップ内のフューズＲＯＭに書き込んで出荷される。ユーザ利用時は、電源を投入する毎に自動的にフューズＲＯＭデータを読み出すパワーオンリセット動作が行われる。これにより、最適の電圧設定値がレジスタに設定され、これが以後の読み出し、書き込み、消去の動作に応じて利用される(たとえば特許文献１参照)。

より具体的にいえば、ＲＯＭフューズ領域に書かれ、ここから読み出されてレジスタに保持されるのは、必要な電圧を発生させるための高電圧発生回路の制御信号としての電圧トリミング値データを含むデータである。即ち、ある電圧範囲をトリミング可能範囲として、高電圧発生回路の出力電圧を最適設定するための電圧トリミング値がレジスタに保持される。

フラッシュメモリの微細化、多値化等により、電圧トリミングデータ数が多くなると、ＲＯＭフューズ領域の容量、面積が増大し、同時にそこから読み出したトリミングデータを保持するレジスタの容量、面積も増大する。これに対し、保持すべきトリミングデータ数を削減する演算操作の導入により、上述したＲＯＭフューズ領域やレジスタの容量を削減する方法が、いくつか提案されている（例えば、特許文献２，３，４参照）。

一方、ＲＯＭフューズ領域のデータはユーザーが任意に書き換えることはできないので、フラッシュメモリの長期使用により、メモリセル全般の特性に変動が生じて最適電圧値が変動した場合に、従来のフラッシュメモリはそれに対応できる構成を具備していない。
特開２００１−１７６２９０号公報 特開２００７−８７５１３号公報 特開２００６−３４４２８０号公報 特開２００７−１７９５９４号公報

この発明は、最適動作条件の変動に対応可能とした不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
動作制御に用いられる制御データを保持する第１のレジスタ群と、
前記メモリセルアレイ内に設定された、前記制御データを微調整するための調整データを記憶する調整データ記憶領域と、
前記調整データ記憶領域から読み出された調整データを保持する第２のレジスタ群と、
を有することを特徴とする。

この発明によれば、最適動作条件の変動に対応可能とした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのメモリコア部のセルアレイ構成を示している。メモリセルアレイ１は、図２に示すように、電気的書き換え可能な複数の不揮発性メモリセル(図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット(ＮＡＮＤストリング)ＮＵを配列して構成される。

ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ０を介してビット線ＢＬｉ（ＢＬ０−ＢＬｙ）に、他端は選択ゲートトランジスタＳ１を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ０，Ｓ１のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線方向に配列されるＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ（ＢＬＫ０−ＢＬＫｎ）が配置される。ユーザーが利用するこれらのブロックとは別に、工場出荷時点でメモリ動作に関係する各種初期設定データを記憶する領域として、ＲＯＭフューズ（ＲＯＭＦＵＳＥ）領域１ａが用意されている。具体的にここには、電圧設定値（電圧トリミング値）、タイミング設定値等の各種動作制御のためのトリミングコード値が格納されている。このＲＯＭフューズ領域１ａは、通常ユーザには読み出し動作のみ許可され、消去および書込みは禁止されている。

ここでは、初期設定データ記憶領域がメモリセルアレイ内に設定される例を示したが、メモリセルアレイとは別に初期設定データを記憶するＲＯＭ領域が設けられる場合もある。

ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ（兼キャッシュ）回路３が配置され、ワード線ＷＬの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。

センスアンプ兼キャッシュ回路３は、アドレスバッファ１４から出力されるカラムアドレス信号ＣＯＬＡＤＤにより、そのデータを選択的にデータバスＹＩＯに接続することができる。また、ロウデコーダ２は、アドレスバッファ１４からの入力信号（ロウアドレス信号“ＲＯＷＡＤＤ”，ＲＯＭフューズブロックアドレス信号“ＲＯＭＢＬＫ”，ロウデコーダ活性化信号“ＲＯＷＳＥＬ”）が入力され、これによりブロック選択やワード線選択の電圧駆動のタイミングが決定される。

コマンド、アドレス及びデータは、入力バッファ１２を介して入力される。各種外部制御信号（チップイネーブル信号ＣＥｎｘ，書き込みイネーブル信号ＷＥｎｘ，読み出しイネーブル信号ＲＥｎｘ，コマンドラッチイネーブル信号ＣＬＥｘ，アドレスラッチイネーブル信号ＡＬＥｘ，書き込みプロテクト信号ＷＰｎｘ）は、入力バッファ１１を介して入力される。

コマンドは、コマンドデコーダ１３でデコードされて、内部制御回路であるステートマシン８に送られる。ステートマシン８の一部は、電源検知回路１０の電源起動信号をトリガとしてパワーオンリセット動作するように構成され、これにより、セルアレイ１に設定されたＲＯＭフューズブロック（ＲＯＭＦＵＳＥ）１ａのデータ読み出し、及びその読み出しデータの所定レジスタへの格納が行われる。具体的に電圧設定データは、レジスタ９に格納され、以後高電圧発生回路４の出力電圧制御に供される。

アドレスは、アドレスバッファ１４を介し、ステートマシン８の制御により所定のタイミングにおいてコントロールレジスタ７ａ，７ｂを介してロウデコーダ２やカラムゲートに転送される。書き込みデータは、データバッファ１５を介してセンスアンプ回路３にロードされ、センスアンプ回路３の読み出しデータはデータバッファ１６を介して、外部に出力される。

各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路４が設けられている。高電圧発生回路４は、ステートマシン８からコントロールレジスタ６を介して与えられる指令に基づいて所定の高電圧を発生する。

センスアンプ回路３に付属して、データ書き込み時センスアンプ回路３内のデータラッチのデータに基づいてベリファイ判定を行うためのベリファイ判定回路５が設けられている。

この実施の形態では更に、（１）ＲＯＭフューズ領域１ａから読み出される電圧トリミング値データに対して、これをメモリの使用履歴に応じて微調整するための電圧調整データを書き込むことができる領域（電圧調整データ記憶領域）が、メモリセルアレイ内のユーザーアクセス可能領域に設定され、（２）実際の読み出し／書き込み／消去に先立って、その電圧調整データを読み出して所定レジスタに保持する予備的読み出し動作が行われ、（３）ＲＯＭフューズ領域から読み出されて保持されている電圧トリミング値データは、上述の電圧調整データとの演算により微調整されて、高電圧発生回路に与えられる。

上述の電圧調整データは、フェイルビット数や、書き込みサイクル数、或いは許容不良ビットフラグ等に応じて、例えばページ単位で書き換えられるようにする。これにより、工場出荷時に書かれたＲＯＭフューズ領域の電圧設定値を、最適値に微調整して使用することができ、フラッシュメモリの長期使用の信頼性を保障することが可能になる。

このような電圧微調整を可能とするために、図１のレジスタ９は、電圧設定値に関係する部分のみ取り出して示せば、図３のようになる。即ち、レジスタ９は、パワーオンリセット時に自動的にＲＯＭフューズ領域１ａから読み出される各種電圧設定データを保持する第１のレジスタ群９−１と、アドレス入力に従ってセルアレイ領域から読み出される電圧調整データを保持する第２のレジスタ群９−２とを備える。

ここでは、第１のレジスタ群９−１として、代表的に、選択ワード線に与えられる書き込み用電圧ＶＰＧＭ１と非選択ワード線に与えられる書き込みパス電圧ＶＰＡＳＳ１を保持するレジスタＲＥＧ１１とＲＥＧ１２が、また第２のレジスタ群９−２として、ＶＰＧＭ１，ＶＰＡＳＳ１の調整値ＶＰＧＭ２，ＶＰＡＳＳ２を保持するレジスタＲＥＧ２１，ＲＥＧ２２が示されている。

第１のレジスタ群９−１に保持された電圧設定値（トリミング値）と、それぞれに対応して第２のレジスタ群９−２に保持された電圧調整値とは、演算部９−３による演算（具体的にここでは加算）を経て、微調整された電圧設定値ＢＩＮＶＰＧＭ，ＢＩＢＶＰＡＳＳ等になる。但し、この演算部９−３は、ステートマシン８内のものとして構成してもよい。

また、上述した電圧微調整を可能とするためには、通常の読み出し／書き込み／消去のアドレスとは別に、電圧調整データを読み出すためのアドレスサイクルが必要となり、それに伴ってアドレスバッファ（レジスタ）１４は、図４に示すように、通常動作のための第１のアドレスレジスタ部１４−１と、電圧調整値を読むためのアドレスを保持する第２のアドレスレジスタ部１４−２とを備える。

以下、この実施の形態の詳細を説明する。

図５は、書き込みシーケンスの一例である。パワーオンリセット動作として、予め、ＲＯＭフューズ領域１ａの読み出しとその読み出しデータの第１のレジスタ部９−１への転送動作が行われる。プリセットアップ（ステップＳ１０１）では、動作に必要なレジスタの初期化、高電圧発生回路の昇圧準備を行う。

この後、セルアレイの電圧調整データ記憶領域の電圧調整データを読み出す（ステップＳ１０２）。この読み出しデータは、レジスタ９の中の第２のレジスタ部９−２に転送保持される。

続いてセットアップステップＳ１０３では、ステートマシン８は、パワーオンリセット動作で読み出されている第１のレジスタ部９−１の電圧トリミング値と、第２のレジスタ部９−２の電圧調整値とに基づいて調整されたトリミング値を計算して生成する。即ち図３の例示範囲では、書き込み電圧トリミング値（ＶＰＧＭ１），書き込みパス電圧トリミング値（ＶＰＡＳＳ１）と、これらに対応する電圧調整値（ＶＰＧＭ２，ＶＰＡＳＳ２）との加算により、微調整された書き込み電圧トリミング値ＢＩＮＶＰＧＭ，書き込みパス電圧トリミング値ＢＩＮＰＡＳＳが生成される。これらが、ステートマシン８からコントロールレジスタ６を介して、高電圧発生回路４に制御信号として送られ、必要な書き込み電圧や書き込みパス電圧の生成に供されることになる。

実際にはその他、各種の電圧トリミング値とその対応調整値データがレジスタ９に保持され、同様の演算処理が行われる。

その後、書き込みを行う（ステップＳ１０４）。ここでいう書き込みは、ページ単位の書き込み電圧印加と、書き込み状態を確認するベリファイ読み出し動作とを含む。その後、書き込み完了判定を行い（ステップＳ１０５）、１ページの書き込み完了が判定されるまで、書き込みとベリファイが繰り返される。

書き込み完了判定の後、ワード線放電、ステータスレジスタのセット等のポストプロセスを行う（ステップＳ１０６）。一連の動作を終了すると、図１のステータスレジスタ１７により、ＲＢｘピンにレディ状態が出力される。

図６は、他の書き込みシーケンスを示し、図７は読み出し動作を示し、図８は、消去シーケンスを示している。これらにおいて、図５と対応するステップには同じ符号を付してある。即ち、プリセットアップ（ステップＳ１０１）、電圧調整値データ読み出し（ステップＳ１０２）及びセットアップ（ステップＳ１０３）はすべてに共通である。

図６の書き込みシーケンスは、例えば４値データ書き込みの場合であって、書き込みステップＳ１０４が上位ページ書き込みであり、これに先立って、参照のためにすでに書かれている下位ページ読み出しを行う（ステップＳ１１０）ことを示している。さらに、必要があれば、書込みアドレス対応の選択ワード線の隣接セルデータを読む動作を含んでも良い。隣接セル間の干渉の影響を除くために、そのような動作を必要とする場合がある。

図７の読み出し動作のセットアップステップＳ１０３では例えば、非選択ワード線に与える読み出しパス電圧Ｖｒｅａｄの微調整等が行われ、その後読み出しが行われる（ステップＳ１１１）。図８の消去動作のセットアップステップＳ１０３では例えば消去電圧Ｖｅｒａの微調整が行われ、その微調整された消去電圧を用いて消去動作が行われる（ステップＳ１１２）。消去動作は、消去電圧印加動作とその後の消去ベリファイ動作とを含み、消去完了判定ステップＳ１１３で一括消去単位の消去が確認されるまで消去が繰り返される。

以上の各種動作フローにおいて、ステップＳ１０２とＳ１０３の組み合わせと、ステップＳ１０１との順序を逆にする、といった順序の入れ替えは可能である。

図９〜図１１は、以上の動作のためのコマンドシーケンスを示している。ここでは、書き込み、読み出し等のアドレスが５回のセクタアドレス入力により行われる例を示している。

図９は、図５或いは図６の書き込みシーケンスの場合であり、コマンドＣｍｄ１，Ｃｍｄ２で挟まれたセクタアドレスＡｄｄ１’−Ａｄｄ５’が、電圧調整値データ読み出しアドレス入力サイクルである。この読み出しアドレスは、図４に示すように、アドレスラッチ信号ＡＤＤＬ３−ＡＤＤＬ５によりアドレスラッチ部１４−３に取り込まれ、その後セレクタＳＥＬ２で選択されて第２のアドレスレジスタ部１４−２に転送保持される。

続くアドレス入力サイクルでは、書き込みコマンドＣｍｄ３に続いて書き込み単位（例えば１ページ）を指定する書き込みアドレスＡｄｄ１−Ａｄｄ５が入力され、その後書き込みデータＤａｔａ０−Ｄａｔａｎが入力され、最後に書き込み実行コマンドＣｍｄ４が入力される。これにより、以下ステートマシン８による書き込みが行われる。

書き込みアドレスは、図４のラッチ部１４−３に取り込まれた後、セレクタＳＥＬ１により第１のアドレスレジスタ部１４−１に転送保持される。第１及び第２のアドレスレジスタ部１４−１，１４−２の出力ＲＯＷＡＤＤ１，ＲＯＷＡＤＤ２は、セレクタＳＥＬ３により選択的に取り出されて、ロウデコーダに転送される。

即ち、電圧調整値読み出しステップＳ１０２（図５或いは図６）では、第２のアドレスレジスタ部１４−２の出力ＲＯＷＡＤＤ２がロウデコーダに送られて、電圧調整データが読み出される。読み出された電圧調整値は、図３に示す第２のレジスタ部９−２に保持される。

図１０は、図７に示す読み出し動作の場合のコマンドシーケンスである。最初の電圧調整値読み出しのためのアドレスサイクルは、図９と同じである。続いて、読み出しコマンドＣｍｄ５、読み出しアドレスＡｄｄ１−Ａｄｄ５、読み出し実行コマンドＣｍｄ６が入力され、以下ステートマシン８による読み出し制御が行われる。

図１１は、図８に示す消去シーケンスの場合のコマンドシーケンスである。最初の電圧調整値データ読み出しのためのアドレスサイクルは、図９と同じである。続いて、消去コマンドＣｍｄ７、消去アドレスＡｄｄ１−Ａｄｄ３、消去実行コマンドＣｍｄ８が入力され、以下ステートマシン８による消去シーケンス制御が行われる。

図１０及び図１１の電圧調整値読み出しアドレスサイクルでのアドレス取り込み、及び電圧調整値の読み出しデータ取り込み動作は、図９の例で説明したと同様である。

図１２は、図９のコマンドシーケンスに対応する動作タイミング図である。Ｃｍｄ１／Ａｄｄ１’−Ａｄｄ５’／Ｃｍｄ２のコマンド及び電圧調整値読み出しアドレスが書き込みイネーブル信号ＷＥｎに同期して入力され、その電圧調整値読み出しアドレスは、コマンドＣｍｄ１により設定される選択信号ＡＤ２ＮＤＩＮ＝“Ｈ”と、コマンドＣｍｄ２により設定されるクロックＣＬＫ＝“Ｈ”により、前述のように第２のアドレスレジスタ部１４−２に、ＲＯＷＡＤＤ２として取り込まれる。

引き続く書き込みアドレス入力サイクルで、書き込みアドレスは、コマンドＣｍｄ３により設定される選択信号ＡＤ１ＳＴＩＮ＝“Ｈ”と、クロックＣＬＫ＝“Ｈ”により、第１のアドレスレジスタ部１４−１に、ＲＯＷＡＤＤ１として取り込まれる。

図１３は、図１２の書き込み実行コマンドＣｍｄ４後の動作タイミングを示している。“Ｉｎｔｅｒｎａｌ Ｓｔａｔｅ”が、ステートマシン８により制御される動作状態を示している。即ち前述のように、プリセットアップが行われ、続いて電圧調整値読み出し動作Ｒｅａｄ２が行われ、セットアップ動作で書き込みに用いられる電圧トリミング値が微調整される。例えば、書き込み電圧トリミング値ＶＰＧＭ１，書き込みパス電圧トリミング値ＶＰＡＳＳ１に対して、微調整値ＶＰＧＭ２（ｋ），ＶＰＡＳＳ２（ｋ）がそれぞれ加算されて、所望の電圧トリミング値が生成される。ここで、“ｋ”は、書き込みアドレス入力のページアドレスを意味し、ＶＰＧＭ（ｋ）はｋページ目の書き込み電圧調整値を示す。

これらの電圧トリミング値により制御された書き込み電圧や書き込みパス電圧を用いて、書き込み（ｐｒｏｇｒａｍ）とベリファイ（ｖｅｒｉｆｙ）が繰り返される。１ページの書き込みが完了すると、ポストプロセスを経て、シーケンスを終了する。

図１４は、図６の書き込みシーケンスの場合について、図１２の書き込み実行コマンドＣｍｄ４後の動作タイミングを示している。図１３との違いは、セットアップ動作の後、下位ページ（ＡＤＤ１ｌｏｗｅｒ）の読み出し（Ｒｅａｄ１，図６のステップＳ１１０）を行う点である。その他、図１３と変わらない。

図１５は、図１３或いは図１４における電圧調整値読み出し動作（Ｒｅａｄ２）の具体的な動作タイミング図である。この読み出し動作で制御されるレジスタ９は、先に図３に示したように、ＲＯＭフューズ領域から読み出された電圧トリミング値データを保持する第１のレジスタ部９−１と、Ｒｅａｄ２動作で読み出される電圧調整値データを保持するための第２のレジスタ部９−２とを有する。

図１５の時刻ｔ１までに、電圧調整値データの読み出し動作を完了し、センスアンプ回路３に１ページのデータストア（Ｃａｃｈｅ）を完了させる。この後、カラムアドレスカウンタにより順次選択されるカラムアドレスの電圧調整値が第２のレジスタ部９−２に取り込まれる。

具体的に説明すれば、最初にｃｏｌ（ｋ）なるカラムアドレスが設定され、対応するデータＶＰＧＭ（ｋ）がデータバスＹＩＯに出力される。同時に、所定のレジスタ入力部のセレクト信号、図の例ではＶＰＧＭ２ＬＯＡＤが活性になり（時刻ｔ１）、ラッチ状態からデータ入力許可状態になる。

この後、レジスタクロック信号ＬＤ＝“Ｈ”により、データバスＹＩＯ上のデータ、ここでは書き込み電圧調整値ＶＰＧＭ２（ｋ）がレジスタに取り込まれる（時刻ｔ２）。以下同様にして、ｃｏｌ（ｋ＋１），ｃｏｌ（ｋ＋２），…，ｃｏｌ（ｋ＋ｍ）と順次カラムアドレスが切り換えられ、他の電圧調整値が対応するレジスタに取り込まれる。ここで、“ｍ”は、当該ページｋで必要とする電圧調整値の数である。

図１６は、セルアレイ１内のユーザーアクセス可能領域内に設定される電圧調整値データ記憶領域１ｂと、その調整値データを読み出すためのカラムアドレスカウンタとの関係を示している。

電圧調整値データ記憶領域１ｂは、ここでは、４バイトの各調整値データ（ＶＰＧＭ２，ＶＰＡＳＳ２，ＸＸＸＸ，ＹＹＹＹの４変数、即ちｍ＝３の場合を例示）を単位としてｎ＋１ページ分の変数（電圧調整値）を格納しているものとする。ここでいう“ページ”は、例えばセルアレイの１ブロック内の１ワード線で選択されるセルの集合として定義される物理ページであるものとする。ＮＡＮＤストリングが３２ＮＡＮＤの場合であれば、１ブロックでｎ＋１＝３２である。

たとえば、書き込み（或いは読み出し、或いは消去）アドレスとして、ページ０（ｐａｇｅ０）を指定した場合、電圧調整値データ読み出し開始番地を番地０（カラムアドレスｃｏｌ（ｋ）＝０）、ページ1（ｐａｇｅ１）を指定した場合は番地４（ｃｏｌ（ｋ）＝４）、ページ２（ｐａｇｅ２）を指定した場合は番地８（ｃｏｌ（ｋ）＝８）というように、書き込みページと関連して電圧調整値データ読み出し開始番地（カラムアドレス）を変更するように、アドレスカウンタを構成する。

このようにすれば、メモリセルアレイのブロック内の特定物理的位置、例えばＮＡＮＤセルユニットＮＵ内の選択ゲートトランジスタＳ０に近いメモリセル、あるいは選択ゲートトランジスタＳ１に近いメモリセル等、特定ページのみ書き込み／消去動作を繰り返して、これらにおいて他とは特性が変化している場合等に、対応ページの書き込み電圧等を最適値に調整することができる。即ちセルアレイ内の使用履歴に応じてきめ細かな電圧微調整が可能になる。

電圧調整値データ記憶領域１ｂは、ユーザ利用が可能なブロックであり、読み出し、書き込み、消去のいずれも可能なブロックを指定することができるから、このデータはユーザーが随時変更できる。たとえば書き込み／消去を繰り返すことで書き込み特性劣化の度合いを知った上で、ユーザは、書き込み回数に応じて電圧調整値データ記憶領域１ｂを適正な調整値データに書き換えておけばよい。

図１７は、上述した電圧調整データ記憶領域１ｂのセルアレイ内での具体的の設定例を示している。フラッシュメモリは、多数のブロックから構成されている。これを例えばｐブロックの集合毎にブロック群０〜３として、各ブロック群のなかの特定アドレスブロック、例えば先頭アドレスブロック（ブロック論理アドレスが先頭のブロック）ＢＬＫ０，ＢＬＫｐ，ＢＬＫ２ｐ，ＢＬＫ３ｐを、電圧調整データ記憶領域とする。

この場合、書き込み動作等において、電圧調整データ読み出しのためには、選択されるブロック群の先頭ブロックアドレスが常に選択されるように、図４の第２のレジスタ部１４−２を構成すればよい。

具体的に説明する。たとえば５１２ブロックがあるものとして、そのブロックのアドレスを指定するには、図４に示すアドレス信号ＲＯＷＡＤＤ１，ＲＯＷＡＤＤ２，ＲＯＷＡＤＤとして、基本的にそれぞれ９ビット信号が必要である。しかし、電圧調整データ記憶領域をブロック群のブロック論理アドレスの先頭に固定すれば、アドレス信号ＲＯＷＡＤＤ２には、９ビットは必要ない。

例えば、各ブロック群が１２８ブロックから構成され（ｐ＝１２８）、ブロック群が４つ存在するトータル５１２ブロックからなるフラッシュメモリでは、ＲＯＷＡＤＤ２は、２ビットでよい。従って第２のレジスタ部１４−２のレジスタ容量を小さいものとすることができる。

更にアドレスレジスタ１４の変形例として、図４に示す第２のアドレスレジスタ部１４−２に代わって、図１８に示すように、固定のブロックアドレスを出力するアドレス出力回路１４−２’を配置することもできる。このように、電圧調整値データ記憶領域を固定アドレスとすれば、電圧調整値データ読み出しアドレス入力とそれを保持するアドレスレジスタを省略することができ、回路冗長度を下げることができる。

更に、図１６では、書き込み動作等の異なるページアドレスに対応して、同一ページの異なるカラムアドレスを電圧調整データ記憶領域として割り付ける例を示したが。各ページアドレスにおいて、調整電圧種類が少ない場合は調整電圧記憶領域を一ページに集約することができるため、電圧調整データの記憶効率がよいが、都度電圧調整データ読み出しアドレスを指定する必要がある。

これを変形して、例えば図１９に示すように、書き込み動作等のために入力したページアドレスと対応させて電圧調整値データを記憶させることもできる。ここでは、各ページのカラムアドレス０番地から３番地を電圧調整データ記憶領域とした例を示している。この場合、電圧調整値データ読み出しにかかるページアドレスは、書き込み動作等に必要なページアドレスから生成することができるため、第２のアドレスレジスタ部１４−２の一部または全部を省略することができ、回路面積を削減することが可能である。特に、調整電圧種類が多い場合は有効である。

第２のアドレスレジスタ部１４−２のデータが多数存在する場合は、図１９の方式に従ったほうが回路面積を削減することが可能である。

更に、電圧調整データ記憶領域のデータを誤って消去することを防止するためには、他のデータ領域とは異なるコマンド（消去或いは書き込みコマンド）を用いる、ということも有効である。特に図１８に示すような固定したアドレスを調整電圧記憶領域とする場合は、当該領域の書き込み／消去のためのコマンドを特別に用意することが好ましい場合がある。

以上説明したように上記実施の形態によれば、工場出荷時点での各種電圧設定値を実質的に使用環境に応じて最適値に調整することができ、フラッシュメモリの製品寿命を延ばすことができる。

この発明は上記実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲でその実施方法を変更することが可能である。

一実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイ構成を示す図である。 同フラッシュメモリのレジスタ９の構成を示す図である。 同フラッシュメモリのアドレスバッファ１４の構成を示す図である。 同フラッシュメモリの書き込みシーケンス例（１）を示す図である。 同フラッシュメモリの書き込みシーケンス例（２）を示す図である。 同フラッシュメモリの読み出し動作を示す図である。 同フラッシュメモリの消去シーケンスを示す図である。 書き込み時のコマンドシーケンスを示す図である。 読み出し時のコマンドシーケンスを示す図である。 消去時のコマンドシーケンスを示す図である。 書き込み時のコマンドシーケンスの具体的に動作タイミング図である。 図５の書き込みシーケンスの場合の書き込み実行コマンド後の動作タイミング図である。 図６の書き込みシーケンスの場合の書き込み実行コマンド後の動作タイミング図である。 電圧調整値データ読み出し動作のタイミング図である。 電圧調整値データ記憶領域とそのカラムアドレスの関係を示す図である。 電圧調整値データ記憶領域の他の配置例である。 図４のアドレスバッファの変形例である。 電圧調整値データ記憶領域の他の配置例である。

符号の説明

１…メモリセルアレイ、１ａ…ＲＯＭフューズ領域、１ｂ…電圧調整値データ記憶領域、２…ロウデコーダ、３…センスアンプ回路、４…高電圧発生回路、５…ベリファイ判定回路、６，７ａ，７ｂ…コントロールレジスタ、８…ステートマシン、９…レジスタ、９−１…第１のレジスタ群、９−２…第２のレジスタ群、１０…電源検知回路、１１，１２…バッファ、１３…コマンドデコーダ、１４…アドレスバッファ、１４−１…第１のアドレスレジスタ部、１４−２…第２のアドレスレジスタ部、１５，１６…データバッファ、１７…ステータスレジスタ。

Claims (5)

1. 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   動作制御に用いられる制御データを保持する第１のレジスタ群と、
   前記メモリセルアレイ内に設定された、前記制御データを微調整するための調整データを記憶する調整データ記憶領域と、
   前記調整データ記憶領域から読み出された調整データを保持する第２のレジスタ群と、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 動作モードに応じて必要な各種電圧を発生する電圧発生回路を更に備え、
   前記制御データは、前記電圧発生回路に与えられるべき電圧設定データであって、前記メモリセルアレイに予め書かれていてパワーオンリセット動作で読み出されて前記第１のレジスタ群に保持され、
   前記調整データ記憶領域は、前記メモリセルアレイのユーザーアクセス可能領域でありかつ、前記調整データは前記電圧設定データを微調整するための電圧調整データであって、通常のデータ読み出し、書き込み又は消去の動作に先立って読み出されて前記第２のレジスタ群に保持され、
   前記第１のレジスタ群の電圧設定データは前記第２のレジスタ群の対応する電圧調整データにより微調整されて前記電圧発生回路に与えられる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 通常のデータ読み出し、書き込み又は消去のために入力される第１のアドレスを保持する第１のアドレスレジスタ部と、前記調整データ記憶領域をアクセスする第２のアドレスを保持する第２のアドレスレジスタ部とを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第１のアドレスの入力に先立って、前記第２のアドレスの入力を行うコマンドシーケンスを有する
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記メモリセルアレイのユーザーアクセス可能領域は、それぞれ複数ブロックを含む複数のブロック群からなり、各ブロック群の特定アドレスブロックが前記調整データ記憶領域として設定される
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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