JP2007115920A - ダイオード内蔵パワースイッチングデバイスとその製造方法 - Google Patents

Abstract

【課題】フライホイールダイオードを内蔵したパワースイッチングデバイスにおける、高速スイッチング性向上と、安価に製造できるデバイス構造と製造方法。
【解決手段】下面にコレクタ電極を有するＮ+半導体層上面に形成したＮ-半導体層上面から厚み方向にＰ型領域を櫛状に形成し、該Ｐ型領域上面をエミッタ電極に接続したショトキー金属層に接合してなる、ＭＰＳ構造体のダイオードをコレクタ・エミッタ間に造り込み、ＭＰＳ構造のダイオードの逆回復時間が従来のＰＩＮダイオードの６分の１に短くすることが出来た。
【選択図】 図１

Description

本発明は、フライホイールダイオードを内蔵するＭＯＳＦＥＴ及びバイポーラトランジスタ等のパワースイッチングデバイスを安価に提供できる、パワースイッチングデバイスの構造とその製造方法に関する。

スイッチングレギュレータ等の高周波電力制御には、高周波スイッチングできるＭＯＳＦＥＴ又はバイポーラトランジスタ等のパワースイッチングデバイスが用いられる。このパワースイッチングデバイスは、従来、図３に示すように主電極（エミッタ電極８とコレクタ電極９）の間にフライホイールダイオード１８を接続した構成としている。

すなわち、高濃度のＮ形半導体層１の上にエピタキシャル成長又は熱拡散により形成した低濃度（例えば１立方センチメートル当たり１０の１５乗アトム）のＮ形層２の所望個所に、ボロン、ガリウム等の高濃度のＰ形不順物を熱拡散し、高濃度（例えば１立方センチメートル当たり１０の１８乗アトム）で深いＰ形半導体領域３（ベース領域）及びＰ形半導体領域１５（ダイオード）とＰ型半導体のＦＬＲ（フィールド・リミティング・リング）領域１１を形成する。次に上記低濃度Ｎ形半導体層２にリン等の高濃度のＮ形不純物を選択的に熱処理拡散し、高濃度（例えば１立方センチメートル当たり１０の１８乗アトム）で浅いＮ形半導体層４及びＮ形半導体領域のＥＱＲ（イクイ・ポテンシャル・リング）１２を形成する。この後、高濃度のＰ形半導体領域３の上にアルミニウムによるベース電極７を形成し、次にＮ形半導体層４の表面をアルミニウムによるエミッタ電極８を形成し、また、高濃度のＮ形半導体層１の下側表面にコレクタ電極９を形成してパワースイッチングデバイス得られる。前記Ｐ形半導体領域１５（ダイオード）のアノード側がエミッタ電極８に接続され、カソード側であるＮ形半導体層１がコレクタ電極９と接続されフライホイールダイオード１８として並列接続の形で内蔵される。

ベース電極７とエミッタ電極８の間に電圧を印加すると、コレクタ電極９に接続した負荷（図示しない）側に電流が流れる。そしてベース電極７とエミッタ電極８の間に印加した電圧を遮断すると、負荷に流れていた電流も遮断する。ところが、負荷側にインダクタンス分を有していると、負荷側に流れていた電流は、コレクタ電極と、フライホイールダイオードを介してダイオードの順電流として流れる。

Ｎ-半導体層の上表面から不純物拡散によってＰ型半導体領域を形成して上端をエミッタ電極に接続したＰＮダイオードをフライホイールダイオード１８として内蔵させていた。ところが高周波スイッチングが要求されると共に逆回復時間が従来の３μＳでは長いため、要求される５０ｋHz以上でスイッチング出来ないという欠点があった。

ダイオードの逆回復時間の改善に関する技術文献として特許文献１がある。

特許文献１の（段落０００４）に次の記述がある。「ダイオードの逆回復時間を改善するために重金属拡散や電子線照射などを用いた少数キャリアのタイムラグ制御が広く用いられている」、「逆回復時間や逆回復電流および逆回復電荷を小さくして、逆回復損失を低減させることが出来る」とタイムラグ制御について記述されている。

「特開２００３−１６３３５７」公報。「半導体装置およびその製造方法」

従来の内蔵ダイオードでは、逆回復時間が長くて損失が大きくなるので、短くすること
が要求される。
ところが上記従来のパワースイッチングデバイスは、ダイオードの逆回復時間を短くする
ライフタイム制御プロセス（金などの重金属拡散や電子照射）を導入する必要があったの
で、設備導入のために製造コストが上がる問題が発生する。新たに設備を導入せずに製造
コストの安価な方法で完成させる逆回復時間が短いダイオード内蔵パワースイッチングデ
バイスの構造と製造方法を創案する事が本発明の目的である。

上記の課題を解決するために、本発明のパワースイッチングデバイスは、請求項１に関しては、
高濃度第１導電型（Ｎ＋型）の半導体基板（第１半導体層）と，該第１半導体層上面に形成された低濃度第１導電型（Ｎ-型）の第２半導体層と，該第２半導体層上面に、第２導電型（Ｐ型）半導体のベース領域（第３半導体層）を形成して、該ベース領域を介して形成される第１導電型（Ｎ型）半導体のエミッタ領域（第４半導体層）を有し，該エミッタ領域上面で接続された第１主電極（エミッタ電極）と、前記半導体基板の下面に第２主電極（コレクタ電極）が設けられたコレクタウォール構造のパワースイッチングデバイスにおいて，前記第２半導体層上面から下面方向に伸びて形成された複数本の櫛状Ｐ型半導体領域（第５半導体領域）が該第２半導体層と該コレクタ電極及び該エミッタ電極とでＰＩＮダイオードを形成し、且つ該櫛状Ｐ型半導体領域の周辺部分の第２半導体層上端部がショトキー金属層に接合されてショトキーバリアダイオードが形成され、該ＰＩＮダイオードとショトキーバリアダイオードとが交互没入配置で並列接続組込みされたＭＰＳダイオード（Ｍerged Pin/Ｓchottky）構造体となって、該ショトキー金属層とエミッタ電極が結合されたことを特徴とするダイオード内蔵パワースイッチングデバイスの構造とした。

ＭＰＳダイオード構造体は、前記ショトキーバリアダイオードと前記ＰＩＮダイオードとの体積比が、２０乃至６０％がショトキーバリアダイオードであり、８０乃至４０％がＰＩＮダイオードであるように形成したＭＰＳ構造体としたとき、ライフタイム制御プロセスを用いないでも逆回復時間を従来の３μSから０．５μSへ短くすることが出来、即ち逆回復の速さが６倍となった。

ショトキー金属層がＭＰＳダイオード構造体のアノード電極を形成して第一主電極（エミッタ電極）に結合され、該ＭＰＳ構造体に接する第２半導体層がＭＰＳダイオード構造体のカソード領域を形成していて、第２主電極（コレクタ電極）へと電気的結合される。

また、前記ショトキー金属層がアルミニウムを主材質とした金属層である。

また、前記Ｐ型半導体のベース領域を介して形成されるＮ型半導体のエミッタ領域及びＭＰＳ構造体がＰ型半導体のＦＬＲ（フィールド・リミティング・リング）領域で囲まれていて、更にその外側にＮ型半導体のＥＱＲ（イクイ・ポテンシャル・リング）が形成される構造である。

製造方法は、従来の工程でＰＮダイオード組み込むところを交互に配置しただけのため工数の増加がなくて達成できた。Ｎ＋型の半導体基板（第１半導体層）の上面にＮ−型の第２半導体層を形成する工程Ａと，
第２半導体層に所定の形状にＰ層（第３半導体層）のベース領域とＦＬＲ領域を同時に不純物拡散によって形成する工程Ｂと、
ダイシングしたときの素子の外周となる位置に、Ｎ+型分離であるＥＱＲを第２半導体層上面から不純物拡散で形成すると同時に、第３半導体層に所定の形状にＮ+層（第４半導体層）のエミッタ領域を不純物拡散によって形成する工程Ｃとが行われ、
第４半導体層に接続して第１主電極を形成する工程と同時に半導体基板（第１半導体層）の下面に第２主電極の形成が行われる工程Ｅの前段において、
第２半導体層に所定の形状に選択的Ｐ層のＰＩＮダイオード領域がショトキーバリアダイオードとの交互没入配置でＭＰＳ構造体として形成される工程Ｄを有することを特徴としたダイオード内蔵パワースイッチングデバイスの製造方法とした。
また、
ＰＩＮダイオードがショトキーバリアダイオードとの交互配置でＭＰＳ構造体として形成される工程が、ショトキーバリアダイオードがショトキー金属によってエミッタ電極に結合されると同時にＰＩＮダイオードのＰ型半導体領域の上端部がエミッタ電極に結合されるように形成される工程であり、そのＰＩＮダイオードのＰ型半導体領域の体積占有率が４０乃至８０％になるようにＭＰＳ構造体が形成されることを特徴としたダイオード内蔵パワースイッチンスイッチングデバイスの製造方法とした。

以上のように、本発明のパワースイッチングデバイスは、従来の逆回復時間の６倍速いＭＰＳダイードをコスト高にならずに形成できた。高周波スイッチング可能なパワースイッチングデバイスが外付けスナバ回路を不要として小さくできるので、省資源に寄与し工業的価値が高い。

以下の説明で、第１導電型をＮ型、第２導電型をＰ型とする逆であってもかまわない。図１（ａ）は一実施例のパワースイッチンスイッチングデバイスの断面構造を示し、これの等価回路を（ｂ）に示す。高濃度第１導電型（Ｎ＋型）の半導体基板（第１半導体層）１と，該第１半導体層上面に形成された低濃度第１導電型（Ｎ−型）の第２半導体層２と，該第２半導体層上面に、第２導電型（Ｐ型）半導体のベース領域（第３半導体層）３を形成して、該ベース領域を介して形成される第１導電型（Ｎ型）半導体のエミッタ領域（第４半導体層）４を形成し，ベース電極７がベース領域（第３半導体層）３の上に接続される。

エミッタ領域上面で接続された第１主電極（エミッタ電極）８と、前記半導体基板１の下面に第２主電極（コレクタ電極）９が設けられて、コレクタウォール構造のパワースイッチングデバイスの機能を発揮するトランジスタ１４が形成される。

第２半導体層２の上面から下面方向に伸びて形成された複数本の櫛状Ｐ型半導体領域（第５半導体層）５が該第２半導体層と該コレクタ電極及び該エミッタ電極とでＰＩＮダイオード５を形成し、この櫛状Ｐ型半導体領域周辺部の第２半導体層２の上端部がショトキー金属層６に接合されてショトキーバリアダイオード１７が形成される。
このようにしてＰＩＮダイオード５とショトキーバリアダイオード１７とが交互没入配置で並列接続された、ＭＰＳ（Ｍerged Pin/Ｓchottky）構造体１６となる。ショトキー金属層６とエミッタ電極８が結合されてダイオード内蔵パワースイッチングデバイスとなる。

耐電圧向上の為に、高濃度のＰ形半導体領域（ＦＬＲ）１１とその外側に高濃度のＮ形半導体領域（ＥＱＲ）１２が形成されて、ＥＱＲの中央線でダイシングされてパワースイッチングデバイス（トランジスタ１４）が完成する。図１（ｂ）に、これの等価回路を示す。エミッタＥにダイオードのアノードＡが接続されて造り込まれ、コレクタＣにダイオードのカソードＫが接続されて造り込まれている。ＭＰＳ構造体は図２に平面図で示すように櫛状Ｐ型半導体領域（第５半導体層）５が低濃度第１導電型（Ｎ−型）の第２半導体層２に上面から厚み方向に伸びて形成される。該ＰＩＮダイオード５とショトキーバリアダイオード１６とが交互没入配置で並列接続されたＭＰＳ（Ｍerged Pin/Ｓchottky）構造体となって、ショトキー金属層６とエミッタ電極が結合されたダイオード内蔵パワースイッチングデバイスの構造とした。

ＭＰＳ構造体は、前記ショトキーバリアダイオード１７とＰＩＮダイオード５との体積比が、２０乃至６０％がショトキーバリアダイオードであり８０乃至４０％がＰＩＮダイオードであるように形成したＭＰＳ構造体としたとき、ライフタイム制御プロセスを用いないでも逆回復時間を従来の３μSから０．５μSへ、速さが６倍となった。

この発明は、特許文献１で開示された従来のライフタイム制御プロセス（金などの重金属拡散や電子照射）を導入する必要が無くても、逆回復時間の６倍速いＭＰＳダイオードを内蔵させる構造と製造方法を導くことに成功したので、半導体デバイスの製品コストが削減できる、半導体デバイスを製造する際の省エネルギーと省資源に貢献し，産業上の貢献度が高い。

本発明によるパワースイッチングデバイスの一実施例の説明図である。 本発明によるパワースイッチングデバイスの要部の平面図である。 従来のパワースイッチングデバイスの断面図と説明図である。

符号の説明

１ （高濃度の）Ｎ形半導体層（第１の半導体層）
２ （低濃度の）Ｎ形半導体層（第２の半導体層）
３ （高濃度の）Ｐ形半導体層（第３の半導体層）
４ （低濃度の）Ｎ形半導体層（第４の半導体層）
５ （高濃度の）Ｐ形半導体層（第５の半導体層）
６ ショトキー金属層
７ ベース電極
８ エミッタ電極
９ コレクタ電極
１１ （高濃度の）Ｐ形半導体領域（ＦＬＲ）
１２ （高濃度の）Ｎ形半導体領域（ＥＱＲ）
１４ トランジスタ
１５ ダイオード
１６ ＭＰＳ構造体
１７ ショトキーバリアダイオード
１８ フライホイールダイオード

Claims (7)

1. 高濃度第１導電型（Ｎ＋型）の半導体基板（第１半導体層）と，該第１半導体層上面に形成された低濃度第１導電型（Ｎ−型）の第２半導体層と，該第２半導体層上面に、第２導電型（Ｐ型）半導体のベース領域（第３半導体層）を形成して、該ベース領域を介して形成される第１導電型（Ｎ型）半導体のエミッタ領域（第４半導体層）を有し，該エミッタ領域上面で接続された第１主電極（エミッタ電極）と、前記半導体基板の下面に第２主電極（コレクタ電極）が設けられたコレクタウォール構造のパワースイッチングデバイスにおいて，前記第２半導体層上面から下面方向に伸びて形成された複数本の櫛状の第２導電型（Ｐ型）半導体領域（第５半導体層）が該第２半導体層と該コレクタ電極及び該エミッタ電極とでＰＩＮダイオードを形成し、該櫛状の第２導電型（Ｐ型）半導体領域周辺部の第２半導体層上端部がショトキー金属層に接合されてショトキーバリアダイオードが形成され、該ＰＩＮダイオードとショトキーバリアダイオードとが交互没入配置で並列接続されたＭＰＳ（Ｍerged Pin/Ｓchottky）構造体となって、該ショトキー金属層とエミッタ電極が結合されたことを特徴とするダイオード内蔵パワースイッチングデバイスの構造。
2. ＭＰＳ構造体は、前記ショトキーバリアダイオードと前記ＰＩＮダイオードとの体積比が、２０乃至６０％がショトキーバリアダイオードであり８０乃至４０％がＰＩＮダイオードであるように形成したＭＰＳ構造体であることを特徴とする請求項１記載のダイオード内蔵パワースイッチングデバイスの構造。
3. ショトキー金属層がＭＰＳ構造体ダイオードのアノード電極を形成して第１主電極（エミッタ電極）に結合され、該ＭＰＳ構造体に接する低濃度第１導電型（Ｎ−型）の第２半導体層がＭＰＳ構造体ダイオードのカソード領域を形成し第２主電極（コレクタ電極）に電気的結合されることを特徴とする請求項１乃至２記載のダイオード内蔵パワースイッチングデバイスの構造。
4. 前記ショトキー金属層がアルミニウムを主材質とした金属層である請求項１乃至３記載のダイオード内蔵パワースイッチングデバイスの構造。
5. 前記第２導電型（Ｐ型）半導体のベース領域を介して形成される第１導電型（Ｎ型）半導体のエミッタ領域及びＭＰＳ構造体が第２導電型（Ｐ型）半導体のＦＬＲであるガードリング領域で囲まれていて、更にその外側に第１導電型（Ｎ型）半導体のＥＧＲが形成されることを特徴とする請求項１乃至４記載のダイオード内蔵パワースイッチングデバイスの構造。
6. 高濃度第１導電型（Ｎ＋型）の半導体基板（第１半導体層）の上面に低濃度第１導電型（Ｎ−型）の第２半導体層を形成する工程Ａと，
   第２半導体層に所定の形状に第２導電型（Ｐ型）領域（第３半導体層）のベース領域と第２導電型（Ｐ型）のＦＬＲ領域を同時に不純物拡散によって形成する工程Ｂと、
   ダイシングしたときの素子の外周となる位置に、高濃度第１導電型（Ｎ＋型）分離であるＥＱＲを第２半導体層上面から不純物拡散で形成すると同時に、第２導電型（Ｐ型）半導体のベース領域（第３半導体層）に所定の形状に高濃度第１導電型（Ｎ＋型）領域（第４半導体層）のエミッタ領域を不純物拡散によって形成する工程Ｃとが行われ、
   第１導電型（Ｎ型）半導体のエミッタ領域（第４半導体層）に接続して第１主電極を形成する工程と同時に高濃度第１導電型（Ｎ＋型）の半導体基板（第１半導体層）の下面に第２主電極の形成が行われる工程Ｅの前段において、
   第２半導体層に所定の形状に選択的第２導電型（Ｐ型）領域のＰＩＮダイオード領域がショトキーバリアダイオードとの交互没入配置でＭＰＳ構造体として形成される工程Ｄを有することを特徴としたダイオード内蔵パワースイッチングデバイスの製造方法。
7. ＰＩＮダイオードがショトキーバリアダイオードとの交互配置でＭＰＳ構造体として形成される工程は、ショトキーバリアダイオードがショトキー金属によってエミッタ電極に結合されると同時にＰＩＮダイオードの第２導電型（Ｐ型）半導体領域の上端部がエミッタ電極に結合されるように形成される工程であり、そのＰＩＮダイオードのＰ型半導体領域の体積占有率が４０乃至８０％になるようにＭＰＳ構造体が形成されることを特徴としたダイオード内蔵パワースイッチングデバイスの製造方法。

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