JP2005026392A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1上に、エピタキシャル層2、ベース拡散層5、ベース接続層4、エミッタ拡散層6からなるnpn型バイポーラトランジスタBip1と、前記半導体基板1上に、前記エピタキシャル層2、アノード層3からなるpn接合ダイオードD1とを形成する。そして、前記ベース接続層4と前記アノード層3とを同一工程で形成する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、静電破壊の対策が必要とされる高周波向けバイポーラトランジスタを含む半導体装置および半導体装置の製造方法に適用して有効な技術に関する。
【0002】
【従来の技術】
本発明者が検討したところによれば、バイポーラトランジスタに対する静電破壊対策の技術に関しては、以下のような技術が考えられる。
【0003】
例えば、通信用途などのバイポーラトランジスタにおいて、多数のエミッタ電極が相互に平行に配置され、これらのエミッタ電極を1つのエミッタパッドに共通接続することで、大電力の動作を可能にしたようなものがある。このように、多数のエミッタ電極を有する場合には、接合容量や配線抵抗などが大きくなるため、特に対策を行わなくとも静電破壊耐圧はある程度のレベルを保つことができた。また、静電破壊耐圧のレベルが十分でない場合にも、エミッタ電極などの面積を増やすことで、十分なレベルまで引き上げることが可能であった。
【0004】
【発明が解決しようとする課題】
ところで、前記のようなバイポーラトランジスタに対する静電破壊対策の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【0005】
例えば、チューナなどを用途とするパイポーラトランジスタでは、雷サージなどによる静電破壊に対して対策を施す必要がある。通常、このようなバイポーラトランジスタでは、従来技術で述べたようにエミッタ面積を広げるなどで静電破壊対策が行なわれる。
【0006】
しかしながら、この手法では、接合容量が増え、コレクタ出力容量が増加し、これにより高周波特性および低電流領域での特性が劣化する事態が予想される。また、低電流タイプのトランジスタのようなものでは、エミッタ面積を広げること自体が困難となり得る。近年の高速化、低電力化に伴い、これらの問題は益々重要度を増しており、静電破壊対策を容易に行える手法が求められている。
【0007】
そこで、本発明の目的は、良好な高周波特性と高い静電破壊耐圧を備え、容易なプロセスで形成可能な半導体装置およびその半導体装置の製造方法を提供することにある。
【0008】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
本発明による半導体装置は、半導体基板上に複数並べて形成されたバイポーラトランジスタと、前記複数並べて形成されたバイポーラトランジスタのエミッタ電極とコレクタ電極を両電極とするダイオードとを有し、前記ダイオードは、少なくとも、前記複数並べて形成されたバイポーラトランジスタの終端の位置に形成されているものである。この構成によって、簡素なレイアウトで、効果的な静電破壊対策が可能になる。
【0011】
そして、前記半導体装置の前記複数並べて形成されたバイポーラトランジスタは、例えば、第1導電型のエミッタ層およびコレクタ層と、第2導電型のベース層を有し、前記半導体装置の前記ダイオードは、例えば、前記第1導電型の第1半導体層と、前記第2導電型の第2半導体層を有するものである。そして、この構成においては、前記複数並べて形成されたバイポーラトランジスタのエミッタ電極は、前記第2導電型の第2半導体層に接続され、前記複数並べて形成されたバイポーラトランジスタのコレクタ電極は、前記第1導電型の第1半導体層に接続される。
【0012】
また、本発明による半導体装置は、バイポーラトランジスタと、前記バイポーラトランジスタのエミッタ端子とコレクタ端子の間に、直列に接続された2つのダイオードとを含み、前記2つのダイオードは、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されるものである。この構成によると、静電破壊対策によるコレクタ接合容量の増加をより少なくすることなどが可能になる。
【0013】
また、本発明による半導体装置の製造方法は、バイポーラトランジスタのコレクタ層の一部で、ダイオードの第1半導体層の一部となる第1導電型の半導体基板の裏面に、第1電極を形成する工程と、前記半導体基板上に、第1導電型の不純物を含み、前記コレクタ層の他の一部で、なおかつ前記第1半導体層の他の一部となるエピタキシャル層を形成する工程と、前記エピタキシャル層に、前記第1導電型とは異なる第2導電型の不純物を導入して、前記バイポーラトランジスタのベース接続層と前記ダイオードの第2半導体層を形成する工程と、前記エピタキシャル層に、前記第2導電型の不純物を導入して、前記ベース接続層よりも相対的に不純物濃度が低い前記バイポーラトランジスタのベース拡散層を形成する工程と、前記ベース拡散層に、前記第1導電型の不純物を導入してエミッタ拡散層を形成する工程と、前記エミッタ拡散層に接続する第2電極と、前記第2半導体層に接続する第3電極を形成し、前記第2電極と前記第3電極とを接続する工程とを含むものである。この製造方法によって、十分な静電破壊耐圧を備えた半導体装置を容易に形成可能となる。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【0015】
図1は、本発明の一実施の形態の半導体装置において、その構成の一例を示す断面図である。図1に示す半導体装置は、例えば、一つのnpn型バイポーラトランジスタBip1と、2つのpn接合ダイオードD1から構成されている。
【0016】
すなわち、n型(第1導電型)の半導体基板1上に、n型で相対的に低濃度のエピタキシャル層2を有し、このエピタキシャル層2に、2つのpn接合ダイオードD1におけるp型(第2導電型)のアノード層(第2半導体層)3と、npn型バイポーラトランジスタBip1における2つのp型のベース接続層4を有している。さらに、前記2つのベース接続層4の間には、p型で相対的に低濃度のベース拡散層5が設けられ、このベース拡散層5には、n型のエミッタ拡散層6が設けられている。
【0017】
そして、絶縁膜15の開口部において、前記エミッタ拡散層6はシリコン多結晶膜7を経由してエミッタ電極(第2電極)8に接続され、前記べース接続層4はベース電極9に、前記アノード層3はアノード電極(第3電極)10に接続される。また、配線によって、前記エミッタ電極8と前記アノード電極10は、エミッタ端子11に接続され、ベース電極9は、ベース端子12に接続される。さらに、半導体基板1の裏面には、コレクタ電極(第1電極)13が設けられ、この電極は図1には明示していないがコレクタ端子14に接続される。
【0018】
このような構成の半導体装置において、前記エミッタ拡散層6と、前記ベース拡散層5およびベース接続層4と、前記エピタキシャル層2ならびに前記半導体基板1からなるコレクタ層とで縦方向のnpn型バイポーラトランジスタBip1が形成され、前記アノード層3と、前記エピタキシャル層2ならびに前記半導体基板1からなるカソード層(第1半導体層)とで縦方向のpn接合ダイオードD1が形成される。つまり、この構成を回路で表現すると図2のようになる。
【0019】
図2は、本発明の一実施の形態の半導体装置において、図1の構成を等価的に表す回路図である。図2では、npn型バイポーラトランジスタBip1のエミッタ端子11とコレクタ端子14との間に、エミッタ端子11側をアノード、コレクタ端子14側をカソードとするpn接合ダイオードD1が接続されている。なお、図1では、pn接合ダイオードD1は2つ設けているが、図2では、それらを纏めて1個のpn接合ダイオードD1としている。
【0020】
この図2の回路構成において、本発明の前提となる従来のバイポーラトランジスタにおいては、例えば、pn接合ダイオードD1を有しないものであった。このため、コレクタ端子14を基準電位として、エミッタ端子11に正方向の静電圧(サージ電圧)が加わった場合、エミッタ端子11からコレクタ端子14に向かってサージ電流が流れ、npn型バイポーラトランジスタBip1のエミッタ−ベース間およびベース−コレクタ間の接合部などに破壊が生じる場合が有り得た。一方、図2に示すようなpn接合ダイオードD1を設けると、このサージ電流に対し、エミッタ端子11−コレクタ端子14間で順方向のバイパスを行うことが可能になるため、前記接合部に流れる電流を低減することができる。
【0021】
したがって、図1に示す半導体装置を用いることで、静電破壊耐圧のレベルを向上させることができる。なお、図1では、1個のバイポーラトランジスタを有する例で説明を行ったが、通信用途のバイポーラトランジスタなどでは、例えば、図3のように複数個のバイポーラトランジスタを有する構成となる。
【0022】
図3は、本発明の一実施の形態の半導体装置において、図1に対して複数個のバイポーラトランジスタを有する場合の構成の一例を示す断面図である。図3に示す半導体装置は、図1のnpn型バイポーラトランジスタBip1を、ベース接続層4を共通で用いながら例えば3個並べて形成し(Bip1×3)、それらの並びの終端の位置に図1と同じpn接合ダイオードD1を有する構成となっている。
【0023】
そして、これらのnpn型バイポーラトランジスタBip1のエミッタ電極8およびベース電極9は、それぞれ共通にエミッタ端子11およびベース端子12に配線され、さらに、pn接合ダイオードD1のアノード電極10がエミッタ端子11に接続されている。なお、その他の構成については、図1と同様であるため説明を省略する。ここで、図3に示したような半導体装置を平面で見ると、例えば、図4のような構成となっている。
【0024】
図4は、本発明の一実施の形態の半導体装置において、その構成の一例を示す上面図である。図4に示す半導体装置は、例えば、互いに共通接続されているエミッタ電極8およびアノード電極10と、これらの電極を引き出したエミッタ端子11と、ベース電極9と、ベース電極9を引き出したベース端子12と、保護膜16と、スクライブ領域17などから構成されている。前記保護膜16は、前記エミッタ端子とベース端子を除く領域に設けられ、また、図4の下面(半導体基板の裏面)にはコレクタ電極13が設けられている。
【0025】
そして、前記エミッタ電極8とベース電極9は、共に櫛歯状の形状を有しており、図4では、この櫛歯状のエミッタ電極8とベース電極9を互いに挿入し合うことで、図3に示したようにnpn型バイポーラトランジスタBip1が複数並べて形成される。なお、図3では、バイポーラトランジスタを3個並べたものを示したが、図4では26個並べたものを示している。
【0026】
さらに、図4では、これら複数並べられ形成されたnpn型バイポーラトランジスタBip1×26の終端の位置にpn接合ダイオードD1が設けられている。ここで、この終端の位置に設けられたpn接合ダイオードD1による利点について、従来と比較しながら説明する。
【0027】
まず、図4を例として、本発明の前提となる従来の半導体装置においては、pn接合ダイオードが設けられておらず、エミッタ面積を広げることで対策を行っていた。例えば、従来の半導体装置において、エミッタ面積を増加させた際の効果の一例を図5に示す。図5は、本発明の前提となる従来の半導体装置において、エミッタ面積とエミッタ−コレクタ間の静電破壊耐圧およびコレクタ出力容量との関係の一例を示すグラフであり、(a)はエミッタ面積と静電破壊耐圧との関係、(b)はエミッタ面積とコレクタ出力容量との関係を示すものである。
【0028】
図5(a)では、A〜Cのエミッタ面積時のエミッタ−コレクタ間の静電破壊耐圧を示し、図5(b)では、前記A〜Cのエミッタ面積時のコレクタ出力容量(Cob)を示している。前記A〜Cは、エミッタ長(μm)×エミッタ幅(μm)×エミッタ本数でエミッタ面積を算出しており、Aは、例えば0.9×25×26=585μm2、Bは、例えば0.9×25×30=675μm2、Cは、例えば0.9×25×36=810μm2としている。
【0029】
すると、図5(a)において、エミッタ−コレクタ間の静電破壊耐圧は、Aの場合で270V、Bの場合で300V、Cの場合で320Vとなり、AからCにおいて、エミッタ面積を1.4倍にすることで静電破壊耐圧が1.2倍に向上している。しかしながら、図5(b)において、コレクタ出力容量は、Aの場合で1.14pF、Bの場合で1.27pF、Cの場合で1.47pFとなり、AからCにおいて、エミッタ面積を1.4倍にすることでコレクタ出力容量が1.3倍に増加してしまう。これによって、高周波特性が悪化する事態が考えられる。
【0030】
一方、図4に示すように、終端の位置にpn接合ダイオードD1が設けられている場合での効果の一例を図6に示す。図6は、本発明の一実施の形態の半導体装置において、pn接合ダイオードを有することによるコレクタ出力容量の変化とエミッタ−コレクタ間の静電破壊耐圧の変化の一例を示すグラフである。
【0031】
図6では、前記図5におけるAのエミッタ面積585μm2で、さらに図4のように終端にpn接合ダイオードD1を有する場合のコレクタ出力容量と静電破壊耐圧の値を示したもので、それに加えて従来との比較のため、前記図5で説明したpn接合ダイオードD1を有さずにA,B,Cとエミッタ面積を拡大させた際のコレクタ出力容量および静電破壊耐圧の値も併せて示している。なお、図6において、pn接合ダイオードD1を有する場合に、A1,A2,A3のプロット点が存在するが、A1はpn接合ダイオードD1の拡散層(図3などでのアノード層3)の面積が199μm2の場合、A2は前記面積が234μm2の場合、A3は前記面積が293μm2の場合を示している。
【0032】
図6によると、コレクタ出力容量とエミッタ−コレクタ間の静電破壊耐圧の値は、A1の場合で1.16pFならびに925V、A2の場合で1.17pFならびに975V、A3の場合で1.32pFならびに1050Vとなっている。ここで、pn接合ダイオードD1を有しエミッタ面積585μm2のA1値と、従来でのpn接合ダイオードD1を有さずエミッタ面積585μm2のAの値とを比較すると、pn接合ダイオードD1を有することで、静電破壊耐圧が3.4倍(270V→925V)に向上するのに対し、コレクタ容量は1.02倍(1.14pF→1.16pF)となり、2%の増加で済んでいる。
【0033】
このように、終端の位置にpn接合ダイオードD1を設けることで、コレクタ出力容量を殆ど増加させずに、エミッタ−コレクタ間の静電破壊耐圧を大きく向上させることが可能になる。また、pn接合ダイオードD1を終端の位置とするのは、(1)レイアウト構成を簡素にするため、(2)サージ電流が端部に集中するのを緩和するためなどである。
【0034】
前記(1)に関しては、複数並べて形成されたnpn型バイポーラトランジスタBip1は、図3の断面図に示すように、ベース接続層4とベース拡散層5を交互に連続して連ねることで形成されるため、終端の位置に入れることでレイアウト構成を最も簡素にできる。
【0035】
前記(2)に関しては、通常、前記終端の位置の傍らには、半導体基板の端や、素子分離に伴う絶縁層などが位置する。このような箇所では、半導体基板の横方向へのサージ電流の流れが止められ、サージ電流の集中を招く場合が考えられる。したがって、このような箇所にダイオードを挿入することで、サージ電流の集中を緩和することが可能になる。
【0036】
なお、前記図4のように終端の位置ではなく、または終端の位置だけではなく複数並べて形成されたバイポーラトランジスタの中心部にダイオードを挿入することも有効と言える。この一例を図7に示す。図7は、本発明の一実施の形態の半導体装置において、図4とは異なるダイオードの挿入位置の一例を示す上面図である。
【0037】
図7では、前記図4での複数(26個)並べて形成されたnpn型バイポーラトランジスタBip1を2等分し、その分割箇所に1個のpn接合ダイオードD1を挿入した例である。また、この中心部への挿入に加えて、さらに、図4と同様な2箇所の終端の位置に挿入してもよい。このような構成によっても、エミッタ−コレクタ間の静電破壊耐圧は十分なレベルを保つことができ、レイアウトもある程度簡素にすることが可能となる。
【0038】
つぎに、図1に示した半導体装置の製造方法の一例を、図8〜図13により説明する。なお、ここでは図1を例とするが、図3などに示した半導体装置に関しても同様の製造工程にて形成可能である。図8〜図13は、本発明の一実施の形態の半導体装置の製造方法において、図1に示した半導体装置の製造工程を工程順に示す要部断面図である。
【0039】
まず、図8において、n型のシリコン単結晶からなる半導体基板1を用意する。次いで、相対的に低濃度のn型のエピタキシャル層2を半導体基板1上に成長後、表面酸化により絶縁膜15を形成する。また、半導体基板1の裏面に、電極(第1電極)13を形成する。
【0040】
次に、図9において、エピタキシャル層2に、p型不純物をイオン注入し、npn型バイポーラトランジスタBip1のベース接続層4と、pn接合ダイオードD1のアノード層3を同時に形成する。
【0041】
次に、図10において、エピタキシャル層2に、相対的に低濃度のp型不純物をイオン注入し、ベース拡散層5を形成する。
【0042】
次に、図11において、CVD(chemical vapor deposition)法で絶縁膜を堆積し、絶縁膜15の厚みを増やした後、レジストパターンをマスクとしたエッチングによって絶縁膜15を加工し、後にnpn型バイポーラトランジスタBip1のエミッタ拡散層6が形成されるベース拡散層5の表面を露出させる。次いで、CVD法でシリコン多結晶膜7を堆積した後、このシリコン多結晶膜7にn型不純物をイオン注入する。
【0043】
次に、図12において、レジストパターンをマスクとしたエッチングによってシリコン多結晶膜7を加工する。次いで、アニールを行い、シリコン多結晶膜7よりベース拡散層5に対してn型不純物を拡散させることで、エミッタ拡散層6を形成する。
【0044】
次に、図13において、レジストパターンをマスクとしたエッチングによって絶縁膜15を加工し、ベース接続層4の表面とアノード層3の表面を露出させる。
【0045】
その後、半導体基板1上に金属膜を堆積し、次いでレジストパターンをマスクとしたエッチングによって金属膜を加工し、シリコン多結晶膜7を経由してエミッタ拡散層6に接するエミッタ電極8と、ベース接続層4に接するベース電極9と、アノード層3に接するアノード電極10を形成する。次いで、配線工程によって、エミッタ電極11とアノード電極10を接続する。
【0046】
このような半導体装置の製造工程において、高周波特性を向上させるため、拡散層の浅接合化によって、エミッタ−コレクタ間の容量と抵抗の低減を図っている。特に、図11〜図12で説明したように、エミッタ拡散層6は、シリコン多結晶膜7にイオン注入を行い、アニールによってベース拡散層5内へ拡散させることによって形成するため、浅接合が可能となる。
【0047】
また、ベース拡散層5は、低容量化、再結合電流防止のため不純物濃度が低くかつ浅い接合が求められるが、そうすると、ベース電極9とのオーミックコンタクト不足またはベース抵抗の増加を招くおそれがある。このため、不純物濃度が高いベース接続層4を設け、ベース電極9とのコンタクト特性の向上及びベース抵抗の低減をおこなっている。
【0048】
そして、静電破壊対策としてpn接合ダイオードD1を形成しているが、図9で説明したように、ベース接続層4と同時にアノード層3を形成することで、バイポーラプロセス工程に対し新たに工程を追加しなくてもよい。このため、容易なプロセスで静電破壊対策が可能となる。
【0049】
また、このような製造方法以外に、ベース拡散層に対してもシリコン多結晶膜からの拡散を用いる製造方法も考えられ、これによるとベースの浅接合が可能になり、より高周波特性に有利となる。
【0050】
ここで、pn接合ダイオードD1の接合容量に起因するコレクタ接合容量の増加を更に低減する半導体装置の一例として、図14に示すような構成が考えられる。図14は、本発明の一実施の形態の半導体装置において、コレクタ接合容量の増加をより低減する構成の一例を示す断面図である。図14に示す半導体装置は、例えば、図1と同じ構成のnpn型バイポーラトランジスタBip1と、その両脇に、図1でのpn接合ダイオードD1を変形した構成であるp型の第3半導体層18と、その中にn型の第4半導体層19を有したものとなっている。
【0051】
すなわち、この半導体装置は、等価的に図15に示すような回路図となる。図15は、本発明の一実施の形態の半導体装置において、図14の構成を等価的に表す回路図である。図15に示す半導体装置は、npn型バイポーラトランジスタBip1のエミッタ端子11とコレクタ端子14の間に、2個のダイオードD2,D3が直列に接続された構成となっている。そして、図14における、n型の第4半導体層19とp型の第3半導体層18とが図15のダイオードD2に対応し、p型の第3半導体層18とエピタキシャル層2および半導体基板1とが図15のダイオードD3に対応する。
【0052】
図15において、2個のダイオードD2,D3は、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されている。すなわち、直列に接続された2個のダイオードのうち、エミッタ端子側に位置するダイオードD2のエミッタ端子側がn型(カソード)であるならば、コレクタ端子側に位置するダイオードD3のコレクタ端子側もn型(カソード)となるように2個のダイオードが接続される。
【0053】
また、図15では、npn型のバイポーラトランジスタを例としているため、エミッタ端子11側に位置するダイオードD2のエミッタ端子側がn型(カソード)となっているが、pnp型のバイポーラトランジスタの場合は、エミッタ端子11側に位置するダイオードD2のエミッタ端子11側はp型(アノード)となる。
【0054】
ここで、図14のような構成において、コレクタ端子14を基準にエミッタ端子11に正のサージ電圧を加えると、n型の第4半導体層19からp型の第3半導体層18に向かってダイオードD2のトンネルによりサージ電流を流し、そのサージ電流を、p型の第3半導体層18からn型の半導体基板1に向けてダイオードD3の順方向でコレクタ電極13に逃がす。これによって、サージ電流をバイパスすることができる。そして、2つのpn接合ダイオードD2,D3を直列に接続した構成となっているため、その合成容量が小さくなり、よってコレクタ接合容量を低減することが可能になる。
【0055】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0056】
例えば、図4における複数並べて形成されたバイポーラトランジスタの終端に位置するダイオードや図15に示したダイオードなどは、pn接合ダイオードに限らず、ショットキーダイオードなどにしてもよい。また、例えば、これまでの本発明の一実施の形態の説明で用いてきたnpn型バイポーラトランジスタは、pnp型バイポーラトランジスタなどにしてもよい。
【0057】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0058】
(1)バイポーラトランジスタのエミッタ−コレクタ間にダイオードを設けることで、コレクタ接合容量の増加を抑制しつつ、静電破壊耐圧を大きく向上させることができる。
【0059】
(2)ダイオードを、複数並べて形成されたバイポーラトランジスタの終端部に設けることで、とりわけレイアウト構成が簡素となり、また静電破壊対策の面でも効果的な位置となる。
【0060】
(3)バイポーラトランジスタの製造工程に対して、特に新たな工程の追加を必要とせずに、ダイオードの形成が可能となる。
【0061】
(4)バイポーラトランジスタのエミッタ−コレクタ間に、直列に接続された2個のダイオードを設けることで、コレクタ接合容量の増加をより抑制しつつ、静電破壊耐圧を向上させることができる。
【0062】
(5)前記(1)〜(4)により、良好な高周波特性と高い静電破壊耐圧を備え、容易なプロセスで形成可能な半導体装置およびその半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体装置において、その構成の一例を示す断面図である。
【図2】本発明の一実施の形態の半導体装置において、図1の構成を等価的に表す回路図である。
【図3】本発明の一実施の形態の半導体装置において、図1に対して複数個のバイポーラトランジスタを有する場合の構成の一例を示す断面図である。
【図4】本発明の一実施の形態の半導体装置において、その構成の一例を示す上面図である。
【図5】本発明の前提となる従来の半導体装置において、エミッタ面積とエミッタ−コレクタ間の静電破壊耐圧およびコレクタ出力容量との関係の一例を示すグラフであり、(a)はエミッタ面積と静電破壊耐圧との関係、(b)はエミッタ面積とコレクタ出力容量との関係を示すものである。
【図6】本発明の一実施の形態の半導体装置において、ダイオードを有することによるコレクタ出力容量の変化とエミッタ−コレクタ間の静電破壊耐圧の変化の一例を示すグラフである。
【図7】本発明の一実施の形態の半導体装置において、図4とは異なるダイオードの挿入位置の一例を示す上面図である。
【図8】本発明の一実施の形態の半導体装置の製造方法において、図1に示した半導体装置の製造工程を工程順に示す要部断面図である。
【図9】本発明の一実施の形態の半導体装置の製造方法において、図1に示した半導体装置の製造工程を工程順(図8に続く)に示す要部断面図である。
【図10】本発明の一実施の形態の半導体装置の製造方法において、図1に示した半導体装置の製造工程を工程順(図9に続く)に示す要部断面図である。
【図11】本発明の一実施の形態の半導体装置の製造方法において、図1に示した半導体装置の製造工程を工程順(図10に続く)に示す要部断面図である。
【図12】本発明の一実施の形態の半導体装置の製造方法において、図1に示した半導体装置の製造工程を工程順(図11に続く)に示す要部断面図である。
【図13】本発明の一実施の形態の半導体装置の製造方法において、図1に示した半導体装置の製造工程を工程順(図12に続く)に示す要部断面図である。
【図14】本発明の一実施の形態の半導体装置において、コレクタ接合容量をより低減する構成の一例を示す断面図である。
【図15】本発明の一実施の形態の半導体装置において、図14の構成を等価的に表す回路図である。
【符号の説明】
1 半導体基板
2 エピタキシャル層
3 アノード層
4 ベース接続層
5 ベース拡散層
6 エミッタ拡散層
7 シリコン多結晶膜
8 エミッタ電極
9 ベース電極
10 アノード電極
11 エミッタ端子
12 ベース端子
13 コレクタ電極
14 コレクタ端子
15 絶縁膜
16 保護膜
17 スクライブ領域
18 第3半導体層
19 第4半導体層
Claims (5)
- 半導体基板上に複数並べて形成されたバイポーラトランジスタと、
前記複数並べて形成されたバイポーラトランジスタのエミッタ電極とコレクタ電極を両電極とするダイオードとを有し、
前記ダイオードは、前記複数並べて形成されたバイポーラトランジスタの終端の位置に形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記複数並べて形成されたバイポーラトランジスタは、第1導電型のエミッタ層およびコレクタ層と、第2導電型のベース層を有し、
前記ダイオードは、前記第1導電型の第1半導体層と、前記第2導電型の第2半導体層を有し、
前記複数並べて形成されたバイポーラトランジスタのエミッタ電極に、前記第2導電型の第2半導体層が接続され、前記複数並べて形成されたバイポーラトランジスタのコレクタ電極に、前記第1導電型の第1半導体層が接続されていることを特徴とする半導体装置。 - バイポーラトランジスタと、
前記バイポーラトランジスタのエミッタ端子とコレクタ端子の間に、直列に接続された2個のダイオードとを含み、
前記2個のダイオードは、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されていることを特徴とする半導体装置。 - バイポーラトランジスタのコレクタ層の一部で、ダイオードの第1半導体層の一部となる第1導電型の半導体基板と、
前記半導体基板の裏面に形成された第1電極と、
前記半導体基板上に形成され、第1導電型の不純物を含み、前記コレクタ層の他の一部で、前記第1半導体層の他の一部となるエピタキシャル層と、
前記エピタキシャル層に形成され、前記第1導電型とは異なる第2導電型の不純物を含む前記バイポーラトランジスタのベース接続層と、
前記エピタキシャル層に形成され、前記第2導電型の不純物を含む前記ダイオードの第2半導体層と、
前記エピタキシャル層に形成され、前記ベース接続層よりも相対的に不純物濃度が低い前記第2導電型の不純物を含む前記バイポーラトランジスタのベース拡散層と、
前記ベース拡散層に形成され、前記第1導電型の不純物を含むエミッタ拡散層と、
前記エミッタ拡散層に接続された第2電極と、
前記第2半導体層に接続された第3電極と、
前記第2電極と前記第3電極とを接続する配線とを含むことを特徴とする半導体装置。 - バイポーラトランジスタのコレクタ層の一部で、ダイオードの第1半導体層の一部となる第1導電型の半導体基板の裏面に、第1電極を形成する工程と、
前記半導体基板上に、第1導電型の不純物を含み、前記コレクタ層の他の一部で、前記第1半導体層の他の一部となるエピタキシャル層を形成する工程と、
前記エピタキシャル層に、前記第1導電型とは異なる第2導電型の不純物を導入して、前記バイポーラトランジスタのベース接続層と前記ダイオードの第2半導体層を形成する工程と、
前記エピタキシャル層に、前記第2導電型の不純物を導入して、前記ベース接続層よりも相対的に不純物濃度が低い前記バイポーラトランジスタのベース拡散層を形成する工程と、
前記ベース拡散層に、前記第1導電型の不純物を導入してエミッタ拡散層を形成する工程と、
前記エミッタ拡散層に接続する第2電極と、前記第2半導体層に接続する第3電極を形成し、前記第2電極と前記第3電極とを接続する工程とを含むことを特徴とする半導体装置の製造方法。
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