JP2005101551A - 半導体装置とその製造方法およびその半導体装置を用いた双方向スイッチ素子 - Google Patents
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Abstract
【解決手段】逆阻止IGBTのpベース領域3に挟まれたn- ドリフト領域1の露出した箇所の一部領域とエミッタ電極10の一部領域をショットキー接触(ショットキー接合11)させることで、逆漏れ電流とオン電圧を共に低減することができる。
【選択図】 図1
Description
そのため、電力変換装置としてはコンバータ部とインバータ部が必要となり、また、電流を平滑するための大きなインダクタや電圧の変動を抑制するための大きなコンデンサが必要となり、電力変換装置が大型である。近年、電力変換装置の小型化と高効率化を図るために、交流を直流に変換しないで、直接、交流から交流に変換することができるマトリックスコンバータ装置が脚光を浴びている。
図31は、マトリックスコンバータ装置の要部構成図であり、同図(a)はマトリックスコンバータの回路図、同図(b)は従来の双方向スイッチ素子で構成された双方向スイッチ回路図である。このマトリックスコンバータ装置を構成するためには高周波でスイッチングできる双方向スイッチ素子が必要となる。この双方向スイッチ素子は、逆阻止型のIGBT(絶縁ゲート型バイポーラトランジスタ)がない場合には、同図(b)で示すように通常のIGBT51、52と逆阻止するためのダイオード53、54を直列に接続したものを逆並列して製作していた。
図32は、従来の逆阻止IGBTの構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。この逆阻止IGBTは、半導体基板100としてのn- ドリフト領域1と、n- ドリフト領域1の表面層にセル毎に形成したpベース領域3(1個のベース領域3を有する矩形状の領域で、この例では説明の便宜上3個のセルを記載しているが、実際は数百のセルが形成される。)と、pベース領域3の表面層に形成したn+ エミッタ領域6と、n+ エミッタ領域6とn- ドリフト領域1の間のpベース領域3上にゲート絶縁膜7を介して形成したゲート電極8と、n+ エミッタ領域6とpベース領域3に接してコンタクトホール12を介して形成したエミッタ電極10と、ゲート電極8とエミッタ電極10を絶縁する層間絶縁膜9と、n- ドリフト領域1の裏面に形成したp+ コレクタ領域15と、このp+ コレクタ領域15に接してn- ドリフト領域1の側面に形成したp分離領域2と、p+ コレクタ領域15上に形成したコレクタ電極16で構成される。
つぎに、トレンチ構造のMOSFETで寄生ダイオードをフリーホイールダイオードとして積極的に利用した特許文献について説明する。
トレンチゲート構造のMOSFETにおいて、トレンチに挟まれたベース領域をセル毎に分離して、ドリフト領域を露出し、この露出した箇所にエミッタ電極の一部をショットキー接合させるというものである。このショットキー接合で構成されたショットキーダイオードに大電流を流して、フリーホイールダイオードとして利用する。従来のようにベース領域とドリフト領域で構成されたpn接合で構成されるダイオードと比べてオン電圧を低減できる。これは、ショットキー接合の立ち上がり電圧(ショットキー障壁) がpnダイオードの立ち上がり電圧(えん層電圧)より小さいためである。このように、ドリフト領域が露出した箇所にショットキー接合を形成して半導体装置の小型化を実現した例である。この構造をIGBTに適用した実施例も説明されている(特許文献1)。
また、逆阻止IGBTにおいて、コレクタ領域の厚さを1μm程度と薄くして、IGBT動作時のオン電圧の低減とダイオード動作時の逆回復電流の低減およびソフトリカバリー化を実現している(特許文献3)。
また、逆阻止IGBTにおいて、ポジテブベベル構造で順方向と逆方向の耐圧特性を出した例が報告されている(特許文献4)。
第一の原因はつぎの通りである。裏面低温アニールにおいてp+ コレクタ領域15などのp層に欠陥が残存していることによる。逆バイアス時には裏面pn接合から空乏層が伸びるが、p層中にも空乏層すなわち高電界領域が発生する。裏面のp層は300℃〜500℃の低温アニールにより形成されているため、結晶欠陥が残存しており、この欠陥を介在してキャリアが発生する時間(発生ライフタイム)が極めて短い(頻繁にキャリアが発生する)。このためp層中で発生したキャリアが電界により移動して漏れ電流となる。
IGBT表面のpベース領域3、p領域4、5などのp拡散層は、適正なMOSしきい値電圧の確保およびラッチアップ回避の為に高濃度である。最表面では1×1019cm-3を超えるドーピング濃度である。このため寄生pnpトランジスタのエミッタ注入効率(pベース/nドリフト接合でのpベースからnドリフトへの注入効率)が極めて高く、その増幅率も大きい。このように増幅率が大きいので、裏面で発生した電子電流が増幅されて、大きな漏れ電流となる。
そのため、ゲート・エミッタ間の電圧を0Vにして逆バイアスすると、空乏層は裏面のp+ コレクタ領域15とn- ドリフト領域1で形成されるpn接合からn- ドリフト領域1をpべース領域3に向かって広がる。このとき、pベース領域3側のn- ドリフト領域1内の空乏化されずに残っている電荷中性領域から、電子がpベース領域3に流入する。これにより、前記pベース領域3から正孔がn- ドリフト領域1へ流入し、pnpトランジスタが動作する。
また、この寄生バイポーラトランジスタの増幅率を低減するには、輸送効率を低減することが有効である。これには、例えば電子線照射による結晶欠陥導入等の手法により、n- ドリフト領域1の再結合ライフタイムを低減すると良い。このようにして増幅率が低減されて逆漏れ電流は減少する。しかし、結晶欠陥導入は発生ライフタイムを同時に減少させるので順もれ電流の増加を招く。また、電子線照射量が多すぎると定常オン電圧の増加を招き、発生損失が増大する。
また、IGBTにも適用した実施例が記載されているが、その効果は記載されていない。発明者がシミュレーションした結果、IGBTの場合はショットキー接合をドリフト領域が露出した表面全域に形成すると、ドリフト領域の表面に蓄積する電子蓄積層が形成されず、ドリフト領域表面の電子濃度が低下して電気抵抗が増大し、IGBTのオン電圧が増大することが判明した。
また、前記ショットキー接触させた箇所が分散しているとよい。
また、ショットキー接触する前記エミッタ電極を形成する金属のバリア高さが、0.5eV以上で1.1eV以下であるとよい。
また、半導体基板における第1導電型のドリフト領域と、該ドリフト領域の表層部に選択的に形成される第2導電型のベース領域と、該ベース領域での表層部に形成される第1導電型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成される第2導電型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成される第2導電型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置において、前記半導体基板の上面にドリフト領域を露出させ、露出させたドリフト領域の一部領域に第2導電型の第1半導体領域を形成し、該第1半導体領域と、エミッタ電極の一部領域とを接触させる構成とする。
また、前記第1半導体領域が分散しているとよい。
また、前記第1半導体領域の単位面積あたりの不純物積分濃度が、前記ベース領域の単位面積あたりの不純物積分濃度よりも低いとよい。
また、前記ベース領域の深さが前記第1半導体領域より深いとよい。
また、前記第1半導体領域とエミッタ電極との接触抵抗が前記ベース領域とエミッタ電極との接触抵抗よりも大きいとよい。
また、前記ベース領域を包むように接する第1導電型の第1バッファ領域を前記ドリフト領域に形成するとよい。
また、半導体基板におけるn型のドリフト領域と、該ドリフト領域の表層部に選択的に形成されるp型のベース領域と、該ベース領域での表層部に形成されるn型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成されるp型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成されるp型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置の製造方法において、前記半導体基板の上面にドリフト領域を露出する工程と、露出したドリフト領域の一部領域にボロンでp型の第1半導体領域をイオン注入で形成し、該イオン注入のドーズ量が、1×1011cm-2以上で、1×1014cm-2以下であり、該第1半導体領域とエミッタ電極の一部領域を接触させ、前記第1半導体領域を分散させて形成する工程とを有する製造方法とする。
また、前記半導体装置を2個逆並列に接続し、双方向に通電特性を有する双方向スイッチ素子とするとよい。
〔作用〕
図34のように逆阻止IGBT表面において、n- 層シリコンとエミッタ電極をショットキー接触させる。逆バイアス印加時の逆阻止IGBTにおいては、裏面pn接合は逆バイアスであるが、表面pn接合(またはショットキー接合)は順バイアスである。図35のように低電流領域においては、ショットキー接合部は、p+ 拡散層(例えばpベース領域)のpn接合部よりも低い順バイアスで同じ電流を流すことができる。従って裏面で発生した電子電流はp+ 拡散層に流れ込まず、ショットキー接合部に流れ込む。このためpn接合による増幅効果は消滅し、漏れ電流が劇的に低減される。図35のように電子電流が数10A/cm2 以上のオーダになるとpn接合にも電流が流れるが、漏れ電流のような数mA/cm2 程度の電流領域ではpn接合はオンしない。
また、従来のようにゲートに正バイアスを印加せずとも、寄生バイポーラトランジスタの増幅効果を抑制することができるので、複雑なゲート制御を行わなくても逆漏れ電流の増大による素子破壊を防止できる。
また、キャリア引き抜き用のp領域の一部にショットキー接合またはpバイパス領域を設けることで逆漏れ電流を低減できる。
また、従来の逆阻止IGBTは高温時の逆漏れ電流が大きく、自己発熱による熱暴走の危険があったが、本発明により、高温環境下への適用が可能になった。
この逆阻止IGBTは、半導体基板としてのn- ドリフト領域1と、n- ドリフト領域1の表面層にストライプ状のセル毎に形成したpベース領域3と、pベース領域3の表面層に形成したn+ エミッタ領域6と、n+ エミッタ領域6とn- ドリフト領域1の間のpベース領域3上にゲート絶縁膜7を介して形成したゲート電極8と、n+ エミッタ領域6とpベース領域3にコンタクトホール12を介して接するエミッタ電極10と、ゲート電極10とエミッタ電極12を絶縁する層間絶縁膜9と、pベース領域3の間のn- ドリフト領域1の露出した領域の一部とエミッタ電極10の一部とがショットキー接触して形成されるショットキー接合11と、n- ドリフト領域1の裏面に形成したp+ コレクタ領域15と、このp+ コレクタ領域15に接してn- ドリフト領域1の側面に形成したp+ 分離領域2と、p+ コレクタ領域15上に形成したコレクタ電極16で構成される。この逆阻止IGBTのセル間のn- ドリフト領域1の表面は層間絶縁膜9で被覆されエミッタ電極10とは電気的に分離されている。また、ショットキー接合11の平面形状は、pベース領域3と平行したストライプ状である。
尚、微細化でコンタクトホール12が狭くなる場合は、2本のn+ エミッタ領域6の間のpベース領域3内まで達するコンタクトホール12が形成されることがある。その場合でもn+ エミッタ領域6とエミッタ電極10が確実に接触するように、2本のn+ エミッタ領域6を幅の狭いn+ 領域で接続してn+ エミッタ領域6を梯子状に形成する場合もある。
図2から図8は、図1の逆阻止IGBTの製造方法について説明する図であり、工程順に示した要部製造工程断面図である。まず、600V耐圧クラスの逆阻止IGBTについて説明する。
つぎに、p+ 分離領域2に囲まれたn- ウエハである半導体基板100の表面層にセル毎にpベース領域3と正孔引き抜き用のp領域4と耐圧構造のp領域5を形成する。pベース領域3の表面層にn+ エミッタ領域6を形成する。このn+ エミッタ領域6と半導体基板100に挟まれたpベース領域3上にゲート絶縁膜7を介してゲート電極8を形成する。表面に層間絶縁膜9となるBPSG膜を形成する。セル形状はストライプ状である。勿論島状としても構わない(図3)。
つぎに、エミッタ電極10としてAl−Si1.0%をスパッタにより形成する。このエミッタ電極はpベース領域3とn+ エミッタ領域6にはオーミック接触し、n- ドリフト領域1にはショットキー接触してショットキー接合11を形成する。また、このエミッタ電極10の外周部はp領域4とオーミック接触する。さらに、このエミッタ電極10と同時にAl−Si1.0%の金属膜13、14をスパッタで形成し、金属膜13はp領域5と、金属膜14はp+ 分離領域2とオーミック接触する。
ここで、Al−Si1.0%をスパッタの前に、他の金属、例えば白金シリサイド等を形成しても良い。ここで注意すべきは、メタルのバリア高さφBである。
最後にp+ 分離領域2の中央部(図6のY−Y線)でダイシングし、逆阻止IGBTチップ101が完成する(図7)。
このようにして製造された逆阻止IGBTは、逆バイアス印加時に、裏面で発生した電子電流がpベース領域3に入ることなく、ショットキー接合11に抜けていく。従ってpnp構造による増幅効果が消滅し、漏れ電流が低減される。
比抵抗90ΩcmのFZ−N型シリコンウエハ(n- ウエハ:半導体基板100)上に図示しない初期酸化膜を2400nm厚さで形成した後、スクライブラインとなる箇所を200μm幅で初期酸化膜を除去する。全面にボロンガラスを形成した後、1300℃/230hoursの熱処理を行い、初期酸化膜が除去された箇所からボロンを拡散して逆耐圧用のp+ 分離領域2を形成する。この段階でp+ 分離層の深さは200μmである(図2に相当する)。
つぎに、p+ 分離領域2に囲まれたn- ウエハである半導体基板100の表面層にセル毎にpベース領域3と正孔引き抜き用のp領域4と耐圧構造のp領域5を形成する。pベース領域3の表面層にn+ エミッタ領域6を形成する。このn+ エミッタ領域6と半導体基板100に挟まれたpベース領域3上にゲート絶縁膜7を介してゲート電極8を形成する。表面に層間絶縁膜9となるBPSG膜を形成する。セル形状はストライプ状である。勿論島状としても構わない(図3に相当する)。
つぎに、エミッタ電極10としてAl−Si1.0%をスパッタにより形成し、このエミッタ電極はpベース領域3とn+ エミッタ領域6にはオーミック接触し、n- ドリフト領域1にはショットキー接触してショットキー接合11を形成する。また、このエミッタ電極10の外周部はp領域4とオーミック接触する。さらに、このエミッタ電極10と同時にAl−Si1.0%の金属膜13、14をスパッタで形成し、金属膜13はp領域5と、金属膜14はp+ 分離領域2とオーミック接触する(図5に相当する)。
つぎに、図示しない表面保護膜を形成し、裏面バックラップにより半導体基板100の全体厚を200μm迄研削後、裏面のみ弗硝酸にて20μmエッチングし、全体厚を180μmとする。そして裏面側にボロンをドーズ量1×1015/cm2 、45keVにてイオン注入し、350℃から550℃迄の温度(ここでは420℃)で低温アニールによりp+ コレクタ領域15をp+ 分離領域2に接するように形成する。その後、p+ コレクタ領域15上にコレクタ電極16を形成する(図6に相当する)。
このようにして製造された1200V耐圧クラスの逆阻止IGBTは、前記の600V耐圧クラスの逆阻止IGBTと同様に、裏面で発生した電子電流がpベース領域3に入ることなく、ショットキー接合11に抜けていく。従ってpnp構造による増幅効果が消滅し、漏れ電流が低減される。
図8は、この発明の第2の実施例の半導体装置の要部断面図である。平面図は、図1(a)と同じである。また、この半導体装置は逆阻止IGBTである。
図1との違いは、ショットキー接合11を形成する箇所のn- ドリフト領域1の表面層に、pバイパス領域17(p型の半導体領域)を形成して、このpバイパス領域17とエミッタ電極10をオーミック接触させた点である。pバイパス領域17は、ストライプ状のpベース領域3に平行したストライプ状をしている。
この熱処理により前記低濃度のpバイパス領域17が低温活性処理で形成される。その後、表面保護膜を形成し、前述の様な裏面バックラップ後にイオン注入および低温アニールによりコレクタ層を形成する。最後にp+ 分離領域2の中央部でダイシングし(図6に相当する)、逆阻止IGBTチップが完成する。このようにして製造された逆阻止IGBTは、逆バイアス印加時に、裏面で発生した電子電流が高濃度のpベース領域3に入ることなく、低濃度のpバイパス領域17から抜けていく。従ってpnp構造による増幅効果が低減され、漏れ電流が低減される。
ここで、pバイパス領域17の拡散深さは、MOS部チャネルpベース領域3の深さよりも浅い必要がある。これは、pバイパス領域17の拡散深さがpベース領域3と同じ程度の深さになると、JFET(接合型電界効果トランジスタ)効果が大きくなり、n+ エミッタ領域6からチャネルを経由して注入される電子流がn- ドリフト領域1で絞られてオン電圧が増加するからである。pバイパス領域17の深さがpベース領域3の90%よりも浅ければ、JFET効果は十分低くなり、オン電圧の増加分を0.1V以下にすることができる。
図10は、この発明の第4実施例の半導体装置の要部平面図である。図9との違いは、ショットキー接合11をpバイパス領域17とした点である。
図9、図10のように、ショットキー接合11またはpバイパス領域17をpベース領域3と直交させることで、ショットキー接合11またはpバイパス領域17の形成間隔を広げることができ、pベース領域3と平行させる場合より、ショットキー接合11またはpバイパス領域17の面積を小さくすることができる。
以上は、pベース領域3とショットキー接合11またはpバイパス領域17が共にストライプ状をしている場合であるが、以下ではどちらか、もしくは両方がドット状(島状)をしている場合である。
図11は、この発明の第5実施例の半導体装置の要部平面図である。この図はショットキー接合11がドット状であり、pベース領域3がストライプ状である。
図12は、この発明の第6実施例の半導体装置の要部平面図である。この図はショットキー接合11とpベース領域3が共にドット状である。
図11のpベース領域3をストライプ状からドット状にした例である。
図13は、この発明の第7実施例の半導体装置の要部平面図である。この図はpバイパス領域17がドット状であり、pベース領域3がストライプ状である。
図11との違いは、ショットキー接合11をpバイパス領域17にした点である。図11と同様の効果が得られる。
図14は、この発明の第8実施例の半導体装置の要部平面図である。この図はpバイパス領域17とp
ベース領域3が共にドット状である。
図15は、この発明の第9実施例の半導体装置の要部構成図であり、同図(a)は要部平面図、同図(b)は要部断面図である。同図(a)は半導体基板の表面のパターンである。
半導体基板としてのn- ドリフト領域1と、n- ドリフト領域1の表面層にストライプ状のセル毎に形成したトレンチ22と、トレンチ22に挟まれた内側の領域に形成したpベース領域3と、トレンチ22の外側の領域に形成されるp領域21と、トレンチ22の壁面に形成されるゲート絶縁膜7と、トレンチ22を充填して形成されるゲート電極8と、pベース領域3の表面層にトレンチ22の側壁のゲート絶縁膜7と接して形成されるn+ エミッタ領域6と、n+ エミッタ領域6とpベース領域3にコンタクトホール12を介して接するエミッタ電極10と、ゲート電極10とエミッタ電極12を絶縁する層間絶縁膜9と、p領域21の間のn- ドリフト領域1の露出した領域の一部とエミッタ電極10の一部とがショットキー接触して形成されるショットキー接合11と、n- ドリフト領域1の裏面に形成したp+ コレクタ領域15と、このp+ コレクタ領域15に接してn- ドリフト領域1の側面に形成した図示しないp+ 分離領域(図1と同様の構成)と、p+ コレクタ領域15上に形成したコレクタ電極16で構成される。ショットキー接合11の平面形状は、同図(a)に示すようにトレンチ22と平行したストライプ状である。
図15において、図1との違いは、ゲート構造がトレンチゲートとなっている点であり、図1と同様の効果がある。また、前記したように、pベース領域3はトレンチ22に挟まれて形成され、そのpベース領域3の表層層にn+ エミッタ領域3が形成されている。またトレンチ22の外側にはp浮遊領域であるp領域21が形成され、このp領域21に挟まれたn- ドリフト領域1の露出面とエミッタ電極10をショットキー接触させる。このp領域21はIGBTが順阻止状態のとき、空乏層を伸びやすくしてトレンチ底部の電界集中を緩和する作用がある。ショットキー接合11はp領域21と接続しても離してもよいが、逆漏れ電流の低減効果を大きくするためには、図示したように離して形成した方がよい。
図17は、この発明の第11実施例の半導体装置の要部平面図である。同図は半導体基板の表面のパターンである。図16との違いは、pベース領域3がドット状となっている点である。
トレンチ22は、上から見てpベース領域3をリング状に取り囲み、リングの内側のpベース領域3の表面層にn+ エミッタ領域6が形成され、トレンチ22の外側にp領域21とショットキー接合11が配置される。
図19は、この発明の第13実施例の半導体装置の要部平面図である。同図は半導体基板の表面のパターンである。図17との違いは、pベース領域3とショットキー接合11が共にドット状となっているが、これらのドットの位置が三角形の頂点に位置しており、2箇所のショットキー接合11と1箇所のpベース領域3が、ほぼ正三角形の格子状の格子点上に配置されている。この三角格子の1辺を10μm以下とすることで、ゲートがオフ(0V)で順方向に高電圧が印加されるときに、空乏層がピンチオフしやすくなり、ショットキー部の表面電界強度を低減して、ショットキー部に起因する順方向漏れ電流を低減することができる。前述のストライプも同様で、周期配置構造の繰り返し単位長さは、10μm以下であることが望ましい。
図20は、この発明の第14実施例の半導体装置の要部断面図である。図1との違いは、pベース領域3を包むように第1のnバッファ領域23を薄い厚さで形成し、n- ドリフト領域1に p+ コレクタ領域15と接するように第2のnバッファ領域24を形成した点である。
この第1、第2のバッファ領域23、24の形成は、p+ コレクタ領域15とpベース領域3からのホールの注入効率を低減するためである。pベース領域3の形成前に、リンをドーズ量5×1012/cm2 、100keVにて照射し、温度1150℃、時間90分にて拡散して第1のnバッファ領域23を形成する。また、p+ コレクタ領域15を形成する前にリンをドーズ量5×1012/cm2 、100keVにて照射し、1150℃90分にて拡散して第2のバッファ領域24を形成する。その後、前述の方法にてpベース領域3およびp+ コレクタ領域15を形成する。このようにすれば、第1のnバッファ領域23がバリアとなり、正孔のpベース領域3への流入が抑制され、逆漏れ電流を低減することができる。また、IGBTがオン状態のとき、この第2のnバッファ領域24により、p+ コレクタ領域15からの正孔の注入が抑制されても、第1のnバッファ領域23で正孔がpベース領域3に流れ込むのを阻止して、n- ドリフト領域1に正孔が蓄積し、伝導度変調が強くなり、オン電圧を低減することができる。
また、第1のnバッファ領域23のみ形成した場合は順阻止能力が低下し、第2のnバッファ領域24のみ形成した場合は逆阻止能力が低下する。両者を形成した場合は順、逆阻止能力が共に低下する。
このように、裏面側に第2のnバッファ領域24を形成することで、PT型の逆阻止IGBTが実現できる。また、阻止能力は第1、第2のnバッファ領域23、24の幅と不純物濃度の関数となる。nバッファ領域の幅が広い程、不純物濃度が高い程、阻止能力は低下する傾向にある。
図21は、この発明の第15実施例の半導体装置の要部断面図である。図18との違いは、pベース領域3とp領域21を包むように第1のnバッファ領域23を形成した点である。この第1のnバッファ領域23を形成することで、逆漏れ電流とオン電圧の低減を図ることができる。
勿論、pバイパス領域を形成する箇所にショットキー接合を形成しても同様の効果が得られる。
図23は、この発明の第17実施例の半導体装置の要部断面図である。これは、スクライブ部のp+ 分離領域2を、半導体基板100の表面と裏面から互いに接続するまで拡散して形成する。
また、前記したp+ 分離領域2は、ボロンよりも拡散係数の大きいAlやGaで形成するとよい。
これを防ぐ対策についてつぎに説明する。
図25は、この発明の第18実施例の半導体装置の構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。この平面図は半導体基板表面でのパターンを示す。
図1との違いは、p領域に選択的にショットキー接合11を形成することである。このように、p領域4を分離し、この分離されたp領域4の間に露出した箇所のn- ドリフト領域1とエミッタ電極10とを接続し、ショットキー接合11を形成することで、電子をショットキー接合から引き抜き、p領域4からn- ドリフト領域1への正孔の注入効率が抑えられ、このp領域4での逆漏れ電流を低減できる。
前記した逆阻止IGBTはp+ 分離領域2で逆耐圧を確保したが、ここでは別の方法で逆耐圧を確保する例を説明する。
図27は、この発明の第20実施例の半導体装置の要部断面図である。図1(b)との違いは、p+ 分離領域2を形成する箇所にメサエッチングでベベル構造(メサエッチング部31)を形成した点である。このベベル構造で逆耐圧を確保する。
図28は、この発明の第21実施例の半導体装置の要部断面図である。図27との違いは、モードエッチング(Moat Etching:溝エッチング)でベベル構造(モードエッチング部32)を形成した点であり、この場合も図27と同様の効果を得ることができる。
図29は、この発明の第22実施例の双方向スイッチ素子の構成図であり、同図(a)は要部断面図、同図(b)は回路図である。絶縁基板43上に形成された第1、第2導電パターン44、45に、第1と第2逆阻止IGBT41、42のコレクタ電極16a、16bをそれぞれ固着し、第1逆阻止IGBT41のエミッタ電極10aと第2逆阻止IGBT42のコレクタ電極16bが固着している第2導電パターン45とをボンデングワイヤ46aで接続し、また、第2逆阻止IGBT42のエミッタ電極10bと第1逆阻止IGBT41のコレクタ電極16aが固着している第1導電パターン44とをボンデングワイヤ46bで接続し、第1、第2逆阻止IGBT41、42のエミッタ電極10a、10bと第1、第2主端子T1、T2と接続し、第1、第2逆阻止IGBT41、42のゲートパット8a、8bと第1、第2ゲート端子G1、G2を接続する。
また、図30の回路図に示すように、本発明の逆阻止IGBT41、42にゲート駆動回路47a、47bを接続して双方向スイッチ回路とすることで、従来の双方向スイッチ回路で必要であった逆阻止用ダイオードが不要となり、電気的損失(順電圧降下、逆回復損失等)を低減できる。
そのため、本発明の逆阻止IGBTを用いれば、逆バイアス時の漏れ電流を十分低減しながら、かつ損失の低いマトリクスコンバータを提供することができる。 図37は、図36の実施例を変形した第23実施例の半導体装置の要部断面斜視図である。図36の低濃度p層によって、漏れ電流は激減するが、オン電圧が上がる。この漏れ電流を減少させつつオン電圧の上昇を抑えるのが図37,図38の実施例である。図37で25が低濃度p層(pバイパス領域)で、26がコンタクト領域である。低濃度p層25はpベース領域3のストライプと同じくストライプ状であり、同じ方向に延びている。このストライプ状の低濃度p層25の所々にコンタクト領域26が分散して設けられる。図37では、セルピッチが30μmで、コンタクト領域26とコンタクト領域26との間が300μm、コンタクト領域26のストライプ方向の幅が10μmとなっている。つまり、コンタクト領域26は2μm×10μmの大きさで300μm間隔で設けられている。逆阻止IGBTは、逆バイアス印加時に、裏面で発生した電子電流がpベース領域3からなるIGBTセル部のpn接合に入ることなく、低濃度p層25のpn接合部に抜けていく。従ってpnp構造による増幅効果が低減され、漏れ電流が低減される。図37のように、低濃度p層25のストライプ方向に沿って不連続的に一部のみをエミッタ電極(図示せず)にコンタクトさせる。低濃度p層25を介してエミッタ電極に流れる電流は、この低濃度p層内をストライプ方向に沿って流れてコンタクト領域26からエミッタ電極に抜ける。この時に電流は低濃度p層25のストライプ方向に沿って長い距離を流れるため、その通過領域は見かけ上大きな抵抗値を持つ。
以上の図36〜38の実施例の各構造は、低濃度p層25からエミッタ電極までの電流経路の電気抵抗を高めるためのものである。逆バイアス時の逆方向漏れ電子電流は100μAのオーダであり、低濃度p層25からエミッタ電極へ抜けて流れる際の電圧降下は非常に小さく、電子電流の引き抜きには支障をきたさない。もし、電圧降下が大きいと、IGBTセルのpベース層から電子が引き抜かれるようになり、低濃度p層25によるバイパス層としての効果が無くなってしまう。
2 p+ 分離領域
3 pベース領域
4 p領域(キャリア引き抜き用)
5 p領域(耐圧構造)
6 n+ エミッタ領域
7 ゲート絶縁膜
8 ゲート電極
8a、8b ゲートパッド
9 層間絶縁膜
10 エミッタ電極
10a 第1エミッタ電極
10b 第2エミッタ電極
11 ショットキー接合
12 コンタクトホール
12a エミッタコンタクトホール
12b ショットキーコンタクトホール
13、14 金属膜
15 p+ コレクタ領域
16 コレクタ電極
16a 第1コレクタ電極
16b 第2コレクタ電極
17 pバイパス領域
21 p領域(浮遊領域)
22 トレンチ
23 第1のnバッファ領域
24 第2のnバッファ領域
31 メサエッチング部
32 モードエッチング部
41 第1逆阻止IGBT
42 第2逆阻止IGBT
43 絶縁基板
44 第1導電パターン
45 第2導電パターン
46a、46b ボンディングワイヤ
100 半導体基板
101 半導体チップ
Claims (16)
- 半導体基板における第1導電型のドリフト領域と、該ドリフト領域の表層部に選択的に形成される第2導電型のベース領域と、該ベース領域での表層部に形成される第1導電型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成される第2導電型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成される第2導電型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置において、
前記半導体基板の上面にドリフト領域を露出させ、露出させたドリフト領域の一部領域と、エミッタ電極の一部領域とをショットキー接触させることを特徴とする半導体装置。 - 前記ベース領域を取り囲み、前記エミッタ電極の外周部と接っし、前記ドリフト領域の表面層に形成される第2導電型の第2半導体領域とを有することを特徴とする請求項1に記載の半導体装置。
- 前記ショットキー接触させた箇所が分散していることを特徴とする請求項1または2に記載の半導体装置。
- ショットキー接触する前記エミッタ電極を形成する金属のバリア高さが、0.5eV以上で1.1eV以下であることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 半導体基板における第1導電型のドリフト領域と、該ドリフト領域の表層部に選択的に形成される第2導電型のベース領域と、該ベース領域での表層部に形成される第1導電型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成される第2導電型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成される第2導電型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置において、
前記半導体基板の上面にドリフト領域を露出させ、露出させたドリフト領域の一部領域に第2導電型の第1半導体領域を形成し、該第1半導体領域と、エミッタ電極の一部領域とを接触させることを特徴とする半導体装置。 - 前記ベース領域を取り囲み、前記エミッタ電極の一部と接っし、前記ドリフト領域の表面層に形成される第2導電型の第2半導体領域を有することを特徴とする請求項5に記載の半導体装置。
- 前記第1半導体領域が分散していることを特徴とする請求項5または6に記載の半導体装置。
- 前記第1半導体領域の単位面積あたりの不純物積分濃度が、前記ベース領域の単位面積あたりの不純物積分濃度よりも低いことを特徴とする請求項5〜7のいずれか一項に記載の半導体装置。
- 前記ベース領域の深さが前記第1半導体領域より深いことを特徴とする請求項5〜8のいずれか一項に記載の半導体装置。
- 前記第1半導体領域とエミッタ電極との接触抵抗が前記ベース領域とエミッタ電極との接触抵抗よりも大きいことを特徴とする請求項5〜9のいずれか一項に記載の半導体装置。
- 前記ベース領域を包むように接する第1導電型の第1バッファ領域を前記ドリフト領域に形成することを特徴とする請求項1〜10のいずれか一項に記載の半導体装置。
- 前記コレクタ領域と接する第1導電型の第2バッファ領域を前記ドリフト領域に形成することを特徴とする請求項1〜10のいずれか一項に記載の半導体装置。
- 半導体基板におけるn型のドリフト領域と、該ドリフト領域の表層部に選択的に形成されるp型のベース領域と、該ベース領域での表層部に形成されるn型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成されるp型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成されるp型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置の製造方法において、
前記半導体基板の上面にドリフト領域を露出する工程と、露出したドリフト領域の一部領域にボロンでp型の第1半導体領域をイオン注入で形成し、該イオン注入のドーズ量が、1×1011cm-2以上で、1×1014cm-2以下であり、該第1半導体領域とエミッタ電極の一部領域を接触させ、前記第1半導体領域を分散させて形成する工程とを有することを特徴とする半導体装置の製造方法。 - 半導体基板におけるn型のドリフト領域と、該ドリフト領域の表層部に選択的に形成されるp型のベース領域と、該ベース領域での表層部に形成されるn型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ベース領域を取り囲み、前記エミッタ電極の外周部と接っし、前記ドリフト領域の表面層に形成されるp型の第2半導体領域と、前記ドリフト領域の裏面部に形成されるp型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成されるp型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置の製造方法において、
前記半導体基板の上面にドリフト領域を露出する工程と、露出したドリフト領域の一部領域にボロンでp型の第1半導体領域をイオン注入で形成し、該イオン注入のドーズ量が、1×1011cm-2以上で、1×1014cm-2以下であり、分割した島状の第2半導体領域の間に露出したドリフト領域にボロンでp型の第3半導体領域を形成する工程と、該第1半導体領域とエミッタ電極の一部領域を接触させ、第1半導体領域とエミッタ電極の一部領域を接触させるのと同時に前記第2半導体領域および第3半導体領域領域と前記エミッタ電極の外周部と接触させる工程とを有することを特徴とする半導体装置の製造方法。 - 前記第1半導体領域形成時の熱処理温度が、550℃以下であることを特徴とする請求項13、14のいずれか一項に記載の半導体装置の製造方法。
- 請求項1〜12の前記半導体装置を2個逆並列に接続し、双方向に通電特性を有することを特徴とする双方向スイッチ素子。
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