JP2007035702A - 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 - Google Patents

半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 Download PDF

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Abstract

【課題】 絶縁膜を厚く形成しなくても接合容量を低減できるようにした半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法を提供する。
【解決手段】 素子形成領域のＳｉ基材１上に設けられ、十分に厚く（例えば１００［ｎｍ］以上の厚さ）且つＳｉ基板１よりも不純物濃度が低い容量調整用のＳｉ層５と、このＳｉ層５上に設けられた埋め込み酸化膜５と、埋め込み酸化膜５上に設けられたＳｉからなるボディ層１０と、を有する。ボディ層１０からＳｉ基板１側へ空乏層を大きく伸ばすことができ、その結果、ボディ層１０とＳｉ基板１との間の接合容量を低減することができる。
【選択図】 図１

Description

本発明は、半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
現在、半導体分野では、集積回路の低消費電力化のためシリコン・オン・インシュレータ（ＳＯＩ）技術の開発が盛んである。ＳＯＩ基板を用いたデバイスでは、トランジスタが持つ寄生容量を大幅に削減できるため、従来のデバイスより高速で、且つ低消費電力の特性が得られることが知られている。
その一方で、ＳＯＩ基板は、ＳＩＭＯＸ法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている（バルク基板と比べて、通常、５〜１０倍程度である。）。また、ＳＯＩを用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なＳＯＩ構造を作製する方法が提案されている。
例えば、非特許文献１に開示されているＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄｓ）技術は、上記提案されている方法の一つである。ＳＢＳＩ技術によれば、従来の半導体ラインで作製が可能で、なお且つ、バルク基板の所望とする領域のみＳＯＩ構造とすることが出来、安価で高性能なＳＯＩデバイスを実現可能とする技術である。
具体的な製造方法は、まず、Ｓｉ基板上にＳｉＧｅ層とＳｉ層とをエピタキシャル成長させる。次に、Ｓｉ層とＳｉＧｅ層とに支持体用の穴を形成する。そして、支持体としてシリコン酸化（ＳｉＯ２）膜あるいはシリコン窒化（Ｓｉ３Ｎ４）膜を成膜した後、支持体を素子領域の形にドライエッチし、連続してＳｉ層／ＳｉＧｅ層もドライエッチする。この状態でＳｉＧｅ層をフッ硝酸で選択的にエッチングすると、支持体にＳｉ層がぶらさがった形でＳｉ層の下に空洞が形成される。その後、酸化により空洞をＳｉＯ２膜で埋めることでＳＯＩ構造となる。
Ｔ，Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ところで、ＳＯＩ ＭＯＳＦＥＴの利点の一つは埋め込み酸化膜（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）の存在による接合容量の低減である。図１１に示すように、接合容量とはソース拡散層又はドレイン拡散層（以下、「ソース／ドレイン」という。）とＳｉ基板との間に生じる電気容量のことであり、その値はＢＯＸが厚いほど小さい。ＳＢＳＩ技術によってＳｉ基板に厚いＢＯＸを作成する場合には、それに対応して厚いＳｉＧｅ層を成膜する必要がある。例えば、現在ＳＯＩウエーハでＢＯＸの一般的な厚さである２００［ｎｍ］をＳＢＳＩ技術で形成する場合、約１００［ｎｍ］のＳｉＧｅを成膜する必要がある。
しかしながら、Ｓｉ基板上にＳｉＧｅ層を成膜する場合、ＳｉＧｅ層にはその中に含むＧｅ濃度に応じた臨界膜厚があり、ＳＢＳＩ技術に必要な（即ち、Ｓｉに対してエッチングの選択比を高めるのに必要な）Ｇｅ濃度を持ったＳｉＧｅ層を１００［ｎｍ］の厚さまで無欠陥で成膜することはできない。
ここで、臨界膜厚とは、結晶欠陥が発生しない最大膜厚のことである。ＳｉＧｅはＳｉよりも結晶格子の大きさが大きいため、Ｓｉの上に成膜されたＳｉＧｅはＳｉと格子を揃えるために圧縮応力がかかった状態になっており、ある厚さ（即ち、臨界膜厚）を超えると結晶欠陥を発生させることで応力を緩和させる。
仮に、結晶欠陥が生じたＳｉＧｅの上にＳｉを形成すると、その欠陥はＳｉにも伝播してしまいＭＯＳＦＥＴの特性に悪影響を与えてしまう。そのため、ＳｉＧｅ層は薄く成膜せざるを得ず（例えば３０［ｎｍ］以下）、その結果として埋め込み酸化膜（以下、「絶縁膜」ともいう。）を厚く形成することはできない。このような事情から、従来知られていたＳＢＳＩ技術では、接合容量の低減が必ずしも十分ではない可能性があった（問題点）。
本発明は、このような事情に鑑みてなされたものであって、絶縁膜を厚く形成しなくても接合容量を低減できるようにした半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法の提供を目的とする。
〔発明１〕 上記目的を達成するために、発明１の半導体基板は、所定領域の半導体基材上に設けられ、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層と、前記容量調整用の半導体層上に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体からなるボディ層と、を有することを特徴とするものである。
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板であり、「所定領域」は例えばトランジスタ等の素子を形成する領域（即ち、素子形成領域）のことである。また、「容量調整用の半導体層」と「ボディ層」は、例えばエピタキシャル成長によって得られるＳｉ層である。
さらに、「十分に厚く」とは、犠牲半導体層の下地として半導体基材上に形成されるバッファ用の半導体層よりも十分に厚く、ということである。ＳＢＳＩ技術では、通常、半導体基材（例えば、Ｓｉ基板）上に犠牲半導体層（例えば、ＳｉＧｅ層）を形成する前に、犠牲半導体層の下地としてバッファ用の半導体層（例えば、Ｓｉ層）を半導体基材上に形成する。このバッファ用の半導体層の厚さは、十数［ｎｍ］〜数十［ｎｍ］程度である。本発明の容量調整用の半導体層は、このバッファ用の半導体層よりも十分に厚く、その厚さは例えば１００［ｎｍ］以上である。
発明１の半導体基板によれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜が厚く形成されていなくても、ボディ層と半導体基材との間の容量（即ち、接合容量）を低減することができる。
〔発明２〕 発明２の半導体基板は、所定領域の半導体基材上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層と、前記容量調整用の半導体層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた半導体からなるボディ層と、を有することを特徴とするものである。
このような構成であれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜が厚く形成されていなくても接合容量を低減することができる。
また、発明２の半導体基板によれば、容量調整用の半導体層を第１、第２の絶縁膜で上下から挟んだ構造となっているので、発明１と比べて、その接合容量を同じ値まで低くする場合に、容量調整用の半導体層を薄くすることができる。
〔発明３〕 発明３の半導体基板は、発明１又は発明２の半導体基板において、前記容量調整用の半導体層は、ノンドープの半導体層であることを特徴とするものである。ここで、ノンドープとは、１０１０〜１０１４［ｃｍ−３］程度の不純物濃度のことである。
このような構成であれば、ボディ層から半導体基材側への空乏層の伸びが十分に大きくなる。
〔発明４〕 発明４の半導体装置は、発明１から発明３の何れか一の半導体基板と、前記半導体基板の前記ボディ層に設けられたトランジスタと、を有することを特徴とするものである。
このような構成であれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜が厚く形成されていなくても接合容量を低減することができる。
これにより、トランジスタのソース拡散層又はドレイン拡散層（ソース／ドレイン）とＳｉ基板との間の接合容量を十分に低減することができるので、トランジスタの動作速度の向上に寄与することができる。
〔発明５〕 発明５の半導体基板の製造方法は、所定領域の半導体基材上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、前記容量調整用の半導体層上に犠牲半導体層を形成する工程と、前記犠牲半導体層上に半導体からなるボディ層を形成する工程と、前記ボディ層を前記半導体基材上で支持する支持体を当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、前記犠牲半導体層の端部の一部を露出させる開口面を前記支持体に形成する工程と、前記容量調整用の半導体層及び前記ボディ層よりも前記犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記犠牲半導体層をエッチングすることにより、前記ボディ層と前記容量調整用の半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜を厚く形成しなくても接合容量を低減することができる。
〔発明６〕 発明６の半導体基板の製造方法は、所定領域の半導体基材上に第１の犠牲半導体層を形成する工程と、前記第１の犠牲半導体層上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、前記容量調整用の半導体層上に第２の犠牲半導体層を形成する工程と、前記第２の犠牲半導体層上に半導体からなるボディ層を形成する工程と、前記ボディ層を前記半導体基材上で支持する支持体を当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、前記第１の犠牲半導体層の端部の一部と、前記第２の犠牲半導体層の端部の一部とを露出させる開口面を前記支持体に形成する工程と、前記容量調整用の半導体層及び前記ボディ層よりも前記第１の犠牲半導体層及び前記第２の犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記第１の犠牲半導体層及び前記第２の犠牲半導体層をエッチングすることにより、前記容量調整用の半導体層と前記半導体基材との間及び、前記ボディ層と前記容量調整用の半導体層との間にそれぞれ空洞部を形成する工程と、前記空洞部内にそれぞれ絶縁膜を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜を厚く形成しなくても接合容量を低減することができる。
また、発明６の半導体基板の製造方法によれば、容量調整用の半導体層を第１、第２の絶縁膜で上下から挟んだ構造を形成するので、発明５と比べて、その接合容量を同じ値まで低くする場合に、容量調整用の半導体層を薄くすることができる。
〔発明７〕 発明７の半導体基板の製造方法は、半導体基材上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、前記容量調整用の半導体層上に犠牲半導体層を形成する工程と、前記犠牲半導体層上に半導体からなるボディ層を形成する工程と、前記ボディ層と前記犠牲半導体層及び前記容量調整用の半導体層とに前記半導体基材を露出させる穴を形成する工程と、前記ボディ層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、前記犠牲半導体層の端部の一部を露出させる開口面を前記支持体に形成する工程と、前記容量調整用の半導体層及び前記ボディ層よりも前記犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記犠牲半導体層をエッチングすることにより、前記ボディ層と前記容量調整用の半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜を厚く形成しなくても接合容量を低減することができる。
〔発明８〕 発明８の半導体基板の製造方法は、半導体基材上に第１の犠牲半導体層を形成する工程と、前記第１の犠牲半導体層上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、前記容量調整用の半導体層上に第２の犠牲半導体層を形成する工程と、前記第２の犠牲半導体層上に半導体からなるボディ層を形成する工程と、前記ボディ層と、前記第２の犠牲半導体層と、前記容量調整用の半導体層及び前記第１の犠牲半導体層とに前記半導体基材を露出させる穴を形成する工程と、前記ボディ層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、前記第１の犠牲半導体層の端部の一部と、前記第２の犠牲半導体層の端部の一部とを露出させる開口面を前記支持体に形成する工程と、前記容量調整用の半導体層及び前記ボディ層よりも前記第１の犠牲半導体層及び前記第２の犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記第１の犠牲半導体層及び前記第２の犠牲半導体層をエッチングすることにより、前記容量調整用の半導体層と前記半導体基材との間及び、前記ボディ層と前記容量調整用の半導体層との間にそれぞれ空洞部を形成する工程と、前記空洞部内にそれぞれ絶縁膜を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜を厚く形成しなくても接合容量を低減することができる。
また、発明８の半導体基板の製造方法によれば、容量調整用の半導体層を第１、第２の絶縁膜で上下から挟んだ構造を形成するので、発明７と比べて、その接合容量を同じ値まで低くする場合に、容量調整用の半導体層を薄くすることができる。
〔発明９〕 発明９の半導体基板の製造方法は、発明５から発明８の何れか一の半導体基板の製造方法において、前記空洞部内に前記絶縁膜を形成した後で、前記半導体基材の上方全面に平坦化処理を施して前記第ボディ層上から前記支持体を取り除く工程、を含むことを特徴とするものである。
このような構成であれば、支持体下からボディ層が露出するので、ボディ層にトランジスタ等の素子を形成することが可能である。
〔発明１０〕 発明１０の半導体装置の製造方法は、発明９の半導体基板の製造方法を行って前記第ボディ層上から前記支持体を取り除いた後で、前記ボディ層にトランジスタを形成する工程、を含むことを特徴とするものである。
このような構成であれば、半導体基材よりも容量調整用の半導体層の方が空乏層が広がり易いので、ボディ層から半導体基材側へ空乏層を大きく伸ばすことができる。従って、空乏層の伸びが大きくなるので、絶縁膜を厚く形成しなくても接合容量を低減することができる。
これにより、ソース／ドレインとＳｉ基板との間の接合容量を十分に低減することができるので、トランジスタの動作速度の向上に寄与することができる。
〔発明１１〕 発明１１の半導体装置の設計方法は、所定領域の半導体基材上に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体からなるボディ層とを有する半導体基板の設計方法であって、前記絶縁膜と前記半導体基材との間に当該半導体基材よりも不純物濃度が低い容量調整用の半導体層を介在させ、前記容量調整用の半導体層の厚さと、前記ボディ層と前記半導体基材との間の容量との関係を調査しておき、当該調査の結果に基づいて前記容量調整用の半導体層を所定の厚さに設計して、前記容量を所定の値に合わせ込むことを特徴とするものである。
このような構成であれば、容量調整用の半導体層を厚くするほど空乏層の伸長可能な範囲が広がる。従って、絶縁膜を厚く設計しなくても、接合容量を所定の値まで低くすることが可能である。
本発明は、バルクの半導体基板の所望とする領域のみＳＯＩ構造を形成する、いわゆるＳＢＳＩ技術に適用して極めて好適である。
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置の構成例を示す断面図である。図１に示すように、この半導体装置は、シリコン（Ｓｉ）基板１と、このＳｉ基板１の素子分離領域に設けられた素子分離層３と、Ｓｉ基板１の素子領域に設けられた容量調整用のＳｉ層５と、このＳｉ層上に設けられた埋め込み酸化膜７と、埋め込み酸化膜７上に設けられたボディ層１０と、このボディ層１０に設けられたトランジスタ５０と、を含んだ構成となっている。
これらの中で、Ｓｉ基板１はバルク基板であり、その不純物濃度は例えば１０１５〜１０１９［ｃｍ−３］程度である。また、素子分離層３及び埋め込み酸化膜７は、例えばＳｉＯ２膜で構成されている。埋め込み酸化膜７の厚さは例えば６０［ｎｍ］である。さらに、容量調整用のＳｉ層５は、エピタキシャル成長によって形成されたノンドープのＳｉで構成されている。このＳｉ層はその厚さが例えば２４４［ｎｍ］で、その不純物濃度は例えば１０１０〜１０１４［ｃｍ−３］程度である。また、ボディ層１０は例えばエピタキシャル成長によって形成されたＳｉで構成されている。
一方、トランジスタ５０は、所謂ＳＯＩトランジスタ５０であり、ボディ層１０に形成されたソース拡散層又はドレイン拡散層（ソース／ドレイン）２１ａ，２１ｂと、ソース／ドレイン２１ａ，２１ｂ間のボディ層１０上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成されたゲート電極２５と、を含んだ構成となっている。ソース／ドレイン２１ａ，２１ｂは、例えばリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物、或いは、ボロン（Ｂ）等のｐ型不純物がボディ層１０にドープされ、熱拡散されて形成された不純物拡散層である。また、ゲート絶縁膜２３は、例えばＳｉＯ２膜又はシリコン酸化窒化（ＳｉＯＮ）膜等で構成されている。さらに、ゲート電極２５は例えば不純物がドープされたポリシリコン膜で構成されている。
この半導体装置では、Ｓｉ基板１よりも容量調整用のＳｉ層５の方が空乏層が広がり易いので、Ｓｉ層５が無く、埋め込み酸化膜７下にＳｉ基板１が直接ある場合と比べて、ソース／ドレイン２１ａ，２１ｂからＳｉ基板１側へ空乏層を大きく伸ばすことができる。
次に、図１に示した半導体装置の製造方法について説明する。
図２（Ａ）及び図３（Ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図である。また、図２（Ｂ）は図２（Ａ）のＸ１−Ｘ１′矢視断面図であり、図２（Ｃ）は２（Ａ）のＹ１−Ｙ１ ′矢視断面図である。さらに、図３（Ｂ）は図３（Ａ）のＸ２−Ｘ２′矢視断面図であり、図３（Ｃ）は図３（Ａ）のＹ２−Ｙ２ ′矢視断面図である。また、図４（Ａ）〜（Ｃ）は、Ｘ２−Ｘ２′断面において、図３（Ｂ）以降の半導体装置の製造方法を示す断面図である。
図２（Ａ）〜（Ｃ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１上に、エピタキシャル成長によって容量調整用のＳｉ層５を形成する。第１実施形態では、Ｓｉ層５を例えば４４２［ｎｍ］の厚さに形成する。このＳｉ層５の不純物濃度はＳｉ基板１よりも低ければ良く、１０１０〜１０１４［ｃｍ−３］程度のノンドープであることがより好ましい。
次に、このＳｉ上にＳｉＧｅ層３７を形成し、その上にＳｉからなるボディ層１０を形成する。これらＳｉＧｅ層３７及びボディ層１０は、それぞれエピタキシャル成長によって形成する。ここでは、ＳｉＧｅ層３７を例えば３０［ｎｍ］程度の厚さに、また、ボディ層１０を例えば１０〜１００［ｎｍ］程度の厚さにそれぞれ形成する。
次に、支持体用の穴ｈを形成する。即ち、図２（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ボディ層１０及びＳｉＧｅ層３７、容量調整用のＳｉ層５を順次パターニングして、Ｓｉ基板１の表面の一部を露出させる。この露出した部分が支持体用の穴ｈである。この穴ｈはトランジスタ５０等の素子を形成する領域の外側（即ち、素子分離領域）の一部に形成する。なお、Ｓｉ基板１の一部を露出させる場合、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングしてＳｉ基板１に凹部を形成するようにしても良い。
次に、図３（Ａ）〜（Ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１の上方全体に例えばＳｉＯ２膜からなる支持体３´を形成する。この支持体は、穴ｈやボディ層１０の上面だけでなく、その側面や、ＳｉＧｅ層３７及びＳｉ層５の側面にも形成される。この支持体３´によって、ボディ層１０はＳｉ基板１上で支持される。なお、この支持体３´を構成する材質はＳｉＯ２に限られることはなく、例えばシリコン窒化（Ｓｉ３Ｎ４）膜でも良い。支持体３´をＳｉ３Ｎ４膜で構成する場合には、その下地に薄いＳｉＯ２膜を形成する。この下地となるＳｉＯ２膜は、例えば熱酸化により形成する。
次に、図３（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、支持体３´と、ボディ層１０及びＳｉＧｅ層３７、容量調整用のＳｉ層５とを順次パターニングすることにより、支持体３´にボディ層１０及びＳｉＧｅ層３７、Ｓｉ層のそれぞれの側面（端部）の一部を露出させる開口面を形成する。
このパターニングによって、ボディ層１０及びＳｉＧｅ層３７、Ｓｉ層はトランジスタ５０等の素子を形成する領域（即ち、素子形成領域）のＳｉ基板１上にだけ残され、素子分離領域のＳｉ基板１上からは完全に取り除かれる。なお、図３（Ａ）〜（Ｃ）に示すように、ＳｉＧｅ層３７の側面の一部を露出させる開口面は、素子形成領域の周縁に沿って形成する。支持体３´の開口面を形成しない部分では、開口面の形成後もボディ層１０及びＳｉＧｅ層３７、Ｓｉ層５の各側面と支持体３´とがそれぞれ接している。そして、支持体３´はこの接している部分でボディ層１０を支持し続けている。
次に、支持体３´に形成された開口面を介してフッ硝酸等のエッチング液をボディ層１０及びＳｉＧｅ層３７、容量調整用のＳｉ層５に接触させることにより、ＳｉＧｅ層３７をエッチングして除去する。これにより、図４（Ａ）に示すように、Ｓｉ層とボディ層１０との間に空洞部４７を形成する。フッ硝酸を用いたウエットエッチングでは、ＳｉＧｅとＳｉとのエッチングの選択比は、例えば１００：１程度であるから、ボディ層１０とＳｉ層５とをあまりエッチングすることなく、その間にあるＳｉＧｅ層３７（図３（Ｂ）参照。）だけを選択的に取り除くことが可能である。
なお、図４（Ａ）に示すように、ＳｉＧｅ層３７を除去して空洞部４７を形成した後においても、支持体３´の開口面を形成していない部分ではボディ層１０の側面は支持体３´で覆われたままである。それゆえ、空洞部４７を形成した後も、ボディ層１０はＳｉ基板１上で支持され、この状態を維持し続ける。
次に、Ｓｉ基板１を熱酸化する。このとき、Ｏ２等の酸化種は、支持体３´から露出したＳｉ基板１の表面や、ボディ層１０及びＳｉ層５のそれぞれの側面だけでなく、開口面を通って空洞部４７内にも到達する。従って、図４（Ｂ）に示すように、この空洞部内にもＳｉＯ２膜（即ち、埋め込み酸化膜）７が形成される。なお、埋め込み酸化膜７による空洞部内の埋め込みが十分でない場合には、熱酸化の後のＣＶＤなどにより空洞部内にＳｉＯ２膜等を堆積させるようにしても良い。また、空洞部内に埋め込み酸化膜７を形成した後で、１０００℃以上の高温アニールを行うようにしても良い。これにより、埋め込み酸化膜７をリフローさせることが可能となる。
次に、ＣＭＰでＳｉ基板１の上方を平坦化処理して、ボディ層１０の上方から支持体３´を取り除く。これにより、図４（Ｃ）に示すように、ボディ層１０の上面が露出し、且つボディ層１０が素子分離された構造（即ち、ＳＯＩ構造）をバルクのＳｉ基板１に完成させることができる。
その後、例えばボディ層１０の表面の熱酸化を行うことにより、ボディ層１０の表面にゲート絶縁膜２３（図１参照。）を形成する。次に、ゲート絶縁膜２３が形成されたボディ層１０上に、リン等の不純物を含むポリシリコン膜を形成する。そして、このポリシリコン膜をフォトリソグラフィー技術及ぶエッチング技術を用いてパターニングし、ゲート電極２５（図１参照。）を形成する。また、このゲート電極２５等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をボディ層１０内にイオン注入することにより、ソース／ドレイン２１ａ，２１ｂ（図１参照。）を形成し、トランジスタ５０を完成させる。
図５（Ａ）及び（Ｂ）は、第１実施形態に係る製造方法のシミュレーション結果を模式的に示す図である。例えば、図５（Ａ）に示すように、Ｓｉ基板１上にノンドープのＳｉ層５を４４２［ｎｍ］形成し、その上にＳｉＧｅ層３７を３０［ｎｍ］形成する。シミュレーションでは、Ｓｉ層５とＳｉＧｅ層３７とをこのような厚さに形成すると、図５（Ｂ）に示すように、埋め込み酸化膜７を形成した時点で、Ｓｉ層５はその厚さが４２７［ｎｍ］となる。また、埋め込み酸化膜７は６０［ｎｍ］の厚さに形成される。シミュレーションでは、図５（Ｂ）及び図５（Ｃ）に示すように、４２７［ｎｍ］のＳｉ層５と６０［ｎｍ］の埋め込み酸化膜７とを積層したときの接合容量は、２００［ｎｍ］の埋め込み酸化膜の接合容量に等しい、という結果を得た。
このように、本発明の第１実施形態に係る半導体装置及びその製造方法によれば、Ｓｉ基板１よりも容量調整用のＳｉ層５の方が空乏層が広がり易いので、Ｓｉ層５が無い（即ち、Ｓｉ基板１上に埋め込み酸化膜７を直接形成した）場合と比べて、ソース／ドレイン２１ａ，２１ｂからＳｉ基板１側へ空乏層を大きく伸ばすことができる。従って、埋め込み酸化膜を厚く形成しなくても、ボディ層１０とＳｉ基板１との間の容量（即ち、接合容量）を低減することが可能である。
また、ＳｉはＳｉＯ２よりも熱の伝導率が良い。本発明によれば、接合容量を低減しつつ、一般的なＳＯＩ構造と比べて埋め込み酸化膜の膜厚を薄くできるので、トランジスタ５０で発生する熱をＳｉ基板１側に効率良く逃がすことができる。従って、デバイス内での熱のこもりを低減することができる。
さらに、本発明の実施の形態に係る半導体基板の設計方法は、素子形成領域のＳｉ基板１上に設けられた埋め込み酸化膜７と、この埋め込み酸化膜７上に設けられたボディ層１０とを有する半導体基板の設計方法であって、埋め込み酸化膜７とＳｉ基板１との間に容量調整用のＳｉ層５を介在させ、このＳｉ層５の厚さと、ボディ層１０とＳｉ基板１との間の接合容量との関係を調査しておき、当該調査の結果に基づいてＳｉ層５を所定の厚さに設計して、接合容量を所定の値に合わせ込むことを特徴とするものである。容量調整用のＳｉ層５の不純物濃度はＳｉ基板１よりも低くする。
このような構成であれば、容量調整用のＳｉ層５の厚さが大きいほど空乏層の伸長可能な範囲が広がる。従って、埋め込み酸化膜７を厚く設計しなくても、接合容量を所定の値まで低減することが可能である。
この第１実施形態では、素子形成領域が本発明の「所定領域」に対応し、Ｓｉ基板１が本発明の「半導体基材」に対応している。また、Ｓｉ層５が本発明の「容量調整用の半導体層」に対応し、埋め込み酸化膜７が本発明の「絶縁膜」に対応している。さらに、ＳｉＧｅ層３７が本発明の「犠牲半導体層」に対応している。
なお、この第１実施形態では、Ｓｉ基板１上の全面に容量調整用のＳｉ層５と、ＳｉＧｅ層３７と、ボディ層１０とを順次エピタキシャル成長させ、その後、これらの膜を素子分離領域から取り除いて素子形成領域にのみ残す場合について説明した。しかしながら、これらの層は、Ｓｉ基板１上の全面ではなく、素子形成領域にのみ形成し、素子分離領域には形成しないようにしても良い。例えば、素子分離領域のＳｉ基板１表面だけをＳｉＯ２膜で覆った状態で、Ｓｉ層５と、ＳｉＧｅ層７と、ボディ層１０とを選択エピタキシャル成長法により形成しても良い。このような方法であっても、ボディ層１０が覆われるようにしてＳｉ基板１上に支持体３´を形成することができ、この支持体３´にＳｉＧｅ層３７の側面を露出させる開口面を形成することができるので、素子形成領域に空洞部４７を形成することが可能である。
（２）第２実施形態
図６は、本発明の第２実施形態に係る半導体装置の構成例を示す断面図である。図６において、図１と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
図６に示すように、この半導体装置は、Ｓｉ基板１と、素子分離層３と、Ｓｉ基板１の素子領域上に設けられた第１の埋め込み酸化膜６と、この埋め込み酸化膜６上に設けられた容量調整用のＳｉ層５と、このＳｉ層５上に設けられた第２の埋め込み酸化膜７と、第２の埋め込み酸化膜７上に設けられたボディ層１０と、このボディ層１０に設けられたトランジスタ５０と、を含んだ構成となっている。第１、第２の埋め込み酸化膜６，７は、例えばＳｉＯ２膜で構成されている。
図６に示すように、この半導体装置では、容量調整用のＳｉ層５は第１、第２の埋め込み酸化膜６，７によって上下から挟まれている。第２実施形態では、Ｓｉ層５の厚さは例えば２４４［ｎｍ］である。また、第１、第２の埋め込み酸化膜６，７の厚さは、例えばそれぞれ６０［ｎｍ］である。
次に、図６に示した半導体装置の製造方法について説明する。
図７（Ａ）及び図８（Ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図である。また、図７（Ｂ）は図７（Ａ）のＸ３−Ｘ３′矢視断面図であり、図７（Ｃ）は２（Ａ）のＹ３−Ｙ３ ′矢視断面図である。さらに、図８（Ｂ）は図８（Ａ）のＸ４−Ｘ４′矢視断面図であり、図８（Ｃ）は図８（Ａ）のＹ４−Ｙ４ ′矢視断面図である。また、図９（Ａ）〜（Ｃ）は、Ｘ４−Ｘ４′断面において、図８（Ｂ）以降の半導体装置の製造方法を示す断面図である。
図７（Ａ）〜（Ｃ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１上に、エピタキシャル成長によってＳｉ層４を形成する。このＳｉ層４は、その上に形成するＳｉＧｅ層３６の結晶構造に欠陥等が入らないようにするためのバッファ層であり、その厚さは例えば２０［ｎｍ］程度である。
次に、このＳｉ４層上に、第１のＳｉＧｅ層３６を例えば３０［ｎｍ］の厚さに形成する。このＳｉＧｅ層３６は、例えばエピタキシャル成長によって形成する。次に、このＳｉＧｅ層３６上に、エピタキシャル成長によって容量調整用のＳｉ層５を形成する。第２実施形態では、Ｓｉ層５を例えば２７４［ｎｍ］の厚さに形成する。この第２実施形態においても、第１実施形態と同様、Ｓｉ層５の不純物濃度はＳｉ基板１よりも低くければ良く、１０１０〜１０１４［ｃｍ−３］程度のノンドープであることがより好ましい。
次に、このＳｉ層５上に第２のＳｉＧｅ層３７を形成し、その上にＳｉからなるボディ層１０を形成する。これらＳｉＧｅ層３７及びボディ層１０は、それぞれエピタキシャル成長によって形成する。ここでは、ＳｉＧｅ層３７を例えば３０［ｎｍ］程度の厚さに、また、ボディ層１０を例えば１０〜１００［ｎｍ］程度の厚さにそれぞれ形成する。
次に、支持体３´用の穴ｈを形成する。即ち、図７（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ボディ層１０と、第２のＳｉＧｅ層３７と、容量調整用のＳｉ層５と、第１のＳｉＧｅ層３６と、バッファ用のＳｉ層４とを順次パターニングして、Ｓｉ基板１の表面の一部を露出させる。この露出した部分が支持体３´用の穴ｈである。この穴ｈはトランジスタ５０等の素子を形成する領域の外側（即ち、素子分離領域）の一部に形成する。
次に、図８（Ａ）〜（Ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１の上方全体にＳｉＯ２膜からなる支持体３´を形成する。この支持体３´によって、ボディ層１０及びＳｉ層５はＳｉ基板１上で支持される。
次に、図８（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、支持体３´と、ボディ層１０と、第２のＳｉＧｅ層３７と、容量調整用のＳｉ層５と、第１のＳｉＧｅ層３６と、バッファ用のＳｉ層４とを順次パターニングすることにより、ボディ層１０と、ＳｉＧｅ層３７と、Ｓｉ層５と、ＳｉＧｅ層３７と、Ｓｉ層４のそれぞれの側面（端部）の一部を露出させる開口面を支持体３´に形成する。
このパターニングによって、ボディ層１０と、ＳｉＧｅ層３７と、Ｓｉ層５と、ＳｉＧｅ層３６と、Ｓｉ層４は素子形成領域のＳｉ基板１上だけに残され、素子分離領域のＳｉ基板１上からは完全に取り除かれる。図８（Ａ）〜（Ｃ）に示すように、ＳｉＧｅ層３６，３７の側面の一部を露出させる開口面は、素子形成領域の周縁に沿って形成する。
次に、支持体３´に形成された開口面を介してフッ硝酸等のエッチング液をボディ層１０と、ＳｉＧｅ層３７と、Ｓｉ層５と、ＳｉＧｅ層３６と、Ｓｉ層４とに接触させることにより、ＳｉＧｅ層３６，３７をエッチングして除去する。これにより、図９（Ａ）に示すように、バッファ用のＳｉ層４と容量調整用のＳｉ層５との間、及び、Ｓｉ層５とボディ層１０との間にそれぞれ空洞部４６，４７を形成する。
次に、Ｓｉ基板１を熱酸化して、図９（Ｂ）に示すように、空洞部内にそれぞれＳｉＯ２膜（即ち、埋め込み酸化膜）６，７を形成する。なお、埋め込み酸化膜６，７による空洞部４内の埋め込みが十分でない場合には、第１実施形態と同様に、熱酸化の後のＣＶＤなどにより空洞部内にＳｉＯ２膜等を堆積させるようにしても良い。また、空洞部内に埋め込み酸化膜６，７を形成した後で、１０００℃以上の高温アニールを行うようにしても良い。これにより、埋め込み酸化膜６，７をリフローさせることが可能となる。
次に、ＣＭＰでＳｉ基板１の上方を平坦化処理して、ボディ層１０の上方から支持体３´を取り除く。これにより、図９（Ｃ）に示すように、ボディ層１０の上面が露出し、且つボディ層１０が素子分離された構造（即ち、ＳＯＩ構造）をバルクのＳｉ基板１に完成させることができる。
その後、例えばボディ層１０の表面の熱酸化を行うことにより、ボディ層１０の表面にゲート絶縁膜２３（図６参照。）を形成し、ゲート電極２５（図６参照。）を形成する。また、このゲート電極２５等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をボディ層１０内にイオン注入することにより、ソース／ドレイン２１ａ，２１ｂ（図６参照。）を形成し、トランジスタ５０を完成させる。
図１０（Ａ）〜（Ｃ）は、第２実施形態に係る製造方法のシミュレーション結果を模式的に示す図である。例えば、図１０（Ａ）に示すように、Ｓｉ基板１上にバッファ用のＳｉ層４を２０［ｎｍ］形成し、その上に第１のＳｉＧｅ層３６を３０［ｎｍ］形成する。次に、ノンドープのＳｉ層５を２７４［ｎｍ］形成し、その上に第２のＳｉＧｅ層３７を３０［ｎｍ］形成する。シミュレーションでは、Ｓｉ層４，５とＳｉＧｅ層３６，３７とをこのような厚さに形成すると、図１０（Ｂ）に示すように、第１、第２の埋め込み酸化膜６，７を形成した時点で、Ｓｉ層５はその厚さが２４４［ｎｍ］程度となる。また、埋め込み酸化膜６，７はそれぞれ６０［ｎｍ］程度の厚さに形成される。さらに、バッファ用のＳｉ層４の厚さは５［ｎｍ］程度となる。シミュレーションでは、図１０（Ｂ）及び図１０（Ｃ）に示すように、２４４［ｎｍ］のＳｉ層と、６０［ｎｍ］の埋め込み酸化膜６，７とを積層したときの接合容量は、２００［ｎｍ］の埋め込み酸化膜の接合容量に等しい、という結果を得た。
このように、本発明の第２実施形態に係る半導体装置及びその製造方法によれば、第１実施形態と同様に、ソース／ドレイン２１ａ，２１ｂからＳｉ基板１側へ空乏層を大きく伸ばすことができるので、埋め込み酸化膜を厚く形成しなくても、ボディ層１０とＳｉ基板１との間の容量（即ち、接合容量）を低減することが可能である。
また、第２実施形態では、容量調整用のＳｉ層５を埋め込み酸化膜６，７で上下から挟んだ構造を形成するので、第１実施形態と比べて、その接合容量を同じ値まで低くする場合に、容量調整用のＳｉ層５を薄くすることができる。これにより、半導体基板を薄くすることができ、Ｓｉ層５のエピタキシャル成膜時間を短くすることができる。
さらに、図６に示したトランジスタ５０では、Ｓｉ層が電気的にフローティング状態なので、例えばＳｉ基板１側から電子を引き抜くなどしてトランジスタ５０の閾値を微調整することも可能である。不揮発性メモリへの応用も可能である。
この第２実施形態では、埋め込み酸化膜６が本発明の「第１の絶縁膜」に対応し、埋め込み酸化膜７が本発明の「第２の絶縁膜」に対応している。また、ＳｉＧｅ層３６が本発明の「第１の犠牲半導体層」に対応し、ＳｉＧｅ層３７が本発明の「第２の犠牲半導体層」に対応している。その他の対応関係は、第１実施形態と同じである。
なお、本発明の実施形態では、「半導体基材」の材質がＳｉで、「（第１、第２の）犠牲半導体層」の材質がＳｉＧｅで、「容量調整用の半導体層」及び「ボディ層１０」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基材」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「犠牲半導体層」の材質としては、Ｓｉ基板１、容量調整用の半導体層及びボディ層１０よりもエッチングの選択比が大きな材質を用いることができる。例えば、「容量調整用の半導体層」と、「容量調整用の半導体層」及び「ボディ層１０」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
第１実施形態に係る半導体装置の構成例を示す図。 第１実施形態に係る半導体装置の製造方法を示す図（その１）。 第１実施形態に係る半導体装置の製造方法を示す図（その２）。 第１実施形態に係る半導体装置の製造方法を示す図（その３）。 第１実施形態に係る製造方法のシミュレーション結果を示す図。 第２実施形態に係る半導体装置の構成例を示す図。 第２実施形態に係る半導体装置の製造方法を示す図（その１）。 第２実施形態に係る半導体装置の製造方法を示す図（その２）。 第２実施形態に係る半導体装置の製造方法を示す図（その３）。 第２実施形態に係る製造方法のシミュレーション結果を示す図。 接合容量を示す概念図。
符号の説明
１ Ｓｉ基板、３ 素子分離層、３´ 支持体、４ （バッファ用の）Ｓｉ層、５ 容量調整用のＳｉ層、６ 第１の埋め込み酸化膜、７ （第２の）埋め込み酸化膜、１０ ボディ層、２１ａ，２１ｂ ソース／ドレイン、２３ ゲート絶縁膜、２５ ゲート電極、３６ 第１のＳｉＧｅ層、３７ （第２の）ＳｉＧｅ層、４６ 第１の空洞部、４７ （第２の）空洞部、５０ トランジスタ

Claims (11)

  1. 所定領域の半導体基材上に設けられ、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層と、
    前記容量調整用の半導体層上に設けられた絶縁膜と、
    前記絶縁膜上に設けられた半導体からなるボディ層と、を有することを特徴とする半導体基板。
  2. 所定領域の半導体基材上に設けられた第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層と、
    前記容量調整用の半導体層上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜上に設けられた半導体からなるボディ層と、を有することを特徴とする半導体基板。
  3. 前記容量調整用の半導体層は、ノンドープの半導体層であることを特徴とする請求項１又は請求項２に記載の半導体基板。
  4. 請求項１から請求項３の何れか一項に記載の半導体基板と、
    前記半導体基板の前記ボディ層に設けられたトランジスタと、を有することを特徴とする半導体装置。
  5. 所定領域の半導体基材上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、
    前記容量調整用の半導体層上に犠牲半導体層を形成する工程と、
    前記犠牲半導体層上に半導体からなるボディ層を形成する工程と、
    前記ボディ層を前記半導体基材上で支持する支持体を当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、
    前記犠牲半導体層の端部の一部を露出させる開口面を前記支持体に形成する工程と、
    前記容量調整用の半導体層及び前記ボディ層よりも前記犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記犠牲半導体層をエッチングすることにより、前記ボディ層と前記容量調整用の半導体層との間に空洞部を形成する工程と、
    前記空洞部内に絶縁膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。
  6. 所定領域の半導体基材上に第１の犠牲半導体層を形成する工程と、
    前記第１の犠牲半導体層上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、
    前記容量調整用の半導体層上に第２の犠牲半導体層を形成する工程と、
    前記第２の犠牲半導体層上に半導体からなるボディ層を形成する工程と、
    前記ボディ層を前記半導体基材上で支持する支持体を当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、
    前記第１の犠牲半導体層の端部の一部と、前記第２の犠牲半導体層の端部の一部とを露出させる開口面を前記支持体に形成する工程と、
    前記容量調整用の半導体層及び前記ボディ層よりも前記第１の犠牲半導体層及び前記第２の犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記第１の犠牲半導体層及び前記第２の犠牲半導体層をエッチングすることにより、前記容量調整用の半導体層と前記半導体基材との間及び、前記ボディ層と前記容量調整用の半導体層との間にそれぞれ空洞部を形成する工程と、
    前記空洞部内にそれぞれ絶縁膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。
  7. 半導体基材上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、
    前記容量調整用の半導体層上に犠牲半導体層を形成する工程と、
    前記犠牲半導体層上に半導体からなるボディ層を形成する工程と、
    前記ボディ層と前記犠牲半導体層及び前記容量調整用の半導体層とに前記半導体基材を露出させる穴を形成する工程と、
    前記ボディ層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、
    前記犠牲半導体層の端部の一部を露出させる開口面を前記支持体に形成する工程と、
    前記容量調整用の半導体層及び前記ボディ層よりも前記犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記犠牲半導体層をエッチングすることにより、前記ボディ層と前記容量調整用の半導体層との間に空洞部を形成する工程と、
    前記空洞部内に絶縁膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。
  8. 半導体基材上に第１の犠牲半導体層を形成する工程と、
    前記第１の犠牲半導体層上に、十分に厚く且つ前記半導体基材よりも不純物濃度が低い容量調整用の半導体層を形成する工程と、
    前記容量調整用の半導体層上に第２の犠牲半導体層を形成する工程と、
    前記第２の犠牲半導体層上に半導体からなるボディ層を形成する工程と、
    前記ボディ層と、前記第２の犠牲半導体層と、前記容量調整用の半導体層及び前記第１の犠牲半導体層とに前記半導体基材を露出させる穴を形成する工程と、
    前記ボディ層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該ボディ層が覆われるようにして該半導体基材上に形成する工程と、
    前記第１の犠牲半導体層の端部の一部と、前記第２の犠牲半導体層の端部の一部とを露出させる開口面を前記支持体に形成する工程と、
    前記容量調整用の半導体層及び前記ボディ層よりも前記第１の犠牲半導体層及び前記第２の犠牲半導体層の方がエッチングの選択比が大きい処理条件で、前記開口面を介して前記第１の犠牲半導体層及び前記第２の犠牲半導体層をエッチングすることにより、前記容量調整用の半導体層と前記半導体基材との間及び、前記ボディ層と前記容量調整用の半導体層との間にそれぞれ空洞部を形成する工程と、
    前記空洞部内にそれぞれ絶縁膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。
  9. 前記空洞部内に前記絶縁膜を形成した後で、前記半導体基材の上方全面に平坦化処理を施して前記第ボディ層上から前記支持体を取り除く工程、を含むことを特徴とする請求項５から請求項８の何れか一項に記載の半導体基板の製造方法。
  10. 請求項９に記載の半導体基板の製造方法を行って前記第ボディ層上から前記支持体を取り除いた後で、
    前記ボディ層にトランジスタを形成する工程、を含むことを特徴とする半導体装置の製造方法。
  11. 所定領域の半導体基材上に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体からなるボディ層とを有する半導体基板の設計方法であって、
    前記絶縁膜と前記半導体基材との間に当該半導体基材よりも不純物濃度が低い容量調整用の半導体層を介在させ、前記容量調整用の半導体層の厚さと、前記ボディ層と前記半導体基材との間の容量との関係を調査しておき、
    当該調査の結果に基づいて前記容量調整用の半導体層を所定の厚さに設計して、前記容量を所定の値に合わせ込むことを特徴とする半導体基板の設計方法。
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