JPH05299437A - Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 - Google Patents
Ｓｏｉ型ｍｏｓｆｅｔとその製造方法Info
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- JPH05299437A JPH05299437A JP10661592A JP10661592A JPH05299437A JP H05299437 A JPH05299437 A JP H05299437A JP 10661592 A JP10661592 A JP 10661592A JP 10661592 A JP10661592 A JP 10661592A JP H05299437 A JPH05299437 A JP H05299437A
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Abstract
(57)【要約】
【目的】 ＳＯＩ型ＭＯＳＦＥＴにおいて、短チャンネ
ル効果を抑止するとともに、その動作速度を向上する。 【構成】 ＳＯＩ型ＭＯＳＦＥＴのＰ型のチャンネル領
域（２４）下に、絶縁膜（１３）を介して、Ｐ+型の半
導体領域（１６）を形成する。Ｐ+型の半導体領域（１
６）は、Ｐ型のシリコン基板（１８）と接触しており、
このシリコン基板（１８）に基板電圧Ｖｂを与えること
によって、Ｐ+型の半導体領域（１６）の電位を一定に
固定する。これにより、ソース領域（２２）はドレイン
領域（２３）から電気的に遮蔽される。
ル効果を抑止するとともに、その動作速度を向上する。 【構成】 ＳＯＩ型ＭＯＳＦＥＴのＰ型のチャンネル領
域（２４）下に、絶縁膜（１３）を介して、Ｐ+型の半
導体領域（１６）を形成する。Ｐ+型の半導体領域（１
６）は、Ｐ型のシリコン基板（１８）と接触しており、
このシリコン基板（１８）に基板電圧Ｖｂを与えること
によって、Ｐ+型の半導体領域（１６）の電位を一定に
固定する。これにより、ソース領域（２２）はドレイン
領域（２３）から電気的に遮蔽される。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ型ＭＯＳＦＥＴ
とその製造方法に関するものであり、さらに詳しく言え
ば、ＳＯＩ型ＭＯＳＦＥＴの短チャンネル効果の抑止に
関するものである。
とその製造方法に関するものであり、さらに詳しく言え
ば、ＳＯＩ型ＭＯＳＦＥＴの短チャンネル効果の抑止に
関するものである。
【０００２】
【従来の技術】絶縁膜上に形成されるＳＯＩ型ＭＯＳＦ
ＥＴは、バルク半導体上に形成されるＭＯＳＦＥＴと比
べて、寄生容量が少ない、素子間分離が容易である、寄
生サイリスタによるラッチアップを防止できる等の特徴
を有し、ＬＳＩの高集積化および高速化に適したデバイ
ス構造であると期待されている。
ＥＴは、バルク半導体上に形成されるＭＯＳＦＥＴと比
べて、寄生容量が少ない、素子間分離が容易である、寄
生サイリスタによるラッチアップを防止できる等の特徴
を有し、ＬＳＩの高集積化および高速化に適したデバイ
ス構造であると期待されている。
【０００３】図１１は、従来例のＳＯＩ型ＭＯＳＦＥＴ
の断面図である。図において、Ｐ型のシリコン基板
（１）上に膜厚０．３μｍ〜１．０μｍの絶縁膜（２）
が形成され、該絶縁膜（２）上にシリコン層（３）が形
成されている。シリコン層（３）内には、Ｐ型のチャン
ネル領域（４）が形成され、Ｐ型のチャンネル領域
（４）の両側に接して、Ｎ+型のソース領域（５）とＮ+
型のドレイン領域（６）が形成されている。Ｐ型のチャ
ンネル領域（４）上には、ゲート絶縁膜（７）が形成さ
れており、ゲート絶縁膜（７）上にゲート電極（８）が
形成されている。
の断面図である。図において、Ｐ型のシリコン基板
（１）上に膜厚０．３μｍ〜１．０μｍの絶縁膜（２）
が形成され、該絶縁膜（２）上にシリコン層（３）が形
成されている。シリコン層（３）内には、Ｐ型のチャン
ネル領域（４）が形成され、Ｐ型のチャンネル領域
（４）の両側に接して、Ｎ+型のソース領域（５）とＮ+
型のドレイン領域（６）が形成されている。Ｐ型のチャ
ンネル領域（４）上には、ゲート絶縁膜（７）が形成さ
れており、ゲート絶縁膜（７）上にゲート電極（８）が
形成されている。
【０００４】上記構成のＳＯＩ型ＭＯＳＦＥＴにおい
て、ゲート電極（８）に正の電圧を印加すると、Ｐ型の
チャンネル領域（４）の表面に電子が誘引され、その表
面はＮ型に反転される。これにより、ソース領域（５）
とドレイン領域（６）との間で電流が流れることが可能
になる。
て、ゲート電極（８）に正の電圧を印加すると、Ｐ型の
チャンネル領域（４）の表面に電子が誘引され、その表
面はＮ型に反転される。これにより、ソース領域（５）
とドレイン領域（６）との間で電流が流れることが可能
になる。
【０００５】
【発明が解決しようとする課題】ところで、従来例のＳ
ＯＩ型ＭＯＳＦＥＴにおいて、そのチャンネル長を１μ
ｍ程度以下に短チャンネルした場合には、以下の問題が
生じる。即ち、ソース・ドレイン電圧（Ｖｄｓ）を増加
していくと、ドレイン領域（６から発した電気力線（図
において、破線で示す。）は、絶縁膜（２）中を通って
チャンネル領域（４）の表面のソース領域（５）の端に
まで達するようになる。
ＯＩ型ＭＯＳＦＥＴにおいて、そのチャンネル長を１μ
ｍ程度以下に短チャンネルした場合には、以下の問題が
生じる。即ち、ソース・ドレイン電圧（Ｖｄｓ）を増加
していくと、ドレイン領域（６から発した電気力線（図
において、破線で示す。）は、絶縁膜（２）中を通って
チャンネル領域（４）の表面のソース領域（５）の端に
まで達するようになる。
【０００６】図１２は、これをＰ型のチャンネル領域
（４）の表面に沿った電位分布で表現したものであり、
ソース領域（５）の端における電位障壁の高さが、ソー
ス・ドレイン電圧に依存して低くなる、いわゆるＤＩＢ
Ｌ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌ
ｏｗｅｒｉｎｇ）効果が生じる。これにより、サブスレ
ッショルド領域のリーク電流の増加、スレッショルド電
圧の低下等の短チャンネル効果が起こってくる。
（４）の表面に沿った電位分布で表現したものであり、
ソース領域（５）の端における電位障壁の高さが、ソー
ス・ドレイン電圧に依存して低くなる、いわゆるＤＩＢ
Ｌ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌ
ｏｗｅｒｉｎｇ）効果が生じる。これにより、サブスレ
ッショルド領域のリーク電流の増加、スレッショルド電
圧の低下等の短チャンネル効果が起こってくる。
【０００７】本発明は、上述した課題に鑑みて創作され
たものであり、短チャンネル効果を抑止した、ＳＯＩ型
ＭＯＳＦＥＴとその製造方法を提供することを目的とし
ている。
たものであり、短チャンネル効果を抑止した、ＳＯＩ型
ＭＯＳＦＥＴとその製造方法を提供することを目的とし
ている。
【０００８】
【課題を解決するための手段】本発明のＳＯＩ型ＭＯＳ
ＦＥＴは、Ｐ型のチャンネル領域（２４）下に、絶縁膜
（１３）を介して、電位の固定されたＰ+型の半導体領
域（１６）を形成することにより、ソース領域（２２）
をドレイン領域（２３）から電気的に遮蔽したものであ
る。
ＦＥＴは、Ｐ型のチャンネル領域（２４）下に、絶縁膜
（１３）を介して、電位の固定されたＰ+型の半導体領
域（１６）を形成することにより、ソース領域（２２）
をドレイン領域（２３）から電気的に遮蔽したものであ
る。
【０００９】また、このＳＯＩ型ＭＯＳＦＥＴの製造方
法においては、Ｐ型の第１のシリコン基板（１１）上の
素子分離膜（１２）および絶縁膜（１３）を介して、減
圧ＣＶＤ法によりノンドープの第１のポリシリコン膜
（１４）を形成し、イオン注入法により、第１のポリシ
リコン膜（１４）内に選択的にＰ+型の半導体領域（１
６）を形成する。次に、ノンドープの第２のポリシリコ
ン膜（１７）をこの上に積層形成し、その表面を研摩し
て平坦化した後に、Ｐ型の第２のシリコン基板（１８）
を貼り合わせる。次に、Ｐ型の第１のシリコン基板（１
１）の裏面を素子分離膜（１２）の上面が露出するまで
研摩することによって、Ｐ型シリコン層（１９）を形成
する。この後、Ｐ型シリコン層（１９）を基体としてＳ
ＯＩ型ＭＯＳＦＥＴを形成するものである。なお、Ｐ+
型の半導体領域（１６）はＳＯＩ型ＭＯＳＦＥＴの製造
工程における熱処理を利用して熱拡散し、第２のシリコ
ン基板（１８）に接触させる。これにより、第２のシリ
コン基板（１８）をバイアスすることで、Ｐ+型の半導
体領域（１６）を一定電位に固定する。
法においては、Ｐ型の第１のシリコン基板（１１）上の
素子分離膜（１２）および絶縁膜（１３）を介して、減
圧ＣＶＤ法によりノンドープの第１のポリシリコン膜
（１４）を形成し、イオン注入法により、第１のポリシ
リコン膜（１４）内に選択的にＰ+型の半導体領域（１
６）を形成する。次に、ノンドープの第２のポリシリコ
ン膜（１７）をこの上に積層形成し、その表面を研摩し
て平坦化した後に、Ｐ型の第２のシリコン基板（１８）
を貼り合わせる。次に、Ｐ型の第１のシリコン基板（１
１）の裏面を素子分離膜（１２）の上面が露出するまで
研摩することによって、Ｐ型シリコン層（１９）を形成
する。この後、Ｐ型シリコン層（１９）を基体としてＳ
ＯＩ型ＭＯＳＦＥＴを形成するものである。なお、Ｐ+
型の半導体領域（１６）はＳＯＩ型ＭＯＳＦＥＴの製造
工程における熱処理を利用して熱拡散し、第２のシリコ
ン基板（１８）に接触させる。これにより、第２のシリ
コン基板（１８）をバイアスすることで、Ｐ+型の半導
体領域（１６）を一定電位に固定する。
【００１０】
【作用】本発明のＳＯＩ型ＭＯＳＦＥＴとその製造方法
によれば、チャンネル領域（２４）下に、絶縁膜（１
３）を介して、電位の固定されたＰ+型の半導体領域
（１６）を形成し、ソース領域（２２）をＰ+型の半導
体領域（１６）によって、ドレイン電界から電気的に遮
蔽している。これにより、ドレイン電界の影響によるソ
ース領域（２２）端における電位障壁の低下を防止し、
ＳＯＩ型ＭＯＳＦＥＴの短チャンネル効果を有効に抑止
することができる。
によれば、チャンネル領域（２４）下に、絶縁膜（１
３）を介して、電位の固定されたＰ+型の半導体領域
（１６）を形成し、ソース領域（２２）をＰ+型の半導
体領域（１６）によって、ドレイン電界から電気的に遮
蔽している。これにより、ドレイン電界の影響によるソ
ース領域（２２）端における電位障壁の低下を防止し、
ＳＯＩ型ＭＯＳＦＥＴの短チャンネル効果を有効に抑止
することができる。
【００１１】さらに、ソース領域（２２）およびドレイ
ン領域（２３）の下方は、絶縁膜（１３）を介して、ノ
ンドープの第１，第２のポリシリコン膜（１４），（１
７）を積層して形成しているので、この部分の空乏層の
拡がりを大きくすることができる。これにより、接合容
量を低減化し、ＳＯＩ型ＭＯＳＦＥＴの動作速度を向上
できる。
ン領域（２３）の下方は、絶縁膜（１３）を介して、ノ
ンドープの第１，第２のポリシリコン膜（１４），（１
７）を積層して形成しているので、この部分の空乏層の
拡がりを大きくすることができる。これにより、接合容
量を低減化し、ＳＯＩ型ＭＯＳＦＥＴの動作速度を向上
できる。
【００１２】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図１及至図８は、本発明の実施例に係るＳ
ＯＩ型ＭＯＳＦＥＴの製造工程を順を追って説明した断
面図である。 図１：Ｐ型の第１のシリコン基板（１１）上に、選択酸
化法により素子分離膜（１２）を形成する。そして、熱
酸化法によって、素子分離膜（１２）の形成領域を除く
基板（１１）上に膜厚約３００Åの絶縁膜（１３）を形
成する。
に説明する。図１及至図８は、本発明の実施例に係るＳ
ＯＩ型ＭＯＳＦＥＴの製造工程を順を追って説明した断
面図である。 図１：Ｐ型の第１のシリコン基板（１１）上に、選択酸
化法により素子分離膜（１２）を形成する。そして、熱
酸化法によって、素子分離膜（１２）の形成領域を除く
基板（１１）上に膜厚約３００Åの絶縁膜（１３）を形
成する。
【００１３】図２：減圧ＣＶＤ法を適用することによ
り、素子分離膜（１２）および絶縁膜（１３）上に、約
４０００Åの膜厚を有した、ノンド−プの第１のポリシ
リコン膜（１４を形成する。そして、第１のポリシリコ
ン膜（１４）上にフォトレジスト（１５を塗布し、フォ
トリソ技術を適用して、フォトレジスト（１５）を選択
的に除去して、開口部分（１５ａ）を設ける。この後、
イオン注入法によって、この開口部分（１５ａ）からボ
ロンイオン（11Ｂ+）を加速エネルギ−４０ＫｅＶ，注
入量５×１０15／ｃｍ2の条件下で、第１のポリシリコ
ン膜（１４）中に打ち込むことにより、Ｐ+型の半導体
領域（１６）を形成する。
り、素子分離膜（１２）および絶縁膜（１３）上に、約
４０００Åの膜厚を有した、ノンド−プの第１のポリシ
リコン膜（１４を形成する。そして、第１のポリシリコ
ン膜（１４）上にフォトレジスト（１５を塗布し、フォ
トリソ技術を適用して、フォトレジスト（１５）を選択
的に除去して、開口部分（１５ａ）を設ける。この後、
イオン注入法によって、この開口部分（１５ａ）からボ
ロンイオン（11Ｂ+）を加速エネルギ−４０ＫｅＶ，注
入量５×１０15／ｃｍ2の条件下で、第１のポリシリコ
ン膜（１４）中に打ち込むことにより、Ｐ+型の半導体
領域（１６）を形成する。
【００１４】図３：イオン注入のマスクとして用いたフ
ォトレジスト（１５）を除去する。そして、減圧ＣＶＤ
法を適用して、第１のポリシリコン膜（１４）上に、ノ
ンドープの第２のポリシリコン膜（１７）を積層して形
成する。 図４：第２のポリシリコン膜（１７）の表面を機械研摩
し、その表面を平坦化する。
ォトレジスト（１５）を除去する。そして、減圧ＣＶＤ
法を適用して、第１のポリシリコン膜（１４）上に、ノ
ンドープの第２のポリシリコン膜（１７）を積層して形
成する。 図４：第２のポリシリコン膜（１７）の表面を機械研摩
し、その表面を平坦化する。
【００１５】図５：前記工程で研摩した面に、Ｐ型の第
２のシリコン基板（１８）を貼り合わせる。そして、第
１のシリコン基板（１１）の裏面を機械研摩し、素子分
離膜（１２）の上面が露出した所で、研摩を終了し、単
結晶からなるＰ型のシリコン層（１９）を形成する。こ
の方法によれば、素子分離膜（１２）を研摩のストッパ
ーとして利用しているので、Ｐ型のシリコン層（１９）
の膜厚を精度良く制御できる。例えば、素子分離膜（１
２）の膜厚を２０００Åに形成することにより、Ｐ型の
シリコン層（１９）の膜厚を約１０００Åという薄い膜
厚に形成することができる。
２のシリコン基板（１８）を貼り合わせる。そして、第
１のシリコン基板（１１）の裏面を機械研摩し、素子分
離膜（１２）の上面が露出した所で、研摩を終了し、単
結晶からなるＰ型のシリコン層（１９）を形成する。こ
の方法によれば、素子分離膜（１２）を研摩のストッパ
ーとして利用しているので、Ｐ型のシリコン層（１９）
の膜厚を精度良く制御できる。例えば、素子分離膜（１
２）の膜厚を２０００Åに形成することにより、Ｐ型の
シリコン層（１９）の膜厚を約１０００Åという薄い膜
厚に形成することができる。
【００１６】図６：熱酸化法により、Ｐ型のシリコン層
（１９）の表面にゲート絶縁膜（２０）を形成し、ゲー
ト絶縁膜（２０）の上にゲート電極（２１）を形成す
る。 図７：ゲート電極（２１）をマスクとしたイオン注入法
により、Ｐ型のシリコン層（１９）内にＮ+型のソース
領域（２２）およびＮ+型のドレイン領域（２３）を形
成する。Ｐ型シリコン層（１９）内のソース領域（２
２）とドレイン領域（２３）の間の領域がＰ型のチャン
ネル領域（２４）となる。そして、９００℃〜９５０℃
の熱処理を施すことにより、ソース領域（２２）および
ドレイン領域（２３）を電気的に活性化するとともに、
Ｐ+型の半導体領域（１６）を熱拡散して、第２のシリ
コン基板（１８）と接触させる。
（１９）の表面にゲート絶縁膜（２０）を形成し、ゲー
ト絶縁膜（２０）の上にゲート電極（２１）を形成す
る。 図７：ゲート電極（２１）をマスクとしたイオン注入法
により、Ｐ型のシリコン層（１９）内にＮ+型のソース
領域（２２）およびＮ+型のドレイン領域（２３）を形
成する。Ｐ型シリコン層（１９）内のソース領域（２
２）とドレイン領域（２３）の間の領域がＰ型のチャン
ネル領域（２４）となる。そして、９００℃〜９５０℃
の熱処理を施すことにより、ソース領域（２２）および
ドレイン領域（２３）を電気的に活性化するとともに、
Ｐ+型の半導体領域（１６）を熱拡散して、第２のシリ
コン基板（１８）と接触させる。
【００１７】図８：減圧ＣＶＤ法によって、ＢＰＳＧ膜
等からなる層間絶縁膜（２５）を形成する。この層間絶
縁膜（２５）を選択的にエッチングして、ソース領域
（２２）およびドレイン領域（２３）上にコンタクトホ
ール（２６）を形成する。そして、このコンタクトホー
ル（２６）において、ソース領域（２２）およびドレイ
ン領域（２３）とオーミック接続された、ソース電極
（２７）およびドレイン電極（２８）を形成する。そし
て、第２のシリコン基板（１８）の裏面には、基板電極
（２９）を形成し、ＳＯＩ型ＭＯＳＦＥＴを完成する。
等からなる層間絶縁膜（２５）を形成する。この層間絶
縁膜（２５）を選択的にエッチングして、ソース領域
（２２）およびドレイン領域（２３）上にコンタクトホ
ール（２６）を形成する。そして、このコンタクトホー
ル（２６）において、ソース領域（２２）およびドレイ
ン領域（２３）とオーミック接続された、ソース電極
（２７）およびドレイン電極（２８）を形成する。そし
て、第２のシリコン基板（１８）の裏面には、基板電極
（２９）を形成し、ＳＯＩ型ＭＯＳＦＥＴを完成する。
【００１８】図９は、図８におけるＳＯＩ型ＭＯＳＦＥ
Ｔの部分拡大図である。ＳＯＩ型ＭＯＳＦＥＴのチャン
ネル領域（２４）下には、絶縁膜（１３）を介して、Ｐ
+型の半導体領域（１６）が形成されおり、Ｐ+型の半導
体領域（１６）は、第２のＰ型シリコン基板（１８）と
接触している。基板電極（２９）は、接地電位等の一定
電位に接続され、これにより、Ｐ+型の半導体領域（１
６）の電位が固定される。
Ｔの部分拡大図である。ＳＯＩ型ＭＯＳＦＥＴのチャン
ネル領域（２４）下には、絶縁膜（１３）を介して、Ｐ
+型の半導体領域（１６）が形成されおり、Ｐ+型の半導
体領域（１６）は、第２のＰ型シリコン基板（１８）と
接触している。基板電極（２９）は、接地電位等の一定
電位に接続され、これにより、Ｐ+型の半導体領域（１
６）の電位が固定される。
【００１９】この構造によれば、ドレイン領域（２３）
にソース・ドレイン電圧（Ｖｄｓ）を印加した場合に、
ドレイン領域（２３）から発した電気力線（図におい
て、破線で示す。）は、従来例のごとく、ソース領域
（２２）にまで達することなく、Ｐ+型の半導体領域
（１６）あるいは第２のシリコン基板（１８）の表面に
終端するようになる。つまり、ソース領域（２２）はＰ
+型の半導体領域（１６）によって、ドレイン電界から
電気的に遮蔽される。
にソース・ドレイン電圧（Ｖｄｓ）を印加した場合に、
ドレイン領域（２３）から発した電気力線（図におい
て、破線で示す。）は、従来例のごとく、ソース領域
（２２）にまで達することなく、Ｐ+型の半導体領域
（１６）あるいは第２のシリコン基板（１８）の表面に
終端するようになる。つまり、ソース領域（２２）はＰ
+型の半導体領域（１６）によって、ドレイン電界から
電気的に遮蔽される。
【００２０】図１０は、Ｐ型のチャンネル領域（２４）
の表面に沿った電位分布を示したものである。このよう
に、本発明によれば、ドレイン領域（２３）がＰ+型の
半導体領域領域（１６）によって遮蔽されるので、ソ−
ス領域（２２）の端における電位障壁の高さは、ソース
・ドレイン電圧がゼロ（Ｖｄｓ＝０Ｖ）における高さを
維持する。これにより、サブスレッショルド領域のリー
ク電流の増加、スレッショルド電圧の低下等の短チャン
ネル効果を抑止することが可能となる。
の表面に沿った電位分布を示したものである。このよう
に、本発明によれば、ドレイン領域（２３）がＰ+型の
半導体領域領域（１６）によって遮蔽されるので、ソ−
ス領域（２２）の端における電位障壁の高さは、ソース
・ドレイン電圧がゼロ（Ｖｄｓ＝０Ｖ）における高さを
維持する。これにより、サブスレッショルド領域のリー
ク電流の増加、スレッショルド電圧の低下等の短チャン
ネル効果を抑止することが可能となる。
【００２１】また、上述した製造工程を適用することに
よって、ソース領域（２２）およびドレイン領域（２
３）下の領域には、絶縁膜（１３）を介して、ノンドー
プの第１のポリシリコン膜（１４）および第２のポリシ
リコン膜（１７）が積層形成される。この領域には、熱
処理によって第２のシリコン基板（１８）から、Ｐ型不
純物（例えば、ボロン）が上方に拡散して来る。しか
し、第２のシリコン基板（１８）中のボロン濃度を８×
１０14／ｃｍ3〜５×１０15／ｃｍ3程度に設定すること
により、ウエハ完成時においてイントリンシックに近い
Ｐ型ポリシリコン領域が得られる。これにより、ソース
領域（２２）およびドレイン領域（２３）下の領域の空
乏層を拡大し、接合容量を減少化できるのでＳＯＩ型Ｍ
ＯＳＦＥＴの動作を高速化することができる。
よって、ソース領域（２２）およびドレイン領域（２
３）下の領域には、絶縁膜（１３）を介して、ノンドー
プの第１のポリシリコン膜（１４）および第２のポリシ
リコン膜（１７）が積層形成される。この領域には、熱
処理によって第２のシリコン基板（１８）から、Ｐ型不
純物（例えば、ボロン）が上方に拡散して来る。しか
し、第２のシリコン基板（１８）中のボロン濃度を８×
１０14／ｃｍ3〜５×１０15／ｃｍ3程度に設定すること
により、ウエハ完成時においてイントリンシックに近い
Ｐ型ポリシリコン領域が得られる。これにより、ソース
領域（２２）およびドレイン領域（２３）下の領域の空
乏層を拡大し、接合容量を減少化できるのでＳＯＩ型Ｍ
ＯＳＦＥＴの動作を高速化することができる。
【００２２】
【発明の効果】本発明によれば、ＳＯＩ型ＭＯＳＦＥＴ
のチャンネル領域（２４）下に、絶縁膜（１３）を介し
て、電位の固定されたＰ+型の半導体領域（１６）を形
成し、ソース領域（２２）をドレイン領域（２３）から
電気的に遮蔽している。これにより、ドレイン電界の影
響によるソース領域（２１）端における電位障壁の低下
を防止し、ＳＯＩ型ＭＯＳＦＥＴの短チャンネル効果を
有効に抑止することができる。
のチャンネル領域（２４）下に、絶縁膜（１３）を介し
て、電位の固定されたＰ+型の半導体領域（１６）を形
成し、ソース領域（２２）をドレイン領域（２３）から
電気的に遮蔽している。これにより、ドレイン電界の影
響によるソース領域（２１）端における電位障壁の低下
を防止し、ＳＯＩ型ＭＯＳＦＥＴの短チャンネル効果を
有効に抑止することができる。
【００２３】さらに、本発明によれば、Ｐ+型の半導体
領域（１６）の形成位置をチャンネル領域（２４）下に
限定しているので、ソース領域（２２）およびドレイン
領域（２３）の接合容量を減少化し、ＳＯＩ型ＭＯＳＦ
ＥＴの動作を高速化することができるという利点も有し
ている。
領域（１６）の形成位置をチャンネル領域（２４）下に
限定しているので、ソース領域（２２）およびドレイン
領域（２３）の接合容量を減少化し、ＳＯＩ型ＭＯＳＦ
ＥＴの動作を高速化することができるという利点も有し
ている。
【図１】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第１の断面図である。
製造方法を示す第１の断面図である。
【図２】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第２の断面図である。
製造方法を示す第２の断面図である。
【図３】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第３の断面図である。
製造方法を示す第３の断面図である。
【図４】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第４の断面図である。
製造方法を示す第４の断面図である。
【図５】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第５の断面図である。
製造方法を示す第５の断面図である。
【図６】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第６の断面図である。
製造方法を示す第６の断面図である。
【図７】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第７の断面図である。
製造方法を示す第７の断面図である。
【図８】本発明の実施例に係るＳＯＩ型ＭＯＳＦＥＴの
製造方法を示す第８の断面図である。
製造方法を示す第８の断面図である。
【図９】図８に示すＳＯＩ型ＭＯＳＦＥＴの部分拡大図
である。
である。
【図１０】本発明のＳＯＩ型ＭＯＳＦＥＴのチャンネル
領域表面に沿う電位分布図である
領域表面に沿う電位分布図である
【図１１】従来例のＳＯＩ型ＭＯＳＦＥＴの断面図であ
る。
る。
【図１２】従来例のＳＯＩ型ＭＯＳＦＥＴのチャンネル
領域表面に沿う電位分布図である
領域表面に沿う電位分布図である
Claims (2)
- 【請求項１】 一導電型の半導体基板（１８）の主面上
に形成された絶縁膜（１３）と、該絶縁膜（１３）上に
形成されたシリコン層（１９）と、該シリコン層（１
９）内に形成された一導電型のチャンネル領域（２４）
と、該チャンネル領域（２４）の両側に形成された逆導
電型のソース領域（２２）およびドレイン領域（２３）
と、チャンネル領域（２４）上にゲート絶縁膜（２０）
を介して形成されたゲート電極（２１）とを有するＳＯ
Ｉ型ＭＯＳＦＥＴにおいて、 前記チャンネル領域（２４）の下方に絶縁膜（１３）を
介して、一導電型の高濃度の半導体領域（１６）を形成
し、且つ該半導体領域（１６）を一定電位に固定するこ
とにより、ソース領域（２２）をドレイン領域（２３）
から電気的に遮蔽したことを特徴とするＳＯＩ型ＭＯＳ
ＦＥＴ。 - 【請求項２】 一導電型の第１の半導体基板上（１１）
に選択酸化法により素子分離膜（１２）を形成する工程
と、 素子分離膜（１２）を除く基板（１１）上に、熱酸化法
により絶縁膜（１３）を形成する工程と、減圧ＣＶＤ法
により素子分離膜（１２）および絶縁膜（１３上にノン
ドープの第１のポリシリコン膜（１４）を形成する工程
と、 前記の１のポリシリコン膜（１４）内に選択的に一導電
型の高濃度の半導体領域（１６）を形成する工程と、 減圧ＣＶＤ法により第１のポリシリコン膜（１４）上に
ノンドープの第２のポリシリコン膜（１７）を積層形成
する工程と、 第２のポリシリコン膜（１７）の表面を研摩して、その
表面を平坦化する工程と、 前記工程で平坦化した第２のポリシリコン膜（１７）の
表面に、一導電型の第２の半導体基板上（１８）を貼り
合わせる工程と、 第１の半導体基板上（１１）の裏面を素子分離膜（１
２）が露出するまで研摩することにより、一導電型のシ
リコン層（１９）を形成する工程と、 シリコン層（１９）上に熱酸化により、ゲート絶縁膜
（２０）を形成する工程と、 ゲート絶縁膜（２０）上にゲート電極（２１）を形成す
る工程と、 ゲート電極（２１）をマスクとしたイオン注入を行い、
シリコン層（１９）内に、逆導電型のソース領域（２
２）およびドレイン領域（２３）並びに一導電型のチャ
ンネル領域（２４）を形成する工程と、 一導電型の高濃度の半導体領域（１６）を熱拡散して、
第２の半導体基板上（１８）と接触させる工程とを有す
ることを特徴とするＳＯＩ型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10661592A JPH05299437A (ja) | 1992-04-24 | 1992-04-24 | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10661592A JPH05299437A (ja) | 1992-04-24 | 1992-04-24 | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299437A true JPH05299437A (ja) | 1993-11-12 |
Family
ID=14438034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10661592A Pending JPH05299437A (ja) | 1992-04-24 | 1992-04-24 | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299437A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| US5760442A (en) * | 1994-09-29 | 1998-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device of a silicon on insulator metal-insulator type with a concave feature |
| US6060751A (en) * | 1995-07-07 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device having element isolation |
| JP2007035702A (ja) * | 2005-07-22 | 2007-02-08 | Seiko Epson Corp | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 |
-
1992
- 1992-04-24 JP JP10661592A patent/JPH05299437A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760442A (en) * | 1994-09-29 | 1998-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device of a silicon on insulator metal-insulator type with a concave feature |
| US6051452A (en) * | 1994-09-29 | 2000-04-18 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device with ion implantation |
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| US6060751A (en) * | 1995-07-07 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device having element isolation |
| JP2007035702A (ja) * | 2005-07-22 | 2007-02-08 | Seiko Epson Corp | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 |
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