JPH05299437A - Soi型mosfetとその製造方法 - Google Patents
Soi型mosfetとその製造方法Info
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- JPH05299437A JPH05299437A JP10661592A JP10661592A JPH05299437A JP H05299437 A JPH05299437 A JP H05299437A JP 10661592 A JP10661592 A JP 10661592A JP 10661592 A JP10661592 A JP 10661592A JP H05299437 A JPH05299437 A JP H05299437A
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Abstract
(57)【要約】
【目的】 SOI型MOSFETにおいて、短チャンネ
ル効果を抑止するとともに、その動作速度を向上する。 【構成】 SOI型MOSFETのP型のチャンネル領
域(24)下に、絶縁膜(13)を介して、P+型の半
導体領域(16)を形成する。P+型の半導体領域(1
6)は、P型のシリコン基板(18)と接触しており、
このシリコン基板(18)に基板電圧Vbを与えること
によって、P+型の半導体領域(16)の電位を一定に
固定する。これにより、ソース領域(22)はドレイン
領域(23)から電気的に遮蔽される。
ル効果を抑止するとともに、その動作速度を向上する。 【構成】 SOI型MOSFETのP型のチャンネル領
域(24)下に、絶縁膜(13)を介して、P+型の半
導体領域(16)を形成する。P+型の半導体領域(1
6)は、P型のシリコン基板(18)と接触しており、
このシリコン基板(18)に基板電圧Vbを与えること
によって、P+型の半導体領域(16)の電位を一定に
固定する。これにより、ソース領域(22)はドレイン
領域(23)から電気的に遮蔽される。
Description
【0001】
【産業上の利用分野】本発明は、SOI型MOSFET
とその製造方法に関するものであり、さらに詳しく言え
ば、SOI型MOSFETの短チャンネル効果の抑止に
関するものである。
とその製造方法に関するものであり、さらに詳しく言え
ば、SOI型MOSFETの短チャンネル効果の抑止に
関するものである。
【0002】
【従来の技術】絶縁膜上に形成されるSOI型MOSF
ETは、バルク半導体上に形成されるMOSFETと比
べて、寄生容量が少ない、素子間分離が容易である、寄
生サイリスタによるラッチアップを防止できる等の特徴
を有し、LSIの高集積化および高速化に適したデバイ
ス構造であると期待されている。
ETは、バルク半導体上に形成されるMOSFETと比
べて、寄生容量が少ない、素子間分離が容易である、寄
生サイリスタによるラッチアップを防止できる等の特徴
を有し、LSIの高集積化および高速化に適したデバイ
ス構造であると期待されている。
【0003】図11は、従来例のSOI型MOSFET
の断面図である。図において、P型のシリコン基板
(1)上に膜厚0.3μm〜1.0μmの絶縁膜(2)
が形成され、該絶縁膜(2)上にシリコン層(3)が形
成されている。シリコン層(3)内には、P型のチャン
ネル領域(4)が形成され、P型のチャンネル領域
(4)の両側に接して、N+型のソース領域(5)とN+
型のドレイン領域(6)が形成されている。P型のチャ
ンネル領域(4)上には、ゲート絶縁膜(7)が形成さ
れており、ゲート絶縁膜(7)上にゲート電極(8)が
形成されている。
の断面図である。図において、P型のシリコン基板
(1)上に膜厚0.3μm〜1.0μmの絶縁膜(2)
が形成され、該絶縁膜(2)上にシリコン層(3)が形
成されている。シリコン層(3)内には、P型のチャン
ネル領域(4)が形成され、P型のチャンネル領域
(4)の両側に接して、N+型のソース領域(5)とN+
型のドレイン領域(6)が形成されている。P型のチャ
ンネル領域(4)上には、ゲート絶縁膜(7)が形成さ
れており、ゲート絶縁膜(7)上にゲート電極(8)が
形成されている。
【0004】上記構成のSOI型MOSFETにおい
て、ゲート電極(8)に正の電圧を印加すると、P型の
チャンネル領域(4)の表面に電子が誘引され、その表
面はN型に反転される。これにより、ソース領域(5)
とドレイン領域(6)との間で電流が流れることが可能
になる。
て、ゲート電極(8)に正の電圧を印加すると、P型の
チャンネル領域(4)の表面に電子が誘引され、その表
面はN型に反転される。これにより、ソース領域(5)
とドレイン領域(6)との間で電流が流れることが可能
になる。
【0005】
【発明が解決しようとする課題】ところで、従来例のS
OI型MOSFETにおいて、そのチャンネル長を1μ
m程度以下に短チャンネルした場合には、以下の問題が
生じる。即ち、ソース・ドレイン電圧(Vds)を増加
していくと、ドレイン領域(6から発した電気力線(図
において、破線で示す。)は、絶縁膜(2)中を通って
チャンネル領域(4)の表面のソース領域(5)の端に
まで達するようになる。
OI型MOSFETにおいて、そのチャンネル長を1μ
m程度以下に短チャンネルした場合には、以下の問題が
生じる。即ち、ソース・ドレイン電圧(Vds)を増加
していくと、ドレイン領域(6から発した電気力線(図
において、破線で示す。)は、絶縁膜(2)中を通って
チャンネル領域(4)の表面のソース領域(5)の端に
まで達するようになる。
【0006】図12は、これをP型のチャンネル領域
(4)の表面に沿った電位分布で表現したものであり、
ソース領域(5)の端における電位障壁の高さが、ソー
ス・ドレイン電圧に依存して低くなる、いわゆるDIB
L(Drain Induced Barrier L
owering)効果が生じる。これにより、サブスレ
ッショルド領域のリーク電流の増加、スレッショルド電
圧の低下等の短チャンネル効果が起こってくる。
(4)の表面に沿った電位分布で表現したものであり、
ソース領域(5)の端における電位障壁の高さが、ソー
ス・ドレイン電圧に依存して低くなる、いわゆるDIB
L(Drain Induced Barrier L
owering)効果が生じる。これにより、サブスレ
ッショルド領域のリーク電流の増加、スレッショルド電
圧の低下等の短チャンネル効果が起こってくる。
【0007】本発明は、上述した課題に鑑みて創作され
たものであり、短チャンネル効果を抑止した、SOI型
MOSFETとその製造方法を提供することを目的とし
ている。
たものであり、短チャンネル効果を抑止した、SOI型
MOSFETとその製造方法を提供することを目的とし
ている。
【0008】
【課題を解決するための手段】本発明のSOI型MOS
FETは、P型のチャンネル領域(24)下に、絶縁膜
(13)を介して、電位の固定されたP+型の半導体領
域(16)を形成することにより、ソース領域(22)
をドレイン領域(23)から電気的に遮蔽したものであ
る。
FETは、P型のチャンネル領域(24)下に、絶縁膜
(13)を介して、電位の固定されたP+型の半導体領
域(16)を形成することにより、ソース領域(22)
をドレイン領域(23)から電気的に遮蔽したものであ
る。
【0009】また、このSOI型MOSFETの製造方
法においては、P型の第1のシリコン基板(11)上の
素子分離膜(12)および絶縁膜(13)を介して、減
圧CVD法によりノンドープの第1のポリシリコン膜
(14)を形成し、イオン注入法により、第1のポリシ
リコン膜(14)内に選択的にP+型の半導体領域(1
6)を形成する。次に、ノンドープの第2のポリシリコ
ン膜(17)をこの上に積層形成し、その表面を研摩し
て平坦化した後に、P型の第2のシリコン基板(18)
を貼り合わせる。次に、P型の第1のシリコン基板(1
1)の裏面を素子分離膜(12)の上面が露出するまで
研摩することによって、P型シリコン層(19)を形成
する。この後、P型シリコン層(19)を基体としてS
OI型MOSFETを形成するものである。なお、P+
型の半導体領域(16)はSOI型MOSFETの製造
工程における熱処理を利用して熱拡散し、第2のシリコ
ン基板(18)に接触させる。これにより、第2のシリ
コン基板(18)をバイアスすることで、P+型の半導
体領域(16)を一定電位に固定する。
法においては、P型の第1のシリコン基板(11)上の
素子分離膜(12)および絶縁膜(13)を介して、減
圧CVD法によりノンドープの第1のポリシリコン膜
(14)を形成し、イオン注入法により、第1のポリシ
リコン膜(14)内に選択的にP+型の半導体領域(1
6)を形成する。次に、ノンドープの第2のポリシリコ
ン膜(17)をこの上に積層形成し、その表面を研摩し
て平坦化した後に、P型の第2のシリコン基板(18)
を貼り合わせる。次に、P型の第1のシリコン基板(1
1)の裏面を素子分離膜(12)の上面が露出するまで
研摩することによって、P型シリコン層(19)を形成
する。この後、P型シリコン層(19)を基体としてS
OI型MOSFETを形成するものである。なお、P+
型の半導体領域(16)はSOI型MOSFETの製造
工程における熱処理を利用して熱拡散し、第2のシリコ
ン基板(18)に接触させる。これにより、第2のシリ
コン基板(18)をバイアスすることで、P+型の半導
体領域(16)を一定電位に固定する。
【0010】
【作用】本発明のSOI型MOSFETとその製造方法
によれば、チャンネル領域(24)下に、絶縁膜(1
3)を介して、電位の固定されたP+型の半導体領域
(16)を形成し、ソース領域(22)をP+型の半導
体領域(16)によって、ドレイン電界から電気的に遮
蔽している。これにより、ドレイン電界の影響によるソ
ース領域(22)端における電位障壁の低下を防止し、
SOI型MOSFETの短チャンネル効果を有効に抑止
することができる。
によれば、チャンネル領域(24)下に、絶縁膜(1
3)を介して、電位の固定されたP+型の半導体領域
(16)を形成し、ソース領域(22)をP+型の半導
体領域(16)によって、ドレイン電界から電気的に遮
蔽している。これにより、ドレイン電界の影響によるソ
ース領域(22)端における電位障壁の低下を防止し、
SOI型MOSFETの短チャンネル効果を有効に抑止
することができる。
【0011】さらに、ソース領域(22)およびドレイ
ン領域(23)の下方は、絶縁膜(13)を介して、ノ
ンドープの第1,第2のポリシリコン膜(14),(1
7)を積層して形成しているので、この部分の空乏層の
拡がりを大きくすることができる。これにより、接合容
量を低減化し、SOI型MOSFETの動作速度を向上
できる。
ン領域(23)の下方は、絶縁膜(13)を介して、ノ
ンドープの第1,第2のポリシリコン膜(14),(1
7)を積層して形成しているので、この部分の空乏層の
拡がりを大きくすることができる。これにより、接合容
量を低減化し、SOI型MOSFETの動作速度を向上
できる。
【0012】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図1及至図8は、本発明の実施例に係るS
OI型MOSFETの製造工程を順を追って説明した断
面図である。 図1:P型の第1のシリコン基板(11)上に、選択酸
化法により素子分離膜(12)を形成する。そして、熱
酸化法によって、素子分離膜(12)の形成領域を除く
基板(11)上に膜厚約300Åの絶縁膜(13)を形
成する。
に説明する。図1及至図8は、本発明の実施例に係るS
OI型MOSFETの製造工程を順を追って説明した断
面図である。 図1:P型の第1のシリコン基板(11)上に、選択酸
化法により素子分離膜(12)を形成する。そして、熱
酸化法によって、素子分離膜(12)の形成領域を除く
基板(11)上に膜厚約300Åの絶縁膜(13)を形
成する。
【0013】図2:減圧CVD法を適用することによ
り、素子分離膜(12)および絶縁膜(13)上に、約
4000Åの膜厚を有した、ノンド−プの第1のポリシ
リコン膜(14を形成する。そして、第1のポリシリコ
ン膜(14)上にフォトレジスト(15を塗布し、フォ
トリソ技術を適用して、フォトレジスト(15)を選択
的に除去して、開口部分(15a)を設ける。この後、
イオン注入法によって、この開口部分(15a)からボ
ロンイオン(11B+)を加速エネルギ−40KeV,注
入量5×1015/cm2の条件下で、第1のポリシリコ
ン膜(14)中に打ち込むことにより、P+型の半導体
領域(16)を形成する。
り、素子分離膜(12)および絶縁膜(13)上に、約
4000Åの膜厚を有した、ノンド−プの第1のポリシ
リコン膜(14を形成する。そして、第1のポリシリコ
ン膜(14)上にフォトレジスト(15を塗布し、フォ
トリソ技術を適用して、フォトレジスト(15)を選択
的に除去して、開口部分(15a)を設ける。この後、
イオン注入法によって、この開口部分(15a)からボ
ロンイオン(11B+)を加速エネルギ−40KeV,注
入量5×1015/cm2の条件下で、第1のポリシリコ
ン膜(14)中に打ち込むことにより、P+型の半導体
領域(16)を形成する。
【0014】図3:イオン注入のマスクとして用いたフ
ォトレジスト(15)を除去する。そして、減圧CVD
法を適用して、第1のポリシリコン膜(14)上に、ノ
ンドープの第2のポリシリコン膜(17)を積層して形
成する。 図4:第2のポリシリコン膜(17)の表面を機械研摩
し、その表面を平坦化する。
ォトレジスト(15)を除去する。そして、減圧CVD
法を適用して、第1のポリシリコン膜(14)上に、ノ
ンドープの第2のポリシリコン膜(17)を積層して形
成する。 図4:第2のポリシリコン膜(17)の表面を機械研摩
し、その表面を平坦化する。
【0015】図5:前記工程で研摩した面に、P型の第
2のシリコン基板(18)を貼り合わせる。そして、第
1のシリコン基板(11)の裏面を機械研摩し、素子分
離膜(12)の上面が露出した所で、研摩を終了し、単
結晶からなるP型のシリコン層(19)を形成する。こ
の方法によれば、素子分離膜(12)を研摩のストッパ
ーとして利用しているので、P型のシリコン層(19)
の膜厚を精度良く制御できる。例えば、素子分離膜(1
2)の膜厚を2000Åに形成することにより、P型の
シリコン層(19)の膜厚を約1000Åという薄い膜
厚に形成することができる。
2のシリコン基板(18)を貼り合わせる。そして、第
1のシリコン基板(11)の裏面を機械研摩し、素子分
離膜(12)の上面が露出した所で、研摩を終了し、単
結晶からなるP型のシリコン層(19)を形成する。こ
の方法によれば、素子分離膜(12)を研摩のストッパ
ーとして利用しているので、P型のシリコン層(19)
の膜厚を精度良く制御できる。例えば、素子分離膜(1
2)の膜厚を2000Åに形成することにより、P型の
シリコン層(19)の膜厚を約1000Åという薄い膜
厚に形成することができる。
【0016】図6:熱酸化法により、P型のシリコン層
(19)の表面にゲート絶縁膜(20)を形成し、ゲー
ト絶縁膜(20)の上にゲート電極(21)を形成す
る。 図7:ゲート電極(21)をマスクとしたイオン注入法
により、P型のシリコン層(19)内にN+型のソース
領域(22)およびN+型のドレイン領域(23)を形
成する。P型シリコン層(19)内のソース領域(2
2)とドレイン領域(23)の間の領域がP型のチャン
ネル領域(24)となる。そして、900℃〜950℃
の熱処理を施すことにより、ソース領域(22)および
ドレイン領域(23)を電気的に活性化するとともに、
P+型の半導体領域(16)を熱拡散して、第2のシリ
コン基板(18)と接触させる。
(19)の表面にゲート絶縁膜(20)を形成し、ゲー
ト絶縁膜(20)の上にゲート電極(21)を形成す
る。 図7:ゲート電極(21)をマスクとしたイオン注入法
により、P型のシリコン層(19)内にN+型のソース
領域(22)およびN+型のドレイン領域(23)を形
成する。P型シリコン層(19)内のソース領域(2
2)とドレイン領域(23)の間の領域がP型のチャン
ネル領域(24)となる。そして、900℃〜950℃
の熱処理を施すことにより、ソース領域(22)および
ドレイン領域(23)を電気的に活性化するとともに、
P+型の半導体領域(16)を熱拡散して、第2のシリ
コン基板(18)と接触させる。
【0017】図8:減圧CVD法によって、BPSG膜
等からなる層間絶縁膜(25)を形成する。この層間絶
縁膜(25)を選択的にエッチングして、ソース領域
(22)およびドレイン領域(23)上にコンタクトホ
ール(26)を形成する。そして、このコンタクトホー
ル(26)において、ソース領域(22)およびドレイ
ン領域(23)とオーミック接続された、ソース電極
(27)およびドレイン電極(28)を形成する。そし
て、第2のシリコン基板(18)の裏面には、基板電極
(29)を形成し、SOI型MOSFETを完成する。
等からなる層間絶縁膜(25)を形成する。この層間絶
縁膜(25)を選択的にエッチングして、ソース領域
(22)およびドレイン領域(23)上にコンタクトホ
ール(26)を形成する。そして、このコンタクトホー
ル(26)において、ソース領域(22)およびドレイ
ン領域(23)とオーミック接続された、ソース電極
(27)およびドレイン電極(28)を形成する。そし
て、第2のシリコン基板(18)の裏面には、基板電極
(29)を形成し、SOI型MOSFETを完成する。
【0018】図9は、図8におけるSOI型MOSFE
Tの部分拡大図である。SOI型MOSFETのチャン
ネル領域(24)下には、絶縁膜(13)を介して、P
+型の半導体領域(16)が形成されおり、P+型の半導
体領域(16)は、第2のP型シリコン基板(18)と
接触している。基板電極(29)は、接地電位等の一定
電位に接続され、これにより、P+型の半導体領域(1
6)の電位が固定される。
Tの部分拡大図である。SOI型MOSFETのチャン
ネル領域(24)下には、絶縁膜(13)を介して、P
+型の半導体領域(16)が形成されおり、P+型の半導
体領域(16)は、第2のP型シリコン基板(18)と
接触している。基板電極(29)は、接地電位等の一定
電位に接続され、これにより、P+型の半導体領域(1
6)の電位が固定される。
【0019】この構造によれば、ドレイン領域(23)
にソース・ドレイン電圧(Vds)を印加した場合に、
ドレイン領域(23)から発した電気力線(図におい
て、破線で示す。)は、従来例のごとく、ソース領域
(22)にまで達することなく、P+型の半導体領域
(16)あるいは第2のシリコン基板(18)の表面に
終端するようになる。つまり、ソース領域(22)はP
+型の半導体領域(16)によって、ドレイン電界から
電気的に遮蔽される。
にソース・ドレイン電圧(Vds)を印加した場合に、
ドレイン領域(23)から発した電気力線(図におい
て、破線で示す。)は、従来例のごとく、ソース領域
(22)にまで達することなく、P+型の半導体領域
(16)あるいは第2のシリコン基板(18)の表面に
終端するようになる。つまり、ソース領域(22)はP
+型の半導体領域(16)によって、ドレイン電界から
電気的に遮蔽される。
【0020】図10は、P型のチャンネル領域(24)
の表面に沿った電位分布を示したものである。このよう
に、本発明によれば、ドレイン領域(23)がP+型の
半導体領域領域(16)によって遮蔽されるので、ソ−
ス領域(22)の端における電位障壁の高さは、ソース
・ドレイン電圧がゼロ(Vds=0V)における高さを
維持する。これにより、サブスレッショルド領域のリー
ク電流の増加、スレッショルド電圧の低下等の短チャン
ネル効果を抑止することが可能となる。
の表面に沿った電位分布を示したものである。このよう
に、本発明によれば、ドレイン領域(23)がP+型の
半導体領域領域(16)によって遮蔽されるので、ソ−
ス領域(22)の端における電位障壁の高さは、ソース
・ドレイン電圧がゼロ(Vds=0V)における高さを
維持する。これにより、サブスレッショルド領域のリー
ク電流の増加、スレッショルド電圧の低下等の短チャン
ネル効果を抑止することが可能となる。
【0021】また、上述した製造工程を適用することに
よって、ソース領域(22)およびドレイン領域(2
3)下の領域には、絶縁膜(13)を介して、ノンドー
プの第1のポリシリコン膜(14)および第2のポリシ
リコン膜(17)が積層形成される。この領域には、熱
処理によって第2のシリコン基板(18)から、P型不
純物(例えば、ボロン)が上方に拡散して来る。しか
し、第2のシリコン基板(18)中のボロン濃度を8×
1014/cm3〜5×1015/cm3程度に設定すること
により、ウエハ完成時においてイントリンシックに近い
P型ポリシリコン領域が得られる。これにより、ソース
領域(22)およびドレイン領域(23)下の領域の空
乏層を拡大し、接合容量を減少化できるのでSOI型M
OSFETの動作を高速化することができる。
よって、ソース領域(22)およびドレイン領域(2
3)下の領域には、絶縁膜(13)を介して、ノンドー
プの第1のポリシリコン膜(14)および第2のポリシ
リコン膜(17)が積層形成される。この領域には、熱
処理によって第2のシリコン基板(18)から、P型不
純物(例えば、ボロン)が上方に拡散して来る。しか
し、第2のシリコン基板(18)中のボロン濃度を8×
1014/cm3〜5×1015/cm3程度に設定すること
により、ウエハ完成時においてイントリンシックに近い
P型ポリシリコン領域が得られる。これにより、ソース
領域(22)およびドレイン領域(23)下の領域の空
乏層を拡大し、接合容量を減少化できるのでSOI型M
OSFETの動作を高速化することができる。
【0022】
【発明の効果】本発明によれば、SOI型MOSFET
のチャンネル領域(24)下に、絶縁膜(13)を介し
て、電位の固定されたP+型の半導体領域(16)を形
成し、ソース領域(22)をドレイン領域(23)から
電気的に遮蔽している。これにより、ドレイン電界の影
響によるソース領域(21)端における電位障壁の低下
を防止し、SOI型MOSFETの短チャンネル効果を
有効に抑止することができる。
のチャンネル領域(24)下に、絶縁膜(13)を介し
て、電位の固定されたP+型の半導体領域(16)を形
成し、ソース領域(22)をドレイン領域(23)から
電気的に遮蔽している。これにより、ドレイン電界の影
響によるソース領域(21)端における電位障壁の低下
を防止し、SOI型MOSFETの短チャンネル効果を
有効に抑止することができる。
【0023】さらに、本発明によれば、P+型の半導体
領域(16)の形成位置をチャンネル領域(24)下に
限定しているので、ソース領域(22)およびドレイン
領域(23)の接合容量を減少化し、SOI型MOSF
ETの動作を高速化することができるという利点も有し
ている。
領域(16)の形成位置をチャンネル領域(24)下に
限定しているので、ソース領域(22)およびドレイン
領域(23)の接合容量を減少化し、SOI型MOSF
ETの動作を高速化することができるという利点も有し
ている。
【図1】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第1の断面図である。
製造方法を示す第1の断面図である。
【図2】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第2の断面図である。
製造方法を示す第2の断面図である。
【図3】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第3の断面図である。
製造方法を示す第3の断面図である。
【図4】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第4の断面図である。
製造方法を示す第4の断面図である。
【図5】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第5の断面図である。
製造方法を示す第5の断面図である。
【図6】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第6の断面図である。
製造方法を示す第6の断面図である。
【図7】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第7の断面図である。
製造方法を示す第7の断面図である。
【図8】本発明の実施例に係るSOI型MOSFETの
製造方法を示す第8の断面図である。
製造方法を示す第8の断面図である。
【図9】図8に示すSOI型MOSFETの部分拡大図
である。
である。
【図10】本発明のSOI型MOSFETのチャンネル
領域表面に沿う電位分布図である
領域表面に沿う電位分布図である
【図11】従来例のSOI型MOSFETの断面図であ
る。
る。
【図12】従来例のSOI型MOSFETのチャンネル
領域表面に沿う電位分布図である
領域表面に沿う電位分布図である
Claims (2)
- 【請求項1】 一導電型の半導体基板(18)の主面上
に形成された絶縁膜(13)と、該絶縁膜(13)上に
形成されたシリコン層(19)と、該シリコン層(1
9)内に形成された一導電型のチャンネル領域(24)
と、該チャンネル領域(24)の両側に形成された逆導
電型のソース領域(22)およびドレイン領域(23)
と、チャンネル領域(24)上にゲート絶縁膜(20)
を介して形成されたゲート電極(21)とを有するSO
I型MOSFETにおいて、 前記チャンネル領域(24)の下方に絶縁膜(13)を
介して、一導電型の高濃度の半導体領域(16)を形成
し、且つ該半導体領域(16)を一定電位に固定するこ
とにより、ソース領域(22)をドレイン領域(23)
から電気的に遮蔽したことを特徴とするSOI型MOS
FET。 - 【請求項2】 一導電型の第1の半導体基板上(11)
に選択酸化法により素子分離膜(12)を形成する工程
と、 素子分離膜(12)を除く基板(11)上に、熱酸化法
により絶縁膜(13)を形成する工程と、減圧CVD法
により素子分離膜(12)および絶縁膜(13上にノン
ドープの第1のポリシリコン膜(14)を形成する工程
と、 前記の1のポリシリコン膜(14)内に選択的に一導電
型の高濃度の半導体領域(16)を形成する工程と、 減圧CVD法により第1のポリシリコン膜(14)上に
ノンドープの第2のポリシリコン膜(17)を積層形成
する工程と、 第2のポリシリコン膜(17)の表面を研摩して、その
表面を平坦化する工程と、 前記工程で平坦化した第2のポリシリコン膜(17)の
表面に、一導電型の第2の半導体基板上(18)を貼り
合わせる工程と、 第1の半導体基板上(11)の裏面を素子分離膜(1
2)が露出するまで研摩することにより、一導電型のシ
リコン層(19)を形成する工程と、 シリコン層(19)上に熱酸化により、ゲート絶縁膜
(20)を形成する工程と、 ゲート絶縁膜(20)上にゲート電極(21)を形成す
る工程と、 ゲート電極(21)をマスクとしたイオン注入を行い、
シリコン層(19)内に、逆導電型のソース領域(2
2)およびドレイン領域(23)並びに一導電型のチャ
ンネル領域(24)を形成する工程と、 一導電型の高濃度の半導体領域(16)を熱拡散して、
第2の半導体基板上(18)と接触させる工程とを有す
ることを特徴とするSOI型MOSFETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10661592A JPH05299437A (ja) | 1992-04-24 | 1992-04-24 | Soi型mosfetとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10661592A JPH05299437A (ja) | 1992-04-24 | 1992-04-24 | Soi型mosfetとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05299437A true JPH05299437A (ja) | 1993-11-12 |
Family
ID=14438034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10661592A Pending JPH05299437A (ja) | 1992-04-24 | 1992-04-24 | Soi型mosfetとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05299437A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
US5760442A (en) * | 1994-09-29 | 1998-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device of a silicon on insulator metal-insulator type with a concave feature |
US6060751A (en) * | 1995-07-07 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device having element isolation |
JP2007035702A (ja) * | 2005-07-22 | 2007-02-08 | Seiko Epson Corp | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 |
-
1992
- 1992-04-24 JP JP10661592A patent/JPH05299437A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5760442A (en) * | 1994-09-29 | 1998-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device of a silicon on insulator metal-insulator type with a concave feature |
US6051452A (en) * | 1994-09-29 | 2000-04-18 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device with ion implantation |
US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
US6060751A (en) * | 1995-07-07 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device having element isolation |
JP2007035702A (ja) * | 2005-07-22 | 2007-02-08 | Seiko Epson Corp | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 |
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