JP2006344783A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 水素拡散防止膜を形成した後にアニールを行っても、その下の層間絶縁膜にクラックが生じにくい半導体装置の製造方法を提供する。
【解決手段】 半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する。この層間絶縁膜の上に、層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する。層間絶縁膜及び水素拡散防止膜が形成された半導体基板を熱処理する。層間絶縁膜を形成する工程において、水分の含有量が５×１０−３ｇ／ｃｍ３以下になる条件で層間絶縁膜を形成する。
【選択図】 図１（Ｅ）

Description

本発明は、半導体装置及びその製造方法に関し、特に、層間絶縁膜を水素拡散防止膜で覆った構成を有する半導体装置及びその製造方法、及び水分含有量の少ない酸化シリコン膜を含む半導体装置の製造方法に関する。
図６（Ａ）に、下記の特許文献１に開示された強誘電体メモリの断面図を示す。シリコン基板１００の表層部に素子分離絶縁膜１０１が形成されている。素子分離絶縁膜１０１により画定された活性領域内に、ＭＯＳトランジスタ１０２が形成されている。ＭＯＳトランジスタ１０２を覆うように、シリコン基板１００上に、層間絶縁膜１０３が形成されている。
層間絶縁膜１０３の上に、強誘電体キャパシタ１０５が形成されている。強誘電体キャパシタ１０５は、下部電極１０５Ａ、キャパシタ強誘電体膜１０５Ｂ、及び上部電極１０５Ｃがこの順番に積層された積層構造を有する。強誘電体キャパシタ１０５を覆うように、層間絶縁膜１０３の上に、酸化シリコンからなる２層目の層間絶縁膜１０６が形成されている。
層間絶縁膜１０６は、テトラエチルオルソシリケート（ＴＥＯＳ）とオゾン（Ｏ３）とを用いた常圧化学気相成長（常圧ＣＶＤ）またはプラズマ励起型ＣＶＤにより形成される。層間絶縁膜１０６の上に、アルミナからなる水素拡散防止膜１０７が形成されている。水素拡散防止膜１０７は、強誘電体キャパシタ１０５への水素の侵入を防止する。
ＷＯ／２００４／０９５５７８号公報
水素の拡散を防止するためのアルミナ膜１０７を形成した後、多層配線層を形成する前に、強誘電体キャパシタ１０５の特性の劣化を回復させるためのアニールを行う。このアニール時に、層間クラックが発生する場合があった。
図６（Ｂ）に、クラックが発生した試料の電子顕微鏡写真をスケッチした図を示す。強誘電体キャパシタ１０５を層間絶縁膜１０６が覆っている。層間絶縁膜１０６にクラック１１０が発生していることがわかる。水素拡散防止膜１０７が形成されていない場合には、アニール時に、層間絶縁膜１０６に含まれる水分が脱離する。ところが、水素拡散防止膜１０７が水分の拡散を抑止するため、層間絶縁膜１０６内に封じ込められた水分の体積膨張によって、クラック１１０が発生したと考えられる。
本発明の目的は、水素拡散防止膜を形成した後にアニールを行っても、その下の層間絶縁膜にクラックが生じにくい半導体装置及びその製造方法を提供することである。
本発明の一観点によると、表面に半導体素子が形成された半導体基板と、前記半導体基板の上に形成され、水分の含有量が５×１０−３ｇ／ｃｍ３以下である絶縁材料からなる層間絶縁膜と、前記層間絶縁膜の上に形成され、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料で形成された水素拡散防止膜とを有する半導体装置が提供される。
本発明の他の観点によると、（ａ）半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、（ｂ）前記層間絶縁膜の上に、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する工程と、（ｃ）前記層間絶縁膜及び水素拡散防止膜が形成された前記半導体基板を熱処理する工程とを有し、前記工程ａにおいて、水分の含有量が５×１０−３ｇ／ｃｍ３以下になる条件で前記層間絶縁膜を形成する半導体装置の製造方法が提供される。
本発明のさらに他の観点によると、（ａ）半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、（ｂ）前記層間絶縁膜の上に、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する工程と、（ｃ）前記層間絶縁膜及び水素拡散防止膜が形成された前記半導体基板を熱処理する工程とを有し、前記工程ａにおいて、チャンバ内圧力が９３０Ｐａ以上の条件で、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより前記層間絶縁膜を形成する半導体装置の製造方法が提供される。
本発明のさらに他の観点によると、（ａ）酸化シリコンからなる絶縁膜中に含まれる水分の含有量の許容上限値を決定する工程と、（ｂ）基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を、異なる圧力条件で形成した複数の評価用試料を作製する工程と、（ｃ）前記評価用試料の絶縁膜中の水分の含有量を測定する工程と、（ｄ）前記絶縁膜中の水分の含有量が、前記許容上限値以下になる圧力条件を決定する工程と、（ｅ）前記工程ｄで決定された圧力条件で、半導体基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
本発明のさらに他の観点によると、（ａ）酸化シリコンからなる絶縁膜中に含まれる水分の含有量の許容上限値を決定する工程と、（ｂ）基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を、チャンバ内に導入するガスの全流量に対する酸素またはオゾンの流量の比が異なる複数の流量比条件で形成した複数の評価用試料を作製する工程と、（ｃ）前記評価用試料の絶縁膜中の水分の含有量を測定する工程と、（ｄ）前記絶縁膜中の水分の含有量が、前記許容上限値以下になる流量比条件を決定する工程と、（ｅ）前記工程ｄで決定された流量比条件で、半導体基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
層間絶縁膜中の水分の含有量を少なくすると、層間絶縁膜の上に水素拡散防止膜を形成し、熱処理を行っても、クラックが発生しにくくなる。チャンバ内圧力を９３０Ｐａ以上にして、酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより酸化シリコン膜を形成すると、クラックが発生しない程度に水分の含有量が少ない層間絶縁膜が得られる。
図１（Ａ）〜図１（Ｆ）を参照して、実施例による半導体装置の製造方法について説明する。
図１（Ａ）に示すように、シリコンからなる半導体基板１の表層部に、所定のウェルを形成する。シャロートレンチアイソレーション（ＳＴＩ）等により、素子分離絶縁膜２を形成し、活性領域を画定する。活性領域内に、ＭＯＳトランジスタ９を形成する。ＭＯＳトランジスタ９は、ゲート絶縁膜５、ゲート電極６、ソース及びドレイン拡散層３、サイドウォールスペーサ８を含んで構成される。ソース及びドレイン拡散層３の表面に、コバルトシリサイド（ＣｏＳｉ２）膜４が形成されている。ゲート電極６の上面に、コバルトシリサイドからなるキャップ膜７が形成されている。ＭＯＳトランジスタ９は、周知の成膜、フォトリソグラフィ、イオン注入、エッチング、シリサイド化技術等を用いて形成することができる。
ＭＯＳトランジスタ９を覆うように、基板上に、酸窒化シリコン膜１０を、ＣＶＤにより形成する。さらに、酸窒化シリコン膜１０の上に、酸化シリコンからなる層間絶縁膜１１をＣＶＤにより形成する。酸窒化シリコン膜１０は、層間絶縁膜１１を形成するときに、ゲート絶縁膜５等への水分の侵入を防止する。化学機械研磨（ＣＭＰ）により、層間絶縁膜１１の表面を平坦化する。このとき、ゲート電極６の上方に堆積している酸窒化シリコン膜１０が、研磨のストッパとして作用する。
層間絶縁膜１１及び酸窒化シリコン膜１０を貫通するビアホール１２を形成する。ビアホール１２は、ＭＯＳトランジスタ９のソース及びドレイン拡散層３上のシリサイド膜４まで達する。ビアホール１２の内面をＴｉＮ等のバリアメタル膜で覆い、さらにビアホール１２内にタングステン（Ｗ）等のプラグ１３を充填する。バリアメタル膜及びプラグ１３は、公知のＴｉＮ膜の形成、Ｗ膜の形成、及びＣＭＰにより形成することができる。
図１（Ｂ）に示すように、層間絶縁膜１１の上に、厚さ１００ｎｍの酸窒化シリコン膜２０をＣＶＤにより形成する。その上に、Ｏ２とＴＥＯＳとを用いたＣＶＤにより、厚さ１３０ｎｍの酸化シリコン膜２１を形成する。酸化シリコン膜２１の上に、厚さ２０ｎｍのアルミナ（酸化アルミニウム）膜２２を形成する。アルミナ膜２２は、スパッタリング、有機金属化学気相成長（ＭＯＣＶＤ）等により形成することができる。また、下記の化学式で表される加水分解を利用してアルミナ膜２２を形成することも可能である。
（化学式）
２ＡｌＣｌ３＋３Ｈ２Ｏ→Ａｌ２Ｏ３＋６ＨＣｌ↑
アルミナ膜２２の上に、厚さ１５０ｎｍの白金（Ｐｔ）膜２３ａを、スパッタリングにより形成する。Ｐｔ膜２３ａの上に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）からなる厚さ１５０ｎｍの強誘電体膜２４ａを形成する。強誘電体膜２４ａは、ＭＯＣＶＤやスパッタリング等により形成することができる。なお、強誘電体膜２４ａを、ＰＺＴの他に、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）やＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）等の酸化物強誘電体材料で形成してもよい。
強誘電体膜２４ａの上に、厚さ２５０ｎｍの酸化イリジウム膜２５ａを形成する。酸化イリジウム膜２５ａは、金属Ｉｒターゲットを、酸素とアルゴンとの混合ガスのプラズマでスパッタリングすることにより形成することができる。例えば、チャンバ内圧力を０．８Ｐａ、酸素流量を１００ｓｃｃｍ、アルゴン流量を１００ｓｃｃｍ、基板温度を室温にした条件で、ＲＦパワーを１ｋＷにして厚さ５０ｎｍだけ堆積させ、その後ＲＦパワーを２ｋＷに高めて厚さ２００ｎｍだけ堆積させる。これにより、酸化イリジウム膜２５ａの上層部分の酸素濃度が下層部分の酸素濃度よりも低くなる。
図１（Ｃ）に示すように、酸化イリジウム膜２５ａの表面の一部をレジストパターンで覆って酸化イリジウム膜２５ａと強誘電体膜２４ａとをドライエッチングすることにより、酸化イリジウムからなる上部電極２５と、ＰＺＴからなるキャパシタ強誘電体膜２４とを形成する。レジストパターンを除去した後、キャパシタ強誘電体膜２４及び上部電極２５の積層構造の表面、及びＰｔ膜２３ａの表面を覆うように、厚さ２０ｎｍのアルミナ膜２８を形成する。
図１（Ｄ）に示すように、アルミナ膜２８の表面の一部をレジストパターンで覆ってアルミナ膜２８、Ｐｔ膜２３ａ、その下のアルミナ膜２２をドライエッチングすることにより、Ｐｔからなる下部電極２３を形成する。下部電極２３、キャパシタ強誘電体膜２４、及び上部電極２５が、強誘電体キャパシタ２９を構成する。
下部電極２３の下に、アルミナ膜２２が残留する。このエッチング時に、アルミナ膜２２の下に配置されていた酸化シリコン膜２１のうち、レジストパターンで覆われていない領域の上層部もエッチングされる。例えば、レジストパターンで覆われていない領域の酸化シリコン膜２１の厚さが４０ｎｍまで薄くなる。下部電極２３の上面、キャパシタ強誘電体膜２４の側面、及び上部電極２５の表面の上にアルミナ膜２８が残る。
図１（Ｅ）に示すように、露出している全表面を、厚さ２０ｎｍのアルミナ膜３０で覆う。アルミナ膜３０の上に、Ｏ２とＴＥＯＳとを用いたＣＶＤにより、酸化シリコンからなる層間絶縁膜３１を形成する。層間絶縁膜３１の成膜条件については、後に詳述する。ＣＭＰにより、層間絶縁膜３１の表面を平坦化する。この平坦化処理により、強誘電体キャパシタ２９の配置されていない領域における層間絶縁膜３１の厚さを、例えば９８０ｎｍとする。
層間絶縁膜３１の表面の平坦化を行う前、または平坦化を行った後に、層間絶縁膜３１をＮ２またはＮ２Ｏプラズマに晒す。このプラズマ処理により、層間絶縁膜中の水分を減少させ、膜質を改善させることができる。プラズマ処理時の基板温度は、２００℃〜４５０℃とすることが好ましい。
平坦化された層間絶縁膜３１の上に、アルミナからなる厚さ２０ｎｍの水素拡散防止膜３２を形成する。さらにその上に、酸化シリコンからなる厚さ３００ｎｍの下地膜３３を形成する。下地膜３３は、層間絶縁膜３１と同じ方法で形成される。
図１（Ｆ）に示すように、ビアホール４１、４２、及び４３を形成する。ビアホール４１は、下地膜３３、水素拡散防止膜３２、層間絶縁膜３１、下側のアルミナ膜３０、酸化シリコン膜２１、及び酸窒化シリコン膜２０を貫通し、プラグ１３の上面まで達する。他のビアホール４２は、上部電極２５の上面まで達する。もう１つのビアホール４３は、上部電極２５及びキャパシタ強誘電体膜２４の脇を通過して、下部電極２３の上面まで達する。
ビアホール４１〜４３の内面をＴｉＮ等からなるバリアメタル膜で覆い、ビアホール４１〜４３内に、それぞれＷ等のプラグ４６、４７、及び４８を充填する。
酸素雰囲気、窒素雰囲気、またはこれらの混合雰囲気中で、４００℃〜６００℃の温度で熱処理を行う。この熱処理により、これまでの工程で生じた強誘電体キャパシタ２９の特性の劣化を回復させることができる。
下地膜３３の上に、アルミニウム（Ａｌ）、Ａｌ−Ｃｕ合金等からなる配線５１及び５２を形成する。配線５１は、プラグ４６と４７とを接続する。これにより、ＭＯＳトランジスタ９と、強誘電体キャパシタ２９の上部電極２５とが接続される。もう１つの配線５２は、プラグ４８を介して、強誘電体キャパシタ２９の下部電極２３に接続される。下地膜３３は、配線５１及び５２が、水素拡散防止膜３２に直接接することを防止する。
配線材料と、水素拡散防止膜３２の材料との組み合わせによっては、相互に影響を及ぼしあう場合がある。このような場合には、水素拡散防止膜３２とは異なる絶縁材料で形成された下地膜３３を配置することが好ましい。
配線５１及び５２の上に、層間絶縁膜と上層配線とが交互に積層された多層配線層５５を形成する。
強誘電体キャパシタ２９の底面、側面、及び上面を被覆するアルミナ膜２２、２８、及び３０、さらに、層間絶縁膜３１の上に形成された水素拡散防止膜３２は、キャパシタ強誘電体膜２４に水素が侵入することを防止する。アルミナ膜２８及び３０の一部は、強誘電体キャパシタ２９の側面上に堆積している。この側面上に堆積した部分は、平坦面上に堆積した部分に比べて、膜質が劣る。このため、水素の侵入を防止する機能が十分でない場合がある。
水素拡散防止膜３２は、平坦化された表面の上に堆積されるため、全領域に亘って膜質を高く維持することが容易である。このため、十分な水素拡散防止機能を得ることができる。これにより強誘電体キャパシタ２９の特性の劣化が回避される。水素拡散防止膜３２を、層間絶縁膜３１の材料よりも水素の拡散を防止する機能の高い他の材料で形成してもよい。このような材料として、例えば 前記水素拡散防止膜が、アルミニウム窒化物、タンタル酸化物、タンタル窒化物、チタン酸化物、ジルコニウム酸化物等が挙げられる。
図２に、層間絶縁膜３１を形成するためのＣＶＤ成膜装置の概略図を示す。チャンバ６０内に、基板を載置するためのステージが配置され、その上方に、平面状の対向電極６２が配置されている。高周波電源６５が、ステージ６１と対向電極６２とに、プラズマ発生用の高周波電力を共有する。ステージ６１内にヒータが内蔵されており、ステージ６１に保持される基板を所定の温度まで加熱することができる。
対向電極６２は、ガス導入口を兼ねる。ガス流路６３を通ったガスが、対向電極６２の対向面に設けられた穴からチャンバ６０内に流入する。ガス流路６３を通って、Ｏ２及びＴＥＯＳがチャンバ６０内に供給される。ＴＥＯＳ導入のために、Ｈｅがキャリアガスとして用いられる。Ｏ２の供給量は、ガス流量計により制御され、ＴＥＯＳの供給量は、液体流量計により制御される。
真空ポンプ６４が、コンダクタンスバルブ６７を介して、チャンバ６０内を排気する。圧力計６６が、チャンバ６０内の圧力を計測する。コンダクタンスバルブ６７で流動抵抗を変化させることにより、チャンバ６０内の圧力を所望の値に制御することができる。
図３に、図１（Ｅ）に示した層間絶縁膜３１の成膜条件を異ならせて作製した３つの試料の成膜条件、膜厚の均一性、及び成長速度を示す。なお、各試料は、層間絶縁膜３１に相当する酸化シリコン膜を形成し、その上の水素拡散防止膜３２等を形成する前の状態のものである。層間絶縁膜３１の膜厚が最大になる位置の厚さをＴｍａｘ、最小になる位置の厚さをＴｍｉｎとしたとき、膜厚の均一性は、（Ｔｍａｘ−Ｔｍｉｎ）／（Ｔｍａｘ＋Ｔｍｉｎ）で定義される。
図４に、試料１、２、及び３について、昇温脱離法によって脱離した水分量を四重極質量分析計で測定した結果を示す。横軸は、温度を単位「℃」で表し、縦軸は、検出された水分子の量に相当する強度を対数目盛で表す。最も下の実線ＢＧは、バックグランドレベルを示す。試料１、２、及び３の成膜条件を比較すると、圧力のみが異なり、その他の成膜条件は同一である。圧力を６６５Ｐａから１１９７Ｐａに高めるに従って、層間絶縁膜中に含有される水分量が少なくなっていることがわかる。
図５に、酸素流量を異ならせて作製した２つの試料について、昇温脱離法によって脱離した水分量を四重極質量分析計で測定した結果を示す。横軸は、温度を単位「℃」で表し、縦軸は、検出された水分子の量に相当する強度を対数目盛で表す。最も下の実線ＢＧは、バックグランドレベルを示す。一方の試料は、酸素流量を２１００ｓｃｃｍとし、他方の試料は、酸素流量を２９８０ｓｃｃｍとして作製したものである。その他の成膜条件は両者とも同一であり、圧力は１１９７Ｐａ、投入電力は７００Ｗ、ＴＥＯＳ流量は６９０ｍｇ／ｍｉｎである。酸素流量を多くすると、層間絶縁膜中に含有される水分量が少なくなっていることがわかる。
図１（Ｅ）に示した半導体装置において、層間絶縁膜３１内に含有される水分量が少ないと、層間絶縁膜３１を水素拡散防止膜３２で覆った後の熱処理時に、水分の堆積膨張に起因するクラックの発生を抑制することができる。クラックの発生を防止するためには、層間絶縁膜３１内の水分の含有量を５×１０−３ｇ／ｃｍ３以下にすることが好ましい。層間絶縁膜３１を成膜するときの圧力や酸素流量を調節することにより、層間絶縁膜３１内の水分含有量を上述の許容値の上限値以下とすることができる。
層間絶縁膜中の水分の含有量は、例えば、昇温脱離法によって脱離したガスを質量分析計で分析することにより評価することができる。より具体的には、層間絶縁膜を形成したシリコン基板を超高真空中で加熱し、昇温させて、脱離したガスを質量分析計で分析すればよい。
図３に示した表の試料１、２、及び３を比較すると、圧力を高めると、膜厚の均一性が悪化する傾向にあることがわかる。また、成長速度も低下している。水素拡散防止膜３２を配置しない構造の場合には、膜厚の均一性や成長速度の観点から、圧力６６５Ｐａ程度で層間絶縁膜３１の成膜が行われていた。ところが、水素拡散防止膜３２を配置すると、圧力６６５Ｐａの条件で層間絶縁膜３１を形成した場合に、後の熱処理工程でクラックが発生した。クラックの発生を防止するために、層間絶縁膜３１の成膜時の圧力を９３０Ｐａ以上にすることが好ましい。圧力を高くしすぎると、プラズマの安定性が低下する。チャンバ内の圧力は、プラズマの安定性を十分維持することができる圧力以下とすることが好ましい。例えば、１３３０Ｐａ以下とすることが好ましい。
図５に示した２つ試料を比較すると、酸素流量を多くすると、膜厚の均一性が悪化し、成膜速度が低下していることがわかった。水素拡散防止膜３２を配置しない構造の場合には、膜厚の均一性や成長速度の観点から、酸素流量を２１００ｓｃｃｍ程度にすることが好ましい。ところが、水素拡散防止膜３２を配置する場合には、クラックの発生を防止する観点から、酸素流量を２９８０ｓｃｃｍ程度まで多くすることが好ましい。
上記実施例では、層間絶縁膜３１を形成するときの原料としてＯ２とＴＥＯＳとを用いたが、Ｏ２にＯ３を含めてもよい。
また、上記実施例では、層間絶縁膜３１を酸化シリコンで形成したが、その他の絶縁材料で形成してもよい。この場合にも、水分の含有量を上述の許容範囲の上限値以下とすることが好ましい。
次に、水分の含有量が許容上限値以下の酸化シリコンからなる絶縁膜の作製方法について説明する。まず、酸化シリコンからなる絶縁膜中に含まれる水分の含有量の許容上限値を決定する。基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を、異なる圧力条件で形成し、複数の評価用試料を作製する。
作製された複数の評価用試料の絶縁膜中の水分の含有量を測定する。絶縁膜中の水分の含有量が、許容上限値以下になる圧力条件を決定する。決定された圧力条件で、半導体基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を形成する。このときの圧力条件以外の条件は、評価用試料を作製したときの条件と同一とする。
また、圧力条件を同一にし、チャンバ内に導入するガスの全流量に対する酸素またはオゾンの流量の比が異なる複数の流量比条件で絶縁膜を形成した複数の評価用試料を作製してもよい。この場合には、絶縁膜中の水分の含有量が許容上限値以下になる流量比条件を決定することができる。決定された流量比条件で絶縁膜を形成すると、水分の含有量を許容上限値以下にすることができる。なお、この場合には、流量比条件以外の条件を、評価用試料を作製したときの条件と同一にする。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
（付記１）
表面に半導体素子が形成された半導体基板と、
前記半導体基板の上に形成され、水分の含有量が５×１０−３ｇ／ｃｍ３以下である絶縁材料からなる層間絶縁膜と、
前記層間絶縁膜の上に形成され、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料で形成された水素拡散防止膜と
を有する半導体装置。
（付記２）
前記層間絶縁膜が酸化シリコンで形成されている付記１に記載の半導体装置。
（付記３）
前記水素拡散防止膜が、アルミニウム酸化物、アルミニウム窒化物、タンタル酸化物、タンタル窒化物、チタン酸化物、またはジルコニウム酸化物で形成されている付記１または２に記載の半導体装置。
（付記４）
さらに、前記半導体基板の上に形成された強誘電体キャパシタを有し、前記層間絶縁膜が該強誘電体キャパシタを覆う付記１〜３のいずれかに記載の半導体装置。
（付記５）
（ａ）半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜の上に、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する工程と、
（ｃ）前記層間絶縁膜及び水素拡散防止膜が形成された前記半導体基板を熱処理する工程と
を有し、前記工程ａにおいて、水分の含有量が５×１０−３ｇ／ｃｍ３以下になる条件で前記層間絶縁膜を形成する半導体装置の製造方法。
（付記６）
前記工程ａが、前記層間絶縁膜の表面を平坦化する工程を含む付記４に記載の半導体装置の製造方法。
（付記７）
前記工程ａが、さらに、前記層間絶縁膜を、Ｎ２のプラズマまたは窒素酸化物のプラズマに晒すことにより、脱水処理を行う工程を含む付記５または６に記載の半導体装置の製造方法。
（付記８）
前記脱水処理を行う工程において、基板温度を、２００℃〜４５０℃の範囲内とする付記７に記載の半導体装置の製造方法。
（付記９）
前記工程ｃの後に、さらに、前記水素拡散防止膜の上に、該水素拡散防止膜とは異なる絶縁材料からなる下地膜を形成する工程と、
前記下地膜の上に配線を形成する工程と、
前記配線の上に多層配線層を形成する工程と
を有する付記５〜８のいずれかに記載の半導体装置の製造方法。
（付記１０）
前記工程ａにおいて、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより前記層間絶縁膜を形成する付記５〜９のいずれかに記載の半導体装置の製造方法。
（付記１１）
前記工程ａが、さらに、前記半導体基板の上に強誘電体キャパシタを形成する工程を含み、該強誘電体キャパシタを覆うように前記層間絶縁膜を形成する付記５〜１０のいずれかに記載の半導体装置の製造方法。
（付記１２）
（ａ）半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜の上に、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する工程と、
（ｃ）前記層間絶縁膜及び水素拡散防止膜が形成された前記半導体基板を熱処理する工程と
を有し、前記工程ａにおいて、チャンバ内圧力が９３０Ｐａ以上の条件で、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより前記層間絶縁膜を形成する半導体装置の製造方法。
（付記１３）
前記工程ａが、前記層間絶縁膜の表面を平坦化する工程を含む付記１２に記載の半導体装置の製造方法。
（付記１４）
前記工程ａが、さらに、前記層間絶縁膜を、Ｎ２のプラズマまたは窒素酸化物のプラズマに晒すことにより、脱水処理を行う工程を含む付記１２または１３に記載の半導体装置の製造方法。
（付記１５）
前記脱水処理を行う工程において、基板温度を、２００℃〜４５０℃の範囲内とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記工程ｃの後に、さらに、前記水素拡散防止膜の上に、該水素拡散防止膜とは異なる絶縁材料からなる下地膜を形成する工程と、
前記下地膜の上に配線を形成する工程と、
前記配線の上に多層配線層を形成する工程と
を有する付記１２〜１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記工程ａが、さらに、前記半導体基板の上に強誘電体キャパシタを形成する工程を含み、該強誘電体キャパシタを覆うように前記層間絶縁膜を形成する付記１２〜１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
（ａ）酸化シリコンからなる絶縁膜中に含まれる水分の含有量の許容上限値を決定する工程と、
（ｂ）基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を、異なる圧力条件で形成した複数の評価用試料を作製する工程と、
（ｃ）前記評価用試料の絶縁膜中の水分の含有量を測定する工程と、
（ｄ）前記絶縁膜中の水分の含有量が、前記許容上限値以下になる圧力条件を決定する工程と、
（ｅ）前記工程ｄで決定された圧力条件で、半導体基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を形成する工程と
を有する半導体装置の製造方法。
（付記１９）
（ａ）酸化シリコンからなる絶縁膜中に含まれる水分の含有量の許容上限値を決定する工程と、
（ｂ）基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を、チャンバ内に導入するガスの全流量に対する酸素またはオゾンの流量の比が異なる複数の流量比条件で形成した複数の評価用試料を作製する工程と、
（ｃ）前記評価用試料の絶縁膜中の水分の含有量を測定する工程と、
（ｄ）前記絶縁膜中の水分の含有量が、前記許容上限値以下になる流量比条件を決定する工程と、
（ｅ）前記工程ｄで決定された流量比条件で、半導体基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を形成する工程と
を有する半導体装置の製造方法。
（付記２０）
前記工程ｂで前記絶縁膜を形成した後、さらに、表面改質及び脱ガスを目的としてＮ２またはＮ２Ｏのプラズマで表面処理を行う付記１９に記載の半導体装置の製造方法。
実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その１）である。 実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その２）である。 実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その３）である。 実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その４）である。 実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その５）である。 実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その６）である。 実施例による半導体装置の製造方法で用いるＣＶＤ装置の概略図である。 実施例及び参考例による方法で絶縁膜を形成する方法の成膜条件、膜厚の均一性、及び成長速度を示す図表である。 図３に示した３つの試料について、昇温脱離法によって脱離した水分量を四重極質量分析計で測定した結果を示すグラフである。 酸素流量を異ならせて作製した２つの試料について、昇温脱離法によって脱離した水分量を四重極質量分析計で測定した結果を示すグラフである。 （Ａ）は、従来の方法で作製した半導体装置の断面図であり、（Ｂ）は、クラックが発生した半導体装置の電子顕微鏡写真をスケッチした図である。
符号の説明
１ 半導体基板
２ 素子分離絶縁膜
３ ソース及びドレイン拡散層
４ シリサイド膜
５ ゲート絶縁膜
６ ゲート電極
７ キャップ膜
８ サイドウォールスペーサ
１０、２０ 酸窒化シリコン膜
１１ 層間絶縁膜
１２ ビアホール
１３ プラグ
２１ 酸化シリコン膜
２２、２８、３０ アルミナ膜
２３ 下部電極
２３ａ Ｐｔ膜
２４ キャパシタ強誘電体膜
２４ａ 強誘電体膜
２５ 上部電極
２５ａ 酸化イリジウム膜
２９ 強誘電体キャパシタ
３１ 層間絶縁膜
３２ 水素拡散防止膜
３３ 下地膜
４１、４２、４３ ビアホール
４６、４７、４８ プラグ
５１、５２ 配線
５５ 多層配線層

Claims (10)

  1. 表面に半導体素子が形成された半導体基板と、
    前記半導体基板の上に形成され、水分の含有量が５×１０−３ｇ／ｃｍ３以下である絶縁材料からなる層間絶縁膜と、
    前記層間絶縁膜の上に形成され、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料で形成された水素拡散防止膜と
    を有する半導体装置。
  2. 前記層間絶縁膜が酸化シリコンで形成されている請求項１に記載の半導体装置。
  3. さらに、前記半導体基板の上に形成された強誘電体キャパシタを有し、前記層間絶縁膜が該強誘電体キャパシタを覆う請求項１または２に記載の半導体装置。
  4. （ａ）半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
    （ｂ）前記層間絶縁膜の上に、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する工程と、
    （ｃ）前記層間絶縁膜及び水素拡散防止膜が形成された前記半導体基板を熱処理する工程と
    を有し、前記工程ａにおいて、水分の含有量が５×１０−３ｇ／ｃｍ３以下になる条件で前記層間絶縁膜を形成する半導体装置の製造方法。
  5. 前記工程ａにおいて、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより前記層間絶縁膜を形成する請求項４に記載の半導体装置の製造方法。
  6. 前記工程ａが、さらに、前記半導体基板の上に強誘電体キャパシタを形成する工程を含み、該強誘電体キャパシタを覆うように前記層間絶縁膜を形成する請求項４または５に記載の半導体装置の製造方法。
  7. （ａ）半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
    （ｂ）前記層間絶縁膜の上に、該層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する工程と、
    （ｃ）前記層間絶縁膜及び水素拡散防止膜が形成された前記半導体基板を熱処理する工程と
    を有し、前記工程ａにおいて、チャンバ内圧力が９３０Ｐａ以上の条件で、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより前記層間絶縁膜を形成する半導体装置の製造方法。
  8. 前記工程ａが、さらに、前記半導体基板の上に強誘電体キャパシタを形成する工程を含み、該強誘電体キャパシタを覆うように前記層間絶縁膜を形成する請求項７に記載の半導体装置の製造方法。
  9. （ａ）酸化シリコンからなる絶縁膜中に含まれる水分の含有量の許容上限値を決定する工程と、
    （ｂ）基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を、異なる圧力条件で形成した複数の評価用試料を作製する工程と、
    （ｃ）前記評価用試料の絶縁膜中の水分の含有量を測定する工程と、
    （ｄ）前記絶縁膜中の水分の含有量が、前記許容上限値以下になる圧力条件を決定する工程と、
    （ｅ）前記工程ｄで決定された圧力条件で、半導体基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を形成する工程と
    を有する半導体装置の製造方法。
  10. （ａ）酸化シリコンからなる絶縁膜中に含まれる水分の含有量の許容上限値を決定する工程と、
    （ｂ）基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を、チャンバ内に導入するガスの全流量に対する酸素またはオゾンの流量の比が異なる複数の流量比条件で形成した複数の評価用試料を作製する工程と、
    （ｃ）前記評価用試料の絶縁膜中の水分の含有量を測定する工程と、
    （ｄ）前記絶縁膜中の水分の含有量が、前記許容上限値以下になる流量比条件を決定する工程と、
    （ｅ）前記工程ｄで決定された流量比条件で、半導体基板上に、原料として酸素またはオゾンと、ＴＥＯＳとを用いたプラズマ励起型ＣＶＤにより、酸化シリコンからなる絶縁膜を形成する工程と
    を有する半導体装置の製造方法。
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CN2008101490074A CN101388358B (zh) 2005-06-09 2005-09-28 半导体器件的制造方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198641A (ja) * 2007-02-08 2008-08-28 Fujitsu Ltd 半導体装置およびその製造方法
JP2010205855A (ja) * 2009-03-02 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012008034A (ja) * 2010-06-25 2012-01-12 Seiko Epson Corp 焦電型検出器、焦電型検出装置及び電子機器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007063573A1 (ja) * 2005-11-29 2009-05-07 富士通マイクロエレクトロニクス株式会社 半導体装置とその製造方法
JP4998461B2 (ja) * 2006-03-30 2012-08-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5040993B2 (ja) * 2007-03-20 2012-10-03 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5215589B2 (ja) * 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101432561B1 (ko) * 2007-11-23 2014-08-22 (주)소슬 박막 제조 방법 및 박막 제조 장치
US7993971B2 (en) * 2007-12-28 2011-08-09 Freescale Semiconductor, Inc. Forming a 3-D semiconductor die structure with an intermetallic formation
EP2138834B1 (en) * 2008-06-26 2010-11-03 ABB Technology Ltd Arrangement, method for manufacturing of a test body, and method for determining a moisture content of the insulation of a power transformer during drying thereof
US20110079878A1 (en) * 2009-10-07 2011-04-07 Texas Instruments Incorporated Ferroelectric capacitor encapsulated with a hydrogen barrier
CN104637864B (zh) * 2013-11-14 2017-11-24 中芯国际集成电路制造(上海)有限公司 提高数据保持能力的方法
JP7027916B2 (ja) * 2018-01-31 2022-03-02 富士通セミコンダクターメモリソリューション株式会社 半導体装置及びその製造方法
US11264571B2 (en) * 2018-11-09 2022-03-01 Samsung Display Co., Ltd. Bake system and method of fabricating display device using the same
CN115346915A (zh) * 2021-05-14 2022-11-15 联华电子股份有限公司 半导体器件的制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273194A (ja) * 1994-03-30 1995-10-20 Nec Corp 半導体装置の製造方法
JPH10256244A (ja) * 1996-11-13 1998-09-25 Applied Materials Inc リモートプラズマ系を底に取り付けた基板処理装置
JP2000156474A (ja) * 1990-08-21 2000-06-06 Seiko Epson Corp 半導体装置、それを用いた半導体メモリ及びｃｍｏｓ半導体集積回路並びにその半導体装置の製造方法
JP2001068639A (ja) * 1999-06-28 2001-03-16 Hyundai Electronics Ind Co Ltd 半導体デバイス及びその製造方法
JP2001144084A (ja) * 1999-11-18 2001-05-25 Canon Sales Co Inc 成膜方法及び半導体装置
JP2002026286A (ja) * 2000-07-10 2002-01-25 Fujitsu Ltd 半導体装置及びその製造方法
JP2004087978A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 半導体装置の製造方法
WO2004095578A1 (ja) * 2003-04-24 2004-11-04 Fujitsu Limited 半導体装置及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69433245T2 (de) * 1993-08-05 2004-07-22 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante
JP3276007B2 (ja) * 1999-07-02 2002-04-22 日本電気株式会社 混載ｌｓｉ半導体装置
JP2001015696A (ja) * 1999-06-29 2001-01-19 Nec Corp 水素バリヤ層及び半導体装置
CN1244155C (zh) 2001-01-15 2006-03-01 松下电器产业株式会社 半导体器件及其制造方法
JP2003068987A (ja) 2001-08-28 2003-03-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US6713310B2 (en) * 2002-03-08 2004-03-30 Samsung Electronics Co., Ltd. Ferroelectric memory device using via etch-stop layer and method for manufacturing the same
JP4090766B2 (ja) * 2002-03-19 2008-05-28 富士通株式会社 半導体装置の製造方法
JP3833580B2 (ja) * 2002-06-20 2006-10-11 富士通株式会社 半導体装置の製造方法
JP3961399B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
WO2004059736A1 (ja) * 2002-12-25 2004-07-15 Fujitsu Limited 半導体装置の製造方法
JP2004303995A (ja) 2003-03-31 2004-10-28 Seiko Epson Corp 半導体装置の構造およびその製造方法
US20050212020A1 (en) * 2003-04-24 2005-09-29 Fujitsu Limited Semiconductor device and manufacturing method thereof
CN100470806C (zh) 2003-05-27 2009-03-18 松下电器产业株式会社 半导体器件的制造方法
JP2005116756A (ja) * 2003-10-07 2005-04-28 Fujitsu Ltd 半導体装置及びその製造方法
JP2005217044A (ja) * 2004-01-28 2005-08-11 Fujitsu Ltd 半導体装置及びその製造方法
US7265403B2 (en) * 2004-03-30 2007-09-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2008028229A (ja) * 2006-07-24 2008-02-07 Seiko Epson Corp 強誘電体メモリの製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156474A (ja) * 1990-08-21 2000-06-06 Seiko Epson Corp 半導体装置、それを用いた半導体メモリ及びｃｍｏｓ半導体集積回路並びにその半導体装置の製造方法
JPH07273194A (ja) * 1994-03-30 1995-10-20 Nec Corp 半導体装置の製造方法
JPH10256244A (ja) * 1996-11-13 1998-09-25 Applied Materials Inc リモートプラズマ系を底に取り付けた基板処理装置
JP2001068639A (ja) * 1999-06-28 2001-03-16 Hyundai Electronics Ind Co Ltd 半導体デバイス及びその製造方法
JP2001144084A (ja) * 1999-11-18 2001-05-25 Canon Sales Co Inc 成膜方法及び半導体装置
JP2002026286A (ja) * 2000-07-10 2002-01-25 Fujitsu Ltd 半導体装置及びその製造方法
JP2004087978A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 半導体装置の製造方法
WO2004095578A1 (ja) * 2003-04-24 2004-11-04 Fujitsu Limited 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198641A (ja) * 2007-02-08 2008-08-28 Fujitsu Ltd 半導体装置およびその製造方法
JP2010205855A (ja) * 2009-03-02 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012008034A (ja) * 2010-06-25 2012-01-12 Seiko Epson Corp 焦電型検出器、焦電型検出装置及び電子機器

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KR100763983B1 (ko) 2007-10-08
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