JPH0528039A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0528039A JPH0528039A JP3206321A JP20632191A JPH0528039A JP H0528039 A JPH0528039 A JP H0528039A JP 3206321 A JP3206321 A JP 3206321A JP 20632191 A JP20632191 A JP 20632191A JP H0528039 A JPH0528039 A JP H0528039A
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- cache memory
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- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 電気的に消去可能なEEPROMを用いた記
憶手段におけるデータの書き換えを現実的な使用の態様
に合致したものとする。 【構成】 ブロック単位で消去可能なEEPROMを用
い、CPU21から書き込まれるデータを一旦キャッシ
ュメモリ15に蓄える。コントローラ12は、CPU2
1からデータが書き込まれると、そのデータに対応する
EEPROM11のデータを消去する。CPU21から
のそのデータへのアクセスが完了してから所定時間後
や、キャッシュメモリ15に余裕がなくなったとき、あ
るいは電源断が検出されたとき、キャッシュメモリ15
上のデータをEEPROM11に書き込む。コンピュー
タ3のCPU21から見た場合、EEPROM11のデ
ータの消去と書込の完了までCPU21が拘束されると
いうことがなく、現実的に使用可能な速度で書込・読み
出し可能な記憶装置が構成される。
憶手段におけるデータの書き換えを現実的な使用の態様
に合致したものとする。 【構成】 ブロック単位で消去可能なEEPROMを用
い、CPU21から書き込まれるデータを一旦キャッシ
ュメモリ15に蓄える。コントローラ12は、CPU2
1からデータが書き込まれると、そのデータに対応する
EEPROM11のデータを消去する。CPU21から
のそのデータへのアクセスが完了してから所定時間後
や、キャッシュメモリ15に余裕がなくなったとき、あ
るいは電源断が検出されたとき、キャッシュメモリ15
上のデータをEEPROM11に書き込む。コンピュー
タ3のCPU21から見た場合、EEPROM11のデ
ータの消去と書込の完了までCPU21が拘束されると
いうことがなく、現実的に使用可能な速度で書込・読み
出し可能な記憶装置が構成される。
Description
【0001】
【産業上の利用分野】本発明は、プログラマブルリード
オンリーメモリを用いて構成された記憶装置に関し、コ
ンピュータ等の内部もしくは外部記憶装置として機能す
る記憶装置に関する。
オンリーメモリを用いて構成された記憶装置に関し、コ
ンピュータ等の内部もしくは外部記憶装置として機能す
る記憶装置に関する。
【0002】
【従来の技術】従来、記憶内容の消去に紫外線を利用す
るプログラマブルリードオンリーメモリ(以下、PRO
Mと呼ぶ)に対して、記憶内容の電気的消去が可能なP
ROMが開発され、実用に供されている。こうしたPR
OMをEEPROM(Electrically Erasable PROM)と
呼ぶ。EEPROMは、電源を長期に亘って落としても
記憶内容が変化することはないので、コンピュータやプ
リンタ、その他の電気機器の設定値などを記憶しておく
といった用途での利用が始まっている。EEPROMを
使用すると、変更した設定値などを保持するのにバック
アップ用のバッテリ等を必要としないという利点があ
る。
るプログラマブルリードオンリーメモリ(以下、PRO
Mと呼ぶ)に対して、記憶内容の電気的消去が可能なP
ROMが開発され、実用に供されている。こうしたPR
OMをEEPROM(Electrically Erasable PROM)と
呼ぶ。EEPROMは、電源を長期に亘って落としても
記憶内容が変化することはないので、コンピュータやプ
リンタ、その他の電気機器の設定値などを記憶しておく
といった用途での利用が始まっている。EEPROMを
使用すると、変更した設定値などを保持するのにバック
アップ用のバッテリ等を必要としないという利点があ
る。
【0003】ところで、EEPROMの場合、記憶内容
を直接書き換えることはできず、記憶したデータを変更
する場合には、まず変更しようとするアドレスのデータ
を消去し、その後そのアドレスにデータを書き込まなけ
ればならない。従って、データを書き換える場合には、
消去と書き込みという二つの処理を必ず必要とするので
ある。
を直接書き換えることはできず、記憶したデータを変更
する場合には、まず変更しようとするアドレスのデータ
を消去し、その後そのアドレスにデータを書き込まなけ
ればならない。従って、データを書き換える場合には、
消去と書き込みという二つの処理を必ず必要とするので
ある。
【0004】
【発明が解決しようとする課題】しかしながら、EEP
ROMは、そのデータの消去が電気化学的反応により行
なわれるから、1バイトのデータの消去にもその後の書
き込みにも、かなりの時間を要するという短所がある。
従って、複数バイトのデータを書き換えようとすると、
消去と書き込みの処理を繰り返すので、全データの書き
換えが完了するのに数十秒といった長時間を要し、主記
憶の一部として用いることはおろか、外部記憶装置とし
て用いることも困難であった。
ROMは、そのデータの消去が電気化学的反応により行
なわれるから、1バイトのデータの消去にもその後の書
き込みにも、かなりの時間を要するという短所がある。
従って、複数バイトのデータを書き換えようとすると、
消去と書き込みの処理を繰り返すので、全データの書き
換えが完了するのに数十秒といった長時間を要し、主記
憶の一部として用いることはおろか、外部記憶装置とし
て用いることも困難であった。
【0005】最近になって、EEPROMのデータを一
括して消去可能なタイプや、あるいはEEPROMの内
部をいくつかのブロックに分けてブロック毎に消去可能
なタイプも提案されてはいるが、その場合には、コンピ
ュータが1バイトのデータを書き換えようとしたとき対
処することができない。
括して消去可能なタイプや、あるいはEEPROMの内
部をいくつかのブロックに分けてブロック毎に消去可能
なタイプも提案されてはいるが、その場合には、コンピ
ュータが1バイトのデータを書き換えようとしたとき対
処することができない。
【0006】本発明はこうした問題を解決し、EEPR
OMを用いた記憶手段におけるデータの書き換えを現実
的な使用の態様に合致したものとすることを目的として
なされた。そのために、本発明は次の構成を採った。
OMを用いた記憶手段におけるデータの書き換えを現実
的な使用の態様に合致したものとすることを目的として
なされた。そのために、本発明は次の構成を採った。
【0007】
【課題を解決するための手段】本発明の記憶装置は、図
1に基本的構成を例示するように、記憶しているデータ
を、複数のアドレスが含まれるブロックを単位として電
気的に消去可能なプログラマブルリードオンリメモリP
Mを用いた記憶手段M1と、該記憶手段M1へのデータ
の書き込み動作が生じたとき、このデータを一時的に蓄
えるキャッシュメモリM2と、該キャッシュメモリM2
にデータが蓄えられたとき、該データの格納先が属する
ブロックのデータを電気的に消去するデータ消去手段M
3と、該データの消去後の所定のタイミングで、前記キ
ャッシュメモリM2に蓄えられたデータを前記ブロック
に書き込む書込手段M4とを備えたことを要旨とする。
1に基本的構成を例示するように、記憶しているデータ
を、複数のアドレスが含まれるブロックを単位として電
気的に消去可能なプログラマブルリードオンリメモリP
Mを用いた記憶手段M1と、該記憶手段M1へのデータ
の書き込み動作が生じたとき、このデータを一時的に蓄
えるキャッシュメモリM2と、該キャッシュメモリM2
にデータが蓄えられたとき、該データの格納先が属する
ブロックのデータを電気的に消去するデータ消去手段M
3と、該データの消去後の所定のタイミングで、前記キ
ャッシュメモリM2に蓄えられたデータを前記ブロック
に書き込む書込手段M4とを備えたことを要旨とする。
【0008】なお、上記構成に加えて、図1に破線で示
したように、キャッシュメモリM2に蓄えられたデータ
がそのデータの格納先が属するブロックの一部分に該当
するとき、データ消去手段M3によるブロックのデータ
の消去に先だってこのブロックのデータを読み出す先読
手段M11と、書込手段M4によるデータの書き込みに
備えて、このデータに、先読手段M11が読みだしたデ
ータを合成するデータ合成手段M12とを備えることも
好適である。キャッシュメモリM2に蓄えられたデータ
が、そのデータの格納先が属するブロックの一部分に該
当するときには、残部のデータを保存する必要があるか
らである。
したように、キャッシュメモリM2に蓄えられたデータ
がそのデータの格納先が属するブロックの一部分に該当
するとき、データ消去手段M3によるブロックのデータ
の消去に先だってこのブロックのデータを読み出す先読
手段M11と、書込手段M4によるデータの書き込みに
備えて、このデータに、先読手段M11が読みだしたデ
ータを合成するデータ合成手段M12とを備えることも
好適である。キャッシュメモリM2に蓄えられたデータ
が、そのデータの格納先が属するブロックの一部分に該
当するときには、残部のデータを保存する必要があるか
らである。
【0009】また、図1に一点鎖線で示したように、記
憶手段M1へのデータの読み出し動作が生じたとき、こ
のデータがキャッシュメモリM2に存在する場合には、
このデータをキャッシュメモリM2から出力するデータ
読出手段M21を備えることもできる。キャッシュメモ
リM2からデータを読み出すので、データの読出までに
データを記憶手段M1に書き込んでおく必要がなく、デ
ータの読み出し時間の短縮を図ることもできる。
憶手段M1へのデータの読み出し動作が生じたとき、こ
のデータがキャッシュメモリM2に存在する場合には、
このデータをキャッシュメモリM2から出力するデータ
読出手段M21を備えることもできる。キャッシュメモ
リM2からデータを読み出すので、データの読出までに
データを記憶手段M1に書き込んでおく必要がなく、デ
ータの読み出し時間の短縮を図ることもできる。
【0010】更に、この記憶装置の電源が不意に遮断さ
れる場合を考えて、図1に二点鎖線で示したように、電
源断を検出する電源断検出手段M31と、電源断が検出
されたとき、記憶手段M1に未だ書き込まれていないデ
ータがキャッシュメモリM2にあるか否かを判断する未
書込データ判断手段M32と、未書込のデータが存在す
ると判断された場合に、データ消去手段M3および書込
手段M4を動作させる電源断時処理手段M33と、電源
断が検出されてからデータ消去手段M3および書込手段
M4の動作が完了するまでの間、記憶装置の電源をバッ
クアップする電源バックアップ手段M34と、を備える
ことも好適である。
れる場合を考えて、図1に二点鎖線で示したように、電
源断を検出する電源断検出手段M31と、電源断が検出
されたとき、記憶手段M1に未だ書き込まれていないデ
ータがキャッシュメモリM2にあるか否かを判断する未
書込データ判断手段M32と、未書込のデータが存在す
ると判断された場合に、データ消去手段M3および書込
手段M4を動作させる電源断時処理手段M33と、電源
断が検出されてからデータ消去手段M3および書込手段
M4の動作が完了するまでの間、記憶装置の電源をバッ
クアップする電源バックアップ手段M34と、を備える
ことも好適である。
【0011】
【作用】以上のように構成された本発明の記憶装置は、
記憶手段M1へのデータの書き込み動作が生じたとき、
キャッシュメモリM2はこのデータを一時的に蓄える。
キャッシュメモリM2にデータが蓄えられたとき、デー
タ消去手段M3が、データの格納先が属するブロックの
データを電気的に消去する。データの消去後の所定のタ
イミングで、書込手段M4が、キャッシュメモリM2に
蓄えられたデータを記憶手段M1の対応するブロックに
書き込む。記憶手段M1は、記憶しているデータを、複
数のアドレスが含まれるブロックを単位として電気的に
消去可能なプログラマブルリードオンリメモリPMを用
いたものなので、ブロック単位でデータの書き換えが行
なわれる。
記憶手段M1へのデータの書き込み動作が生じたとき、
キャッシュメモリM2はこのデータを一時的に蓄える。
キャッシュメモリM2にデータが蓄えられたとき、デー
タ消去手段M3が、データの格納先が属するブロックの
データを電気的に消去する。データの消去後の所定のタ
イミングで、書込手段M4が、キャッシュメモリM2に
蓄えられたデータを記憶手段M1の対応するブロックに
書き込む。記憶手段M1は、記憶しているデータを、複
数のアドレスが含まれるブロックを単位として電気的に
消去可能なプログラマブルリードオンリメモリPMを用
いたものなので、ブロック単位でデータの書き換えが行
なわれる。
【0012】
【実施例】以上説明した本発明の構成・作用を一層明ら
かにするために、以下本発明の好適な実施例について説
明する。図2は、本発明の一実施例としての記憶装置1
を実装したコンピュータ3の概略構成を示すブロック図
である。
かにするために、以下本発明の好適な実施例について説
明する。図2は、本発明の一実施例としての記憶装置1
を実装したコンピュータ3の概略構成を示すブロック図
である。
【0013】この記憶装置1は、コンピュータ3の拡張
スロット7に装着されるボードタイプのものであり、ボ
ード上には8ビット×256KのEEPROM11が4
0個搭載されている。従って、全体の記憶容量は10メ
ガバイトである。更に、記憶装置1には、このEEPR
OM11を制御するコントローラ12やスタティックR
AMからなるキャッシュメモリ15、およびコンピュー
タ3のシステムバス16とのデータのやり取りを司るイ
ンタフェース18などが備えられている。なお、本実施
例で用いたEEPROM11は、その消去端子を所定時
間ハイレベルに保つことで、256K全部を1ブロック
として、全データを一度に消去する機能を有するが、全
体を複数のブロック(例えば4ブロック)に分け、ブロ
ック毎に消去可能なEEPROMも開発されており、こ
れを用いることも何等差し支えない。なお、本実施例で
用いたEEPROM11の場合、消去に要する時間は、
約40秒である。
スロット7に装着されるボードタイプのものであり、ボ
ード上には8ビット×256KのEEPROM11が4
0個搭載されている。従って、全体の記憶容量は10メ
ガバイトである。更に、記憶装置1には、このEEPR
OM11を制御するコントローラ12やスタティックR
AMからなるキャッシュメモリ15、およびコンピュー
タ3のシステムバス16とのデータのやり取りを司るイ
ンタフェース18などが備えられている。なお、本実施
例で用いたEEPROM11は、その消去端子を所定時
間ハイレベルに保つことで、256K全部を1ブロック
として、全データを一度に消去する機能を有するが、全
体を複数のブロック(例えば4ブロック)に分け、ブロ
ック毎に消去可能なEEPROMも開発されており、こ
れを用いることも何等差し支えない。なお、本実施例で
用いたEEPROM11の場合、消去に要する時間は、
約40秒である。
【0014】一方、コンピュータ3は、図示するよう
に、周知のCPU21,ROM22,RAM23,タイ
マ25,電源回路27などから構成されており、内部の
システムバス16には、CRT31への画像信号の出力
を制御するCRTコントローラであるCRTC33、キ
ーボード35とのインタフェースを司るキーボードイン
タフェース37、フレキシブルディスクドライブ41の
コントローラであるFDC43、ハードディスク45の
コントローラであるHDC47も接続されている。
に、周知のCPU21,ROM22,RAM23,タイ
マ25,電源回路27などから構成されており、内部の
システムバス16には、CRT31への画像信号の出力
を制御するCRTコントローラであるCRTC33、キ
ーボード35とのインタフェースを司るキーボードイン
タフェース37、フレキシブルディスクドライブ41の
コントローラであるFDC43、ハードディスク45の
コントローラであるHDC47も接続されている。
【0015】コンピュータ3に内蔵された電源回路27
は、商用交流100Vから安定化された電源電圧VCCを
コンピュータ3全体に供給する回路であり、図示しない
電源スイッチによる電源の遮断や停電あるいは瞬停等を
検出する機能も備える。電源遮断の検出信号は、割込要
求信号としてシステムバス16に出力され、拡張スロッ
ト7にも接続されている。
は、商用交流100Vから安定化された電源電圧VCCを
コンピュータ3全体に供給する回路であり、図示しない
電源スイッチによる電源の遮断や停電あるいは瞬停等を
検出する機能も備える。電源遮断の検出信号は、割込要
求信号としてシステムバス16に出力され、拡張スロッ
ト7にも接続されている。
【0016】コンピュータ3内部のシステムバス16に
は、フルアドレス信号はもとよりデータ信号,制御信号
など、CPU21が扱うほとんどの信号の信号線が含ま
れており、これらの信号は、総て拡張スロット7にも与
えられている。従って、この拡張スロット7に実装され
た記憶装置1は、FDC43やHDC47などの他のコ
ントローラと同様に、システムバス16を介したアドレ
ス,データ,制御信号のやり取りが可能である。拡張ス
ロット7に実装された記憶装置1は、CPU21から
は、フレキシブルディスクドライブ41やハードディス
ク45と同様、外部記憶装置のひとつとして扱われる。
は、フルアドレス信号はもとよりデータ信号,制御信号
など、CPU21が扱うほとんどの信号の信号線が含ま
れており、これらの信号は、総て拡張スロット7にも与
えられている。従って、この拡張スロット7に実装され
た記憶装置1は、FDC43やHDC47などの他のコ
ントローラと同様に、システムバス16を介したアドレ
ス,データ,制御信号のやり取りが可能である。拡張ス
ロット7に実装された記憶装置1は、CPU21から
は、フレキシブルディスクドライブ41やハードディス
ク45と同様、外部記憶装置のひとつとして扱われる。
【0017】次に、コンピュータ3のCPU21から記
憶装置1にデータの書き込みが行なわれる場合の処理に
ついて説明する。CPU21からみれば、記憶装置1は
外部記憶装置のひとつに過ぎず、所定の論理アドレスを
有するデバイスとしてアクセスされる。記憶装置1のコ
ントローラ12は、ROM,RAM,タイマ等を内蔵し
た1チップマイクロプロセッサであり、図3ないし図5
に示す種々の処理を実行する。コンピュータ3のCPU
21から、システムバス16を介して、データの書込要
求が生じたとき、記憶装置1のコントローラ12は、図
3に示す書込要求対応処理ルーチンを実行する。なお、
本実施例ではコントローラ12に1チップマイクロプロ
セッサを用い、ソフトウェアによりその機能を実現して
いるが、ハードウェアにより同等の機能を実現すること
も容易である。
憶装置1にデータの書き込みが行なわれる場合の処理に
ついて説明する。CPU21からみれば、記憶装置1は
外部記憶装置のひとつに過ぎず、所定の論理アドレスを
有するデバイスとしてアクセスされる。記憶装置1のコ
ントローラ12は、ROM,RAM,タイマ等を内蔵し
た1チップマイクロプロセッサであり、図3ないし図5
に示す種々の処理を実行する。コンピュータ3のCPU
21から、システムバス16を介して、データの書込要
求が生じたとき、記憶装置1のコントローラ12は、図
3に示す書込要求対応処理ルーチンを実行する。なお、
本実施例ではコントローラ12に1チップマイクロプロ
セッサを用い、ソフトウェアによりその機能を実現して
いるが、ハードウェアにより同等の機能を実現すること
も容易である。
【0018】図3に示したルーチンを起動すると、コン
トローラ12は、まずキャッシュメモリ15に余裕があ
るか否かの判断を行なう(ステップS100)。通常、
CPU21から記憶装置1に書き込まれるデータは、一
旦キャッシュメモリ15に蓄えられるが、CPU21か
ら短期間に大量の書込要求が生じると、キャッシュメモ
リ15の余裕がなくなってしまうことがある。ステップ
S100では、これを判断するのである。
トローラ12は、まずキャッシュメモリ15に余裕があ
るか否かの判断を行なう(ステップS100)。通常、
CPU21から記憶装置1に書き込まれるデータは、一
旦キャッシュメモリ15に蓄えられるが、CPU21か
ら短期間に大量の書込要求が生じると、キャッシュメモ
リ15の余裕がなくなってしまうことがある。ステップ
S100では、これを判断するのである。
【0019】キャッシュメモリ15に余裕がある場合に
は、そのままCPU21から書込要求のあったデータを
キャッシュメモリ15に記憶する処理を行なう(ステッ
プS110)。CPU21からキャッシュメモリ15へ
のデータの転送は、システムバス16,インタフェース
18を介して行なわれるが、CPU21の管理の下で1
バイトずつ行なってもよいし、コンピュータ3にダイレ
クトメモリアクセスコントローラ(DMA)が設けられ
ている場合には、ブロック転送により行なってもよい。
は、そのままCPU21から書込要求のあったデータを
キャッシュメモリ15に記憶する処理を行なう(ステッ
プS110)。CPU21からキャッシュメモリ15へ
のデータの転送は、システムバス16,インタフェース
18を介して行なわれるが、CPU21の管理の下で1
バイトずつ行なってもよいし、コンピュータ3にダイレ
クトメモリアクセスコントローラ(DMA)が設けられ
ている場合には、ブロック転送により行なってもよい。
【0020】キャッシュメモリ15にデータを転送した
後、キャッシュメモリ15にEEPROM11に書き込
むべきデータがあるとして、これを示すフラグFに値1
を設定し(ステップS120)、次に、EEPROM1
1に書き込むべきデータの大きさがEEPROM11の
消去単位と較べて十分に大きいか否かの判断を行なう
(ステップS130)。本実施例のEEPROM11は
チップ毎で消去するタイプのものであり、EEPROM
11の消去単位は256Kバイトである。書込データの
大きさが消去単位より十分に大きい場合には、書込デー
タの格納先に対応するブロック(ここではEEPROM
11のあるチップ)のデータを消去する処理を行なう
(ステップS140)。
後、キャッシュメモリ15にEEPROM11に書き込
むべきデータがあるとして、これを示すフラグFに値1
を設定し(ステップS120)、次に、EEPROM1
1に書き込むべきデータの大きさがEEPROM11の
消去単位と較べて十分に大きいか否かの判断を行なう
(ステップS130)。本実施例のEEPROM11は
チップ毎で消去するタイプのものであり、EEPROM
11の消去単位は256Kバイトである。書込データの
大きさが消去単位より十分に大きい場合には、書込デー
タの格納先に対応するブロック(ここではEEPROM
11のあるチップ)のデータを消去する処理を行なう
(ステップS140)。
【0021】CPU21からデータの書込要求が出され
てから、EEPROM11の該当するブロックのデータ
の消去が行なわれるまでの様子を図4に区間1として示
した。一方、ステップS130の判断において、書込要
求のあったデータの大きさが消去単位より小さいと判断
された場合には、該当ブロック、即ちデータの書込先の
チップの全データをキャッシュメモリ15に読み出す処
理を行ない(ステップS150)、このデータとキャッ
シュメモリ15に記憶されたデータとを合成する処理を
行なう(ステップS160)。EEPROM11のデー
タとキャッシュメモリ15のデータとが合成される様子
を図5に示した。EEPROM11は、全データが一括
して消去されるので、新たに書き込まれる部分以外のデ
ータが失われないよう予めキャッシュメモリ15に読み
出し、新たに書き込まれるデータと合成しておくのであ
る。データを合成した後、該当ブロックのデータを消去
する処理を行なう(ステップS140)。この場合の各
信号のやり取りを図6に区間11として示した。
てから、EEPROM11の該当するブロックのデータ
の消去が行なわれるまでの様子を図4に区間1として示
した。一方、ステップS130の判断において、書込要
求のあったデータの大きさが消去単位より小さいと判断
された場合には、該当ブロック、即ちデータの書込先の
チップの全データをキャッシュメモリ15に読み出す処
理を行ない(ステップS150)、このデータとキャッ
シュメモリ15に記憶されたデータとを合成する処理を
行なう(ステップS160)。EEPROM11のデー
タとキャッシュメモリ15のデータとが合成される様子
を図5に示した。EEPROM11は、全データが一括
して消去されるので、新たに書き込まれる部分以外のデ
ータが失われないよう予めキャッシュメモリ15に読み
出し、新たに書き込まれるデータと合成しておくのであ
る。データを合成した後、該当ブロックのデータを消去
する処理を行なう(ステップS140)。この場合の各
信号のやり取りを図6に区間11として示した。
【0022】以上説明した処理によりCPU21からデ
ータの書込要求があると、このデータをキャッシュメモ
リ15に記憶し、必要があればデータを合成した後、E
EPROM11の対応するブロックを消去する処理を行
ない、EEPROM11へのデータの書込準備を完了す
る。CPU21からデータの書込要求があっても一旦キ
ャッシュメモリ15にデータを蓄えてEEPROM11
に直ちに書き込まないのは、EEPROM11にデータ
を書き込むためには、データの消去が必要であり、これ
に長時間(本実施例のEEPROM11では約40秒、
図4ないし図6に示す区間2,12)を要するからであ
る。
ータの書込要求があると、このデータをキャッシュメモ
リ15に記憶し、必要があればデータを合成した後、E
EPROM11の対応するブロックを消去する処理を行
ない、EEPROM11へのデータの書込準備を完了す
る。CPU21からデータの書込要求があっても一旦キ
ャッシュメモリ15にデータを蓄えてEEPROM11
に直ちに書き込まないのは、EEPROM11にデータ
を書き込むためには、データの消去が必要であり、これ
に長時間(本実施例のEEPROM11では約40秒、
図4ないし図6に示す区間2,12)を要するからであ
る。
【0023】EEPROM11へのデータの書込準備が
完了した状態では、EEPROM11に書き込まれるべ
きデータはキャッシュメモリ15上にのみ存在すること
になる。このデータは、直ちにEEPROM11に書き
込まれる訳ではないので、CPU21からデータの書込
が次々になされているような場合には、キャッシュメモ
リ15へのデータの記憶とEEPROM11の消去のみ
行なわれることになり、EEPROM11に書き込まれ
ていないデータがキャッシュメモリ15上に残った状態
となる。キャッシュメモリ15上に未書込のデータが存
在する場合には、所定のタイミングで、キャッシュメモ
リ15上のデータをEEPROM11に書き込むことに
なるが、その書込のタイミングは、本実施例では次の通
りである。
完了した状態では、EEPROM11に書き込まれるべ
きデータはキャッシュメモリ15上にのみ存在すること
になる。このデータは、直ちにEEPROM11に書き
込まれる訳ではないので、CPU21からデータの書込
が次々になされているような場合には、キャッシュメモ
リ15へのデータの記憶とEEPROM11の消去のみ
行なわれることになり、EEPROM11に書き込まれ
ていないデータがキャッシュメモリ15上に残った状態
となる。キャッシュメモリ15上に未書込のデータが存
在する場合には、所定のタイミングで、キャッシュメモ
リ15上のデータをEEPROM11に書き込むことに
なるが、その書込のタイミングは、本実施例では次の通
りである。
【0024】 CPU21から記憶装置1の該当部位
へのアクセスが終了してから所定時間経過したとき。即
ち、書き込まれたデータが書き直される可能性は低いと
判断できるとき。 キャッシュメモリ15にCPU21からのデータを
記憶する余裕がないとき。即ち、そのままキャッシュメ
モリ15にデータを書き込んだのでは、データがオーバ
ーフローしてしまうとき。 電源遮断の条件が検出されたとき。即ち、EEPR
OM11に書き込まなければキャッシュメモリ15上の
データが失われる恐れがあるとき。
へのアクセスが終了してから所定時間経過したとき。即
ち、書き込まれたデータが書き直される可能性は低いと
判断できるとき。 キャッシュメモリ15にCPU21からのデータを
記憶する余裕がないとき。即ち、そのままキャッシュメ
モリ15にデータを書き込んだのでは、データがオーバ
ーフローしてしまうとき。 電源遮断の条件が検出されたとき。即ち、EEPR
OM11に書き込まなければキャッシュメモリ15上の
データが失われる恐れがあるとき。
【0025】これらの条件におけるEEPROM11へ
のデータの書込について説明する。の条件に該当する
場合の処理を、図7に示した。図7に示したフローチャ
ートは、CPU21からの記憶装置1へのアクセスがな
い場合に、コントローラ12に内蔵したタイマにより所
定時間毎に起動されるタイマ割込処理ルーチンである。
この割込処理が起動されると、まずフラグFが値1であ
るか否かの判断を行なう(ステップS200)。フラグ
Fは、キャッシュメモリ15に未書込のデータがある場
合に値1にセットされるので、その場合には、この未書
込のデータに対するCPU21からの最終アクセスがあ
ってから所定の時間が経過しているか否かの判断を行な
う(ステップS210)。
のデータの書込について説明する。の条件に該当する
場合の処理を、図7に示した。図7に示したフローチャ
ートは、CPU21からの記憶装置1へのアクセスがな
い場合に、コントローラ12に内蔵したタイマにより所
定時間毎に起動されるタイマ割込処理ルーチンである。
この割込処理が起動されると、まずフラグFが値1であ
るか否かの判断を行なう(ステップS200)。フラグ
Fは、キャッシュメモリ15に未書込のデータがある場
合に値1にセットされるので、その場合には、この未書
込のデータに対するCPU21からの最終アクセスがあ
ってから所定の時間が経過しているか否かの判断を行な
う(ステップS210)。
【0026】一般にコンピュータにおける特定のデータ
へのアクセスはある時間内に集中する傾向にあるから、
キャッシュメモリ15に新たなデータが書き込まれたか
らといって直ちにEEPROM11に書き込むと、直後
にデータが書き直され、データの更新に無用な時間を要
することになりやすい。こうした問題を回避するため
に、キャッシュメモリ15に書き込まれたデータに対す
るCPU21からのアクセスが終了してから所定時間T
pだけ、このデータのEEPROM11への書込を待つ
のである。
へのアクセスはある時間内に集中する傾向にあるから、
キャッシュメモリ15に新たなデータが書き込まれたか
らといって直ちにEEPROM11に書き込むと、直後
にデータが書き直され、データの更新に無用な時間を要
することになりやすい。こうした問題を回避するため
に、キャッシュメモリ15に書き込まれたデータに対す
るCPU21からのアクセスが終了してから所定時間T
pだけ、このデータのEEPROM11への書込を待つ
のである。
【0027】最終アクセスから所定時間経過したと判断
された場合には、キャッシュメモリ15の未書込データ
であって対応するEEPROM11の消去が終わってい
るデータを、ブロック単位でEEPROM11に書き込
む処理を行なう(ステップS220)。本実施例では、
EEPROM11の1チップが1ブロックに相当するの
で、256Kバイトを単位としてデータの書込を行なう
ことになる。データの書込のタイミングを、図4に区間
3として例示する。
された場合には、キャッシュメモリ15の未書込データ
であって対応するEEPROM11の消去が終わってい
るデータを、ブロック単位でEEPROM11に書き込
む処理を行なう(ステップS220)。本実施例では、
EEPROM11の1チップが1ブロックに相当するの
で、256Kバイトを単位としてデータの書込を行なう
ことになる。データの書込のタイミングを、図4に区間
3として例示する。
【0028】ブロック単位でのデータの書込が完了する
と、未書込のデータの全ブロックの書込が完了したか否
かを判断し(ステップS230)、全ブロックの書込が
完了していればフラグFを値0にリセットして(ステッ
プS240)、「RTN」に抜けて本ルーチンを終了す
る。なお、ステップS200,S210,S230での
判断が「NO」の場合には、いずれも「RTN」に抜け
て、何も行なわずに本ルーチンを終了する。
と、未書込のデータの全ブロックの書込が完了したか否
かを判断し(ステップS230)、全ブロックの書込が
完了していればフラグFを値0にリセットして(ステッ
プS240)、「RTN」に抜けて本ルーチンを終了す
る。なお、ステップS200,S210,S230での
判断が「NO」の場合には、いずれも「RTN」に抜け
て、何も行なわずに本ルーチンを終了する。
【0029】以上の処理により、記憶装置1は、CPU
21からの該当データへのアクセスが終了してから所定
時間経過したとき、即ち書き込まれたデータが書き直さ
れる可能性は低いと判断できるとき、キャッシュメモリ
15上の未書込データをEEPROM11の所定の部位
に、ブロック単位で書き込む処理を行なう。
21からの該当データへのアクセスが終了してから所定
時間経過したとき、即ち書き込まれたデータが書き直さ
れる可能性は低いと判断できるとき、キャッシュメモリ
15上の未書込データをEEPROM11の所定の部位
に、ブロック単位で書き込む処理を行なう。
【0030】次に既述したの条件、即ちキャッシュメ
モリ15にCPU21からのデータを記憶する余裕がな
いと判断された場合に行なわれるデータの書込について
説明する。この場合には、CPU21がキャッシュメモ
リ15にそのままデータを書き込んだのでは、データが
オーバーフローしてしまうので、CPU21からキャッ
シュメモリ15にデータを受け取る前に、キャッシュメ
モリ15上の未書込データをEEPROM11の所定の
部位に書き込むのである。
モリ15にCPU21からのデータを記憶する余裕がな
いと判断された場合に行なわれるデータの書込について
説明する。この場合には、CPU21がキャッシュメモ
リ15にそのままデータを書き込んだのでは、データが
オーバーフローしてしまうので、CPU21からキャッ
シュメモリ15にデータを受け取る前に、キャッシュメ
モリ15上の未書込データをEEPROM11の所定の
部位に書き込むのである。
【0031】この場合、即ち図3に示したフローチャー
トのステップS100において、キャッシュメモリ15
に余裕がないと判断された場合には、コントローラ12
は、まずインタフェース18,システムバス16を介し
てBUSY信号を出力する処理を行なう(ステップS1
70)。このBUSY信号は、CPU21に対して待機
を要求する信号である。続いて、コントローラ12は、
キャッシュメモリ15上の1ブロック(256Kバイ
ト)分の未書込データをEEPROM11に書き込む処
理を行ない(ステップS180)、その後、BUSY信
号を解除する処理を行なう(ステップS190)。
トのステップS100において、キャッシュメモリ15
に余裕がないと判断された場合には、コントローラ12
は、まずインタフェース18,システムバス16を介し
てBUSY信号を出力する処理を行なう(ステップS1
70)。このBUSY信号は、CPU21に対して待機
を要求する信号である。続いて、コントローラ12は、
キャッシュメモリ15上の1ブロック(256Kバイ
ト)分の未書込データをEEPROM11に書き込む処
理を行ない(ステップS180)、その後、BUSY信
号を解除する処理を行なう(ステップS190)。
【0032】BUSY信号の解除によりCPU21は記
憶装置1に対してデータの転送を開始する。ステップS
170ないしステップS190の処理により、キャッシ
ュメモリ15上の少なくとも1ブロックについては、デ
ータがEEPROM11に書き込まれ消去可能となって
いるから、記憶装置1はキャッシュメモリ15のこのブ
ロックにデータを記憶する(ステップS110)。ステ
ップS110以下の処理は既述した通りである。
憶装置1に対してデータの転送を開始する。ステップS
170ないしステップS190の処理により、キャッシ
ュメモリ15上の少なくとも1ブロックについては、デ
ータがEEPROM11に書き込まれ消去可能となって
いるから、記憶装置1はキャッシュメモリ15のこのブ
ロックにデータを記憶する(ステップS110)。ステ
ップS110以下の処理は既述した通りである。
【0033】次に、の条件、即ち電源断の場合の処理
について、図8のフローチャートに基づいて説明する。
電源スイッチの操作や停電による電源断を電源回路27
が検出すると、この検出信号はシステムバス16,イン
タフェース18を介してコントローラ12に入力され、
コントローラ12に対して、最高の優先順位を持つ電源
断時割込要求を起こす。この割込要求を受けて、コント
ローラ12は図8の電源断時割込処理ルーチンを起動す
る。
について、図8のフローチャートに基づいて説明する。
電源スイッチの操作や停電による電源断を電源回路27
が検出すると、この検出信号はシステムバス16,イン
タフェース18を介してコントローラ12に入力され、
コントローラ12に対して、最高の優先順位を持つ電源
断時割込要求を起こす。この割込要求を受けて、コント
ローラ12は図8の電源断時割込処理ルーチンを起動す
る。
【0034】この割込ルーチンが起動されると、まずキ
ャッシュメモリ15上に未書込のデータがあるか否かの
判断を行ない(ステップS300)、未書込のデータが
なければそのまま処理を終了する。一方、未書込のデー
タがあると判断された場合には、上述したケースと同
様、キャッシュメモリ15上のそのデータをEEPRO
M11にブロック単位で書き込む処理を行なう(ステッ
プS310)。かかる処理の間中、電源回路27は、記
憶装置1全体の電源を保持する。
ャッシュメモリ15上に未書込のデータがあるか否かの
判断を行ない(ステップS300)、未書込のデータが
なければそのまま処理を終了する。一方、未書込のデー
タがあると判断された場合には、上述したケースと同
様、キャッシュメモリ15上のそのデータをEEPRO
M11にブロック単位で書き込む処理を行なう(ステッ
プS310)。かかる処理の間中、電源回路27は、記
憶装置1全体の電源を保持する。
【0035】以上説明した本実施例の記憶装置1は、電
気的に消去可能なプログラマブルリードオンリーメモリ
であるEEPROM11を用いて、コンピュータ3用の
大容量な外部記憶装置を実現することができる。この記
憶装置1は、電源を長期に亘って落としても記憶内容が
失われることはない。更に、使用中に電源が落ちるよう
な事態が生じてもデータを失うことがない。また、キャ
ッシュメモリ15を用いているので、コンピュータ3の
CPU21から見た場合、EEPROM11のデータの
消去と書込の完了までCPU21が拘束されるというこ
とがなく、アクセスに過大なオーバーヘッドを生じるこ
とがない。
気的に消去可能なプログラマブルリードオンリーメモリ
であるEEPROM11を用いて、コンピュータ3用の
大容量な外部記憶装置を実現することができる。この記
憶装置1は、電源を長期に亘って落としても記憶内容が
失われることはない。更に、使用中に電源が落ちるよう
な事態が生じてもデータを失うことがない。また、キャ
ッシュメモリ15を用いているので、コンピュータ3の
CPU21から見た場合、EEPROM11のデータの
消去と書込の完了までCPU21が拘束されるというこ
とがなく、アクセスに過大なオーバーヘッドを生じるこ
とがない。
【0036】なお、フローチャートには示さなかった
が、図4,図6に示すように、キャッシュメモリ15上
にデータが存在する間に、CPU21から同じデータの
読み出し要求がなされた場合には、EEPROM11に
書き込んだ後であっても、EEPROM11からではな
くキャッシュメモリ15からデータを読み出してCPU
21に出力するよう構成することができる。この場合に
は、データの読み出し時間を短縮することもできる。
が、図4,図6に示すように、キャッシュメモリ15上
にデータが存在する間に、CPU21から同じデータの
読み出し要求がなされた場合には、EEPROM11に
書き込んだ後であっても、EEPROM11からではな
くキャッシュメモリ15からデータを読み出してCPU
21に出力するよう構成することができる。この場合に
は、データの読み出し時間を短縮することもできる。
【0037】以上本発明の実施例について説明したが、
本発明の記憶装置はこうした実施例に何等限定されるも
のではなく、例えば1チップのEEPROMの内部を複
数のブロックに分けブロック毎に消去可能なタイプのプ
ログラマブルリードオンリーメモリを用いた構成、コン
ピュータの主記憶に用いた構成、キャッシュメモリを二
重化しキャッシュメモリからEEPROMへのデータの
書込をコンピュータ3のCPU21の動作とは完全に分
離して行なう構成、キャッシュメモリ15をバッテリに
よりバックアップし電源断の際のEEPROMへのデー
タの書込を行なわなくともデータが保存される構成、1
メガバイトのEEPROMなど更に容量の大きな素子を
用い大容量化を図った構成、あるいは記憶装置1へのデ
ータの書込にDMA転送を用いた構成など、本発明の要
旨を逸脱しない範囲内において、種々なる態様で実施し
得ることは勿論である。
本発明の記憶装置はこうした実施例に何等限定されるも
のではなく、例えば1チップのEEPROMの内部を複
数のブロックに分けブロック毎に消去可能なタイプのプ
ログラマブルリードオンリーメモリを用いた構成、コン
ピュータの主記憶に用いた構成、キャッシュメモリを二
重化しキャッシュメモリからEEPROMへのデータの
書込をコンピュータ3のCPU21の動作とは完全に分
離して行なう構成、キャッシュメモリ15をバッテリに
よりバックアップし電源断の際のEEPROMへのデー
タの書込を行なわなくともデータが保存される構成、1
メガバイトのEEPROMなど更に容量の大きな素子を
用い大容量化を図った構成、あるいは記憶装置1へのデ
ータの書込にDMA転送を用いた構成など、本発明の要
旨を逸脱しない範囲内において、種々なる態様で実施し
得ることは勿論である。
【0038】
【発明の効果】以上説明したように本発明によれば、電
気的に消去可能なプログラマブルリードオンリーメモリ
を用いて、現実の使用に耐える速度で読み書き自在な記
憶装置を構成することができるという極めて優れた効果
を奏する。プログラマブルリードオンリーメモリを用い
ているので、電源を長期に亘って落としても記憶内容が
失われることはない。更に、使用中に電源が落ちるよう
な事態が生じても、最悪でもキャッシュメモリ上のデー
タを除いてはデータを失うことがない。また、キャッシ
ュメモリを用いているので、この記憶装置にアクセスす
る側から見た場合、プログラマブルリードオンリーメモ
リのデータの消去と書込の完了まで外部の装置が拘束さ
れるということがなく、アクセスに過大なオーバーヘッ
ドを生じることがない。
気的に消去可能なプログラマブルリードオンリーメモリ
を用いて、現実の使用に耐える速度で読み書き自在な記
憶装置を構成することができるという極めて優れた効果
を奏する。プログラマブルリードオンリーメモリを用い
ているので、電源を長期に亘って落としても記憶内容が
失われることはない。更に、使用中に電源が落ちるよう
な事態が生じても、最悪でもキャッシュメモリ上のデー
タを除いてはデータを失うことがない。また、キャッシ
ュメモリを用いているので、この記憶装置にアクセスす
る側から見た場合、プログラマブルリードオンリーメモ
リのデータの消去と書込の完了まで外部の装置が拘束さ
れるということがなく、アクセスに過大なオーバーヘッ
ドを生じることがない。
【図1】本発明の基本的構成を例示するブロック図であ
る。
る。
【図2】本発明の一実施例である記憶装置1とこれを組
み込んだコンピュータ3の概略構成図である。
み込んだコンピュータ3の概略構成図である。
【図3】記憶装置1のコントローラ12が実行する書込
要求対応処理ルーチンを示すフローチャートである。
要求対応処理ルーチンを示すフローチャートである。
【図4】書込データの容量が十分に大きい場合の記憶装
置1内部でのデータ消去、書込等のタイミングを示すタ
イミングチャートである。
置1内部でのデータ消去、書込等のタイミングを示すタ
イミングチャートである。
【図5】EEPROM11のブロックの一部のデータの
みを書き換える場合のデータのやり取りの様子を示す模
式図である。
みを書き換える場合のデータのやり取りの様子を示す模
式図である。
【図6】書込データの容量がEEPROM11の一部に
当たる場合の記憶装置1内部でのデータ消去、書込等の
タイミングを示すタイミングチャートである。
当たる場合の記憶装置1内部でのデータ消去、書込等の
タイミングを示すタイミングチャートである。
【図7】記憶装置1のコントローラ12が実行するタイ
マ割込処理ルーチンを示すフローチャートである。
マ割込処理ルーチンを示すフローチャートである。
【図8】電源回路27により電源断が検出された場合
に、コントローラ12が実行する割込処理ルーチンを示
すフローチャートである。
に、コントローラ12が実行する割込処理ルーチンを示
すフローチャートである。
1 記憶装置
3 コンピュータ
11 EEPROM
12 コントローラ
15 キャッシュメモリ
21 CPU
27 電源回路
M1 記憶手段
M2 キャッシュメモリ
M3 データ消去手段
M4 書込手段
PM プログラマブルリードオンリメモリ
Claims (4)
- 【請求項1】 記憶しているデータを、複数のアドレス
が含まれるブロックを単位として電気的に消去可能なプ
ログラマブルリードオンリメモリを用いた記憶手段と、 該記憶手段へのデータの書き込み動作が生じたとき、こ
のデータを一時的に蓄えるキャッシュメモリと、 該キャッシュメモリにデータが蓄えられたとき、該デー
タの格納先が属するブロックのデータを電気的に消去す
るデータ消去手段と、 該データの消去後の所定のタイミングで、前記キャッシ
ュメモリに蓄えられたデータを前記ブロックに書き込む
書込手段とを備えた記憶装置。 - 【請求項2】 請求項1記載の記憶装置であって、 キャッシュメモリに蓄えられたデータが該データの格納
先が属するブロックの一部分に該当するとき、データ消
去手段による該ブロックのデータの消去に先だって該ブ
ロックのデータを読み出す先読手段と、 書込手段によるデータの書き込みに備えて、該データ
に、前記先読手段が読みだしたデータを合成するデータ
合成手段とを備えた記憶装置。 - 【請求項3】 請求項1記載の記憶装置であって、 記憶手段へのデータの読み出し動作が生じたとき、この
データがキャッシュメモリに存在する場合には、該デー
タをキャッシュメモリから出力するデータ読出手段を備
えた記憶装置。 - 【請求項4】 請求項1記載の記憶装置であって、 電源断を検出する電源断検出手段と、 電源断が検出されたとき、キャッシュメモリに記憶手段
に未だ書き込まれていないデータがあるか否かを判断す
る未書込データ判断手段と、 未書込のデータが存在すると判断された場合に、データ
消去手段および書込手段を動作させる電源断時処理手段
と、 電源断が検出されてから、前記データ消去手段および書
込手段の動作が完了するまでの間、記憶装置の電源をバ
ックアップする電源バックアップ手段とを備えた記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3206321A JP2549034B2 (ja) | 1991-07-22 | 1991-07-22 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3206321A JP2549034B2 (ja) | 1991-07-22 | 1991-07-22 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0528039A true JPH0528039A (ja) | 1993-02-05 |
JP2549034B2 JP2549034B2 (ja) | 1996-10-30 |
Family
ID=16521365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3206321A Expired - Lifetime JP2549034B2 (ja) | 1991-07-22 | 1991-07-22 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2549034B2 (ja) |
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Legal Events
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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EXPY | Cancellation because of completion of term |