JP2006186359A - フラッシュメモリ素子 - Google Patents

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Abstract

【課題】ライン選択トランジスタとソース選択トランジスタに隣接したメモリセルのプログラムディスターブを防止しつつ、メモリセルのプログラム速度を向上させることができるＮＡＮＤ型フラッシュメモリ素子を提供する。
【解決手段】ソース選択ラインＳＳＬに接続されるソース選択トランジスタＳＳＴと第１のワードラインＷＬに接続されるメモリセルとの間に、第１のダミーワードラインＤＷＬを通じて第１のグループのダミーメモリセルＤＭＣを挿入し、ドレイン選択ラインＤＳＬに接続されるドレイン選択トランジスタＤＳＴと最後のワードラインＷＬに接続されるメモリセルＭＣ間に第２のダミーワードラインＤＷＬを通じて第２のグループのダミーメモリセルＤＭＣを挿入することにより非選択セルストリングにおいてプログラムディスターブが発生することを防止し、選択されたストリングでプログラム/消去速度が低下するのを防止する。
【選択図】図８

Description

本発明は、フラッシュメモリ素子に関し、特にドレイン選択トランジスタとソース選択トランジスタにメモリセルが隣接して配置されたＮＡＮＤ型フラッシュメモリ素子に関するものである。
フラッシュメモリは、電源が遮断されたときにデータを保管することができる非揮発性メモリの１つであり、電気的にプログラムと消去が可能で一定周期でデータを再作成するリフレッシュ機能が不要な素子をいう。プログラムとはデータをメモリセルに記録する動作をいい、消去とはデータをメモリから削除する動作をいう。このようなフラッシュメモリ素子はセルの構造及び動作条件によりノア（NOR）とナンド（NAND）に大別される。ノア型フラッシュメモリは、各メモリセルトランジスタのソースが接地端子に連結されて任意のアドレスに対するプログラムや消去が可能であり、主として高速動作を要求する応用分野に使われている。反面、ナンド型フラッシュメモリは複数のメモリセルトランジスタが直列に連結されて一個のストリングを構成し、１個のストリングがソースとドレインに連結されている構造であり、主に高集積データ保管の応用分野で用いられる。
図２１は、一般的なＮＡＮＤ型フラッシュメモリ素子を示す。ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に連結されるメモリセルＭＣ０〜ＭＣ３１の個数はデバイスおよび密度を考慮して１６個、３２個、または６４個などである。
図２１では、３２個のメモリセルを一つのストリングにしてＮ個のストリングが存在する。メモリセル(例えば、ＭＣ０)は１つのワードライン(ＷＬ０)によって制御され、１つのページ、即ちメモリセルのグループを形成する。図２１の例では３２個のページが存在する。
このようなナンド型フラッシュメモリ素子は、ソース選択ラインＳＳＬと隣接した第１のワードラインＷＬ０と、選択されない非選択ビット線ＢＬ０に接続されたメモリセルＭＣ０とドレイン選択ラインＤＳＬと隣接した最後のワードラインＷＬ３１と非選択ビット線ＢＬ０に接続されたメモリセルＭＣ３１でプログラムディスターブが発生する。その理由は、プログラム動作時に隣接したソース選択ラインＳＳＬには接地電圧０Ｖが印加され、ドレイン選択ラインＤＳＬには電源電圧（Ｖcc）が印加され、残りのワードラインＷＬ０，ＷＬ１−ＷＬ３１にプログラム禁止電圧（Ｖpass）が印加されることにより、ソース選択トランジスタＳＳＴのチャネルが０Ｖ、ドレイン選択トランジスタＤＳＴのチャネルが１Ｖ、メモリセルＭＣ０，ＭＣ１−ＭＣ３１のチャネルが略８Ｖにブースティングされるためである。
具体的には、ソース選択トランジスタＳＳＴの０Ｖのチャネル電圧とメモリセル(ＭＣ０の８Ｖのチャネル電圧間の電圧差により、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間に、強い横方向の電場が存在し、ドレイン選択トランジスタＤＳＴの１Ｖのチャネル電圧とメモリセルＭＣ３１の８Ｖのチャネル電圧間の電圧差によりドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にも強い横方向の電場が存在することになる。このような電圧差により横方向に強い電場が発生すれば、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板との間の界面で発生する電子がシリコン基板の表面に沿ってメモリセルＭＣ０側に移動しながらホットエレクトロンとなる。このように発生したホットエレクトロンは縦方向に移動してプログラムを所望としないメモリセルＭＣ０，ＭＣ３１のフローティングゲートに流入してメモリセルＭＣ０，ＭＣ３１にデータをプログラムさせる。
一方、選択されたビット線ＢＬ１と、第１および最後のワードラインＷＬ０，ＷＬ３１に接続されるメモリセルＭＣ０，ＭＣ３１のプログラム速度は他のメモリセルＭＣ１−ＭＣ３０のプログラム速度より遅い。その理由は、ソース選択ラインＳＳＬと第１のワードラインＷＬ０間に、そしてドレイン選択ラインＤＳＬと最後のワードラインＷＬ３１との間に電圧差が発生し、第１及び最後のワードラインＷＬ０，ＷＬ３１と選択されたビット線ＢＬ１に接続されるメモリセルＭＣ０，ＭＣ３１のしきい値電圧(Ｖt)が残りのワードラインＷＬ１−ＷＬ３０に接続されるメモリセルのしきい値電圧(Ｖt)より低いためである。
即ち、メモリセルＭＣ０，Ｍ３１がソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの電位による干渉を受けて、これらメモリセルＭＣ０，Ｍ３１のしきい値電圧が他のメモリセルＭＣ１-ＭＣ３０のしきい値電圧より低くなることにより、メモリセルＭＣ０，Ｍ３１のプログラム速度が他のメモリセルＭＣ１−ＭＣ３０のプログラム速度より遅くなる。
図２２は、メモリセル[ＭＣ０，ＭＣ３１；ホットエレクトロンによるプログラムディスターブが発生するメモリセル]のしきい値電圧(Ｖt)とプログラム禁止電圧(Ｖpass)との関係を示したグラフである。
図２２のように、第１と最後のワードラインＷＬ０，ＷＬ３１に接続されたメモリセルＭＣ０，Ｍ３１は、他のワードラインＷＬ１−ＷＬ３０に接続されたメモリセルＭＣ１−ＭＣ３０とは全く異なる特性を示すことが分かる。その原因は、上述したホットエレクトロンによるプログラムディスターブ現象のためである。
図２３は、選択されたビット線ＢＬ１に接続されるメモリセルＭＣ０−ＭＣ３１の各ワードラインＷＬ０−ＷＬ３１に同一の電圧を同時に印加してプログラムを実施した場合、各メモリセルＭＣ０−ＭＣ３１のしきい値電圧(Ｖt)分布を示したグラフである。ここで、しきい値電圧が低いということはプログラム速度が遅いことを意味する。
図２３のように、第１と最後のワードライであるＷＬ０，ＷＬ３１に接続されるメモリセルＭＣ０及びＭＣ３１のしきい値電圧は他のメモリセルＷＬ１−ＷＬ３０よりもしきい値電圧(Ｖt)が低く、プログラム速度が低下するということが分かる。
図２２に示すプログラムディスターブ現象と図２３に示したプログラム速度低下の現象はメモリセルのサイズが小さいほど一層激しくなり、シングルレベルセルよりはマルチレベルセルで一層激しくなる。このようなプログラムディスターブ現象とプログラム速度低下はデバイスの性能を低下させる短所がある。
以上から、本発明の目的は、非選択セルストリングにおいてドレイン選択トランジスタに隣接したメモリセルとソース選択トランジスタに隣接したメモリセルでプログラムディスターブが発生することを防止することにある。
また、本発明の他の目的は、選択されたストリングでドレイン選択トランジスタに隣接したメモリセルとソース選択トランジスタに隣接したメモリセルのプログラム速度が低下することを防止することにある。
上記目的を達成するために、本発明の請求項１に記載のフラッシュメモリ素子は、複数のビット線のそれぞれに連結される第１の選択トランジスタと、共通ソースラインに連結される第２の選択トランジスタと、前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、を含み、前記複数個のメモリセルの中には第１のワードラインに接続されるメモリセルと前記第２の選択トランジスタ間にプログラム動作が行われないダミーメモリセルが含まれることを特徴とするものである。
また、本発明の請求項１０に記載のフラッシュメモリ素子は、複数のビット線のそれぞれに連結される第１の選択トランジスタと、共通ソースラインに連結される第２の選択トランジスタと、前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、を含み、前記複数個のメモリセルの中には最後のワードラインに接続されるメモリセルと前記第１の選択トランジスタ間にプログラム動作が行われないダミーメモリセルが含まれることを特徴とするものである。
また、本発明の請求項１６に記載のフラッシュメモリ素子は、複数のビット線のそれぞれに連結される第１の選択トランジスタと、共通ソースラインに連結される第２の選択トランジスタと、前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、を含み、前記複数個のメモリセルの中には第１のワードラインに接続されるメモリセルと前記第２の選択トランジスタ間にプログラム動作が行われない第１のグループのダミーメモリセルが含まれ、最後のワードラインに接続されるメモリセルと前記第１の選択トランジスタ間にプログラム動作が行われない第２のグループのダミーメモリセルが含まれることを特徴とするものである。
上述した通り、本発明によれば、第１と最後のワードラインに接続されるメモリセルを残りのメモリセルのように動作させることにより、非選択セルストリング内の第１と最後のワードラインに接続されるメモリセルでプログラムディスターブが発生することを防止することができ、また、選択されたセルストリング内の第１と最後のワードラインに接続されるメモリセルのプログラム/消去速度を向上させることができる。その結果、収率の向上に大きく寄与することができる利点がある。
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、本発明は以下で開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例に限定されるものではない。単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。図面上において同一の参照符号は同一の部材を示す。
図１〜図４は、本発明による第１の実施形態のナンド型フラッシュメモリ素子を示し、第１のワードラインに接続されるメモリセルのプログラムディスターブを防止するための望ましい形態のナンド型フラッシュメモリ素子であり、図１はその１つのメモリブロックを示す。
図１において、ナンド型フラッシュメモリ素子は３２個のメモリセルを一つのストリングにしてＮ(Ｎは自然数)個のセルストリング(１０-１〜１０-ｎ)を含む。メモリセル(例えばＭＣ０)は、一つのワードラインＷＬ０によって制御され、１つのページ、即ちメモリセルのグループを形成する。セルストリング(１０-０〜１０-ｎ)のそれぞれは共通ソースラインＣＳＬに接続されるソース選択トランジスタＳＳＴと、ビット線ＢＬ０-ＢＬｎのそれぞれに接続されるドレイン選択トランジスタＤＳＴと、ソース選択トランジスタＳＳＴとドレイン選択されたトランジスタＤＳＴ間に直列に接続されるダミーメモリセルＤＭＣとメモリセルＭＣ０〜ＭＣ３１を含む。ここで、ダミーメモリセルＤＭＣはソース選択トランジスタＳＳＴとメモリセルＭＣ０との間に接続される。ドレイン選択トランジスタＤＳＴのゲートはドレイン選択ラインＤＳＬに接続され、ソース選択トランジスタＳＳＴのゲートはソース選択ラインＳＳＬに接続され、メモリセルＭＣ０〜ＭＣ３１のゲートのそれぞれは第１〜第３１ワードラインＷＬ０−ＷＬ３１に接続され、ダミーメモリセルＤＭＣのゲートはダミーワードラインＤＷＬに接続される。ダミーメモリセルＤＭＣは第１のワードラインＷＬ０に接続される非選択セルストリング１０-１内のメモリセルＭＣ０においてプログラムディスターブが発生することを防止するために設けられている。
図１では、ソース選択トランジスタＳＳＴとドレイン選択されたトランジスタＤＳＴとの間に直列に接続されるメモリセルＭＣ０〜ＭＣ３１とダミーメモリセルＤＭＣの個数は計３３個であるが、２ｎ+１個であることが望ましい。
図２は、本実施形態において、非選択セルストリング(１０-１)のプログラム動作時に各ラインに印加される電圧を示す。
非選択セルストリング(１０-１)は、プログラム動作時にメモリセルＭＣ０-ＭＣ３１がプログラムされないように非選択されたビット線ＢＬ０に電源電圧(ＶＣＣ)の印加を受ける。プログラム動作時にはプログラム対象ワードライン(例えば、ＷＬ２)にプログラム電圧(Ｖpgm)が印加され、残りのワードラインＷＬ０，ＷＬ１，ＷＬ３−ＷＬ３１にプログラム禁止電圧(Ｖpass)が印加され、ダミーワードラインＤＷＬにプログラム禁止電圧(Ｖpass)または２ＶＣＣ以上Ｖpass以下のプログラム禁止電圧(Ｖpass２)が印加され、ソース選択ラインＳＳＬに接地電圧０Ｖが印加され、ドレイン選択ラインＤＳＬに電源電圧(Ｖcc)が印加され、共通ソースラインＣＳＬに電源電圧(Ｖcc)が印加される。
図３は、本実施形態におけるプログラム、読み出し、及び消去動作時に各ラインに印加される電圧を示す。
プログラム動作時にはダミーワードラインＤＷＬにプログラム禁止電圧(Ｖpass)または２Ｖcc以上Ｖpass以下のプログラム禁止電圧(Ｖpass２)が印加され、読み出し動作時にはダミーワードラインＤＷＬには非選択されたワードラインＷＬに印加される読み出し電圧(Ｖread)が印加され、読み出し動作時には接地電圧(０Ｖ)が印加される。
以下、図４を参照して上記図２に示した非選択ストリング(２０-１)内においてダミーメモリセルＤＭＣによってメモリセルＭＣ０にプログラムディスターブが発生しない理由を説明する。
即ち、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板との間の界面には、電子とホール対の電流による漏洩電流が発生する。このように発生したホールはシリコン基板に抜け出し、電子はシリコン基板の表面に沿ってメモリセルＭＣ０側に移動する。この時、電子はダミーメモリセルＤＭＣを通過してメモリセルＭＣ０に移動することになる。このようなダミーメモリセル(ＤＭＣ)は単純に電子を伝達する機能のみを行うものであり、このダミーメモリセルＤＭＣではプログラムが行われない。図４に示すように、ダミーメモリセルＤＭＣによって電子がメモリセルＭＣ０まで移動する距離は従来より長くなる。このようになれば、電子がメモリセル(ＭＣ０)側に移動する間、電子のエネルギーが弱くなり、電子はエネルギーが弱いホットエレクトロンになる。エネルギーが弱いホットエレクトロンはメモリセルＭＣ０の付近で散乱しても、メモリセルＭＣ０のフローティングゲート(ＦＧ)に流入しない。なぜならば、ホットエレクトロンのエネルギーが弱くなってこれら電子が縦方向に移動できないためである。これによりプログラム禁止セルＭＣ０にはプログラムディスターブが発生しないことになる。
次に、ダミーワードラインＤＷＬにダミーメモリセルの代わりにダミートランジスタを設けた場合を図５〜図７に示す。
図５は、第１のワードラインに接続されるメモリセルのプログラムディスターブを防止するための本発明の望ましい第２の実施例によるナンド型フラッシュメモリ素子を示したものであるが、図５が図１と異なる点はダミーワードラインＤＷＬにダミーメモリセルＤＭＣの代わりにダミートランジスタＤＴＲが設けられているという点である。
図６は、選択されない非選択ストリング(２０-１)において各ラインに印加される電圧を示したものであるが、図６が図２と異なる点は、図２のダミーワードラインＤＷＬにはプログラム禁止電圧(ＶpassホールはＶpass２)が印加されることに対し、図６のダミーワードラインＤＷＬには電源電圧(Ｖcc)が印加されるという点である。このようにダミーワードラインＤＷＬに電源電圧(Ｖcc)が印加されれば、ダミートランジスタＤＴＲは単純にパストランジスタとしてのみ動作することになる。
図７は、図５に示すナンド型フラッシュメモリ素子のプログラム、読み出し、消去の動作時に各ラインに印加される電圧を示す。
図７のように、プログラム動作時にはダミーワードラインＤＷＬに電源電圧(ＶＣＣ)が印加され、読み出し動作時にもダミーワードラインＤＷＬに電源電圧(ＶＣＣ)が印加され、消去動作時にはダミーワードラインＤＷＬがフローティン状態となる。
以下、図６に示した選択されない非選択ストリング(２０-１)のメモリセルＭＣ０においてダミートランジスタＤＴＲによってプログラムディスターブが発生しない理由を説明する。
上記図４に示したように、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板との間の界面では電子が発生する。発生した電子はシリコン基板の表面に沿ってダミートランジスタＤＴＲを通過してメモリセルＭＣ０側に移動する。このようなダミートランジスタＤＴＲは単純に電子を伝達する機能のみを行う。この時、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間には存在するダミートランジスタＤＴＲによって電子がメモリセルＭＣ０まで移動する距離は従来より長くなる。このようになれば、電子はメモリセルＭＣ０側に移動する間、エネルギーが弱くなり、エネルギーが弱いホットエレクトロンになる。エネルギーが弱いホットエレクトロンはメモリセルＭＣ０の付近で散乱しても、メモリセルＭＣ０のフローティングゲートに流入しない。なぜならば、ホットエレクトロンのエネルギーが弱くなってこれら電子が縦方向に移動できないためである。これによりプログラム禁止セルＭＣ０にはプログラムディスターブが発生しないようになる。
次に、図８および図９は、本発明に係る第２の実施形態のナンド型フラッシュメモリ素子を示し、第１と最後のワードラインに接続されるメモリセルのプログラムディスターブを防止するための好適なナンド型フラッシュメモリ素子である。
図８に示すように、メモリセルＭＣ０，ＭＣ３１にプログラムディスターブが発生することを防止するために、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間にダミーメモリセルＤＭＣ１が挿入され、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣ２が挿入されている。ここで、ソース選択トランジスタＳＳＴとドレイン選択されたトランジスタＤＳＴ間に直列に接続されるメモリセルＭＣ０〜ＭＣ３１とダミーメモリセルＤＭＣの個数は計３４個であるが、２ｎ+２個であることが望ましい。
図９は、図８の非選択セルストリング(３０-１)においてプログラム動作時に各ラインに印加される電圧を示したものである。この図９が図２と異なる点は、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣ２がさらに挿入されているという点である。
図８に示すナンド型フラッシュメモリ素子のプログラム、読み出し、及び消去動作時に各ラインに印加される電圧は図３に示した電圧条件と同様である。
上記説明した通り、図９の非選択ストリング(４０-１)内のメモリセルＭＣ０，ＭＣ３１では、ダミーメモリセルＤＭＣ１，ＤＭＣ２によって図４で示したものと同様な現象によりプログラムディスターブが発生しない。メモリセルＭＣ０，ＭＣ３１においてプログラムディスターブが発生しない具体的な説明は、図４を参照すれば十分に理解することができるのでここでは重複する説明はしない。
次に、図１０および図１１は、本発明に係る第４の実施形態のナンド型フラッシュメモリを示し、第１と最後のワードラインに接続されるメモリセルのプログラムディスターブを防止するための望ましい形態のナンド型フラッシュメモリ素子である。
図１０では、メモリセルＭＣ０，ＭＣ３１にプログラムディスターブが発生することを防止するために、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間に、ダミートランジスタＤＴＲ１が挿入され、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミートランジスタＤＴＲ２が挿入されている。
図１１は、図１０の非選択セルストリング(４０-１)においてプログラム動作時に各ラインに印加される電圧を示したものであるが、図１１が図６と異なる点はドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミートランジスタＤＴＲ２がさらに挿入されているという点である。
図１０に示したナンド型フラッシュメモリ素子のプログラム、読み出し、及び消去動作時に各ラインに印加される電圧は図７に示した電圧条件と同様である。
上述した通り、図１１の非選択ストリング(５０-１)内のメモリセルＭＣ０，ＭＣ３１にはパストランジスタのような役割を遂行するダミートランジスタＤＴＲ１，ＤＴＲ２により第２の実施形態で示されたものと同様な現象によりプログラムディスターブが発生しない。メモリセルＭＣ０，ＭＣ３１においてプログラムディスターブが発生しない具体的な説明は、第２の実施形態を参照すれば十分に理解することができるので重複する説明はしない。
以下、最後のワードラインに接続されるメモリセルまたは第１のワードラインと最後のワードラインに接続されるメモリセルのプログラム速度を向上させるための実施例を説明する。
次に、図１２〜図１４は、本発明に係る第５の実施形態のナンド型フラッシュメモリ素子を示し、最後のワードラインに接続されるメモリセルのプログラム速度を向上させるための望ましい形態のナンド型フラッシュメモリ素子である。
図１２では、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣが挿入されている。このダミーメモリセルＤＭＣは最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１のプログラム速度が異なるメモリセルＭＣ０−ＭＣ３０よりも低下することを防止する。
図１３は、図１２の選択ストリング(５０-２)においてプログラム動作時に各ラインに印加される電圧を示す。
図１３に示すように、プログラム動作時にはダミーワードラインＤＷＬにプログラム禁止電圧(Ｖｐａｓｓ)が印加される。このようになれば、メモリセルＭＣ３１のカップリング比が他のメモリセルＭＣ０-ＭＣ３０と同一に維持される。即ち、メモリセルＭＣ３１の横にダミーメモリセルＤＭＣが存在することによりメモリセルＭＣ３１がドレイン選択トランジスタＤＳＴの電位による影響を受けないようになり、メモリセルＭＣ３１が他のメモリセルＭＣ０−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ３１のしきい値電圧(Ｖｔ)が高くなって他のメモリセルＭＣ０−ＭＣ３０のしきい値電圧(Ｖｔ)と同様になることにより、メモリセルＭＣ３１のプログラム速度が異なるメモリセルＭＣ０−ＭＣ３０のプログラム速度と同様になる。
図１４は、図１２のナンド型フラッシュメモリ素子のプログラム、読み出し及び消去動作時に各ラインに印加される電圧条件を示す。
図１４に示すように、プログラム動作時にはダミーワードラインＤＷＬにプログラム禁止電圧(Ｖpass)が印加され、読み出し動作時には読み出し電圧(Ｖread)が印加され、消去動作時にはダミーワードラインＤＷＬに接地電圧(０Ｖ)が印加される。
図１４の図表に示すように、消去動作時にダミーワードラインＤＷＬに他のワードラインのようなプログラム消去電圧(ＯＶ)が印加されれば、メモリセルＭＣ３１がドレイン選択トランジスタＤＳＴの電位による影響を受けないようになり、メモリセルＭＣ３１が他のメモリセルＭＣ０−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ３１の消去速度が異なるメモリセルＭＣ０−ＭＣ３０の消去速度と同様になる。
次に、図１５および図１６は、本発明に係る第６の実施形態のナンド型フラッシュメモリ素子を示し、第１のワードラインと最後のワードラインに接続されるメモリセルのプログラム速度を向上させるための望ましい形態のナンド型フラッシュ素子である。
図１５に示すように、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣ２が挿入され、ソース選択トランジスタＳＳＴとメモにセルＭＣ０間にもダミーメモリセルＤＭＣ１が挿入されている。このダミーメモリセルＤＭＣは第１のワードラインＷＬ０に接続されるメモリセルＭＣ０と最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１のプログラム速度が異なるメモリセルＭＣ０-ＭＣ３０よりも低下することを防止する。
図１６は、図１５の選択セルストリング(６０-２)で各ラインに印加される電圧を示す。
図１６に示すように、プログラム動作時にはダミーワードラインＤＷＬ１，ＤＷＬ２にプログラム禁止電圧(Ｖpass)が印加される。このようになれば、メモリセルＭＣ０，ＭＣ３１のカップリング比が他のメモリセルＭＣ１−ＭＣ３０と同一に維持される。即ち、メモリセルＭＣ０，ＭＣ３１の横にダミーメモリセルＤＭＣ１，ＤＭＣ２がそれぞれ存在することによりメモリセルＭＣ０，ＭＣ３１がソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの電位による影響を受けないようになり、メモリセルＭＣ０，ＭＣ３１が他のメモリセルＭＣ１−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ０，ＭＣ３１のしきい値電圧(Ｖｔ)が高くなって他のメモリセルＭＣ１−ＭＣ３０のしきい値電圧(Ｖｔ)と同様になることにより、メモリセルＭＣ０，ＭＣ３１のプログラム速度が他のメモリセルＭＣ１−ＭＣ３０のプログラム速度と同様になる。
図１５のナンド型フラッシュメモリ素子のプログラム、読み出し及び消去動作時に各ラインに印加される電圧条件は図１４に示した電圧条件と同様である。
図１５において、消去動作時にダミーワードラインＤＷＬ１，ＤＷＬ２に他のワードラインのようなプログラム消去電圧(ＯＶ)が印加されれば、メモリセルＭＣ０，ＭＣ３１がソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの電位による影響を受けないことになり、メモリセルＭＣ０，ＭＣ３１が他のメモリセルＭＣ１−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ０，ＭＣ３１の消去速度が異なるメモリセルＭＣ１−ＭＣ３０の消去速度と同様になる。
図１７および図１８は、ソース選択ラインに接続されるソース選択トランジスタと第１のワードラインに接続されるメモリセルとの間にダミーワードラインを通じてダミートランジスタが挿入されているセルストリングのレイアウトを示し、図１８は図１７のＡとＡ’間の工程断面を示す。
即ち、図中符号１はトンネル酸化膜、２はフローティングゲート(ポリ-シリコン膜)、３は絶縁膜、４はコントロールゲート(ポリ-シリコン膜)、５はメタルまたはメタルシリサイド、６は層間絶縁膜、７はアクティブ領域、８はフローティングゲート除去領域、９はフローティングゲートとコントロールゲート間の絶縁膜除去領域を示す。
まず、分離工程を進行してアクティブ領域(７)を形成する。以後にトンネル酸化膜(１)とフローティングゲート(２)で用いられるポリ-シリコン膜を蒸着した後、リソグラフィー及びエッチング工程を進行してポリシリコン膜を除去する。次いで、フローティングゲート(２)とコントロールゲート(４)間を分離する絶縁膜(３)を蒸着した後にソース選択トランジスタＳＳＴの絶縁膜(３)だけでなくダミートランジスタＤＴＲの絶縁膜(３)の一部または全体を除去する(図１７および図１８中の符号９で示された部分)。ここでは、ダミートランジスタＤＴＲの一部の絶縁膜を除去するものと表示されているが、ダミートランジスタＤＴＲの全体絶縁膜を除去してもよい。絶縁膜(３)が除去された後、コントロールゲート(４)として用いられるポリシリコン膜、メタルシリサイド膜(５)または金属膜などを蒸着する。一連の蒸着工程が完了すれば、再びリソグラフィー工程及びエッチング工程を行って全体ゲート形成工程を完了する。ゲート形成工程が完了した後、再び層間絶縁膜(６)の蒸着工程が進行され、共通ソースラインコンタクト(ＣＳＬ)を形成する。このようなゲート形成工程が完了すれば再び後続金属配線工程を進行する。
図１９は、ソース選択ラインに接続されるソース選択トランジスタと第１のワードラインに接続されるメモリセルとの間にダミーワードラインを通じてダミーメモリセルが挿入されているセルストリングのレイアウトを示し、図２０は図１９のＡ−Ａ’間の工程断面を示す。
即ち、フローティングゲート(２)とコントロールゲート(４)を分離する絶縁膜(３)を除去する工程において、絶縁膜(３)が除去される部分がソース選択トランジスタ(ＳＳＴ)までのみ含まれるようにした（図１９および図２０中の符号９で示された部分）。追加されるダミーメモリセルＤＭＣは他のメモリセルＭＣ０−ＭＣ３１と同様の工程及び同様の構造で形成される。
第１〜第６の実施例で説明するミーメモリセルＤＭＣ， ＤＭＣ０およびＤＭＣ１とダミートランジスタＤＴＲ，ＤＴＲ１，ＤＴＲ２は、他のメモリセルＭＣ１〜ＭＣ３１と同一のサイズで形成されたり３０％以上の差がないように形成することが望ましい。
本発明は、ダミーメモリセルまたはダミートランジスタを用いて第１のワードラインに接続されるメモリセルと最後のワードラインに接続されるメモリセルが受ける周辺環境の影響を残りのワードラインに接続されるメモリセルと同一にした。このダミーメモリセルとダミートランジスタは工程上、他のメモリセルと同一に進行形成され、プログラム動作は適用されず、パストランジスタとしての役割のみ行う。
その上、本発明はセルストリング内のメモリセルの個数が増加する場合と狭いしきい値電圧分布を必要とするマルチレベルセルの場合に大きい効果を提供することができる。
本発明による第１の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第１の実施形態における非選択セルストリングの構造を示した図である。 第１の実施形態におけるプログラム、読み出し、消去電圧の条件を示した図表である。 第１の実施形態における非選択セルストリングにおいて電子移動方向を示した図である。 本発明による第２の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第２の実施形態における非選択セルストリングの構造を示した図である。 第２の実施形態におけるプログラム、読み出し、消去電圧の条件を示した図表である。 本発明による第３の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第３の実施形態における非選択セルストリングの構造を示した図である。 本発明による第４の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第４の実施形態における非選択セルストリングの構造を示した図である。 本発明による第５の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第５の実施形態における選択されたセルストリングの構造を示した図である。 第５の実施形態におけるプログラム、読み出し、消去電圧の条件を示した図表である。 本発明による第６の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第６の実施形態における選択されたセルストリングの構造を示した図である。 ダミートランジスタが挿入されたＮＡＮＤ型フラッシュメモリ素子のセルストリングのレイアウトである。 図１７のＡ−Ａ’間の断面図である。 ダミーメモリセルが挿入されたＮＡＮＤ型フラッシュメモリ素子のセルストリングのレイアウトである。 図５および図１９のＡ−Ａ’間の断面図である。 一般的なＮＡＮＤ型フラッシュメモリ素子を示す図である。 図２１のＮＡＮＤ型フラッシュメモリ素子のプログラムディスターブが発生するワードラインを示すグラフである。 図２１のＮＡＮＤ型フラッシュメモリ素子のプログラム速度が低下するワードラインを示す図である。
符号の説明
ＤＷＬ ダミーワードライン
ＤＭＣ ダミーメモリセル
ＤＴＲ ダミートランジスタ
ＭＣ メモリセル
ＳＳＬ ソース選択ライン
ＳＳＴ ソース選択トランジスタ
ＤＳＬ ドレイン選択ライン
ＤＳＴ ドレイン選択トランジスタ

Claims (25)

  1. 複数のビット線のそれぞれに連結される第１の選択トランジスタと、
    共通ソースラインに連結される第２の選択トランジスタと、
    前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、
    を含み、
    前記複数個のメモリセルの中には第１のワードラインに接続されるメモリセルと前記第２の選択トランジスタ間にプログラム動作が行われないダミーメモリセルが含まれることを特徴とするフラッシュメモリ素子。
  2. 前記第１のワードラインと前記複数のビット線のうち選択されない非選択ビット線に接続されたメモリセルには前記ダミーメモリセルによりプログラムディスターブが発生しないことを特徴とする請求項１に記載のフラッシュメモリ素子。
  3. 前記ダミーメモリセルの代わりにダミートランジスタで構成されることを特徴とする請求項１に記載のフラッシュメモリ素子。
  4. 前記ダミートランジスタが連結されるダミーワードラインにはプログラム及び読み出し動作時に電源電圧が印加され、消去動作時には接地電圧が印加されることを特徴とする請求項３に記載のフラッシュメモリ素子。
  5. 前記ダミーメモリセルが連結されるダミーワードラインにはプログラム動作時に２倍の電源電圧以上、前記複数のワードラインに印加されるプログラム禁止電圧以下の電圧が印加されることを特徴とする請求項１に記載のフラッシュメモリ素子。
  6. 前記ダミーメモリセルが連結されるダミーワードラインにはプログラム動作時に前記複数のワードラインに印加されるプログラム禁止電圧が印加されることを特徴とする請求項１に記載のフラッシュメモリ素子。
  7. 前記ダミーメモリセルが連結されるダミーワードラインには消去動作時には接地電圧が印加され、読み出し動作時には前記複数のワードラインに印加される読み出し電圧が印加されることを特徴とする請求項１に記載のフラッシュメモリ素子。
  8. 前記ダミーメモリセルはプログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とする請求項１に記載のフラッシュメモリ素子。
  9. 前記複数個のメモリセルのうち前記第１及び第２のグループのダミーメモリセルを除いた残りのメモリセルは、マルチレベルセルであることを特徴とする請求項１に記載のフラッシュメモリ素子。
  10. 複数のビット線のそれぞれに連結される第１の選択トランジスタと、
    共通ソースラインに連結される第２の選択トランジスタと、
    前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、を含み、
    前記複数個のメモリセルの中には最後のワードラインに接続されるメモリセルと前記第１の選択トランジスタ間にプログラム動作が行われないダミーメモリセルが含まれることを特徴とするフラッシュメモリ素子。
  11. 前記最後のワードラインと前記複数のビット線のうち選択された選択ビット線に接続されたメモリセルのしきい値電圧は前記ダミーメモリセルにより残りのメモリセルのしきい値電圧と同様になることを特徴とする請求項１０に記載のフラッシュメモリ素子。
  12. 前記ダミーメモリセルが連結されるダミーワードラインには、プログラム動作時に前記複数のワードラインに印加されるプログラム禁止電圧が印加されることを特徴とする請求項１０に記載のフラッシュメモリ素子。
  13. 前記ダミーメモリセルが連結されるダミーワードラインには、消去動作時には接地電圧が印加され、読み出し動作時には前記複数のワードラインに印加される読み出し電圧が印加されることを特徴とする請求項１０に記載のフラッシュメモリ素子。
  14. 前記ダミーメモリセルは、プログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とする請求項１０に記載のフラッシュメモリ素子。
  15. 前記複数個のメモリセルのうち前記ダミーメモリセルを除いた残りのメモリセルは、マルチレベルセルであることを特徴とする請求項１０に記載のフラッシュメモリ素子。
  16. 複数のビット線のそれぞれに連結される第１の選択トランジスタと、
    共通ソースラインに連結される第２の選択トランジスタと、
    前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、を含み、
    前記複数個のメモリセルの中には第１のワードラインに接続されるメモリセルと前記第２の選択トランジスタ間にプログラム動作が行われない第１のグループのダミーメモリセルが含まれ、最後のワードラインに接続されるメモリセルと前記第１の選択トランジスタ間にプログラム動作が行われない第２のグループのダミーメモリセルが含まれることを特徴とするフラッシュメモリ素子。
  17. 前記第１及び最後のワードラインと前記ビット線のうち選択されない非選択ビット線に接続されるメモリセルには前記第１及び第２のグループのダミートランジスタによりプログラムディスターブが発生しないことを特徴とする請求項１６に記載のフラッシュメモリ素子。
  18. 前記第１及び最後のワードラインと前記ビット線のうち選択された選択ビット線に接続されるメモリセルのしきい値電圧は前記第１及び第２のグループのダミートランジスタにより残りのメモリセルのしきい値電圧と同様になることを特徴とする請求項１６に記載のフラッシュメモリ素子。
  19. 前記第１のグループのダミーメモリセルの代わりに第１のグループのダミートランジスタで構成され、前記第２のグループのダミーメモリセルの代わりに第２のグループのダミートランジスタで構成されることを特徴とする請求項１６に記載のフラッシュメモリ素子。
  20. 前記第１のグループのダミートランジスタが接続される第１のダミーワードラインと前記第２のグループのダミートランジスタが接続される第２のダミーワードラインにはプログラム及び読み出し動作時に電源電圧が印加され、消去動作時には接地電圧が印加されることを特徴とする請求項１９に記載のフラッシュメモリ素子。
  21. 前記第１のグループのダミーメモリセルが接続される第１のダミーワードラインと前記第２のグループのダミーメモリセルが接続される第２のダミーワードラインには、プログラム動作時に２倍の電源電圧以上、前記複数のワードラインに印加されるプログラム禁止電圧以下の電圧が印加されることを特徴とする請求項１６に記載のフラッシュメモリ素子。
  22. 前記第１のグループのダミーメモリセルが連結される第１のダミーワードラインと前記第２のグループのダミーメモリセルが連結される第２のダミーワードラインには、プログラム動作時に前記複数のワードラインに印加されるプログラム禁止電圧が印加されることを特徴とする請求項１６に記載のフラッシュメモリ素子。
  23. 前記第１のグループのダミーメモリセルが連結される第１のダミーワードラインと前記第２のグループのダミーメモリセルが連結される第２のダミーワードラインには消去動作時には接地電圧が印加され、読み出し動作時には前記複数のワードラインに印加される読み出し電圧が印加されることを特徴とする請求項１６に記載の素子。
  24. 前記第１及び第２のグループのダミーメモリセルはプログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とするフラッシュメモリ素子。
  25. 前記複数個のメモリセルのうち、前記第１及び第２のグループのダミーメモリセルを除いた残りのメモリセルはマルチレベルセルであることを特徴とする請求項１６に記載のフラッシュメモリ素子。
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