JP2006186359A - フラッシュメモリ素子 - Google Patents
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Abstract
【解決手段】ソース選択ラインSSLに接続されるソース選択トランジスタSSTと第1のワードラインWLに接続されるメモリセルとの間に、第1のダミーワードラインDWLを通じて第1のグループのダミーメモリセルDMCを挿入し、ドレイン選択ラインDSLに接続されるドレイン選択トランジスタDSTと最後のワードラインWLに接続されるメモリセルMC間に第2のダミーワードラインDWLを通じて第2のグループのダミーメモリセルDMCを挿入することにより非選択セルストリングにおいてプログラムディスターブが発生することを防止し、選択されたストリングでプログラム/消去速度が低下するのを防止する。
【選択図】図8
Description
DMC ダミーメモリセル
DTR ダミートランジスタ
MC メモリセル
SSL ソース選択ライン
SST ソース選択トランジスタ
DSL ドレイン選択ライン
DST ドレイン選択トランジスタ
Claims (25)
- 複数のビット線のそれぞれに連結される第1の選択トランジスタと、
共通ソースラインに連結される第2の選択トランジスタと、
前記第1の選択トランジスタのそれぞれと前記第2の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、
を含み、
前記複数個のメモリセルの中には第1のワードラインに接続されるメモリセルと前記第2の選択トランジスタ間にプログラム動作が行われないダミーメモリセルが含まれることを特徴とするフラッシュメモリ素子。 - 前記第1のワードラインと前記複数のビット線のうち選択されない非選択ビット線に接続されたメモリセルには前記ダミーメモリセルによりプログラムディスターブが発生しないことを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルの代わりにダミートランジスタで構成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ダミートランジスタが連結されるダミーワードラインにはプログラム及び読み出し動作時に電源電圧が印加され、消去動作時には接地電圧が印加されることを特徴とする請求項3に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルが連結されるダミーワードラインにはプログラム動作時に2倍の電源電圧以上、前記複数のワードラインに印加されるプログラム禁止電圧以下の電圧が印加されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルが連結されるダミーワードラインにはプログラム動作時に前記複数のワードラインに印加されるプログラム禁止電圧が印加されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルが連結されるダミーワードラインには消去動作時には接地電圧が印加され、読み出し動作時には前記複数のワードラインに印加される読み出し電圧が印加されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルはプログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記複数個のメモリセルのうち前記第1及び第2のグループのダミーメモリセルを除いた残りのメモリセルは、マルチレベルセルであることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 複数のビット線のそれぞれに連結される第1の選択トランジスタと、
共通ソースラインに連結される第2の選択トランジスタと、
前記第1の選択トランジスタのそれぞれと前記第2の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、を含み、
前記複数個のメモリセルの中には最後のワードラインに接続されるメモリセルと前記第1の選択トランジスタ間にプログラム動作が行われないダミーメモリセルが含まれることを特徴とするフラッシュメモリ素子。 - 前記最後のワードラインと前記複数のビット線のうち選択された選択ビット線に接続されたメモリセルのしきい値電圧は前記ダミーメモリセルにより残りのメモリセルのしきい値電圧と同様になることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルが連結されるダミーワードラインには、プログラム動作時に前記複数のワードラインに印加されるプログラム禁止電圧が印加されることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルが連結されるダミーワードラインには、消去動作時には接地電圧が印加され、読み出し動作時には前記複数のワードラインに印加される読み出し電圧が印加されることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記ダミーメモリセルは、プログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記複数個のメモリセルのうち前記ダミーメモリセルを除いた残りのメモリセルは、マルチレベルセルであることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 複数のビット線のそれぞれに連結される第1の選択トランジスタと、
共通ソースラインに連結される第2の選択トランジスタと、
前記第1の選択トランジスタのそれぞれと前記第2の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、を含み、
前記複数個のメモリセルの中には第1のワードラインに接続されるメモリセルと前記第2の選択トランジスタ間にプログラム動作が行われない第1のグループのダミーメモリセルが含まれ、最後のワードラインに接続されるメモリセルと前記第1の選択トランジスタ間にプログラム動作が行われない第2のグループのダミーメモリセルが含まれることを特徴とするフラッシュメモリ素子。 - 前記第1及び最後のワードラインと前記ビット線のうち選択されない非選択ビット線に接続されるメモリセルには前記第1及び第2のグループのダミートランジスタによりプログラムディスターブが発生しないことを特徴とする請求項16に記載のフラッシュメモリ素子。
- 前記第1及び最後のワードラインと前記ビット線のうち選択された選択ビット線に接続されるメモリセルのしきい値電圧は前記第1及び第2のグループのダミートランジスタにより残りのメモリセルのしきい値電圧と同様になることを特徴とする請求項16に記載のフラッシュメモリ素子。
- 前記第1のグループのダミーメモリセルの代わりに第1のグループのダミートランジスタで構成され、前記第2のグループのダミーメモリセルの代わりに第2のグループのダミートランジスタで構成されることを特徴とする請求項16に記載のフラッシュメモリ素子。
- 前記第1のグループのダミートランジスタが接続される第1のダミーワードラインと前記第2のグループのダミートランジスタが接続される第2のダミーワードラインにはプログラム及び読み出し動作時に電源電圧が印加され、消去動作時には接地電圧が印加されることを特徴とする請求項19に記載のフラッシュメモリ素子。
- 前記第1のグループのダミーメモリセルが接続される第1のダミーワードラインと前記第2のグループのダミーメモリセルが接続される第2のダミーワードラインには、プログラム動作時に2倍の電源電圧以上、前記複数のワードラインに印加されるプログラム禁止電圧以下の電圧が印加されることを特徴とする請求項16に記載のフラッシュメモリ素子。
- 前記第1のグループのダミーメモリセルが連結される第1のダミーワードラインと前記第2のグループのダミーメモリセルが連結される第2のダミーワードラインには、プログラム動作時に前記複数のワードラインに印加されるプログラム禁止電圧が印加されることを特徴とする請求項16に記載のフラッシュメモリ素子。
- 前記第1のグループのダミーメモリセルが連結される第1のダミーワードラインと前記第2のグループのダミーメモリセルが連結される第2のダミーワードラインには消去動作時には接地電圧が印加され、読み出し動作時には前記複数のワードラインに印加される読み出し電圧が印加されることを特徴とする請求項16に記載の素子。
- 前記第1及び第2のグループのダミーメモリセルはプログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とするフラッシュメモリ素子。
- 前記複数個のメモリセルのうち、前記第1及び第2のグループのダミーメモリセルを除いた残りのメモリセルはマルチレベルセルであることを特徴とする請求項16に記載のフラッシュメモリ素子。
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